JPS62156576A

JPS62156576A - 直列接続の制御ターンオフ半導体素子の同時導通防止のための方法と装置

Info

Publication number: JPS62156576A
Application number: JP61286080A
Authority: JP
Inventors: ロレン・ハイネス・ウォーカー; ジョージズ・ロバート・ユージン・レザン
Original assignee: General Electric Co
Current assignee: General Electric Co
Priority date: 1985-12-06
Filing date: 1986-12-02
Publication date: 1987-07-11
Anticipated expiration: 2009-05-18
Also published as: SE8605196D0; CH673338A5; DE3640546A1; SE8605196L; SE463119B; JPH0638694B2; DE3640546C2; US4641231A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の背景本発明は制御ターンオフ半導体素子の導通状態を判定す
るための装置および方法に関するものであり、直流母線
間に制御ターンオフ半導体素子を直列接続した電力変換
装置に適用したときに直列接続の素子の内の一方が非導
通になる前に他方の素子を導通させないようにした上記
の装置および方法に関するものである。

半導体素子の導電状態を知る必要のある場合は多い。た
とえば、システムの警報送出または全面的な停止のため
に導通状態を知る必要がある場合がある。より一般的な
例として、多くの電力変換装置では直流電源の母線間に
２個の半導体素子が直列に接続されており、この直列接
続は一般に「枝路」と呼ばれる。これらの半導体素子は
負荷に供給される電力を制御する役目を果す。この形式
の通常の変換装置は正負の直流母線の間に互いに並列に
接続された３本の枝路をそなえた３相変換装置である。

各枝路の半導体素子は直流母線から負荷に供給される電
力を制御するために所定の順序で導通させられる。１つ
の枝路内の両方の半導体素子が同時に導通すると、２つ
の直流母線の間が短絡状態となり、これをそのままにし
て置くと負荷、電源および／または半導体自身に重大な
損傷が生じることがある。半導体素子がその制御７ヒ極
への信号により選択的に導通および非導通にされる種類
の素子である場合には、現在知られているように、この
種の素子は遮断またはターンオフできる電流値が非常に
限られているので、」二連の問題はより重大である。今
日の技術では普通のこの種の素子はゲート・ターンオフ
（ＧＴＯ）サイリスクおよび電力トランジスタである。

本出願ではこのような素子を総称して「制御ターンオフ
半導体素子］と呼ぶことにする。

制御ターンオフ半導体素子の導通能力を判定するためい
くつかの方法と装置がある。たとえば、１９８５年１２
月６日出願の米国特許出願第８０５６４５号に記載され
ている方式では、変流器を用いて、制御ターンオフ半導
体素子に主電力を印加する前に制御ターンオフ半導体素
子の全体的な動作能力の判定を行っている。しかし、こ
の方式は主電力を印加した動作中に素子の導通状態を検
出するのにはあまり適していない。

直流母線間の前述したような直流短絡を避けるための１
つの簡単な方法は、各枝路内の一方の素子をターンオフ
するためのゲート・パルスとその枝路内の他方の素子を
ターンオンするためのゲート・パルスとの間に遅延を与
えることである。この遅延が半導体素子をターンオフす
るのに必要な時間より長ければ、短絡は通常防止される
。この方法には動作が確実でないという欠点がある。す
なわち、第１の素子が実際にターンオフしたという確実
な表示がない。更に、この方法は、すべての動作条件下
で第１の半導体素子がターンオフできるように遅延時間
を十分長くとらなければならないので、高性能システム
には適していない。

もう１つの方式はアノード検知法と呼ばれるものである
。この方式は、電流の方向および半導体素子のアノード
・カソード間電圧を監視するものである。電流の極性が
正の場合には、その半導体素子のターンオフはアノード
・カソード間電圧が正の電圧として現われることによっ
て表示される。

この方式では、このように各枝路内の第１の半導体素子
の両端間に上記の電圧が現われるまでその枝路内の第２
の半導体素子のゲート駆動を遅らせることによって、直
流電源の短絡を防止する；とができる。しかし、電流が
負の場合、すなわちこの種のシステムで通常設けられる
逆並列接続のダイオードを介して電流が流れる場合には
、この方式はを効でない。すなわち、この場合、ダイオ
ードが導通しているので、検知される電圧は非常に小さ
い値にとどまる。第１の制御ターンオフ半導体素子が実
際にターンオフする前に第２の制御ターンオフ半導体素
子がオンにゲート駆動された場合、または第１の制御タ
ーンオフ半導体素子が短絡故障したときは、母線間に短
絡が生じる。

発明の要約したがって、本発明の１つの目的は制御ターンオフ半導
体素子の故障試験のための改良された方法および装置を
提供することである。

本発明のもう１つの目的は半導体素子の制御電極の電圧
を検知することにより制御ターンオフ半導体素子の正し
くない動作状態を検知できるようにすることである。

本発明の更にもう１つの目的は制御ターンオフ半導体素
子を直列接続した形式の電力変換装置の直流母線間の短
絡を防止するための方法および装置を提供することであ
る。

本発明の付加的な目的は制御ターンオフ半導体素子を直
列接続した形式の電力変換装置において、制御電極の電
圧を検知して所定の枝路の半導体素子の不適切な時点で
の点弧を防止する禁止信号を発生することにより電力変
換装置の直流母線間の短絡を防止する方法および装置を
提供することである。

上記の諸口的および他の目的を達成するため、本発明で
は、アノード電極、カソード電極および制御電極を有す
る制御ターンオフ半導体素子の動作状態を判定する。適
当な信号を制御電極に加えてその導通状態を制御し、そ
の電極に存在する電圧（現存電圧と呼ぶ）を使って実際
の導通状態を判定する。本発明ではまた、半導体素子の
所望の動作状態を表わす第１の信号とともに半導体素子
の実際の動作状態を表わす第２の信号を使用する。

第２の信号はその制御電極の現存電圧の関数として発生
される信号である。第２の信号が半導体素子の導通状態
を示し、かつ第１の信号が所望の非導通状態を示してい
るとき、第１の信号と第２の信号は適当に組み合わされ
て故障表示を発生する。

一対の直流母線の間に枝路を形成するようにこのような
２個の制御ターンオフ半導体素子を直列接続した場合の
本発明の一実施例においては、枝路内の一方の半導体素
子の現存状態を表わす第２の信号をこの一方の半導体素
子の所望の制御信号と組み合わせる（交差結合する）こ
とにより、他方の半導体素子がまだ導通しているときは
一方の半導体素子を導通させないようにする。

本発明の更に別の実施例では、今述べた交差結合方式を
更にアノード検知方式と組み合わせて、直流短絡を防止
する更に改良されたより確実な方式が提供される。この
実施例では、交差結合された第２の信号と所望の条件を
表わす信号との組み合わせに対する別の１つの入力とし
てアノード検知出力信号が用いられる。

上述の交差結合を用いた実施例のいずれにも適用可能な
付加的な改良形では、ラッチ（たとえばフリップフロッ
プ）回路を用いて半導体素子を、その予定導通期間の間
、導通状態に維持することにより、偽のターンオフ動作
を防止する。

本発明は特許請求の範囲に規定しているが、図面を参照
した以下の説明により本発明をより良く理解されよう。

発明の詳細な説明まず第１図には直流電源から負荷に電力を供給するため
の典型的な３相電圧源インバータが示されている。この
ようなインバータは本発明を用いるのに適したものであ
るが、本発明はこれに限定されるものではない。本発明
は電流源変換装置にも適用可能である。但し、故障信号
の使い方は異なることがある。図示するように、変換装
置１０は３本の枝路を存し、制御ターンオフ半導体素子
Ｇ１乃至Ｇ６とこれらにそれぞれ逆並列接続したダイオ
ードＤ１乃至Ｄ６を含む。第１の枝路は直列接続した素
子Ｇ１およびＧ２とそれぞれの並列のダイオードＤ１お
よびＤ２によって形成される。

同様に、素子Ｇ３およびＧ４とそれぞれの並列のダイオ
ードＤ３およびＤ４は第２の枝路を形成し、素子Ｇ５お
よびＧ６とそれぞれの並列のダイオードＤ５およびＤ６
は第３の枝路を形成する。直流電源１２が正の母線１６
および負の母線１８を介して変換装置１０に接続される
。直流電源１２はたとえば交流電源に接続された全波整
流ブリッジで構成することができる。負荷１４は導線２
２゜２３および２５によって変換装置１０の出力に接続
されている。負荷１４は適当な任意のものでよく、たと
えば交流電動機である。各制御ターンオフ半導体素子は
、標準的な呼び方によれば、アノード電極、カソード電
極および制御電極を有する。

この分野で通例行なわれているように、適当な制御器２
０によって信号を制御電極に印加することにより、適切
な時点に制御ターンオフ半導体素子Ｇ１乃至Ｇ６をオン
・オフして、電源１２から負荷１４に供給される電力を
制御する。

第１図から明らかなように、１つの枝路内の両方の制御
ターンオフ半導体素子（たとえばＧ１およびＧ２）が同
時にオンになる（導通する）と、母線１６と母線１８の
間に短絡が生じ、その結果、半導体素子、電源および／
または負荷が破損することがある。

次に第２図は制御ターンオフ半導体素子の動作状態を判
定するための本発明の装置および方法の基本的な形式を
例示するとともに、この基本的な形式を使って第１図で
説明したような母線間に直列接続された２個の制御ター
ンオフ半導体素子の同時導通を防止する装置および方法
をも例示する。

第２図には、母線１６と母線１８との間に直列接続され
た制御ターンオフ半導体素子Ｇ１およびＧ２を示す。ダ
イオードＤ１およびＤ２が普通行なわれているように逆
並列に接続されている。

以下の説明では「１」および「０」の２進表示を用いる
。これは論理動作の説明の便宜のための−形式であって
、ディジタル的な構成だけを想定していることを示すも
のではない。ディジタル論理とアナログ論理の等優性に
ついては良く知られている。

素子Ｇ１のアノードは母線１６に接続されており、カソ
ードは節点２１に接続されている。節点２１からの線２
２が負荷に接続される。節点２１は素子Ｇ２のアノード
にも接続されており、素子Ｇ２のカソードは負の母線１
８に接続されている。

２個の素子Ｇ１およびＧ２のゲートすなわち制御電極２
４および２７は一対の比較２＝３０および３２の反転入
力にそれぞれ接続されている。比較器３０の非反転入力
は適当な電圧基準３４を介して節点２１に接続されてい
る。このため、ゲート電極２４が充分負になっていると
き、比較器３０の出力（節点３５）に２進１の信号が現
われて素子Ｇ１が非導通状態にあることを表示する。同
様に、比較器３２の反転入力は素子Ｇ２の制御電極２７
に接続され、非反転入力は適当な負の電圧基準３６に接
続されている。素子Ｇ２のゲート２７が充分に負になっ
ているとき比較器３２の出力すなわち節点３９は２進１
となり、素子Ｇ２が導通していないことを表わす。

節点３５に得られる比較器３０の出力はまずアンド・ゲ
ート４２の反転入力に与えられる。アンド・ゲート４２
の第２の反転入力は線４６に接続されている。線４６の
信号（Ｇｌオン）は適当な制御手段（たとえば第１図の
ルリ御器２０）から与えられ、通常は制御器によって指
令される素子Ｇ１の所望の導通時間にわたって持続する
パルスである。したがって線４９に得られるアンド・ゲ
ート４２の出力信号が２進１になるのは、節点３５が２
進０であって素子Ｇ１が導通していることを示していて
、かつ線４６に信号が存在していない期間の間だけであ
る。このような状態になるのは、素子Ｇ１が導通すべき
でないときに素子Ｇ１が導通しているときである。

線４９の信号は低域通過フィルタ（これはアナログ形式
でもディジタル形式でもよい）に与えられる。線５２に
送出されるフィルタ出力は素子Ｇ１が導通すべきでない
ときに導通しているということを示す故障信号である。

この故障信号は可視警報または音声警報を動作させる等
の所望の目的に使うか、または希望する場合には半導体
素子への入力電力を除去する等の救済動作に使うことが
できる。低域通過フィルタ５０の唯一の機能はたとえば
スイッチング動作中等に生じ得る正の性質の偽の（スプ
リアス）信号または過渡信号を除去することにより虚偽
の表示を防止することである。

同様に、節点３９に得られる比較器３２の出力はアンド
・ゲート４４の反転入力に与えられる。

アンド・ゲート４４の第２の入力には素子Ｇ２の所望の
導通モードを表わす線４８の信号ｒＧ２オン」が与えら
れる。アンド・ゲート４４の出力は低域通過フィルタ５
４に与えられる。低域通過フィルタ５４の出力は非導通
状態であるべきときに素子Ｇ２が導通していることを表
わす線５６の故障信号である。このように、素子Ｇ１お
よびＧ２の正しくない導通を表示する比較的簡単な方法
が提供される。

第１図のブリッジ形変換装置のようなシステムの枝路内
の２個の制御ターンオフ半導体素子の同時導通の防止に
関する本発明の一面でも、２個の比較器３０および３２
の出力と線４６および４８の信号が用いられるが、これ
らは交差結合した構成で用いられる。前に述べた約束に
よれば、線４６および４８の２進１信号はそれぞれ各制
御ターンオフ半導体素子の所望の導通状態を表わす。ま
た前に述べたように、各制御ターンオフ半導体素子が非
導通であるときは比較器３０および３２の各々の出力は
２進１となり、導通しているときは２進０となる。第２
図に示すように、節点３５の信号はアンド・ゲート６０
に１つの入力として（必要な場合には適当な隔離回路６
１を介して）与えられる。アンド・ゲート６０の他方の
入力は線４８の信号である。したがって、比較器３０の
出力信号が２進１となって素子Ｇ１が導通していないこ
とを示すときは、ゲート６０は線４８の信号を適当なゲ
ート駆動回路２８に自由に通過させる。ゲート駆動回路
２８は適当な大きさの信号を素子Ｇ２の制御電極２７に
与えて、素子Ｇ２をターンオンさせる。しかし比較器３
０の出力が２進０で素子Ｇ１が導通していることを示し
ている場合には、比較器３０からアンド・ゲート６０に
与えられる信号は線４８の信号の通過を妨げる禁止信号
となる。したがって、駆動回路２８は素子Ｇ２にゲート
駆動信号を送出することかできない。

比較器３２の出力（節点３９）は交差結合されて、アン
ド・ゲート６２の一方の入力に（この場合も必要であれ
ば隔離回路５９を介して）与えられる。ゲート６２の他
方の入力は線４６の素子Ｇ１に対するゲート駆動信号で
ある。アンド・ゲート６２の出力は駆動回路２６へ与え
られ、駆動回路２６の出力は前述した通り素子Ｇ１を導
通させるための信号である。素子Ｇ２が導通している場
合、比較器３２からの２進Ｏ信号はゲート６２を禁止し
、線４６の信号の通過を禁止する。したがって、素子Ｇ
１は導通状態とならない。この交差結合構成によって、
２本の母線１６および１８の間の岐路内の２個の制御タ
ーンオフ半導体素子の一方を導通させることは他方の素
子が導通状態になっている限り禁止されることが理解さ
れよう。

第３図は第２図の回路の制御ターンオフミ１４導体素子
として使用されるゲート・ターンオフ（ＧＴＯ）サイリ
スクに適用？Ｊ能な代表的な波形をいくつか示したもの
である。第３図の各波形は同じ時間軸で示してあり、カ
ソードを基僧としている。

そして第３図の各波形は順方向電流の場合、すなわち素
子のアノードからカソードに電流が流れる場合のターン
オフ時間を示す。

素子のターンオフは時点ｔ０に負のゲート（制御電極）
電１ｆＥＴｃ、に印加して増加させることによって開始
される（第３図の一番下の波形に示されている）。ゲー
ト電流ＩＧが制御ターンオフ半導体素子の電圧阻止を開
始するのに充分な値に達する時点ｔ１までアノード電圧
とアノード電流は変化しない。時点ｔ１にアノード電流
ＩＡは下降し始め、アノード電圧ｖＡが上昇し始める。

ゲート電圧は時点ｔ１にゲート・カソード接合のアバラ
ンシェ電圧まで上昇し、この時点ては接合から逆方向ゲ
ート電流を引き出すことはもはやできない。

電圧阻止の時点１＋　はゲート電圧のこの」１昇を検知
することによって判定することができる。時点ｔ１は制
御電圧すなわちゲート電圧Ｖ（′、が’ＡＱ電圧■１を
超える時点である。

岐路の電流が負の場合、すなわち制御ターンオフ半導体
素子ではなくてダイオードに電流が流れる場合、ＧＴＯ
サイリスクに対するターンオフ・パルスによりアノード
電圧が上昇することはない。

したがって、本明細書で開示する第３図のゲート検知方
法だけが有効である。この場合の波形を第４図に示す。

アノード電圧および電流はターンオフ信号の影響を受け
ないので図示していない。この場合のゲート電流は短時
間の間（ｔｏからｔｌまで）だけ逆方向に流れることが
できる。ゲートに対する直前の「オン電流」によって生
じたキャリアを掃き出しさえすればよいからである。カ
ソードに対するゲートの電圧ＶＧは時点１．にＶｌより
大きい値にステップ状に変化する。これにより、阻止状
態を検認するためのアノード電圧がなくても、ＧＴＯが
阻止状態にあることが示される。

これが本発明の方法の主な利点である。時点ｔｌ後に短
時間待つことにより、ターンオフ・パルス印加された第
１の制御ターンオフ半導体素子がその逆・１９列ダイオ
ードの回復時に７は圧を阻止することを確信して、直列
接続された他方の制御ターンオフ半導体素子に制御器か
らターンオン・パルスを印加することができる。前に述
べたように、第３図乃至第５図の波形はＧＴＯサイリス
クに対するものである。バイポーラ・トランジスタに対
する波形は非常に類似しているが、他の形式の素子も若
干類似した波形で表わされる。

第５図の波形はターンオフしようとしている制御ターン
オフ半導体素子か故障している（順方向電圧を阻止する
能力を失なっている）場合、または何らかの理由でター
ンオフし損なった場合を示す。この場合、ゲート電圧は
常に小さくＶ＋を超えないので、制御器は直列接続され
た他方の半導体素子をターンオンすることを禁止する。

アノードがカソードに短絡されている故障したゲート・
ターンオフ・サイリスタでは常にアノードがゲートに短
絡されているということができる。素子が全面的にター
ンオフし損なった場合の本発明の効果は、インバータに
よる出力の発生を停止することであり、直流母線には何
ら故障が生せず、遮断器またはヒユーズの切断等のより
重大な動作を必要とするような障害電流が生じない。（
たとえば過温度上昇により）制御ターンオフ半導体素子
が一時的にターンオフし損なった場合、その後に障害電
流が生じないようにする本発明によって素子を永久的破
損から守ることができる。したがって、インバータは短
い冷却期間の後に再始動することができ、ヒユーズ等の
部品を交換する必要はない。

本発明の別の変形の利点について第６図を参照して説明
する。第３図の実施例では、前に本発明の背景のところ
で述べたようにターンオフの検知をアノード検知法によ
って行う場合、センサの閾値が値Ｖ２に設定されている
と（第３図の一番上の波形）、電圧阻止の時点は時点ｔ
２に検知される。これはターンオフが生じたことを検知
するためのより良好な時点を表わす。他方の制御ターン
オフ半導体素子はその両方間の電圧がゼロに近づいたと
きにターンオンする方が良い。このゼロ電圧の時点は時
点ｔ１よりも時点ｔ２によって一層良く表わされる。時
点ｔ１だけを使う場合には、他方の制御ターンオフ半導
体素子のゲート駆動に一定の遅延を設けることが望まし
い。時点ｔ２を使うことにより、遅延をなくして他方の
素子のゲート駆動をできる限り早く行うことができる。

したがって、第６図に示す実施例では上記の両方の方法
を使用する。なすわち、第３図で説明した制御電極検知
法と他方の素子について最良のターンオン時点を与える
アノード検知法とを組み合わせて用いる。

第６図で素子Ｇ１およびＧ２（ならびにダイオードＤ１
およびＤ２）の左側にある部分は２つの相違点以外は第
２図で説明したものと同じである。

第１の相違点はアンド・ゲー！・４２および４４、低域
通過フィルタ５０および５４、ならびに出力線５２およ
び５６が除かれていることである。これらがこの実施例
では何の役目も果たしていないためである。更に、２人
カアンド・ゲート６０および６２がそれぞれ３人カアン
ド・ゲート６０’および６２′に置き換えられている。

これは第６図の残りの部分からこれらのゲートに入る付
加的な作動／禁止信号を受けるためである。

次に第６図の上部を見ると、破線プロ・ツク８０の中に
第１の比較器８２が設けられており、その反転入力は素
子Ｇ１のアノードに接続されている。

第２の（非反転）入力は適当な電圧基章８４を介して素
子Ｇ１のカソードに接続されている。したがって、アノ
ード電圧が所定値、たとえば第３図の上の波形の電圧Ｖ
２より小さいときだけ、比較器８２は２進１の信号を送
出する。電流検知機能として第２の比較器９０が設けら
れ、この比較器には節点２１の電圧を表わす入力、およ
び変流器８８のような適当な電流検知素子からの第２の
入力が与えられる。したがって、負荷に向う方向に線２
２の電流が流れるとき、比較器９０の出力は２進１とな
る。２個の比較器８２および９０の出力はアンド・ゲー
ト８６の入力となる。アノード電圧が所定値（ｖ２）よ
り低く、電流が順方向のとき、アンド・ゲート８６はそ
の出力が反転されているため線９１に２進０を送出する
。その他のときはいつでもアンド・ゲート８６の出力は
２進１となる。この出力は（必要な場合には隔離回路９
２を介して）交差結合によりアンド・ゲート６０′の第
３の入力として与えられる。したがって、電流が正でア
ノード電圧が所定値Ｖ２　（第３図）より低いとき、ア
ンド・ゲート６０’　は不作動にされる。同様に、詳細
には示していないが、ブロック８０′は隔離回路９４を
介して出力信号をアンド・ゲート６２′の第３の入力に
与える。この場合の唯一の相違点は変流器８８から信号
を受けるブロック８０′の中の比較器が反転入力を介し
て信号を受けることであり、これは線２２の電流が逆方
向になっていること、すなわち負荷からダイオードＤ１
を通って流れることを表わす。

第７図は第２図および第６図の実施例に加えることので
きる変形を示す。第７図で制御ターンオフ半導体素子Ｇ
およびダイオードＤは第２図および第６図の同様な素子
をそれぞれ表わす。同様に、駆動回路１００は第２図お
よび第６図の駆動回路２６および２８のいずれかを表わ
し、アンド・ゲ−４−１０２は第２図のアンド・ゲート
６０および６２）ならびに第６図の６０′および６２′
のいずれかを表わす。アンド・ゲート１０２は前の場合
と同様に線１０６を介して「オン」信号を受け、線１０
８は付加的な作動／禁止信号の印加を表わす。

第７図の実施例と前述の実施例との相違点は、アンド・
ゲートと駆動回路との間にラッチ回路またはフリップフ
ロップ１１０を設けた点である。

本実施例ではアンド・ゲート１０２からの論理１信号に
よってフリップフロップ１１０がセット状態にされ、フ
リップフロップがリセットされるまで駆動回路１００が
作動される。フリップフロップのリセットはインバータ
１１２を介して線１０６に接続されたＲ入力に適当な信
号を印加することによって行なわれる。したがって、線
１０Ｂの信号が素子Ｇの非導通を要求しているときフリ
ップフロップ１１０はリセットされる。

このラッチ機能は、制御ターンオフ半導体素子かターン
オフするように命じられたとき直ちにターンオフできな
い場合に望ましい。この機能は制御ターンオフ半導体素
子が非導通状態または阻止状態にある間に故障した場合
にも有利である。この後者の場合、故障によって直ちに
短絡が生じ、この短絡は故障した制御ターンオフ半導体
素子で是正することはできない。第２図の実施例を使っ
た例で、素子Ｇ２が正しく導通し、素子Ｇ１がオフ状態
になるように命令されているにも拘わらず故障して導通
し始めたと仮定する。この場合、比較器３０は直ちに出
力信号を発生し、この出力信号によってアンド・ゲート
６０が不作動にされて、素子Ｇ２をターンオフさせ、こ
れにより短絡状態が除かれる。これは、制御ターンオフ
半導体素子Ｇ２のターンオフ時間が故障電流の立上り時
間に対して充分短く、これにより故障電流が良品の素子
（この例ではＧ２）のターンオフ定格を超える前に故障
電流を遮断することができる場合に望ましい応答である
。しかし、素子のターンオフが遅い場合または電源イン
ダクタンスか小さい場合には、良品の制御ターンオフ半
導体素子は故障電流がその最大ターンオフ定宿を超えて
しまった後までターンオフすることができず、良品の素
子か破損してしまうおそれがある。

上記の発生は第７図のフリップフロップ１１０を設けた
ことにより防止される。交差結合された信号は半導体素
子のターンオンを禁止することはできるが、一旦ターン
オンされて導通している素子への「オン」信号を遮断す
ることはできない。

上記の他に、図示したようにフリップフロップを挿入す
ることにより、スプリアス信号等による異常なターンオ
フ動作が減少する。

以上、現在本発明の好ましい実施例と考えられるものに
ついて説明してきたが、当業者がこれの変形を考えるこ
とは容易である。したがって、本発明は図示し説明した
特定の実施例に限定されるものではなく、本発明の趣旨
と範囲に合致するこのようなすべての変形は特許請求の
範囲に包含されるものである。

【図面の簡単な説明】第１図は本発明を適用することのできる代表的な３相電
力変換装置の概略回路図である。第２図は本発明の好ま
しい基本的な形式を例示するとともに、本発明を電力変
換装置に適用して変換装置の直流母線間の短絡を防止す
るようにした場合を例示する概略回路図である。第３図
乃至第５図は本発明の理解の助けとなる波形を示す波形
図である。第６図は本発明の別の実施例を示す概略回路
図である。第７図は第２図および第６図の実施例に加え
得る変形を示す概略回路図である。ＦＩＧ、３１ｏ１゜ＦＩＧ、４Ｆ％Ｇ、５

Claims

【特許請求の範囲】

（１）アノード電極、カソード電極および制御電極を有
し、導通状態を制御するための信号が制御電極に与えら
れる形式の制御ターンオフ半導体素子の導通状態を判定
する方法において、（ａ）上記制御電極の現存電圧を表
わす制御電極電圧信号を発生するステップ、および（ｂ
）上記制御電極信号を所定値の基準電圧信号と組み合わ
せることにより上記半導体素子の動作状態を表わす出力
信号を発生するステップを含むことを特徴とする制御タ
ーンオフ半導体素子の導通状態判定方法。
（２）特許請求の範囲第（１）項記載の制御ターンオフ
半導体素子の導通状態判定方法において、上記ステップ
（ｂ）が、上記制御電極電圧信号を上記基準電圧信号と
比較して、上記制御電極電圧信号が上記基準電圧信号よ
りも負になって上記半導体素子の非導通状態を示してい
るとき第１の出力信号を発生し、上記制御電極電圧信号
が上記基準電圧信号よりも負ではなく上記半導体素子の
導通状態を示しているとき第２の出力信号を発生するス
テップを含んでいる制御ターンオフ半導体の導通状態判
定方法。
（３）アノード電極、カソード電極および制御電極を有
し、導通状態を制御するための信号が制御電極に与えら
れる形式の制御ターンオフ半導体素子の動作状態を判定
する装置において、（ａ）上記制御電極の現存電圧を表
わす制御電極電圧信号を発生する手段、および（ｂ）上
記制御電極電圧信号を所定の値を有する基準信号と組み
合わせることにより上記半導体素子の動作状態を表わす
出力信号を発生する手段を備えている制御ターンオフ半
導体素子の動作状態判定装置。
（４）特許請求の範囲第（３）項記載の制御ターンオフ
半導体素子の動作状態判定装置において、上記出力信号
発生手段が比較回路を含み、該比較回路は上記制御電極
電圧信号が上記基準電圧信号よりも負になっているとき
は上記半導体素子の非導通状態を示す第１の出力信号を
発生し、上記制御電極電圧信号が上記基準電圧信号より
も負になっていないときは上記半導体素子の導通状態を
示す第２の出力信号を発生する制御ターンオフ半導体素
子の動作状態判定装置。
（５）アノード電極、カソード電極および制御電極を有
し、導通状態を制御するための信号が制御電極に与えら
れる形式の制御ターンオフ半導体素子の不適正な動作状
態を検知する方法において、（ａ）上記半導体素子の所
望の動作状態を表わす第１の信号を供給するステップ、
（ｂ）上記制御電極の現存電圧の関数として上記半導体
素子の実際の動作を表わす第２の信号を発生するステッ
プ、および（ｃ）上記第１および第２の信号を組み合わ
せることにより、上記第２の信号が上記半導体の導通状
態を示し、かつ第１の信号が所望の非導通状態を示すと
きに故障信号を発生するステップを含むことを特徴とす
る制御ターンオフ半導体素子の不適正動作状態検知方法
。
（６）特許請求の範囲第（５）項記載の制御ターンオフ
半導体素子の不適正動作状態検知方法において、上記第
２の信号が所定の値の大きさを超える上記制御電極の電
圧の関数として発生される制御ターンオフ半導体素子の
不適正動作状態検知方法。
（７）特許請求の範囲第（５）項記載の制御ターンオフ
半導体素子の不適正動作状態検知方法において、上記ス
テップ（ｂ）が、上記第１および第２の信号を組み合わ
せることにより中間信号を発生するステップ、および所
定時間の間存在する上記中間信号に応答して上記故障信
号を発生するステップを含んでいる制御ターンオフ半導
体素子の不適正動作状態検知方法。
（８）アノード電極、カソード電極および制御電極を有
し、導通状態を制御するための信号が制御電極に与えら
れる形式の制御ターンオフ半導体素子の不適正動作状態
を検知する装置において、（ａ）上記半導体素子の所望
の動作状態を表わす第１の信号を供給する第１の手段、
（ｂ）上記制御電極の現存電圧の関数として上記半導体
素子の実際の動作状態を表わす第２の信号を発生する第
２の手段、および（ｃ）上記第１および第２の信号を組
み合わせて、上記第２の信号が上記半導体素子の導通状
態を示し、かつ上記第１の信号が所望の非導通状態を示
すときに故障信号を発生する第３の手段を備えている制
御ターンオフ半導体素子の不適正動作状態検知装置。
（９）特許請求の範囲第（８）項記載の制御ターンオフ
半導体素子の不適正動作状態検知装置において、上記第
２の手段が比較回路を含み、該比較回路は所定値の大き
さを超える上記制御電極の電圧の関数として上記第２信
号を発生する制御ターンオフ半導体素子の不適正動作状
態検知装置。
（１０）特許請求の範囲第（８）項記載の制御ターンオ
フ半導体素子の不適正動作状態検知装置において、上記
第３の手段が、上記第１および第２の信号を組み合わせ
て中間信号を発生するアンド機能回路、および上記故障
信号を発生するための低域通過フィルタを含んでいる制
御ターンオフ半導体素子の不適正動作状態検知装置。
（１１）一対の直流母線の間の枝路内に含まれていて、
各々アノード電極、カソード電極および制御電極を持つ
第１および第２の直列接続された制御ターンオフ半導体
素子を有する形式の電力変換装置で使用するための、上
記半導体素子の一方が導通している間は他方の半導体素
子を導通させることを防止する方法において、（ａ）上
記半導体素子の制御電極に選択的に信号を供給すること
により上記半導体素子を導通させるステップ、（ｂ）上
記半導体素子のそれぞれの導通状態を表わす禁止信号を
それぞれの上記半導体素子の制御電極の現存電圧の関数
として発生するステップ、および（ｃ）上記半導体素子
の一方が導通していることを示す上記の対応する禁止信
号に応答して上記半導体素子の他方に対する制御信号の
印加を禁止するステップを含むことを特徴とする半導体
素子導通防止方法。
（１２）特許請求の範囲第（１１）項記載の半導体素子
導通防止方法において、上記禁止信号が所定値を超える
それぞれの対応する上記半導体素子の制御電極の電圧に
応答して発生される半導体素子導通防止方法。
（１３）特許請求の範囲第（１１）項記載の半導体素子
導通防止方法において、それぞれの上記半導体素子のア
ノードのカソードに対する電圧が所定値を超えたときに
それぞれの電圧信号を発生するステップ、上記半導体素
子を通る電流が所定の方向に流れているときに電流信号
を発生するステップ、上記電圧信号と上記電流信号を論
理的に組み合わせることによりそれぞれの上記半導体素
子に関連した作動信号を発生するステップ、および上記
半導体素子の一方に関連した作動信号がない場合に上記
半導体素子の他方に対する制御信号の印加を更に禁止す
るステップを含む半導体素子導通防止方法。
（１４）特許請求の範囲第（１２）項記載の半導体素子
導通防止方法において、それぞれの上記半導体素子のア
ノードのカソードに対する電圧が所定値を超えたときに
それぞれの電圧信号を発生するステップ、上記半導体素
子を通る電流が所定の方向に流れているときに電流信号
を発生するステップ、上記電圧信号と上記電流信号を論
理的に組み合わせることによりそれぞれの上記半導体素
子に関連した作動信号を発生するステップ、および上記
半導体素子の一方に関連した作動信号がない場合に上記
半導体素子の他方に対する制御信号の印加を更に禁止す
るステップを含む半導体素子導通防止方法。
（１５）特許請求の範囲第（１１）項記載の半導体素子
導通防止方法において、一旦上記半導体素子の一方が導
通状態になれば、命令された導通期間の間、上記禁止ス
テップを無効にするステップを含む半導体素子導通防止
方法。
（１６）特許請求の範囲第（１３）項記載の半導体素子
導通防止方法において、上記半導体素子の一方が一旦導
通状態になれば、命令された導通期間の間、上記禁止ス
テップを無効にするステップを含んでいる半導体素子導
通防止方法。
（１７）負荷へ供給する電力を制御するために直流母線
間に接続された、それぞれアノード電極、カソード電極
および制御電極を持つ第１および第２の直列接続された
制御ターンオフ半導体素子を有する形式の電力変換シス
テムで直流母線間の短絡を防止する装置において、（ａ
）上記第１および第２の半導体素子にそれぞれ制御信号
を選択的に与えて導通させる第１および第２の手段、（
ｂ）上記第１および第２の半導体素子のそれぞれの制御
電極の電圧がその半導体素子の導通状態を表わす値であ
ることを表わす第１および第２の禁止信号をそれぞれ発
生する第１および第２の手段、（ｃ）上記第２の禁止信
号に応答して、上記第１の半導体素子の制御電極に対す
る制御信号の印加を防止する第１の禁止手段、および（
ｄ）上記第１の禁止信号に応答して、上記第２の半導体
素子の制御電極に対する制御信号の印加を防止する第２
の禁止手段を備えている直流母線間の短絡防止装置。
（１８）特許請求の範囲第（１７）項記載の直流母線間
の短絡防止装置において、上記半導体素子の導通状態を
表わす上記電圧値が所定値より小さい値である直流母線
間の短絡防止装置。
（１９）特許請求の範囲第（１７）項記載の直流母線間
の短絡防止装置において、上記禁止信号を発生する上記
第１および第２の手段の各々が比較回路を含み、該比較
回路の第１の入力は対応する上記制御電極の電圧を表わ
す信号であり、第２の入力は所定の電圧値を表わす信号
である直流母線間の短絡防止装置。
（２０）特許請求の範囲第（１７）項記載の直流母線間
の短絡防止装置において、上記第１の禁止手段が、第１
の入力として上記第２の禁止信号を受け、第２の入力と
して上記第１の半導体素子の所望の導通状態を表わす信
号を受けるアンド機能回路で構成され、第２の禁止手段
が、第１の入力として上記第１の禁止信号を受け、第２
の入力として上記第２の半導体素子の所望の導通状態を
表わす信号を受けるアンド機能回路で構成されている直
流母線間の短絡防止装置。
（２１）特許請求の範囲第（１７）項記載の直流母線間
の短絡防止装置において、上記第１および第２の半導体
素子の各々に対して、各々の上記半導体素子のアノード
のカソードに対する電圧を検知して、上記電圧が所定値
を超えたとき電圧信号を発生する手段、上記半導体素子
を通る電流が所定の方向に流れているか否かを判定して
、それに応じて電流信号を発生する手段、上記電圧信号
と上記電流信号を論理的に組み合わせることにより作動
信号を発生する手段、および上記第１および第２の半導
体素子に関連した上記作動信号をそれぞれ上記第２およ
び第１の禁止手段に交差結合し、それぞれの上記作動信
号がないときは上記禁止手段を以後禁止する手段を含ん
でいる直流母線間の短絡防止装置。
（２２）特許請求の範囲第（１８）項記載の直流母線間
の短絡防止装置において、上記第１および第２の半導体
素子の各々に対してそれぞれの上記半導体素子のアノー
ドのカソードに対する電圧を検知して、上記電圧が所定
値を超えたとき電圧信号を発生する手段、上記半導体素
子を通る電流が所定の方向に流れているか否かを判定し
て、それに応じて電流信号を発生する手段、上記電圧信
号と上記電流信号を論理的に組み合わせることにより作
動信号を発生する手段、および上記第１および第２の半
導体素子に関連した上記作動信号をそれぞれ上記第２お
よび第１の禁止手段に交差結合し、それぞれの上記作動
信号がないときは上記禁止手段を以後禁止する手段を含
んでいる直流母線間の短絡防止装置。
（２３）特許請求の範囲第（１７）項記載の直流母線間
の短絡防止装置において、上記第１および第２の禁止手
段の動作をそれぞれ停止させて、命令された導通期間の
間、対応する上記半導体素子に対するそれぞれの制御信
号の供給を維持するように動作する第１および第２のラ
ッチ手段を含んでいる直流母線間の短絡防止装置。
（２４）特許請求の範囲第（２１）項記載の直流母線間
の短絡防止装置において、上記第１および第２の禁止手
段の動作をそれぞれ停止させて、命令された導通期間の
間、対応する上記半導体素子に対するそれぞれの制御信
号の供給を維持するように動作する第１および第２のラ
ッチ手段を含んでいる直流母線間の短絡防止装置。