JPH07123729A - インバータ装置 - Google Patents
インバータ装置Info
- Publication number
- JPH07123729A JPH07123729A JP5288652A JP28865293A JPH07123729A JP H07123729 A JPH07123729 A JP H07123729A JP 5288652 A JP5288652 A JP 5288652A JP 28865293 A JP28865293 A JP 28865293A JP H07123729 A JPH07123729 A JP H07123729A
- Authority
- JP
- Japan
- Prior art keywords
- turned
- inverter
- voltage
- gto
- arm
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【目的】 インバータが動作状態から停止状態に移行す
る際に、複数個の自己消弧形半導体スイッチ素子にオフ
の順位を規定し、これらの半導体スイッチ素子に動作特
性のバラツキがあっても、特定の素子を過電圧破壊しな
いようにインバータを安全に動作停止させることにあ
る。 【構成】 複数の自己消弧形半導体スイッチ素子を直列
接続して形成されたアームをブリッジ接続して、これを
直流電源の正負極間に接続し、任意のアームに属する前
記自己消弧形半導体スイッチ素子をオン・オフ動作する
ことによって直流を交流に変換するインバータにおい
て、該インバータを運転状態から動作停止させる際、前
記各アームに属する前記半導体スイッチ素子のターンオ
フ動作を前記正極側あるいは負極側に近く位置する素子
から先にオフさせ、その後に中間に位置する素子をオフ
させる論理回路手段を設ける。
る際に、複数個の自己消弧形半導体スイッチ素子にオフ
の順位を規定し、これらの半導体スイッチ素子に動作特
性のバラツキがあっても、特定の素子を過電圧破壊しな
いようにインバータを安全に動作停止させることにあ
る。 【構成】 複数の自己消弧形半導体スイッチ素子を直列
接続して形成されたアームをブリッジ接続して、これを
直流電源の正負極間に接続し、任意のアームに属する前
記自己消弧形半導体スイッチ素子をオン・オフ動作する
ことによって直流を交流に変換するインバータにおい
て、該インバータを運転状態から動作停止させる際、前
記各アームに属する前記半導体スイッチ素子のターンオ
フ動作を前記正極側あるいは負極側に近く位置する素子
から先にオフさせ、その後に中間に位置する素子をオフ
させる論理回路手段を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、複数個の自己消弧形半
導体スイッチ素子を直列接続して形成されたアームをブ
リッジ接続するインバータ装置に関する。
導体スイッチ素子を直列接続して形成されたアームをブ
リッジ接続するインバータ装置に関する。
【０００２】
【従来の技術】インバータ回路は、半導体スイッチ素子
をブリッジ接続して形成し、直流を交流に変換する。こ
の半導体スイッチ素子としては、スイッチング周波数を
高くできることや、特別の転流回路が不要であることな
どから、自己消弧形半導体スイッチ素子、例えばパワー
トランジスタ、酸化金属半導体電界効果トランジスタ、
あるいはゲートターンオフサイリスタ（以下、ＧＴＯサ
イリスタと略記する）が多用されている。インバータの
主回路構成については、これまで様々な形のものが報告
されているが、その中で特開平３−１５９５７０号公報
に記載されているように、１相当り４つの半導体スイッ
チ素子（ここでは、ＧＴＯサイリスタを例にする）を直
列に接続したものがある。１相当り半導体スイッチ素子
を４個直列接続することの利点として、 １．回路電圧を高くすることができ、インバータの変換
容量が上がる。 ２．半導体素子１個当りの耐電圧特性を下げられる。 ３．インバータの出力点に３つの電位レベルを導出でき
る。 が挙げられる。ところで、上述のインバータを動作状態
から停止状態に移行させる際には、各ＧＴＯサイリスタ
においてオンしているものをオフさせればよいわけであ
るが、現実的には、複数個のオンしているＧＴＯサイリ
スタを同時にオフさせることは、半導体スイッチ素子の
特性差に基づく動作時間のバラツキにより、不可能に近
い。そのため、オフする順番が不適切な場合、特定の素
子に偏った電圧が印加され、耐圧限界を超えて永久破壊
させる恐れがある。この永久破壊を防止する技術とし
て、特開平１−１５２９７１号公報には、予め各半導体
スイッチ素子のオフ時間を把握した上で、各素子を各ア
ームの最適な位置へ配置させ、特性の合わない半導体ス
イッチ素子の組合せを排除することが記載されている。
をブリッジ接続して形成し、直流を交流に変換する。こ
の半導体スイッチ素子としては、スイッチング周波数を
高くできることや、特別の転流回路が不要であることな
どから、自己消弧形半導体スイッチ素子、例えばパワー
トランジスタ、酸化金属半導体電界効果トランジスタ、
あるいはゲートターンオフサイリスタ（以下、ＧＴＯサ
イリスタと略記する）が多用されている。インバータの
主回路構成については、これまで様々な形のものが報告
されているが、その中で特開平３−１５９５７０号公報
に記載されているように、１相当り４つの半導体スイッ
チ素子（ここでは、ＧＴＯサイリスタを例にする）を直
列に接続したものがある。１相当り半導体スイッチ素子
を４個直列接続することの利点として、 １．回路電圧を高くすることができ、インバータの変換
容量が上がる。 ２．半導体素子１個当りの耐電圧特性を下げられる。 ３．インバータの出力点に３つの電位レベルを導出でき
る。 が挙げられる。ところで、上述のインバータを動作状態
から停止状態に移行させる際には、各ＧＴＯサイリスタ
においてオンしているものをオフさせればよいわけであ
るが、現実的には、複数個のオンしているＧＴＯサイリ
スタを同時にオフさせることは、半導体スイッチ素子の
特性差に基づく動作時間のバラツキにより、不可能に近
い。そのため、オフする順番が不適切な場合、特定の素
子に偏った電圧が印加され、耐圧限界を超えて永久破壊
させる恐れがある。この永久破壊を防止する技術とし
て、特開平１−１５２９７１号公報には、予め各半導体
スイッチ素子のオフ時間を把握した上で、各素子を各ア
ームの最適な位置へ配置させ、特性の合わない半導体ス
イッチ素子の組合せを排除することが記載されている。
【０００３】
【発明が解決しようとする課題】しかし、この技術は、
半導体スイッチ素子の配列に自由度がなく、半導体スイ
ッチ素子の選定の複雑化を招くという問題、また、予め
各半導体スイッチ素子のオフ時間を把握し、各素子を各
アームの最適な位置に配置したとしても、半導体スイッ
チ素子の使用中の経年変化により、オフ時間に変化が生
じた場合、素子破壊が発生するという問題、また、特
に、ＩＧＢＴなどのようにＧＴＯよりスイッチング速度
が速い素子については、オフ時間の差異の判別が著しく
困難であるという問題がある。本発明の目的は、上記問
題を解決し、インバータが動作状態から停止状態に移行
する際に、複数個の自己消弧形半導体スイッチ素子にオ
フの順位を規定し、特定の素子を過電圧破壊しないよう
にインバータを安全に動作停止させることにある。
半導体スイッチ素子の配列に自由度がなく、半導体スイ
ッチ素子の選定の複雑化を招くという問題、また、予め
各半導体スイッチ素子のオフ時間を把握し、各素子を各
アームの最適な位置に配置したとしても、半導体スイッ
チ素子の使用中の経年変化により、オフ時間に変化が生
じた場合、素子破壊が発生するという問題、また、特
に、ＩＧＢＴなどのようにＧＴＯよりスイッチング速度
が速い素子については、オフ時間の差異の判別が著しく
困難であるという問題がある。本発明の目的は、上記問
題を解決し、インバータが動作状態から停止状態に移行
する際に、複数個の自己消弧形半導体スイッチ素子にオ
フの順位を規定し、特定の素子を過電圧破壊しないよう
にインバータを安全に動作停止させることにある。
【０００４】
【課題を解決するための手段】上記の目的は、複数個の
自己消弧形半導体スイッチ素子を直列接続して形成され
たアームをブリッジ接続して、これを直流電圧源の正負
極間に接続し、任意のアームに属する前記自己消弧形半
導体スイッチ素子をオン・オフ動作することによって直
流を交流に変換するインバータにおいて、該インバータ
を運転状態から動作停止させる際、前記各アームに属す
る前記半導体スイッチ素子のターンオフ動作を前記正極
側あるいは負極側に近く位置する素子から先にオフさせ
る手段を設けることによって、達成される。
自己消弧形半導体スイッチ素子を直列接続して形成され
たアームをブリッジ接続して、これを直流電圧源の正負
極間に接続し、任意のアームに属する前記自己消弧形半
導体スイッチ素子をオン・オフ動作することによって直
流を交流に変換するインバータにおいて、該インバータ
を運転状態から動作停止させる際、前記各アームに属す
る前記半導体スイッチ素子のターンオフ動作を前記正極
側あるいは負極側に近く位置する素子から先にオフさせ
る手段を設けることによって、達成される。
【０００５】
【作用】各半導体スイッチ素子のオフ順位を規定するこ
とにより、運転中のインバータを停止させる際、半導体
スイッチ素子に動作特性上のバラツキがあっても、ま
た、半導体スイッチ素子の使用中に経年変化が発生し
て、動作時間にバラツキが生じても、各半導体スイッチ
素子に対して特定の素子が過電圧状態になることがな
く、耐圧破壊の要因を未然に防止することができる。ま
た、従来技術のように予め各半導体スイッチ素子のオフ
時間の差異を判別する必要がなく、インバータのアーム
を容易かつ迅速に形成することができる。
とにより、運転中のインバータを停止させる際、半導体
スイッチ素子に動作特性上のバラツキがあっても、ま
た、半導体スイッチ素子の使用中に経年変化が発生し
て、動作時間にバラツキが生じても、各半導体スイッチ
素子に対して特定の素子が過電圧状態になることがな
く、耐圧破壊の要因を未然に防止することができる。ま
た、従来技術のように予め各半導体スイッチ素子のオフ
時間の差異を判別する必要がなく、インバータのアーム
を容易かつ迅速に形成することができる。
【０００６】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明を適用するインバータ回路の構成
図であり、ここでは１相当りのインバータ回路を示す。
図１において、上側アームには、２個の自己消弧形半導
体スイッチ素子としてのＧＴＯサイリスタ１，２を直列
に接続し、それぞれのＧＴＯサイリスタ１，２にはフリ
ーホイールダイオード１３，１４を逆並列接続する。さ
らに両ＧＴＯサイリスタ１，２を保護するために、スナ
バダイオード２１，２２，スナバコンデンサ３１，３
２，スナバ抵抗４１，４２からなるスナバ回路を各ＧＴ
Ｏサイリスタ１，２に並列に接続する。また、下側アー
ムも同様に、自己消弧形半導体スイッチ素子としてＧＴ
Ｏサイリスタ３，４、フリーホイールダイオード１５，
１６、スナバダイオード２３，２４、スナバコンデンサ
３３，３４、スナバ抵抗４３，４４から構成する。ま
た、上側アームの上端、下側アームの下端には直列接続
された同容量のフィルタコンデンサ７，８を接続し、さ
らにフィルタコンデンサ７，８の接続点と上側アームの
中点および下側アームの中点とをクランプダイオード
５，６で結ぶ。なお、符号１０，１１，１２は配線イン
ダクタンスを示す。このインバータ回路の動作状態にお
いて、インバータの出力点Ｒに電源９の＋側電圧を出力
する場合には、ＧＴＯサイリスタ１，２をともにオンす
る。また、電源９の中間電圧を出力する場合には、ＧＴ
Ｏサイリスタ２，３をともにオンする。さらに、電源９
の−側電圧を出力する場合には、ＧＴＯサイリスタ３，
４をともにオンする。
する。図１は、本発明を適用するインバータ回路の構成
図であり、ここでは１相当りのインバータ回路を示す。
図１において、上側アームには、２個の自己消弧形半導
体スイッチ素子としてのＧＴＯサイリスタ１，２を直列
に接続し、それぞれのＧＴＯサイリスタ１，２にはフリ
ーホイールダイオード１３，１４を逆並列接続する。さ
らに両ＧＴＯサイリスタ１，２を保護するために、スナ
バダイオード２１，２２，スナバコンデンサ３１，３
２，スナバ抵抗４１，４２からなるスナバ回路を各ＧＴ
Ｏサイリスタ１，２に並列に接続する。また、下側アー
ムも同様に、自己消弧形半導体スイッチ素子としてＧＴ
Ｏサイリスタ３，４、フリーホイールダイオード１５，
１６、スナバダイオード２３，２４、スナバコンデンサ
３３，３４、スナバ抵抗４３，４４から構成する。ま
た、上側アームの上端、下側アームの下端には直列接続
された同容量のフィルタコンデンサ７，８を接続し、さ
らにフィルタコンデンサ７，８の接続点と上側アームの
中点および下側アームの中点とをクランプダイオード
５，６で結ぶ。なお、符号１０，１１，１２は配線イン
ダクタンスを示す。このインバータ回路の動作状態にお
いて、インバータの出力点Ｒに電源９の＋側電圧を出力
する場合には、ＧＴＯサイリスタ１，２をともにオンす
る。また、電源９の中間電圧を出力する場合には、ＧＴ
Ｏサイリスタ２，３をともにオンする。さらに、電源９
の−側電圧を出力する場合には、ＧＴＯサイリスタ３，
４をともにオンする。
【０００７】以下、このインバータ回路を動作状態から
停止状態に移行させる際の動作について、説明する。図
１のインバータ回路において、ＧＴＯサイリスタ１，２
がオン、ＧＴＯサイリスタ３，４がオフ状態にあるもの
とする。この時出力点Ｒには、電源電圧源９の全電圧Ｅ
が出力されている。この状態からインバータ動作を停止
させる際には、ＧＴＯサイリスタ１，２に対し、ゲート
Ｇ１，Ｇ２に同時にオフ信号を送る。これによりインバ
ータ動作を停止させることができる。しかし、この時ス
イッチ素子の特性にバラツキがあり、ＧＴＯサイリスタ
２がＧＴＯサイリスタ１より先にオフしたものとする。
この時のインバータ回路内の各部電圧電流波形の変化を
図２に示す。時刻ｔ1において一斉オフ指令が投入され
と、インバータは動作の停止を開始する。ＧＴＯサイリ
スタ２が先にオフ状態に入ると、このＧＴＯサイリスタ
２は等価的に高抵抗になるので、負荷電流ＩR相当流れ
ていたアノード電流Ｉ2は、スナバ回路２２、３２、４
２に転流する。スナバ電流ＩS2がスナバコンデンサ３２
に流れ込み、スナバコンデンサ３２の両端電圧はほぼ直
線的に上昇する（ΔＶはオーバーチャージ分による電圧
を示す。以下同じ）。このときＧＴＯサイリスタ１は依
然オン状態を保持しているものとする。スナバコンデン
サ３２の両端電圧が上昇し、ＧＴＯサイリスタ２の両端
電圧Ｖ2が直流電圧源９の電圧Ｅと等しくなる時刻ｔ2か
ら、上側アーム電流Ｉ1とスナバ電流ＩS2は減衰を開始
し、時刻ｔ3で完全に零となる。但し、この期間におけ
る負荷電流ＩRは負荷のリアクタンスが十分に大である
ため、一定値を維持するものとし、時刻ｔ2以降から、
下側アームのフリーホイールダイオード１３，１４がオ
ンし、電流ＩNが流れる。その後時刻ｔ４でＧＴＯサイ
リスタ１がオフ動作を開始することになるが、この時既
に負荷電流ＩRは完全にフリーホイールダイオード１
３，１４に転流を終了しており、アノード電流Ｉ1は零
となっている。ここで、ＧＴＯサイリスタ１が等価的に
高抵抗になっても、電源電圧９の全電圧をＧＴＯ２で負
担しているため、ＧＴＯ１には電圧が印加されない。以
上で上側アームのＧＴＯサイリスタ１，２のオンオフ動
作が完全に終了するが、実質的にＧＴＯサイリスタ２の
みで負荷電流ＩRを遮断しており、オフ後電源電圧源９
が直接ＧＴＯサイリスタ２に印加される格好となる。
停止状態に移行させる際の動作について、説明する。図
１のインバータ回路において、ＧＴＯサイリスタ１，２
がオン、ＧＴＯサイリスタ３，４がオフ状態にあるもの
とする。この時出力点Ｒには、電源電圧源９の全電圧Ｅ
が出力されている。この状態からインバータ動作を停止
させる際には、ＧＴＯサイリスタ１，２に対し、ゲート
Ｇ１，Ｇ２に同時にオフ信号を送る。これによりインバ
ータ動作を停止させることができる。しかし、この時ス
イッチ素子の特性にバラツキがあり、ＧＴＯサイリスタ
２がＧＴＯサイリスタ１より先にオフしたものとする。
この時のインバータ回路内の各部電圧電流波形の変化を
図２に示す。時刻ｔ1において一斉オフ指令が投入され
と、インバータは動作の停止を開始する。ＧＴＯサイリ
スタ２が先にオフ状態に入ると、このＧＴＯサイリスタ
２は等価的に高抵抗になるので、負荷電流ＩR相当流れ
ていたアノード電流Ｉ2は、スナバ回路２２、３２、４
２に転流する。スナバ電流ＩS2がスナバコンデンサ３２
に流れ込み、スナバコンデンサ３２の両端電圧はほぼ直
線的に上昇する（ΔＶはオーバーチャージ分による電圧
を示す。以下同じ）。このときＧＴＯサイリスタ１は依
然オン状態を保持しているものとする。スナバコンデン
サ３２の両端電圧が上昇し、ＧＴＯサイリスタ２の両端
電圧Ｖ2が直流電圧源９の電圧Ｅと等しくなる時刻ｔ2か
ら、上側アーム電流Ｉ1とスナバ電流ＩS2は減衰を開始
し、時刻ｔ3で完全に零となる。但し、この期間におけ
る負荷電流ＩRは負荷のリアクタンスが十分に大である
ため、一定値を維持するものとし、時刻ｔ2以降から、
下側アームのフリーホイールダイオード１３，１４がオ
ンし、電流ＩNが流れる。その後時刻ｔ４でＧＴＯサイ
リスタ１がオフ動作を開始することになるが、この時既
に負荷電流ＩRは完全にフリーホイールダイオード１
３，１４に転流を終了しており、アノード電流Ｉ1は零
となっている。ここで、ＧＴＯサイリスタ１が等価的に
高抵抗になっても、電源電圧９の全電圧をＧＴＯ２で負
担しているため、ＧＴＯ１には電圧が印加されない。以
上で上側アームのＧＴＯサイリスタ１，２のオンオフ動
作が完全に終了するが、実質的にＧＴＯサイリスタ２の
みで負荷電流ＩRを遮断しており、オフ後電源電圧源９
が直接ＧＴＯサイリスタ２に印加される格好となる。
【０００８】これに対し、ＧＴＯサイリスタ１を先にオ
フし、その後にＧＴＯサイリスタ２をオフした場合のイ
ンバータ回路内の各部電圧電流波形の変化を図３に示
す。時刻ｔ1において、一斉オフ指令が投入され、先ず
ＧＴＯサイリスタ１がオフ状態に入ると、このＧＴＯサ
イリスタ１は等価的に高抵抗になるので、アノード電流
Ｉ1はスナバ回路２１、３１、４１に転流する。スナバ
電流ＩS1により、スナバコンデンサ３１の両端電圧は上
昇し、電源電圧源９の半電圧Ｅ／２と等しくなる時刻ｔ
２から、クランプダイオード５がオンし、スナバ電流Ｉ
S1はクランプダイオード５を流れる電流ＩC1に転流し、
スナバ電流ＩS1は減衰し、ＧＴＯサイリスタ１の両端電
圧Ｖ1はこの半電圧Ｅ／２にクランプされる。その後時
刻ｔ3でＧＴＯサイリスタ２がオフ状態に移行し、等価
的に高抵抗になると、アノード電流Ｉ2はスナバ回路２
２、３２、４２に転流する。スナバ電流ＩS2により、ス
ナバコンデンサ３２の両端電圧は上昇し、電源電圧源９
の半電圧Ｅ／２と等しくなる時刻ｔ4以降から、下側ア
ームのフリーホイールダイオード１３，１４がオンし、
スナバ電流ＩS2およびクランプダイオード５に流れる電
流ＩC1は減衰を開始し、時刻ｔ5で完全に零となる。こ
の時負荷電流ＩRは、完全にフリーホイールダイオード
１３，１４に転流を終了しており、ＧＴＯサイリスタ２
の両端電圧Ｖ2はＧＴＯサイリスタ１の両端電圧Ｖ1と同
様電源電圧源９の中間電圧Ｅ／２にクランプされ、以上
でオフ動作が完全に終了する。
フし、その後にＧＴＯサイリスタ２をオフした場合のイ
ンバータ回路内の各部電圧電流波形の変化を図３に示
す。時刻ｔ1において、一斉オフ指令が投入され、先ず
ＧＴＯサイリスタ１がオフ状態に入ると、このＧＴＯサ
イリスタ１は等価的に高抵抗になるので、アノード電流
Ｉ1はスナバ回路２１、３１、４１に転流する。スナバ
電流ＩS1により、スナバコンデンサ３１の両端電圧は上
昇し、電源電圧源９の半電圧Ｅ／２と等しくなる時刻ｔ
２から、クランプダイオード５がオンし、スナバ電流Ｉ
S1はクランプダイオード５を流れる電流ＩC1に転流し、
スナバ電流ＩS1は減衰し、ＧＴＯサイリスタ１の両端電
圧Ｖ1はこの半電圧Ｅ／２にクランプされる。その後時
刻ｔ3でＧＴＯサイリスタ２がオフ状態に移行し、等価
的に高抵抗になると、アノード電流Ｉ2はスナバ回路２
２、３２、４２に転流する。スナバ電流ＩS2により、ス
ナバコンデンサ３２の両端電圧は上昇し、電源電圧源９
の半電圧Ｅ／２と等しくなる時刻ｔ4以降から、下側ア
ームのフリーホイールダイオード１３，１４がオンし、
スナバ電流ＩS2およびクランプダイオード５に流れる電
流ＩC1は減衰を開始し、時刻ｔ5で完全に零となる。こ
の時負荷電流ＩRは、完全にフリーホイールダイオード
１３，１４に転流を終了しており、ＧＴＯサイリスタ２
の両端電圧Ｖ2はＧＴＯサイリスタ１の両端電圧Ｖ1と同
様電源電圧源９の中間電圧Ｅ／２にクランプされ、以上
でオフ動作が完全に終了する。
【０００９】ここで、図２、図３の動作を比較して見る
と、図２では、オフ時にＧＴＯサイリスタ２に電源電圧
源９の全電圧Ｅ（実際はΔＶなるオーバーチャージ分が
上乗せされている）が印加されるのに対し、図３では、
ＧＴＯサイリスタ１，２にそれぞれ均等に電源電圧源９
の半電圧Ｅ／２が印加される点が異なる。１相当りの半
導体スイッチ素子を４直列接続した図１に示すインバー
タ回路では、前述した利点１，２を生かすために、半導
体スイッチ１個当りの耐圧は電源電圧源９の半電圧を基
準に選定されるのが通常であり、図２の場合その２倍の
電圧が印加されることになり、半導体スイッチ素子の過
電圧破壊を起こす恐れがある。この場合、図３に説明し
たように、ＧＴＯサイリスタ１から先にオフすることに
より、半導体スイッチ素子の過電圧破壊を防止すること
ができる。また、同様に、下側アームのオンからオフに
際してもＧＴＯサイリスタ３を先にオフすると、電源電
圧源９の全電圧Ｅが印加され、半導体スイッチ素子の過
電圧破壊を起こす恐れがある。この場合も、ＧＴＯサイ
リスタ４から先にオフすることにより、半導体スイッチ
素子の過電圧破壊を防止することができる。
と、図２では、オフ時にＧＴＯサイリスタ２に電源電圧
源９の全電圧Ｅ（実際はΔＶなるオーバーチャージ分が
上乗せされている）が印加されるのに対し、図３では、
ＧＴＯサイリスタ１，２にそれぞれ均等に電源電圧源９
の半電圧Ｅ／２が印加される点が異なる。１相当りの半
導体スイッチ素子を４直列接続した図１に示すインバー
タ回路では、前述した利点１，２を生かすために、半導
体スイッチ１個当りの耐圧は電源電圧源９の半電圧を基
準に選定されるのが通常であり、図２の場合その２倍の
電圧が印加されることになり、半導体スイッチ素子の過
電圧破壊を起こす恐れがある。この場合、図３に説明し
たように、ＧＴＯサイリスタ１から先にオフすることに
より、半導体スイッチ素子の過電圧破壊を防止すること
ができる。また、同様に、下側アームのオンからオフに
際してもＧＴＯサイリスタ３を先にオフすると、電源電
圧源９の全電圧Ｅが印加され、半導体スイッチ素子の過
電圧破壊を起こす恐れがある。この場合も、ＧＴＯサイ
リスタ４から先にオフすることにより、半導体スイッチ
素子の過電圧破壊を防止することができる。
【００１０】図４に、本発明の第一の実施例を示す。図
４は電気車（図示せず）をインバータの出力を利用して
運転制御する例であり、１７はノッチ操作により運転指
令を発する運転指令制御台、１８はインバータの入出力
の過電圧を検出する過電圧検出器（図１のインバータの
入出力端に設ける。）、１９は運転指令より過電圧検出
信号を優先させる保護優先回路、２０はゲート駆動信号
回路、２１は一斉オフ論理回路である。一斉オフ論理回
路２１はＡＮＤゲート１０１〜１０４、ＯＲゲート４０
０，５００、遅延回路２００，３００からなり、Ｇ10〜
Ｇ40はゲート駆動信号（１でオン、０でオフ）の出力端
を示す。通常運転時、運転員が運転指令制御台１７のノ
ツチを操作し、運転指令をゲート駆動信号回路２０に入
力すると、ゲート駆動信号回路２０からゲート駆動信号
Ｇ10〜Ｇ40を一斉オフ論理回路２１に発する。この場
合、運転指令制御台１７から保護優先回路１９を介して
一斉オフ論理回路２１にオン指令１を投入する。一斉オ
フ論理回路２１のＡＮＤゲート１０１〜１０４には、ゲ
ート駆動信号Ｇ10〜Ｇ40とオン指令１が入力され、ゲー
ト駆動信号Ｇ10〜Ｇ40がＧＴＯサイリスタ１〜４のゲー
トＧ1〜Ｇ4に印加され、ＧＴＯサイリスタ１〜４をオン
オフ制御し、図示しない電気車を駆動する。ところで、
いま、インバータを一斉オフするため、運転指令制御台
１７から一斉オフ指令０を一斉オフ論理回路２１に投入
（１→０）すると、ＡＮＤゲート１０１〜１０４の出力
は、ゲート駆動信号Ｇ10〜Ｇ40と無関係に０になり、Ｇ
ＴＯサイリスタ１および４は即オフ状態に移行する。一
方、ＧＴＯサイリスタ２および３は、遅延回路２００，
３００の遅延作用により一斉オフ指令０にも係わらず、
ＯＲゲート４００，５００を介して一定時間オン状態を
強制的に継続させられる。これにより、ＧＴＯサイリス
タ１，４はＧＴＯサイリスタ２，３より先にオフし、そ
の後にＧＴＯサイリスタ２，３がオフする。この結果、
ＧＴＯサイリスタ１，４より先にＧＴＯサイリスタ２，
３がオフさせられることはない。また、通常運転時にイ
ンバータの入力側に、例えば回生ブレーキによる過電圧
が発生した場合、またはインバータの出力側に過電圧が
発生した場合、インバータを一斉にオフするために、過
電圧検出器１８が検出信号を保護優先回路１９に発す
る。保護優先回路１９は運転指令制御台１７からの運転
指令に優先して検出信号による一斉オフ指令０を一斉オ
フ論理回路２１に投入する。一斉オフ論理回路２１は、
上述したと同様の動作により、ＧＴＯサイリスタ１，４
はＧＴＯサイリスタ２，３より先にオフし、この結果、
ＧＴＯサイリスタ１，４より先にＧＴＯサイリスタ２，
３がオフさせられることはない。
４は電気車（図示せず）をインバータの出力を利用して
運転制御する例であり、１７はノッチ操作により運転指
令を発する運転指令制御台、１８はインバータの入出力
の過電圧を検出する過電圧検出器（図１のインバータの
入出力端に設ける。）、１９は運転指令より過電圧検出
信号を優先させる保護優先回路、２０はゲート駆動信号
回路、２１は一斉オフ論理回路である。一斉オフ論理回
路２１はＡＮＤゲート１０１〜１０４、ＯＲゲート４０
０，５００、遅延回路２００，３００からなり、Ｇ10〜
Ｇ40はゲート駆動信号（１でオン、０でオフ）の出力端
を示す。通常運転時、運転員が運転指令制御台１７のノ
ツチを操作し、運転指令をゲート駆動信号回路２０に入
力すると、ゲート駆動信号回路２０からゲート駆動信号
Ｇ10〜Ｇ40を一斉オフ論理回路２１に発する。この場
合、運転指令制御台１７から保護優先回路１９を介して
一斉オフ論理回路２１にオン指令１を投入する。一斉オ
フ論理回路２１のＡＮＤゲート１０１〜１０４には、ゲ
ート駆動信号Ｇ10〜Ｇ40とオン指令１が入力され、ゲー
ト駆動信号Ｇ10〜Ｇ40がＧＴＯサイリスタ１〜４のゲー
トＧ1〜Ｇ4に印加され、ＧＴＯサイリスタ１〜４をオン
オフ制御し、図示しない電気車を駆動する。ところで、
いま、インバータを一斉オフするため、運転指令制御台
１７から一斉オフ指令０を一斉オフ論理回路２１に投入
（１→０）すると、ＡＮＤゲート１０１〜１０４の出力
は、ゲート駆動信号Ｇ10〜Ｇ40と無関係に０になり、Ｇ
ＴＯサイリスタ１および４は即オフ状態に移行する。一
方、ＧＴＯサイリスタ２および３は、遅延回路２００，
３００の遅延作用により一斉オフ指令０にも係わらず、
ＯＲゲート４００，５００を介して一定時間オン状態を
強制的に継続させられる。これにより、ＧＴＯサイリス
タ１，４はＧＴＯサイリスタ２，３より先にオフし、そ
の後にＧＴＯサイリスタ２，３がオフする。この結果、
ＧＴＯサイリスタ１，４より先にＧＴＯサイリスタ２，
３がオフさせられることはない。また、通常運転時にイ
ンバータの入力側に、例えば回生ブレーキによる過電圧
が発生した場合、またはインバータの出力側に過電圧が
発生した場合、インバータを一斉にオフするために、過
電圧検出器１８が検出信号を保護優先回路１９に発す
る。保護優先回路１９は運転指令制御台１７からの運転
指令に優先して検出信号による一斉オフ指令０を一斉オ
フ論理回路２１に投入する。一斉オフ論理回路２１は、
上述したと同様の動作により、ＧＴＯサイリスタ１，４
はＧＴＯサイリスタ２，３より先にオフし、この結果、
ＧＴＯサイリスタ１，４より先にＧＴＯサイリスタ２，
３がオフさせられることはない。
【００１１】図５に、本発明の第二の実施例を示す。図
４の第一の実施例とは一斉オフ論理回路の構成が異な
り、その他は同じである。図５において、一斉オフ論理
回路２２は、ＧＴＯサイリスタ１および４のアノード−
カソード間に電圧検出器５１，５４を付加し、この電圧
検出器５１，５４の出力と電圧検知レベルＣ1，Ｃ2を比
較する比較器６００，７００を設け、比較器６００，７
００で電圧レベルの大小を判定し、その判定値を論理に
取り入れている点に特徴がある。以下、この特徴につい
てのみ説明する。いま、一斉オフ指令０が投入された場
合、ＧＴＯサイリスタ１および４のアノード−カソード
間に電圧がない、すなわちＧＴＯサイリスタ１，４がオ
ン状態にあるときは、電圧検出器５１，５４の出力は電
圧検知レベルＣ1，Ｃ2より小さく、比較器６００，７０
０の出力は０であり、ＧＴＯサイリスタ２，３のゲート
駆動信号Ｇ20，Ｇ30により、ゲートＧ2，Ｇ3は強制的に
オンを継続する。ＧＴＯサイリスタ１，４がオフし、ア
ノード−カソード間に電圧が発生したことを電圧検出器
５１，５４が検知し、この出力が比較器６００，７００
の電圧検知レベルＣ1，Ｃ2より大きくなったとき、はじ
めてＯＲゲート８００，９００によりゲートＧ2，Ｇ3の
ゲート駆動信号Ｇ20，Ｇ30を０にすることを許可する。
これにより、ＧＴＯサイリスタ１，４はＧＴＯサイリス
タ２，３より先にオフし、この結果、ＧＴＯサイリスタ
１，４より先にＧＴＯサイリスタ２，３がオフさせられ
ることはない。
４の第一の実施例とは一斉オフ論理回路の構成が異な
り、その他は同じである。図５において、一斉オフ論理
回路２２は、ＧＴＯサイリスタ１および４のアノード−
カソード間に電圧検出器５１，５４を付加し、この電圧
検出器５１，５４の出力と電圧検知レベルＣ1，Ｃ2を比
較する比較器６００，７００を設け、比較器６００，７
００で電圧レベルの大小を判定し、その判定値を論理に
取り入れている点に特徴がある。以下、この特徴につい
てのみ説明する。いま、一斉オフ指令０が投入された場
合、ＧＴＯサイリスタ１および４のアノード−カソード
間に電圧がない、すなわちＧＴＯサイリスタ１，４がオ
ン状態にあるときは、電圧検出器５１，５４の出力は電
圧検知レベルＣ1，Ｃ2より小さく、比較器６００，７０
０の出力は０であり、ＧＴＯサイリスタ２，３のゲート
駆動信号Ｇ20，Ｇ30により、ゲートＧ2，Ｇ3は強制的に
オンを継続する。ＧＴＯサイリスタ１，４がオフし、ア
ノード−カソード間に電圧が発生したことを電圧検出器
５１，５４が検知し、この出力が比較器６００，７００
の電圧検知レベルＣ1，Ｃ2より大きくなったとき、はじ
めてＯＲゲート８００，９００によりゲートＧ2，Ｇ3の
ゲート駆動信号Ｇ20，Ｇ30を０にすることを許可する。
これにより、ＧＴＯサイリスタ１，４はＧＴＯサイリス
タ２，３より先にオフし、この結果、ＧＴＯサイリスタ
１，４より先にＧＴＯサイリスタ２，３がオフさせられ
ることはない。
【００１２】
【発明の効果】以上説明したように、本発明によれば、
運転中のインバータを停止させる際、各半導体スイッチ
素子のオフ順位を規定することにより、半導体スイッチ
素子に動作特性上のバラツキがあっても、また、半導体
スイッチ素子の使用中に経年変化が発生して、動作時間
にバラツキが生じても、各半導体スイッチ素子に対して
特定の素子が過電圧状態になることがなく、耐圧破壊の
要因を未然に防止することができ、ひいては、インバー
タの動作停止を安全かつ確実に行うことができる。ま
た、本発明によれば、従来技術のように予め各半導体ス
イッチ素子のオフ時間の差異を判別する必要がなく、ア
ームを含むインバータを容易かつ迅速に形成することが
できる。
運転中のインバータを停止させる際、各半導体スイッチ
素子のオフ順位を規定することにより、半導体スイッチ
素子に動作特性上のバラツキがあっても、また、半導体
スイッチ素子の使用中に経年変化が発生して、動作時間
にバラツキが生じても、各半導体スイッチ素子に対して
特定の素子が過電圧状態になることがなく、耐圧破壊の
要因を未然に防止することができ、ひいては、インバー
タの動作停止を安全かつ確実に行うことができる。ま
た、本発明によれば、従来技術のように予め各半導体ス
イッチ素子のオフ時間の差異を判別する必要がなく、ア
ームを含むインバータを容易かつ迅速に形成することが
できる。
【図１】本発明を適用するインバータ回路の構成図
【図２】破壊モードとなる各部電圧電流波形
【図３】破壊防止モードである各部電圧電流波形
【図４】本発明の第一の実施例
【図５】本発明の第二の実施例
１,２,３,４ ＧＴＯサイリスタ ２１，２２，２３，２４ スナバダイオード ３１，３２，３３，３４ スナバコンデンサ ４１，４２，４３，４４ スナバ抵抗器 ５，６ クランプダイオード ７，８ フィルタコンデンサ ９ 直流電源 １０，１１，１２ 配線インダクタンス １３，１４，１５，１６ フリーホイールダイオード １７ 運転指令制御台 １８ 過電圧検出器 １９ 保護優先回路 ２０ ゲート駆動信号回路 ２１，２２ 一斉オフ論理回路 １０１，１０２，１０３，１０４ ＡＮＤ回路 ４００，５００，８００，９００ ＯＲ回路 ２００，３００ 遅延回路 ６００，７００ 比較器 ５１，５４ 電圧検出器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/725 Ｂ 9383−5Ｊ
Claims (3)
- 【請求項１】 複数の自己消弧形半導体スイッチ素子を
直列接続して形成されたアームをブリッジ接続して、こ
れを直流電源の正負極間に接続し、任意のアームに属す
る前記自己消弧形半導体スイッチ素子をオン・オフ動作
することによって直流を交流に変換するインバータにお
いて、該インバータを運転状態から動作停止させる際、
前記各アームに属する前記半導体スイッチ素子のターン
オフ動作を前記正極側あるいは負極側に近く位置する素
子から先にオフさせる手段を設けることを特徴とするイ
ンバータ装置。 - 【請求項２】 請求項１において、各アームに属する前
記半導体スイッチ素子のターンオフ動作を前記正極側あ
るいは負極側に近く位置する素子から先にオフさせる手
段は、論理回路手段からなり、前記正極側あるいは負極
側に近く位置する素子がオフしてから、所定の時間経過
後、中間に位置する素子をオフさせることを特徴とする
インバータ装置。 - 【請求項３】 請求項１において、各アームに属する前
記半導体スイッチ素子のターンオフ動作を前記正極側あ
るいは負極側に近く位置する素子から先にオフさせる手
段は、論理回路手段からなり、前記先にオフさせる素子
の出力側にそれぞれ電圧検知器を設け、前記先にオフさ
せる素子の出力側の電圧が所定値以上であることを確認
した後に、中間に位置する素子をオフさせることを特徴
とするインバータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05288652A JP3084645B2 (ja) | 1993-10-25 | 1993-10-25 | インバータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05288652A JP3084645B2 (ja) | 1993-10-25 | 1993-10-25 | インバータ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07123729A true JPH07123729A (ja) | 1995-05-12 |
| JP3084645B2 JP3084645B2 (ja) | 2000-09-04 |
Family
ID=17732940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05288652A Expired - Fee Related JP3084645B2 (ja) | 1993-10-25 | 1993-10-25 | インバータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3084645B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009027818A (ja) * | 2007-07-18 | 2009-02-05 | Fuji Electric Systems Co Ltd | ３レベルインバータの制御方式 |
| JP2009195057A (ja) * | 2008-02-15 | 2009-08-27 | Fuji Electric Systems Co Ltd | 多重インバータシステム |
| US9106074B2 (en) | 2012-04-02 | 2015-08-11 | Fuji Electric Co., Ltd. | Multilevel power converter |
| JP2018117423A (ja) * | 2017-01-17 | 2018-07-26 | 株式会社明電舎 | 電力変換装置の制御方法 |
-
1993
- 1993-10-25 JP JP05288652A patent/JP3084645B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009027818A (ja) * | 2007-07-18 | 2009-02-05 | Fuji Electric Systems Co Ltd | ３レベルインバータの制御方式 |
| JP2009195057A (ja) * | 2008-02-15 | 2009-08-27 | Fuji Electric Systems Co Ltd | 多重インバータシステム |
| US9106074B2 (en) | 2012-04-02 | 2015-08-11 | Fuji Electric Co., Ltd. | Multilevel power converter |
| JP2018117423A (ja) * | 2017-01-17 | 2018-07-26 | 株式会社明電舎 | 電力変換装置の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3084645B2 (ja) | 2000-09-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0467681A2 (en) | Drive circuit for current sense IGBT | |
| AU2005258128B2 (en) | Inverter bridge controller implementing short-circuit protection scheme | |
| US6603647B2 (en) | Method for controlling freewheeling paths in a matrix converter | |
| US6369543B1 (en) | Method for symmetrizing asymmetric faults | |
| JP2009506736A (ja) | 分散配置されたエネルギー蓄積器を有する電力変換回路 | |
| JPS6361879B2 (ja) | ||
| JPS61112583A (ja) | 電力変換装置 | |
| JPH0437649B2 (ja) | ||
| JPS62156576A (ja) | 直列接続の制御ターンオフ半導体素子の同時導通防止のための方法と装置 | |
| JP2000350465A (ja) | ３レベルインバータ | |
| JP2001346376A (ja) | 電力用半導体素子のゲート駆動方法 | |
| JP4706130B2 (ja) | 電力用半導体素子のゲート駆動回路 | |
| US5057987A (en) | Fault detection and protection strategy for a pair of complementary GTO thyristors | |
| JPH10164854A (ja) | 電力変換器 | |
| JP4506276B2 (ja) | 自己消弧形半導体素子の駆動回路 | |
| JP3160414B2 (ja) | 変換装置 | |
| JPH07123729A (ja) | インバータ装置 | |
| WO1996000463A1 (fr) | Detecteur de defaillance pour convertisseur de puissance auto-commute sur une source de tension | |
| JPH0250518A (ja) | 静電誘導形自己消弧素子の駆動回路及び静電誘導形自己消弧素子を有するインバータ装置 | |
| JPH05219752A (ja) | 電力変換装置の短絡保護装置 | |
| US5400242A (en) | Multi-series inverter arrangement | |
| CN115943539A (zh) | 电源装置 | |
| JP2995915B2 (ja) | Ｉｇｂｔインバータの過電流保護回路 | |
| JP3406682B2 (ja) | 保護回路 | |
| JPH08214538A (ja) | 電力変換装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070707 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080707 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080707 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090707 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090707 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100707 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100707 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110707 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110707 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120707 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130707 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |