JP4244005B2 - 多レベル出力電力変換装置 - Google Patents

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Description

この発明は、3レベルインバータを含む3以上の異なる電圧を出力する多レベル出力電力変換装置に関する。
図13に、IGBT(絶縁ゲート形バイポーラトランジスタ)を用い3つの電圧を出力する3レベルインバータの一般的な例を示す。これは、直流電源EpとEnとの直列回路に回路S1,S2,S3を並列に接続したもので、回路S1はIGBTとダイオード(以下、フリーホイールダイオードFWDと呼ぶ)が逆並列に接続されたスイッチQ1〜Q4、クランプダイオードCD1,CD2から構成され、他の回路S2,S3も同様に構成される。
図13の3レベルインバータは、図14(a)〜(c)に示すようなパルスパターンの組み合わせにより、各相でP(+),C(0),N(−)の3つの電圧を出力する。なお、図14(a)〜(c)に示すパルスパターンによる動作モードは、その負荷電流の向きによりさらに図14(a1)〜(c2)の6つの動作モードに細分化される。
図13のような回路構成では一般的に、スイッチQ1〜Q4の損失がクランプダイオードCD1,CD2に比べて大きくなる傾向にある。このため、図15に示すように、クランプダイオードCD1,CD2をIGBTとダイオード(以下、フリーホイールダイオードFWDと呼ぶ)を逆並列接続したスイッチQ5,Q6に置き換え、各素子に流れる電流経路を変更して、各素子の損失を均等化する方法(非特許文献1参照)や、転流ループの配線インダクタンスの影響を小さくして、スイッチング素子の電流遮断時に発生するサージ電圧から、スイッチング素子破壊を防止する方法(特許文献1参照)がとられている。
しかし、上記各文献に示す方法には下記のような問題がある。
いま、図13に示す例えばスイッチQ2,Q3がオンで、この状態から図16(a)に示すようにスイッチQ3をオフし、次に図16(b)に示すようにスイッチQ1をオンさせた場合を考える。このような場合に、スイッチQ3が破壊していたとすると、直流電源EpはスイッチQ1→Q2→Q3(破壊)→CD2を通して短絡するため、図16(b)に太線で示すよう短絡電流Isが流れる。
短絡を検出して装置を停止させる場合、すべてのIGBTにオフ信号を入力してオフさせるが、直流電源Epから流れ出る短絡電流Isは大電流であり、図16の場合はこれをスイッチQ1,Q2の2個の素子で遮断することとなる。このとき、主回路配線インダクタンスLmと短絡電流Isの電流減少率dIs/dtとの積で決まるサージ電圧が発生する。このサージ電圧は、最悪の場合スイッチQ1またはQ2、もしくはQ1,Q2ともに
破壊する可能性が発生する。したがって、従来はこのようなサージ電圧を抑制するために、スナバ回路の容量を大きくしたり、ゲート電圧を緩やかに下降させてサージ電圧を抑制する等の種々の対策がとられているが、素子の短絡耐量がないなどの場合には、可能な限り速やかに短絡電流を遮断することが必要となる(このようにする例としては、例えば特許文献2に示すものがある)。
また、特に上記特許文献1の例では、図16のクランプダイオードCD1,CD2をIGBTとダイオードが逆並列接続されたスイッチQ5,Q6に置き換えた場合、図16で説明したような動作は図17に示すように、図16と同様となる。さらに、図17は図18のように細分化されるが、この場合でもスイッチQ3が破壊した場合は図18(b1),(b2)のようになり、図16の場合と同様になる。
そこで、特許文献3のように直流電源と直列にスイッチを接続し、短絡電流を遮断するものがあるが、直流電源と直列に挿入されたスイッチにより、主回路配線インダクタンスの増加、不要なスイッチの通流損失を招くことになる。
PESC 2001 pp.1135−1140 "Loss Balancing in Three−Level Voltage SourceInverters applying Active NPC Switches" 特開2003−088138号公報(第5−6頁、図1) 特開平05−327440号公報(第3−4頁、図1) 特開2003−143853号公報(第6−7頁、図1)
したがって、この発明の課題は、部品点数の増加を極力抑えつゝ、素子破壊などによる短絡電流を安全に遮断することにある。
このような課題を解決するために、請求項1の発明では、第1と第2の直流電源を直列に接続し、前記直流電源の正極と負極間に第1から第4のスイッチング素子を直列に接続し、前記第1と第2のスイッチング素子の接続点と前記直流電源の接続点との間には逆方向に耐圧を有する第1の逆阻止型スイッチング素子を接続し、前記第3と第4のスイッチング素子の接続点と前記直流電源の接続点との間には逆方向に耐圧を有する第2の逆阻止型スイッチング素子を接続したことを特徴とする。この請求項1の発明においては、前記第1,第2の逆阻止型スイッチング素子は、前記多レベル出力電力変換装置の運転時にオンし、その停止時にオフすることができ(請求項2の発明)、これら請求項1または2の発明においては、前記第1の逆阻止型スイッチング素子は第2のスイッチング素子と同期してオン,オフさせ、前記第2の逆阻止型スイッチング素子は第3のスイッチング素子と同期してオン,オフさせることができる(請求項3の発明)。
第1と第2の直流電源を直列に接続し、前記直流電源の正極と負極間に第1から第4のスイッチング素子を直列に接続し、前記第1と第2のスイッチング素子の接続点と前記直流電源の接続点との間には逆方向に耐圧を有する逆阻止型スイッチング素子を逆並列に接続した第1の逆並列接続回路を接続し、前記第3と第4のスイッチング素子の接続点と前記直流電源の接続点との間には逆方向に耐圧を有する逆阻止型スイッチング素子を逆並列に接続した第2の逆並列接続回路を接続したことを特徴とする。この請求項4の発明においては、前記第2のスイッチング素子と前記第1の逆並列接続回路とからなる電流経路、または、前記第3のスイッチング素子と前記第2の逆並列接続回路とからなる電流経路を、スイッチング素子に与えるパルスパターンにより選択可能にすることができる(請求項5の発明)。また、上記請求項1〜5のいずれかの発明においては、エミッタ側が同電位となるスイッチング素子は、共通の駆動電源で駆動することができる(請求項6の発明)。
この発明によれば、素子破壊などの故障時に装置を停止する際、安全に装置を停止することができるだけでなく、各スイッチ素子の温度上昇をバランスさせることができる。
図1はこの発明の実施の形態を示す回路構成図である。
図示のように、直流電源EpとEnとの直列回路の両端に、IGBTとダイオードが逆並列に接続されたスイッチQ1〜Q4の直列回路が接続されており、スイッチQ1とQ2の接続点と直流電源Ep,Enの接続点との間には、逆方向に耐圧を有する逆阻止型IGBTQD1(以下、スイッチQD1と呼ぶ)が接続され、スイッチQ3とQ4の接続点と直流電源Ep,Enの接続点との間には、逆方向に耐圧を有する逆阻止型IGBTQD2(以下、スイッチQD2と呼ぶ)が接続されて構成されている。
逆方向に耐圧を有する逆阻止型IGBTは公知であり、図2(a)のように、順方向に印加される電圧をVCE、順方向に流れる電流をIcとすると、両者の関係は図2(b)のような静特性で示される。また、正方向の印加電圧に対しては図2(c1)のように、オン,オフ信号に追従して電流をオン,オフ制御でき、また、オン,オフ信号とは無関係に、図2(c2)のように、逆方向の印加電圧に対して従来のダイオードと同様に阻止する動特性を有している。
図3に、図1の1相分の回路を示し、図4に図3の回路を駆動する制御装置の例を示す。
図4では、運転指令Srunが入力されてスイッチQ1〜Q4のオン,オフ指令を生成する一般的なPWM(パルス幅変調信号)発生回路が設けられ、ここで生成されたQ1〜Q4のオン,オフ指令(パルスパターン)は、各スイッチQ1〜Q4を駆動するためのゲート駆動回路GDU(Q1)〜GDU(Q4)にそれぞれ入力される。また、Srunと同期したオン,オフ信号を、スイッチQD1,QD2を駆動するためのゲート駆動回路GDU(QD1),GDU(QD2)にそれぞれ入力する。各ゲート駆動回路からは図5のような指令が出力され、それぞれの図3に示すスイッチQ1〜Q4に与えられる。
したがって、図4の制御装置に運転指令Srunが入力されると、PWM発生回路は図5のようなオン,オフパルス指令を生成し、各スイッチQ1〜Q4に与える。また、運転指令と同じオン,オフを、スイッチQD1,QD2に与える。これにより、運転中はスイッチQD1,QD2に常時オン信号が与えられる。
その結果、図2の逆阻止型IGBTの特性から、順方向の電圧に対しては電流を流し、逆方向の電圧に対しては阻止するため、ダイオードと同じ動作となり、従来の3レベルインバータと同様の動作が可能となる。なお、運転指令にかかわらずQD1,QD2に常時オン信号を与えても同様の動作をさせることができる。
次に、素子が破壊したときの動作を、図6を参照して説明する。
図6はスイッチQ2,Q3にオン信号が入力されている状態から、スイッチQ3が破壊したときの例を示す。図6(a)のスイッチQ3→スイッチQD2に負荷電流ILが流れている状態から、何らかの事故でスイッチQ3が破壊したとする。スイッチQ3が正常時には、スイッチQ1,Q2のFWD(フリーホイールダイオード)に負荷電流ILが転流するが、スイッチQ3が破壊している場合は負荷電流ILが転流せずに、図6(b)に示すように、スイッチQ3(破壊)→スイッチQD2に電流が流れ続ける。
次に、スイッチQ1にオン信号が入力されると、図6(c)に示すように直流電源Ep→スイッチQ1→スイッチQ2→スイッチQ3(破壊)→スイッチQD2の経路で短絡電流Isが流れる。短絡を検出してすべてのスイッチをオフさせると、短絡電流はスイッチQ1,Q2,QD2で遮断する(図6(d)参照)。したがって、図16〜18で説明した従来の遮断時に比べ、2個の素子から3個の素子で電圧を分担することになり、サージ電圧に対する素子耐圧超過の可能性は減少する。その結果、スナバ回路を小さくすることができ、短絡電流をより速やかに遮断することができる。
図7は図1または図3の別の動作を説明するための状態遷移図である。
これは、スイッチQD1,QD2をスイッチQ2,Q3と同期をとってオン,オフさせるもので、スイッチQ2,Q3にオン信号が入力されている図7(a)の状態で、スイッチQ3が破壊したときの例について説明する。図7(a)の状態から同図(b)のように、スイッチQ3にオフ信号を入力するとともに、スイッチQD2もオフさせると、スイッチQ3が破壊したことで、これでは負荷電流ILを遮断できず、スイッチQD2により遮断する。これにより、負荷電流ILはスイッチQ1,Q2の各FWDに転流する。
このとき、スイッチQ1,Q2はオン状態であり、スイッチQ3が破壊しているため、スイッチQD2に直流電圧Epが印加される(図7(c)参照)。スイッチQD2に印加された電圧を検出すれば、スイッチQ3の破壊が把握できるため、次にQ1にオン信号が入力されるまでのデッドタイム期間中に破壊を検出することができ、さらには破壊を検出して、次にオンさせるスイッチQ1をオフさせて装置を停止させる(図7(d)参照)ことで、短絡電流を未然に防ぐことが可能となる。
図8はこの発明の他の実施の形態を示す回路図である。これは、図1または3の逆阻止型IGBTQD1,QD2と逆並列に、逆阻止型IGBTを接続したスイッチ(双方向スイッチ)QS1,QS2を用いた点が特徴である。
図9に図8の1相分の回路を示す。図3で説明した機能は、スイッチQS1,QS2のQS1RおよびQS2のQS2Rの制御動作により、同様に実現できる。
図10に、オン,オフ中性点電位を出力している状態を示す。図10(a)は負荷電流ILが流入している状態で、スイッチQ2のFWD→スイッチQS1のQS1Fを通るIL1と、スイッチQ3→スイッチQS2のQS2Rを通るIL2との2つの流入経路がある。流入する負荷電流ILの経路としてIL1とIL2の経路、IL1の経路またはIL2の経路などがあるが、どの経路を選択するかは例えば各部のスイッチの温度上昇などを考慮し、各スイッチに与えるパルスパターンにより決定することができる。
図10(b)は負荷電流ILが流出している状態を示す。この場合も、同様にIL1,IL2の経路を選択することができる。この場合も、従来と同様のパルスパターンでQ2,Q3をオン,オフすればよい。
図11にこの発明のさらに他の実施の形態を示す。
図11(a)に示す回路は、スイッチがQ1〜Q4とQD1,QD2の6個で構成される。ここでは、スイッチQ1とQD1のエミッタ電位が共通であるため、スイッチQ1とQD1は駆動電源を共通として、全部で5個の電源で駆動することができる。また、図11(b)に示す回路は、スイッチがQ1〜Q4、QS1(正負両方向)、QS2(正負両方向)の8個で構成されるが、スイッチQ1とQS1(逆方向:QS1R)、スイッチQS1(正方向:QS1F)とスイッチQS2(逆方向:QS2R)、スイッチQ3とQS2(正方向:QS2F)のエミッタ電位がそれぞれ共通であるため、同じ電源で駆動することができ、図11(a)と同じく全部で5個の電源でよい。
以上では、逆阻止型IGBTを用いた例について説明したが、この発明はIGBTとダイオードを直列接続したものにも、同様にして適用できる。
また、3つの電位を出力できる3レベルインバータを例に説明したが、図12に示されるようなマルチレベルインバータにも、同様にして適用できるのは言うまでもない。
この発明の実施の形態を示す回路図 逆阻止型半導体素子の基本特性説明図 図1の1相分を示す回路図 図3の制御回路例を示す概要図 図3の制御方法を説明する波形図 図3の素子破壊時の動作遷移図 図3における素子破壊時の別の動作を説明する動作遷移図 この発明の別の実施の形態を示す回路図 図8の1相分を示す回路図 図9の作用説明図 この発明のさらに別の実施の形態を示す構成図 5レベルインバータの例を示す回路図 第1の従来例を示す回路図 図13の動作を説明する動作遷移図 第2の従来例を示す回路図 図13における素子破壊時の動作説明図 図15における素子破壊時の動作説明図 図17の詳細動作説明図
符号の説明
Q1〜Q6…IGBT(絶縁ゲート型バイポーラトランジスタ)、QD1,QD2…逆阻止型IGBT、QS1,QS2…(双方向)スイッチ、CD1,CD2…クランプダイオード、GDU…ゲート駆動回路、Ep,En…直流電源。

Claims (6)

  1. 第1と第2の直流電源を直列に接続し、前記直流電源の直列回路の正極と負極間に第1から第4のスイッチング素子を直列に接続し、前記第1と第2のスイッチング素子の接続点と前記直流電源の接続点との間には逆方向に耐圧を有する第1の逆阻止型スイッチング素子を接続し、前記第3と第4のスイッチング素子の接続点と前記直流電源の接続点との間には逆方向に耐圧を有する第2の逆阻止型スイッチング素子を接続したことを特徴とする多レベル出力電力変換装置。
  2. 前記第1,第2の逆阻止型スイッチング素子は、前記多レベル出力電力変換装置の運転時にオンし、その停止時にオフすることを特徴とする請求項1に記載の多レベル出力電力変換装置。
  3. 前記第1の逆阻止型スイッチング素子は前記第2のスイッチング素子と同期してオン,オフさせ、前記第2の逆阻止型スイッチング素子は前記第3のスイッチング素子と同期してオン,オフさせることを特徴とする請求項1または2に記載の多レベル出力電力変換装置。
  4. 第1と第2の直流電源を直列に接続し、前記直流電源の直列回路の正極と負極間に第1から第4のスイッチング素子を直列に接続し、前記第1と第2のスイッチング素子の接続点と前記直流電源の接続点との間には逆方向に耐圧を有する逆阻止型スイッチング素子を逆並列に接続した第1の逆並列接続回路を接続し、前記第3と第4のスイッチング素子の接続点と前記直流電源の接続点との間には逆方向に耐圧を有する逆阻止型スイッチング素子を逆並列に接続した第2の逆並列接続回路を接続したことを特徴とする多レベル出力電力変換装置。
  5. 前記第2のスイッチング素子と前記第1の逆並列接続回路とからなる電流経路、または、前記第3のスイッチング素子と前記第2の逆並列接続回路とからなる電流経路を、スイッチング素子に与えるパルスパターンにより選択可能にしたことを特徴とする請求項4に記載の多レベル出力電力変換装置。
  6. エミッタ側が同電位となるスイッチング素子は、共通の駆動電源で駆動することを特徴とする請求項1ないし5のいずれかに記載の多レベル出力電力変換装置。
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