JP3425835B2 - 電力用ブリッジ回路装置の半導体素子の異常検出および保護回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は例えば電力用ブリッ
ジ回路装置の各アームに用いられ統括制御系から開閉指
令を受けて動作する半導体素子の動作中に発生する異常
を検出しかつそれから半導体素子を保護する異常検出お
よび保護回路に関する。

【０００２】

【従来の技術】上述の電力用ブリッジ回路装置等では統
括制御系から開閉指令を受ける複数の半導体素子のそれ
ぞれに対して駆動回路を設けて開閉指令に応じて半導体
素子のゲートやベースを駆動するとともに、半導体素子
をその動作中に発生する種々な異常ないしトラブルから
保護するため異常検出回路および保護回路を駆動回路と
ともにそれ用の集積回路に組み込んで１チップ化するの
が便利である。異常検出回路は半導体素子に流れる過電
流や素子のチップの過度な温度上昇等を検出するもので
あり、保護回路は異常が検出された場合にふつうは半導
体素子にその開閉動作を停止させないしオフ動作させて
それに流れる電流を直ちにあるいは所定の時間後に自動
的に遮断するものである。

【０００３】さらに、これらの異常検出回路と保護回路
に付随して統括制御系に対し異常が検出された旨，ある
いはそれに基づいて半導体素子に動作の停止を指令した
旨を通知する回路を組み込むことが従来から行なわれて
いる。この通知に応じて統括制御系は半導体素子に与え
ていた開閉指令を必要に応じて停止ないしは中断するこ
とができるので、異常が検出されているにも拘わらず半
導体素子に動作停止が指令されなかったり，指令を受け
ても動作停止回路が正常な動作をしないような最悪の事
態の発生時にも、半導体素子の開閉動作が起こり得なく
なるようにしてそれを確実に保護することができる。

【０００４】

【発明が解決しようとする課題】上述の従来からの異常
検出および保護回路によれば異常発生時に半導体素子の
保護のためにその開閉動作をかなり確実に停止させるこ
とができるが、最近では単に半導体素子ごとに保護を施
すだけでなくそれが組み込まれる回路装置全体の観点か
らより合理的な保護を施すことが要求されるようになっ
てきた。例えば、半導体素子を各アームに組み込んだブ
リッジ回路により電動機を駆動する電力用インバータ装
置を構成する場合、異常が緊急停止を要する種類のとき
は別として各アーム内の半導体素子の動作をアーム間の
連系なしに個別に急停止させると，インバータ装置が正
常に機能しなくなってしまい、あるいは電動機に結合さ
れる機械装置の種類によってはインバータの全アーム内
の半導体素子の動作を一斉に急停止させて電動機に対す
る駆動力を消失させることは許されない。

【０００５】上述のような要求に鑑みて本発明の課題
は、複数の半導体素子が組み込まれる回路装置からの要
求に容易に対応ないし対処できる半導体素子の異常検出
および保護回路を構成することにある。

【０００６】

【課題を解決するための手段】上記課題は本発明の電力
用ブリッジ回路装置の各アームに用いられる半導体素子
の異常検出および保護回路によれば、複数の異常検出手
段により半導体素子に関する短絡、過電流、不足電圧及
び過熱の異常を種類別に検出し，異常検出手段ごとに設
けられた複数の異常記憶回路に異常の発生を種類別に記
憶させ，異常発信回路により異常記憶回路の異常記憶に
基づいて統括制御系に異常を種類別に発信するととも
に、半導体素子の開閉動作を停止させる動作停止手段を
設け、異常検出手段が異常を検出したときその旨を異常
記憶回路に記憶させて異常発信回路から統括制御系に異
常を発信するとともに，異常が緊急保護を要する種類の
場合は動作停止手段により半導体素子の動作を直ちに停
止させることによって解決される。

【０００７】本発明は上記の構成にいう異常検出手段が
異常を検出したとき異常発信回路にそれを種類別に統括
制御系に発信して、異常の種類と回路装置側の事情に応
じて開閉指令を消失させるか，異常の種類に適した開閉
指令を発するかを選択できるようにするとともに、異常
記憶手段に異常を種類別に記憶させてそれに基づいて異
常を発信しかつ発信状態を維持することにより統括制御
系側に対しその動作に必要な時間的余裕を与え得るよう
にしたものである。

【０００８】なお、異常が半導体素子の緊急保護を要す
る種類の場合，例えば半導体素子の負荷の短絡である場
合は統括制御系側の動作を待たず動作停止手段により直
ちに半導体素子の動作を停止させるが、異常がそれ以外
の種類の場合は統括制御系に異常への対処を委ねること
でよい。しかし、統括制御系側の対処が遅れたり全くな
いことも起こり得るので、半導体素子を保護する上で許
容できる最大の時限をあらかじめ設定しておいてその経
過後に半導体素子の動作を自動的に停止させるのがよ
く、さらにこの時限を異常の種類別に設定するのが望ま
しい。

【０００９】本発明で用いる異常記憶回路は異常の発生
を記憶するフリップフロップにそのリセット手段を組み
合わせて構成するのがよく、その異常記憶の消去はもち
ろん異常が解消したことを条件とするが、このほかに統
括制御系からリセット指令を受けたことを，あるいは統
括制御系が開閉指令を出力していることを記憶消去の必
要条件としてリセット手段を動作させるのが望ましい。
後者を必要条件とする場合は異常が解消しても所定時間
が経過するまではリセット手段を動作させないように異
常記憶回路を構成するのがよい。

【００１０】異常発信回路は統括制御系に異常の種類を
個別に発信するよう，あるいはエンコーダを用いて異常
の種類をコード化した上で発信するよう構成するのがよ
い。半導体素子が電力用ブリッジ回路の高電圧を受ける
アーム，とくに上側アームに組み込まれるとき、前者の
場合にはフォトカプラ等の絶縁手段を介して各異常を発
信するようにし，後者の場合にはエンコーダに対し異常
をレベルシフト回路を介して種類ごとに与えるようにす
るのがよい。

【００１１】

【発明の実施の形態】以下、図を参照しながら本発明の
望ましい実施形態を説明する。図１と図２は本発明によ
る異常検出および保護回路のそれぞれ第１と第２の実施
形態を半導体素子とその駆動回路と統括制御系とともに
示す回路図である。なお、以下に説明する実施形態では
半導体素子を絶縁ゲートバイポーラトランジスタ（以下
IGBTという）とするが、電力用バイポーラトランジスタ
やＭＯＳトランジスタ等である場合にも本発明を適用で
きる。また、図の実施形態では本発明回路をバイポーラ
回路で構成するが、もちろんＭＯＳ回路，ＣＭＯＳ回
路，ＢｉＣＭＯＳ回路等によってもそれを構成すること
ができる。

【００１２】図１において、図の右上部に示す半導体素
子１は例えば３相の電力用ブリッジ回路の各アーム内に
組み込まれて負荷２を駆動するもので、その本体は符号
1aで示すIGBTであるが，ブリッジ回路のフリーホイーリ
ング用のダイオード1bがそのコレクタ・エミッタ間に逆
並列接続され、かつ電流検出用の抵抗1cが接続された補
助エミッタを備える。図の半導体素子１はブリッジ回路
の上アーム用であり、そのコレクタ側に高圧側電源電圧
VHを受け, エミッタ側の出力端子Toと負荷２を介してブ
リッジ回路の出力電圧である低圧側電源電圧VLを受け
る。

【００１３】図の上部に示された駆動回路10は開閉指令
Psの論理状態に応じ半導体素子１のゲートを駆動するも
ので、図示の例では開閉指令Psをトランジスタ11で増幅
した上でコンパレータ12により基準電圧ｅと比較して正
確な波形をもつ開閉指令PSに整形し、この開閉指令PSと
そのインバータ13ａによる補信号を常時はイネーブル状
態にある１対のノアゲート13にそれぞれ与えて出力段イ
ンバータ用の対応する１対のトランジスタ14を交互にオ
ンオフさせ、このインバータの出力で抵抗15を介して半
導体素子１を駆動するように構成されている。なお、こ
の駆動回路10は前述の上アーム用である半導体素子１の
駆動に適した電位上で動作させる必要があるが、図では
便宜上この電位を接地電位とする制御電源電圧Vcが駆動
回路10に給電されるものとして示されている。

【００１４】図の左下部に示された統括制御系３は複数
の半導体素子１が用いられる電力用ブリッジ回路の全体
制御のために設けられるふつうはマイクロプロセッサを
含む制御装置であって、上述の図の接地電位とは異なる
基準電位の上で動作するのでこれから出力される上述の
開閉指令Psはそれに付随して設けられた適宜なレベルシ
フト回路3aを介して駆動回路10に与えられる。

【００１５】半導体素子１に対する本発明による異常検
出および保護回路は、それぞれ一点鎖線で囲んで示され
たようにこの図１の実施形態では４個の異常検出手段20
と,それらに対応して設けられた４個の異常記憶回路30
と, 異常発信回路40と, 動作停止手段50と, それらの付
属回路とから構成され、いずれも駆動回路10と同様に図
の接地電位の上で制御電源電圧Vcの給電下で動作させ
る。本発明回路のこれら構成要素はふつう半導体素子１
ごとに設けられる駆動回路10用の集積回路装置のチップ
内にすべて集積化してしまうのが便利である。

【００１６】異常検出手段20は半導体素子１に関する異
常を種類別に検出するもので、図の例では短絡検出手段
20ｓと, 過電流検出手段20ｏと, 不足電圧検出手段20ｕ
と,過熱検出手段20ｈが設けられており、いずれもコン
パレータ21を用いてその比較出力を異常信号として取り
出すものである。短絡検出手段20ｓは半導体素子１に流
れる電流の抵抗1cによる検出電圧を基準電圧esと比較し
て負荷２の短絡状態を検出し、過電流検出手段20ｏは同
じ電流検出電圧を上よりも低く設定された基準電圧eoと
比べて半導体素子１の過電流状態を検出する。不足電圧
検出手段20ｕは制御電源電圧Vcの１対の抵抗22による分
圧を基準電圧euと比較して電圧Vcが許容限度より低下し
たことを検出する。過熱検出手段20ｈは半導体素子１の
チップに取り付けられたサーミスタ23に電流源24から定
電流を流し, その電圧降下を基準電圧ehと比較して半導
体素子１の過度の温度上昇を検出する。

【００１７】異常記憶回路30は上述の各異常検出手段20
に対応して設けられて異常の発生を種類別に記憶するも
のであり、図示の例ではいずれもハイの異常信号でフリ
ップフロップ31をセットして異常発生を記憶し、異常の
解消により異常信号がローになるとインバータ32による
その補信号のハイでアンドゲート33をイネーブルしてお
き、それがリセット指令を受けたときフリップフロップ
31をリセットして異常記憶を消失させるようになってい
る。この図１の実施形態では異常記憶回路30は異常検出
手段20に対応して４個設けられるが、短絡検出手段20ｓ
に対応する図の最上段の異常記憶回路30ではアンドゲー
ト33をインバータ32のハイの出力により遅延手段34を介
してイネーブルするようになっている。

【００１８】異常発信回路40は異常記憶回路30の異常記
憶に基づいて統括制御系３に異常を種類別に発信するも
ので、図の例では異常記憶回路30内のフリップフロップ
31のＱ出力をそれぞれ受けて動作する４個の独立回路か
ら構成される。各独立回路はＱ出力を受けるトランジス
タ41とフォトカプラの発光ダイオード42と抵抗42ａを制
御電源電圧Vdに対して直列に接続してなり、トランジス
タ41のオン時に異常が発生した旨を発光ダイオード42か
ら光Ｌの形で統括制御系３に個別に発信する。これに対
応して統括制御系３側にはフォトカプラのフォトトラン
ジスタ3bが設けられる。なお、異常発生の旨を光Ｌを介
して伝達するのは前述のように異常発信回路40と統括制
御系３の動作基準電位が大きく異なるためである。

【００１９】動作停止手段50は必要時に半導体素子１の
開閉動作を停止させるもので、このためには前述の駆動
回路10の出力段インバータのトランジスタ14を制御する
ノアゲート13をディセーブルするだけでもよいが、図示
の実施形態ではとくにトランジスタ51を設けてそのオン
動作により半導体素子１に対する駆動回路10の出力を接
地して完全に無効化するように構成されている。

【００２０】以上のように構成された本発明による異常
検出および駆動回路では、異常検出手段20が異常を検出
したとき, 前述のようにその旨を種類別に異常記憶回路
30に記憶させ, かつ異常発信回路40に統括制御系３に対
し異常を種類別に発信させるとともに、異常が半導体素
子１の緊急保護を要する種類の場合は統括制御系３の動
作を待たずに動作停止手段50に半導体素子１の開閉動作
を直ちに停止させる。この図１の実施形態では緊急保護
を要する異常は半導体素子１の負荷２の短絡であって、
短絡検出手段20ｓに対応する図の最上段の異常記憶回路
30からフリップフロップ31のＱ出力を動作停止手段50に
与えて短絡異常発生時に半導体素子１の開閉動作を直ち
に停止させる。

【００２１】これに対して、異常が緊急保護を要する以
外の種類の場合は動作停止手段30を直ちに動作させない
方がよい。異常発信回路40から異常の発生通知を受ける
統括制御系３側にその異常の種類やブリッジ回路内の他
の半導体素子の動作状態との関連から開閉指令Psを停止
するなり変更するなりを選択させる時間を与えるのが望
ましいからである。しかし、統括制御系３の異常への対
処が遅れたり全くないことも起こり得るので、半導体素
子１を確実に保護するために許容できる最大の時限をあ
らかじめ設定しておいてその経過後に半導体素子１の開
閉動作を停めるのが望ましい。このため図１の実施形態
ではオアゲート52と時限回路53を設け、図の下側の３個
の異常記憶手段30についてはそのフリップフロップ31の
Ｑ出力をオアゲート52に与えて短絡以外の異常発生時に
時限回路53により設定した時限の経過後に動作停止手段
50を動作させる。

【００２２】以上のようにして半導体素子１の動作を停
止させた後にそれを再開するには、その前に異常記憶回
路30の異常記憶を異常が解消したことを条件に消去して
おく必要があるが、この実施形態では異常が短絡であっ
た場合とそれ以外の場合とで異なる要領でこの消去を行
なうようになっている。すなわち、短絡異常を記憶する
図の最上段の異常記憶回路30ではそのフリップフロップ
31を異常解消後にインバータ32と遅延手段34を介してイ
ネーブルされるアンドゲート33に対し駆動回路10から開
閉指令PSを与えてリセットするが、短絡以外の異常を記
憶する残りの３個の異常記憶回路30にはそれらに付属し
てフォトカプラを設け, そのフォトトランジスタ35に対
して統括制御系３側に設けられた発光ダイオード3cから
リセット指令を光Ｌの形で与え, フォトトランジスタ35
のオン時のインバータ36のハイの出力を異常解消と同時
にイネーブルされるアンドゲートに与えてフリップフロ
ップ31をリセットする。

【００２３】これからわかるように、図１の実施形態で
は短絡異常の場合は半導体素子１をすぐ停止させるが、
短絡発生を知った統括制御系３がブリッジ回路の運転上
その長時間停止が望ましくないと判断した場合は駆動回
路10に対し開閉指令Psを与え続けておけば、短絡状態は
短時間後に解消する場合が多いので運転の中断を遅延回
路34による遅延時間だけで済ませることができる。遅延
時間は運転中断時間が短くなるよう, ただし短絡状態が
解消しやすいように例えば２〜数mSの範囲内に設定する
のがよい。これに対して、異常が短絡以外の場合は統括
制御系３は開閉指令Psを消失ないし変更した上で異常記
憶回路30に上述のリセット指令を与えることによってブ
リッジ回路を所望の運転状態におくことができる。

【００２４】本発明の第２の実施形態を示す図２には図
１に対応する部分に同じ符号が付けられている。この図
２の実施形態でも４個の異常検出手段20により４種の異
常を検出する点は図１の実施形態と同じであるが、異常
の種類をエンコーダを用いてコード化した上で統括制御
系３にフォトカプラを用いずに発信する点が異なる。半
導体素子１はこの図２の場合でもブリッジ回路の高電圧
を受ける上アーム用であり、異常発信回路40には４個の
異常記憶回路30に対応してレベルシフト回路を４個組み
込んで、そのいずれも制御電源電圧Vcを受けるトランジ
スタ41と１対の抵抗43からなる分圧回路の直列回路とし
て構成し、分圧回路の分圧を個別の異常信号としてエン
コーダ44に与えてコード化した上でバス45を介し統括制
御系３に複数ビットの異常データとして発信するよう構
成される。また、エンコーダ44に対して統括制御系３側
から基準電位Veおよび電源電圧Vdを与えてそれと同じ基
準電位上で動作させるようになっている。

【００２５】なお、統括制御系３に発信する上述の異常
データには例えば短絡異常と過電流異常の同時発生，過
電流異常だけの発生，不足電圧異常の発生および過熱異
常の発生の４個の場合についてそれぞれ異なるコードを
与えて例えば３ビット構成のバス45にそれを乗せるのが
よい。このように図２の実施形態では異常発生を異常デ
ータの形で統括制御系３に与えることにより異常発信回
路40にフォトカプラを用いる必要がなくなるが、さらに
図２の例では図１で異常記憶回路30に対するリセット指
令のために用いられていたフォトカプラも省略される。

【００２６】フォトカプラを省くには開閉指令Psの場合
と同様にレベルシフト回路を介してリセット指令を伝達
することでもよいが、図２の実施形態ではすべての異常
記憶回路30の異常記憶を駆動回路10が開閉指令Psを受け
ていることを必要条件として消失させる。このため、図
示のように各異常記憶回路30のアンドゲート33を異常解
消後にインバータ32と遅延回路34を介してイネーブルす
るようにし、かつこのイネーブル状態のアンドゲート33
が駆動回路10から整形後の開閉指令PSを受けたときフリ
ップフロップ31がリセットされるようにする。なお、異
常発信回路40の前述のレベルシフト回路の制御電源電圧
Vc側のトランジスタ41にはこのフリップフロップ31から
補のＱ出力を与えるようにする。

【００２７】さらにこの図２の実施形態では短絡以外の
異常が発生したとき半導体素子１の動作を停止させるま
での時間を異常の種類ごとに個別に設定できるようにす
る。このため、最上段を除く３個の異常記憶回路30にフ
リップフロップ31のＱ出力を受ける時限回路37を組み込
んで、それらの出力を短絡異常用の異常記憶回路30のフ
リップフロップ31のＱ出力とともにオアゲート52に与
え、その出力により動作停止手段50を動作させるように
する。

【００２８】以上のように構成された図２の実施形態に
よる本発明回路では、異常が短絡である場合の動作は図
１の実施形態と同じであるが、異常が他の種類の場合は
異常発生後に上述の時限回路37に個別に設定された時限
の経過後に動作停止手段50により半導体素子１の開閉動
作を自動停止させる。統括制御系３は異常の種類やブリ
ッジ回路の運転状態に応じて開閉指令Spを停止, 変更,
または継続するが、異常記憶回路30は異常解消後に各遅
延回路34による設定時間が経過した後に開閉指令Spに応
じて記憶を消失させて半導体素子１を動作させる。

【００２９】

【発明の効果】以上のとおり本発明の電力用ブリッジ回
路装置の各アームに用いられる半導体素子の異常検出お
よび保護回路では、複数個の異常検出手段により短絡、
過電流、不足電圧及び過熱の異常を種類別に検出し, こ
の異常の発生を複数個の異常記憶回路に種類別に記憶さ
せかつ異常発信回路に統括制御系に対して種類別に発信
させるとともに、半導体素子の開閉動作を停止させる動
作停止手段を設けて、異常が半導体素子の緊急保護を要
する種類の場合は動作停止手段をすぐ動作させて半導体
素子の開閉動作を自動停止させることにより、次の効果
を挙げることができる。

【００３０】(a) 発生した異常が異常発信回路から種類
別に統括制御系に発信されるので、これを受ける統括制
御系はその種類や半導体素子を組み込んだブリッジ回路
等の運転条件に最も適するように開閉指令を消失，変
更，または継続して回路装置の運転や停止を実情に則し
て合理的に制御することができる。例えば、回路装置に
より制御される機械的負荷の運転の唐突な急停止による
トラブルの発生を本発明回路により防止することができ
る。

【００３１】(b) 異常記憶回路に異常を種類別に記憶さ
せてそれに基づいて異常発信回路に異常を統括制御系に
発信させかつその状態を維持させるので、統括制御系に
異常発生時に半導体素子の駆動回路に与えるべき開閉指
令を選択するに充分な時間的余裕を与えることができ
る。統括制御系は駆動回路に与える開閉指令や異常記憶
回路に与えるリセット指令により異常発生時に半導体素
子を保護する上での対応形態を選択して、例えば半導体
素子の動作の停止と再開を無用に繰り返してその特性劣
化を招くような事態の発生を防止できる。

【００３２】(c) 本発明回路の適用により異常発生時の
対処の形態を種々選択できるので、異常検出手段の検出
レベルを従来よりかなり低く設定しても混乱が生じるよ
うなおそれがなくなり、異常状態を鋭敏に検出すること
により半導体素子に対しより完全な保護を施すことがで
きる。なお、異常記憶回路としてフリップフロップとそ
のリセット手段を設け、統括制御系が開閉指令を発して
いることを, あるいは統括制御系からリセット指令を受
けたことを条件にリセット手段を動作させる本発明の実
施形態は統括制御系に異常発生時にその種類や半導体素
子が組み込まれた回路装置の運転条件に則して対処する
上での充分な自由度や余裕をもたせ得る効果を有する。

【００３３】また、そのリセット手段を異常が解消した
ことを条件に動作させる実施形態や異常解消後に所定の
遅延時間が経過したことを条件にリセット手段を動作さ
せる実施形態は、半導体素子の動作の停止後の誤ったな
いし早すぎる再開を防止して確実に半導体素子を保護で
きる利点があり、とくに短絡異常の場合に遅延時間の適
切な設定により短絡状態の解消を促進できる利点があ
る。

【００３４】異常発信回路から統括制御系に対しフォト
カプラを介して異常を発信する実施形態は, 半導体素子
を電力用ブリッジ回路の高電圧が掛かる上アーム側に容
易に組み込み得る効果があり、異常の種類をエンコーダ
によりコード化した上で統括制御系に発信する実施形態
は, フォトカプラを省略して回路構成を簡易化できる効
果があり、さらにこの際に異常発生の旨をその種類ごと
にレベルシフト回路を介してエンコーダに与える実施形
態は, 半導体素子を上述のように上アーム側に組み込む
際に有利である。

【００３５】また、検出された異常が緊急保護を要する
以外の種類のとき異常検出後に所定時限が経過した後に
動作停止手段を動作させて半導体素子を動作停止させる
実施形態は, 統括制御系側の異常発生への対応が遅れ,
ないし全くなかった場合にも半導体素子を確実に保護で
きる利点があり、半導体素子を動作停止させる時限を異
常の種類ごとに設定する実施形態は, かかる場合にも半
導体素子に対して最も合理的な保護を施し得る利点があ
る。

【図面の簡単な説明】

【図１】本発明の異常検出および保護回路の第１実施形
態を半導体素子とその駆動回路および統括制御系ととも
に示す回路図である。

【図２】本発明回路の第２の実施形態を半導体素子とそ
の駆動回路および統括制御系とともに示す回路図であ
る。

【符号の説明】 １ 半導体素子 ２ 半導体素子により駆動される負荷 ３ 統括制御系 3a 開閉指令用のレベルシフト回路 3b 異常状態の受信用フォトカプラのフォトトラン
ジスタ 3c リセット指令用フォトカプラの発光ダイオード 10 半導体素子の駆動回路 20 異常検出手段 20ｈ 過熱検出手段 20ｏ 過電流検出手段 20ｓ 短絡検出手段 20ｕ 不足電圧検出手段 30 異常記憶回路 31 異常発生を記憶するフリップフロップ 33 フリップフロップのリセット用アンドゲート 34 遅延回路 35 リセット指令の受信用フォトカプラのフォトト
ランジスタ 37 時限回路 40 異常発信回路 42 異常状態の発信用フォトカプラの発光ダイオー
ド 50 動作停止手段 Ps 開閉指令

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−39275（ＪＰ，Ａ) 特開 平７−147728（ＪＰ，Ａ) 特開 昭47−23824（ＪＰ，Ａ) 特開 平７−308074（ＪＰ，Ａ) 特開 平６−165480（ＪＰ，Ａ) 実開 昭59−155900（ＪＰ，Ｕ)

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】電力用ブリッジ回路装置の各アームに用い
   られる複数個の半導体素子に対する統括制御系から開閉
   指令を受ける各半導体素子用の駆動回路に付随して設け
   られ半導体素子での短絡、過電流、不足電圧及び過熱の
   異常を検出しかつそれから半導体素子を保護する回路で
   あって、異常を種類別に検出する複数個の異常検出手段
   と、異常検出手段ごとに設けられて異常の発生を種類別
   に記憶する複数個の異常記憶回路と、異常記憶回路が異
   常を記憶したとき動作開始して統括制御系に対し異常を
   種類別に発信する異常発信回路と、半導体素子の開閉動
   作を停止させる動作停止手段とを備え、異常検出手段に
   より異常が検出されたときその旨を異常記憶回路に記憶
   して異常発信回路から統括制御系に異常の種類別に発信
   するとともに、異常が緊急保護を要する種類のとき動作
   停止手段を直ちに動作させて半導体素子の開閉動作を自
   動的に停止させるようにしたことを特徴とする電力用ブ
   リッジ回路装置の半導体素子の異常検出および保護回
   路。
2. 【請求項２】請求項１に記載の回路において、半導体素
   子が電力用ブリッジ回路の高電圧が掛かる上アーム側に
   組み込まれ、異常発信回路から統括制御系に対してフォ
   トカプラを介して異常を発信するようにしたことを特徴
   とする電力用ブリッジ回路装置の半導体素子の異常検出
   および保護回路。
3. 【請求項３】請求項１に記載の回路において、異常発信
   回路にエンコーダを組み込んで異常の種類をコード化し
   た上で統括制御系に対し発信するようにしたことを特徴
   とする電力用ブリッジ回路装置の半導体素子の異常検出
   および保護回路。
4. 【請求項４】請求項３に記載の回路において、半導体素
   子が電力用ブリッジ回路の高電圧が掛かる上アーム側に
   組み込まれ、異常を種類ごとにレベルシフト回路を介し
   てエンコーダに与えるようにしたことを特徴とする電力
   用ブリッジ回路装置の半導体素子の異常検出および保護
   回路。
5. 【請求項５】請求項１に記載の回路において、検出され
   た異常が緊急保護を要する以外の種類である場合は異常
   検出後の所定時限の経過後に動作停止手段を動作させて
   半導体素子の動作を自動的に停止させるようにしたこと
   を特徴とする電力用ブリッジ回路装置の半導体素子の異
   常検出および保護回路。
6. 【請求項６】請求項５に記載の回路において、半導体素
   子の動作を自動的に停止させる時限を異常の種類ごとに
   設定するようにしたことを特徴とする電力用ブリッジ回
   路装置の半導体素子の異常検出および保護回路。
7. 【請求項７】請求項１に記載の回路において、異常記憶
   手段内の異常記憶を統括制御系からのリセット指令に応
   じて消失させるようにしたことを特徴とする電力用ブリ
   ッジ回路装置の半導体素子の異常検出および保護回路。