JPH0947013A

JPH0947013A - スナバ回路及びそれを用いた電力変換装置

Info

Publication number: JPH0947013A
Application number: JP19753795A
Authority: JP
Inventors: Hideki Miyazaki; 英樹宮崎; Arata Kimura; 新木村; Hideo Kobayashi; 秀男小林; Shigeru Sugiyama; 繁椙山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-08-02
Filing date: 1995-08-02
Publication date: 1997-02-14
Anticipated expiration: 2015-08-02
Also published as: JP3199610B2

Abstract

(57)【要約】【目的】過電圧抑制効果の向上と低損失化とを両立さ
せることが可能で、かつ、負荷電流の制御性能を改善す
ることができるスイッチング素子のスナバ回路。【構成】ＩＧＢＴＱ１の入出力端子間に第１のスナバ
ダイオードＤｓ１と第１のキャパシタＣ１との直列回路
が接続され、Ｄｓ１に並列に第２のキャパシタＣ２、第
２のスナバダイオードＤｓ２、抵抗Ｒ１からなる充放電
回路手段が接続される。ＩＧＢＴＱ１のオン動作に伴っ
て、Ｃ１からＩＧＢＴＱ１と充放電回路手段とを経てＣ
１に戻る閉回路を形成して充放電回路手段のＣ２に電圧
を充電させ、この充電電圧でＤｓ１を逆バイアスさせる
と共に、ＩＧＢＴＱ１のオフ動作に伴って、Ｃ１に充電
した電圧を放電させる。【効果】従来技術によるスナバ回路に比べて、同じ電
流を遮断した場合にＩＧＢＴＱ１に印加される電圧を低
減させ、スナバ回路のキャパシタが放電する際の損失を
も低減させることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スナバ回路及びそれを
用いた電力変換装置に係り、特に、過電圧抑制効果の向
上と低損失化とを両立させることができ、負荷電流の制
御性能をも改善することのできるスナバ回路及びそれを
用いた電力変換装置に関する。

【０００２】

【従来の技術】一般に、パワー半導体素子等のスイッチ
ング素子により負荷に供給する電流を遮断すると、素子
に電源電圧と共に配線インダクタンスに蓄積したエネル
ギーがサージ電圧として印加されることが知られてい
る。このような素子に印加される電圧を素子の許容値以
内に抑制する回路手段がスナバ回路である。スナバ回路
は、基本要素としてエネルギー吸収手段としてのキャパ
シタ、その放電用抵抗、及び、キャパシタへの充電時に
放電抵抗をバイパスするダイオードを備えて構成される
のが一般的であり、多数の回路方式のものが提案されて
いる。

【０００３】この種のスナバ回路に関する従来技術とし
て、例えば、特開昭５７−１０６２３０号公報等に記載
された技術が知られている。この従来技術によるスナバ
回路は、スイッチング素子と並列にダイオードと第１の
キャパシタとの直列回路を接続し、前記ダイオードと並
列に抵抗を接続すると共に第２のキャパシタを並列に接
続して構成されている。

【０００４】スナバ回路内のキャパシタの容量は、一般
に、固定値であるが、理想的には遮断電流の増加に応じ
てキャパシタ容量を増大することが望ましい。このよう
な可変容量スナバ回路に関する従来技術として、例え
ば、特開昭６２−２７２８６２号公報等に記載された技
術が知られている。この従来技術によるスナバ回路は、
スイッチング素子と並列に第１のダイオードと第１のキ
ャパシタとの直列回路を接続し、前記第１のダイオード
と並列に抵抗を接続すると共に、前記第１のキャパシタ
と並列に第２のキャパシタとスイッチ素子とからなる直
列回路を接続し、このスイッチ素子に並列にダイオード
を接続して構成されている。

【０００５】

【発明が解決しようとする課題】一般に、スナバ回路
は、過電圧抑制効果を高めるために、回路を構成するキ
ャパシタの容量を大きくすることが望ましいが、キャパ
シタの容量を大きくすると、回路の損失が増加し、ま
た、負荷電流が小さい場合に制御回路の指令通りに負荷
電流を制御することができないという問題点を生じさせ
る。

【０００６】すなわち、スナバ回路の損失は、キャパシ
タ容量をＣ、放電時の電圧変化をＶとすると、ＣＶ²／
２で表され、キャパシタの容量が大きくなるほど回路
損失が増加することになる。また、負荷電流が小さい場
合、スイッチング素子を遮断しても、スナバ回路のキャ
パシタを充電する電流が負荷を通して流れ続けることに
なり、この結果、負荷電流を指令通りに制御できないこ
とになる。これらの問題を解決するためのスナバ回路
は、電流が小さい場合にスナバ回路のキャパシタ容量を
小さく、電流が大きい場合にキャパシタ容量を大きくす
るという構成としてキャパシタ容量を可変化することが
望ましい。

【０００７】前述した２つの従来技術のうち、特開昭５
７−１０６２３０号公報に記載されたスナバ回路は、第
１、第２のキャパシタを備えるが、スイッチング素子を
ターンオフした際にスナバ回路に転流する電流はダイオ
ードを通り、第１のキャパシタにのみ流入する。第１の
キャパシタの充電は、主回路の配線インダクタンスに蓄
積された電磁エネルギーを全て吸収するまで継続するた
め、その充電電圧は電源電圧以上に達する。配線のエネ
ルギーを全て吸収すると、第１のキャパシタの充電電圧
と電源電圧との差電圧がダイオードに逆電圧として印加
され、ダイオードは逆回復する。第２のキャパシタは、
ダイオードに印加される逆電圧によって充電され、この
逆電圧の時間的変化ｄＶ／ｄｔとその最大値とを抑制す
る。第２のキャパシタは、前述の逆電圧を充電し終わっ
た直後から並列に接続された抵抗を介して電圧を放電し
ており、スイッチング素子の次のターンオフ時には、第
２のキャパシタの充電電圧は零になっている。

【０００８】前述したように、この従来技術によるスナ
バ回路は、２つのキャパシタを備えるものの、ダイオー
ドの逆回復以前に第１のキャパシタのみがスイッチング
素子に対する過電圧抑制のために働くものであり、可変
容量という働きを備えておらず、前述した問題点の解決
を図ることのできないものである。

【０００９】また、特開昭６２−２７２８６２号公報に
記載のスナバ回路は、遮断電流が大きい場合に前記スイ
ッチ素子をオンとし、第１のキャパシタに並列に第２の
キャパシタを接続して合成容量を両方のキャパシタ容量
の和の値まで増加させるものであり容量の可変化が行わ
れている。このスナバ回路によれば、電流の大小に応じ
てスイッチ素子をオン、オフさせ、キャパシタ容量を大
小に選択することができ、スナバ回路の損失の低減と負
荷電流の制御性の改善とを図ることができるものであ
る。

【００１０】しかし、この従来技術によるスナバ回路
は、スイッチ素子として能動素子を使用しなければなら
ず、その駆動手段、制御手段、及び、電流検出手段が必
要になり、コストの上昇を招くという問題点を有し、ま
た、主回路のスイッチング素子のスイッチングと、スナ
バ回路のスイッチ素子とのスイッチング動作のタイミン
グをとることが重要となり、このための制御が複雑にな
ってしまうという問題点を有している。

【００１１】本発明の目的は、前述した従来技術の問題
点を解決し、低コストで簡単な回路手段により、スナバ
回路のキャパシタ容量を可変化可能とし、損失を低減す
ることができ、かつ、負荷電流の制御性を妨げることの
ないスナバ回路を提供すると共に、このスナバ回路を使
用した電力変換装置を提供することにある。

【００１２】

【課題を解決するための手段】本発明によれば前記目的
は、電源から負荷に供給する負荷電流の通流と遮断とを
制御するスイッチング素子のスナバ回路において、前記
スイッチング素子の入出力端子間に並列に接続した第１
のダイオードと第１のキャパシタとを直列に接続した回
路手段と、前記第１のダイオードに並列に接続した充放
電回路手段とを備え、前記スイッチング素子のオン動作
に伴って、前記第１のキャパシタから前記スイッチング
素子と前記充放電回路手段とを経て前記第１のキャパシ
タに戻る閉回路を形成して、前記充放電回路手段に電圧
を充電させ、前記充放電回路手段の充電電圧により前記
第１のダイオードを逆バイアスさせると共に、前記スイ
ッチング素子のオフ動作に伴って、前記充放電回路手段
に充電した電圧を放電するようにすることにより達成さ
れる。

【００１３】また、前記充放電回路手段を、抵抗と第２
のキャパシタとを直列に接続し、前記第１のダイオード
と同一方向に電流を通流する第２のダイオードを前記抵
抗に並列に設けることにより、さらに、第２のキャパシ
タの容量値を第１のキャパシタの容量値に比べて小さく
設定することにより達成される。

【００１４】また、電力変換装置は、電力変換装置を構
成するスイッチング素子に対して、前述した構成を備え
るスナバ回路を使用して構成される。

【００１５】

【作用】本発明によるスナバ回路において、第１のキャ
パシタの容量をＣ１、充放電回路手段が具備する第２の
キャパシタの容量をＣ２とする。そして、本発明のスナ
バ回路は、スイッチング素子のオン動作に伴って、第１
のキャパシタからスイッチング素子と充放電回路手段と
を経て第１のキャパシタに戻る閉回路を形成し、これに
より、第１のキャパシタに充電された電荷が第２のキャ
パシタに移動し、第２のキャパシタを充電する。この結
果、第１のキャパシタの充電電圧は減少し、逆に第２の
キャパシタの充電電圧は増加し、最終的に、第１、第２
のキャパシタの電圧が等しくなる。但し、第１、第２キ
ャパシタの充電電圧は大きさが等しく、逆極性であるた
めスイッチング素子の入出力端子間では相殺され、スイ
ッチング素子の入出力端子間の電圧は零になる。

【００１６】前述の電荷の移動は、第１のキャパシタか
ら第２のキャパシタに静電エネルギーが移動することを
意味しており、移動経路上に存在する抵抗（スイッチン
グ素子の内部抵抗を含む）で生じる損失はＣｏＶ²／２
（但し、ＣｏはＣ１とＣ２との容量を直列に接続した場
合の合成容量）となる。この結果、本発明のによるスナ
バ回路の損失は、例えば、Ｃ１、Ｃ２の容量が等しくＣ
であれば、従来技術のスナバ回路の損失ＣＶ²／２に比
べて半分になる。また、第２のキャパシタに充電された
電圧は、第１のキャパシタに直列に接続された第１のダ
イオードを逆バイアスし第１のダイオードをスイッチと
して動作させる役割を果たす。

【００１７】スイッチング素子がオフする際、前記第１
のダイオードが逆バイアスされているため、該素子を流
れていた電流は第１のキャパシタから充放電回路手段内
の第２のキャパシタを通って流れる。このとき、スイッ
チング素子の入出力端子間から見た合成キャパシタ容量
は、上記Ｃｏで表わされる。スナバ回路を流れる電流に
よって、第１のキャパシタは充電され、逆に第２のキャ
パシタに充電されていた電荷は放電される。そして、第
１のキャパシタの電圧増分と、第２のキャパシタに充電
されていた電圧の減少分の和がスイッチング素子の入出
力端子間に印加される。第２のキャパシタの充電電圧が
零に達した時点以降、前記第１のダイオードが順バイア
ス状態に変わり、電流は第１のキャパシタから第１のダ
イオードを通って流れる。この時刻以降、スイッチング
素子の入出力端子間から見た合成キャパシタ容量はＣ１
となる。すなわち、第１のダイオードの逆バイアス、順
バイアスによって合成キャパシタ容量の可変化が達成さ
れる。

【００１８】スイッチング素子のオフ時にスイッチング
素子に印加される電圧で電源電圧以上に充電されるスナ
バ回路の電圧値をΔＶとすると、通常、スナバ回路のキ
ャパシタ容量が大きいほどΔＶは小さくなる反面、スイ
ッチング素子がオンした際の放電でスナバ回路の損失が
増加する。本発明の場合、電圧ΔＶは第１のキャパシタ
の容量Ｃ１で抑制され、スナバ回路の損失は、第１のキ
ャパシタＣ１のエネルギーの一部を第２のキャパシタＣ
２に吸収させることにより、全体としての損失が軽減さ
れる。

【００１９】また、前述したようなスナバ回路を電力変
換装置に適用した場合、スナバ回路の損失が低減すると
共に、負荷電流の制御性を改善することができる。すな
わち、第２のキャパシタの容量Ｃ２が第１のキャパシタ
の容量Ｃ１より小さく設定されているので、合成容量Ｃ
ｏをＣ１に比べて小さくすることができ、負荷電流が微
小な場合にスナバ回路のキャパシタを充電するために流
れ続ける電流を、従来技術の場合に比べて短期間とする
ことができ、この結果として負荷電流の制御性を改善す
ることができる。

【００２０】

【実施例】以下、本発明によるスナバ回路の一実施例を
図面により詳細に説明する。

【００２１】図１は本発明の第１の実施例によるスナバ
回路の構成を示す図、図２は本発明の第１の実施例の動
作を説明する波形図、図３は本発明の第１の実施例にお
ける電流経路を説明する図、図４は本発明の第１の実施
例によるスナバ回路の損失と最大電圧とを従来技術と比
較して説明する図である。図１、図３において、１は電
源、２は負荷、Ｑ１は絶縁ゲート型バイポーラトランジ
スタ（以下、ＩＧＢＴという）、Ｄ７はダイオード、Ｄ
ｓ１、Ｄｓ２は第１、第２のスナバダイオード、Ｃ１、
Ｃ２は第１、第２のスナバキャパシタ、Ｒ１はスナバ抵
抗、Ｌ１、Ｌ２は寄生インダクタンスである。

【００２２】図１において、スイッチング素子としての
パワー半導体素子であるＩＧＢＴＱ１は、電流を入力す
るコレクタ端子、電流を出力するエミッタ端子、及び、
制御電圧を印加するゲート端子を備え、ゲート端子に印
加され、または、除去される制御電圧によりコレクタ、
エミッタ間に流れる電流を通流、遮断する。そして、Ｉ
ＧＢＴＱ１は、そのエミッタが負荷２の一端に接続さ
れ、負荷２の他端が寄生インダクタンスＬ１を有する配
線を介して電源１の正極に接続され、また、コレクタが
寄生インダクタンスＬ２を有する配線を介して電源１の
負極に接続されて、負荷２に対する電流を制御してい
る。前述の寄生インダクタンスＬ１、Ｌ２は、配線の形
状に応じて決まり、配線の距離が短いほど小さくなる。
また、負荷２の両端にはダイオードＤ７が並列に接続さ
れており、負荷２が誘導性の場合に、ＩＧＢＴＱ１がオ
フした後の負荷電流を還流させる。

【００２３】前述した回路は、電力変換装置の主回路の
１つのアームとして使用され、通常、ＩＧＢＴＱ１の入
出力端子間、すなわち、コレクタ、エミッタ間にスナバ
回路が設けられる。

【００２４】本発明の第１実施例によるスナバ回路は、
ＩＧＢＴＱ１のコレクタ、エミッタ端子間に、容量Ｃ１
を有する第１のスナバキャパシタＣ１と第１のスナバダ
イオードＤｓ１との直列回路を接続し、第１のスナバダ
イオードＤｓ１に並列に、容量Ｃ２を有する第２のスナ
バキャパシタＣ２と第２のスナバダイオードＤｓ２との
直列回路からなる充放電回路手段を接続して構成され
る。そして、第２のスナバダイオードＤｓ２は、第１の
スナバダイオードＤｓ１と同じ極性に電流を流すように
接続され、また、第２のスナバダイオードＤｓ２のアノ
ード、カソード間に並列に抵抗Ｒ１が接続される。

【００２５】次に、前述のように構成されるスナバ回路
を有する図１の回路において、ＩＧＢＴＱ１をスイッチ
ングした場合の動作を図２を参照して説明する。

【００２６】図２には、ＩＧＢＴＱ１のコレクタ、エミ
ッタ間に印加される電圧Ｖceと、コレクタ、エミッタ間
を流れる電流Ｉceと、キャパシタＣ１及びＣ２の電圧Ｖ
c1、Ｖc2との動作波形が示されている。なお、Ｔ(Of
f)、Ｔ(On) はそれぞれ、ＩＧＢＴＱ１がターンオフ、
ターンオンする時刻を示す。この図２に示す動作波形に
おいて、Ｅは電源１の電圧であり、Ｖm は主回路配線の
エネルギーをスナバ回路で吸収した結果、電源電圧Ｅ以
上に過充電された電圧の最大値を示す。また、以下の説
明では、キャパシタＣ１とＣ２との容量は、Ｃ１＞Ｃ２
の関係に設定されているものとする。

【００２７】後述するように、第１、第２のスナバキャ
パシタＣ１、Ｃ２には、ＩＧＢＴＱ１のオン期間中に、
それぞれ、図１に示した極性に電圧が充電され、両者の
電圧は等しくこの値をＶｏとする。但し、ＩＧＢＴＱ１
のコレクタ、エミッタ端子間の電圧は、キャパシタＣ１
とＣ２との電圧が相殺されて零となっている。

【００２８】いま、時刻Ｔ(Off) 以前のＩＧＢＴＱ１の
オン期間において、負荷２を流れていた電流をＩＬとす
ると、この電流ＩＬによって、主回路配線のインダクタ
ンスに蓄積された電磁エネルギーＷＬは、数１式のよう
に表わすことができる。

【００２９】

【数１】

【００３０】時刻Ｔ(Off) 以降のオフ期間において、前
記配線のインダクタンスに蓄積された電磁エネルギーＷ
Ｌは、スナバ回路により吸収されることになり、その電
流がスナバ回路に転流する。図１に示す点線はこの電流
の経路を示している。すなわち、ＩＧＢＴＱ１オン期間
中に充電されたＣ２の電圧は、第２のスナバダイオード
Ｄｓ２に対して順バイアスであるが、第１のスナバダイ
オードＤｓ１に対して逆バイアスとして働く。このた
め、第１のスナバダイオードＤｓ１は、前記スナバ回路
に転流する電流を流すことができない。よって、スナバ
回路に流れ込む電流は、キャパシタＣ１からＣ２を経て
ダイオードＤｓ２を流れて主回路に戻り、電源１の負極
に到ることになる。

【００３１】このとき、ＩＧＢＴＱ１のコレクタ、エミ
ッタ端子間からみたスナバ回路の合成容量Ｃｏは、キャ
パシタＣ１とＣ２とが直列に接続された容量になり、数
２式で記述することができる。

【００３２】

【数２】

【００３３】例えば、キャパシタＣ１とＣ２との容量比
を４：１とし、Ｃ１＝４Ｃ２とすると、その合成容量は
０．８Ｃ２となり、キャパシタＣ１を単独に備える場合
に比較して、１／５の容量になる。キャパシタＣ１とＣ
２とを流れる電流は、キャパシタＣ１に対して、充電電
圧をＴ(Off)以前に充電していた値Ｖｏから増加させ、
逆に、Ｃ２に対して、充電電圧を減少させる。キャパシ
タ容量がＣ１＞Ｃ２であるので、同じ電流が流れた際の
キャパシタＣ１の電圧増加分とキャパシタＣ２の電圧減
少分とは、その値が異なるが、ＩＧＢＴＱ１のコレク
タ、エミッタ間には双方の電圧変化分の和の電圧が印加
されることになる。

【００３４】図２において、いま、キャパシタＣ２の充
電電圧Ｖc2が零になる時刻をＴ１とすると、時刻Ｔ１以
降、キャパシタＣ２の充電電圧によってダイオードＤｓ
１に印加されていた逆バイアス電圧が無くなるため、ス
ナバ回路を流れる電流は、図１のキャパシタＣ１とダイ
オードＤｓ１とを通る電流となり、キャパシタＣ１だけ
を充電してゆくことになる。

【００３５】前述したように、本発明のスナバ回路は、
ダイオードＤｓ１を、キャパシタＣ２の充電電圧に応じ
て、電流を遮断、あるいは、通流させるスイッチの機能
として用いている。そして、前述の場合と同様に、キャ
パシタＣ１とＣ２との容量比が４：１である場合を例と
すれば、時刻Ｔ１以降のスナバ容量は、それ以前の５倍
に増加することになり、ＩＧＢＴＱ１のコレクタ、エミ
ッタ間電圧Ｖceの電圧上昇が抑制される。数１式に示し
たエネルギーが完全にスナバ回路に吸収された時点の時
刻をＴ２とすると、このとき、ＩＧＢＴＱ１のコレク
タ、エミッタ間には最大の電圧Ｖｍが印加される。Ｖｍ
は、数３式で表わされ、スナバ回路のインダクタンスを
無視すると、主回路配線のインダクタンスとキャパシタ
Ｃ１、及び、時刻Ｔ(Off) 以前の負荷電流に依存する。

【００３６】

【数３】

【００３７】また、キャパシタＣ１の充電電圧はＶｍに
等しいため、キャパシタＣ１には数４式により表わされ
るエネルギーＷ２が蓄積されたことになる。

【００３８】

【数４】

【００３９】電源電圧Ｅ以上に充電されたキャパシタＣ
１の電圧Ｖｍは、キャパシタＣ１からダイオードＤ７を
経て電源１の正極に到り、電源１の負極から抵抗Ｒ１、
キャパシタＣ２を介してキャパシタＣ１に戻る経路で放
電される。この放電動作の開始時点で、ダイオードＤｓ
１に逆電圧が印加されダイオードＤｓ１を逆回復させる
現象が起こり、ダイオードＤｓ１には、前述した差電圧
に配線の逆起電圧を加えた過大な逆電圧が加わることに
なるが、キャパシタＣ２は、この逆電圧を抑制する効果
も合わせ持つ。なお、ダイオードＤｓ１の逆電圧に対す
る抑制効果を高めるためには、抵抗Ｒ１の代わりにダイ
オードＤｓ２とは逆極性のダイオードを接続するとよ
い。

【００４０】前述したキャパシタＣ１の放電によって、
キャパシタＣ１の充電電圧は、Ｖｍから数５式で表わさ
れる電圧Ｖ１にまで減少する。また、キャパシタＣ２に
は、図１に示した極性に電圧が充電され、その値は数６
式で表わされるＶ２となる。

【００４１】

【数５】

【００４２】

【数６】

【００４３】前述の放電による電流が抵抗Ｒ１を流れる
ため、抵抗Ｒ１でジュール損失が発生するが、この損失
ＷＲｏは、数７式で表わされるように抵抗Ｒ１の値には
依存しない。また、キャパシタＣ１とＣ２とが有するエ
ネルギーの合計Ｗｏは、数８式で表わすことができる。

【００４４】

【数７】

【００４５】

【数８】

【００４６】次に、時刻Ｔ(On)となって、ＩＧＢＴＱ１
がターンオンすると、このとき、キャパシタＣ１に蓄積
された電荷が放電される。その放電経路は、図３に点線
で示すように、キャパシタＣ１からＩＧＢＴＱ１を通
り、抵抗Ｒ１とキャパシタＣ２を経てＣ１に戻る閉回路
である。この放電により、キャパシタＣ１に充電されて
いた電圧Ｖ１は減少し、逆に、キャパシタＣ２は、キャ
パシタＣ１から電荷を供給され、その充電電圧はＶ２か
ら増加してゆく。そして、最終的に、キャパシタＣ１と
Ｃ２との電圧は等しくなり、数９式により表わされる電
圧Ｖｏになる。

【００４７】電圧Ｖｏに充電されたキャパシタＣ１とＣ
２とのエネルギーの合計をＷ１とおくと、Ｗ１は数１０
式で表わすことができる。また、時刻Ｔ(On)以前のエネ
ルギー、すなわち、数８式のＷｏから前述のＷ１を引い
た値は数１１式に示すようになるが、この差は、図３に
示したＣ１の放電電流が抵抗Ｒ１を流れたため発生した
ジュール損失である。

【００４８】

【数９】

【００４９】

【数１０】

【００５０】

【数１１】

【００５１】以上、本発明の第１の実施例について説明
したが、数１式〜数１１式を用いてその要点を整理する
と、次のようになる。

【００５２】すなわち、本発明の第１の実施例におい
て、ＩＧＢＴＱ１のターンオフ時にスナバ回路で吸収す
るエネルギーは、数４式で表わされるエネルギーＷ２と
数１０式で表わされるエネルギーＷ１との差に等しく、
この差は数１式の配線のエネルギーに等しい。また、前
記配線のエネルギーを吸収した結果の最大電圧は数３式
により表わされる。さらに、ＩＧＢＴＱ１のオフとオン
との動作中に起きるキャパシタＣ１の放電で生じる損失
は、数７式と数１１式とにより表わされるエネルギーの
和で表わすことができる。

【００５３】前述した本発明の第１の実施例によるスナ
バ回路の損失と最大電圧とを従来技術と比較して示した
結果が図４（ａ）、図４（ｂ）に示されている。この図
において比較した従来技術によるスナバ回路は、ダイオ
ードとキャパシタとが直列に接続され、ダイオードに並
列に抵抗を設けた一般的なものとした。また、従来技術
のスナバ回路のキャパシタの容量は、本発明の第１の実
施例で説明したキャパシタＣ１とＣ２とが直列に接続さ
れた場合の合成容量Ｃｏと等しい値に設定した。

【００５４】図４（ａ）から判るように、最大電圧Ｖｍ
に関して見ると、従来技術のスナバ回路は、本発明の実
施例における数３式のＣ１をＣｏで置き換えた形にな
り、Ｃ１＞Ｃｏである前提から、従来技術によるスナバ
回路の方が本発明の実施例の場合より大きくなり、両者
の差は電流ＩＬに比例する。

【００５５】また、図４（ｂ）から判るように、損失に
ついて見ると、本発明は、ターンオン時の損失が数１１
式により表わされているが、従来技術によるスナバ回路
の場合も同じ値になる。図４（ｂ）で負荷電流ＩＬに依
存しない損失、すなわち、ＩＬ＝０のときの損失がこの
損失に相当する。一方、ＩＧＢＴＱ１オフ期間中の本発
明によるスナバ回路の損失、すなわち、キャパシタＣ１
の放電で発生する損失は、数７式により表わされるが、
従来技術の場合と本発明でとでは、数７式におけるＶｍ
の値が異なる。図４（ａ）で説明したように、従来技術
によるスナバ回路のＶｍは、本発明のＶｍより大きくな
る。このため、損失ＷＲｏに関しても、従来技術による
スナバ回路の方が大きくなり、両者の差は負荷電流ＩＬ
の２乗に比例するものとなる。

【００５６】前述したように本発明の第１の実施例によ
るスナバ回路は、図４により説明したように、従来技術
によるスナバ回路に比較して、低損失でかつ過電圧抑制
効果も向上させることができる。

【００５７】前述した本発明の第１の実施例によるスナ
バ回路は、スナバキャパシタの容量を変化させるため
に、第２のスナバキャパシタＣ２の充電電圧に応じて第
１のスナバダイオードＤｓ１をオフあるいはオンするよ
うに、すなわち、第１のスナバダイオードＤｓ１をスイ
ッチとして機能させるようにしている。

【００５８】従って、図１に示す本発明の第１の実施例
と同一の特性を得るためには、スナバダイオードＤｓ１
の代わりに入出力端子と制御端子とを具備するスイッチ
素子を用い、このスイッチ素子をスナバキャパシタＣ２
の充電電圧に応じてオフあるいはオンさせるように制御
してもよい。

【００５９】図５はこのような本発明の第２の実施例に
よるスナバ回路の構成を示す図である。図５において、
１０は制御手段、Ｓ１はスイッチ素子であり、他の符号
は図１の場合と同一である。この本発明の第２の実施例
によるスナバ回路は、図１に示すスナバ回路のスナバダ
イオードＤｓ１の代わりにスイッチ素子Ｓ１を用い、こ
のスイッチ素子Ｓ１を、制御手段１０によりキャパシタ
Ｃ２の充電電圧に応じて制御するようにしたものであ
る。

【００６０】すなわち、図５に示す本発明の第２の実施
例によるスナバ回路は、図１により説明した本発明の第
１の実施例におけるダイオードＤｓ１の位置にスイッチ
素子Ｓ１の入力、出力端子を接続すると共に、キャパシ
タＣ２の充電電圧を制御手段１０により検出し、この電
圧が所定の値以下でスイッチ素子Ｓ１をオンさせるため
の信号をスイッチ素子Ｓ１の制御端子に印加するように
構成されている。そして、制御手段１０は、キャパシタ
Ｃ２の充電電圧を検出し、この電圧が図５に示す極性に
おいて０Ｖ以下であればスイッチ素子Ｓ１をオンさせ、
逆に、キャパシタＣ２の充電電圧が０Ｖ以上であればス
イッチ素子Ｓ１をオフさせる。

【００６１】前述した図５に示す本発明の第２の実施例
の特性は、図１に示す本発明の第１の実施例と同一であ
り、キャパシタＣ２の電圧に応じてスイッチ素子Ｓ１を
オフ、オン制御することにより、ＩＧＢＴＱ１に対する
スナバコンデンサの容量を等価的に変化させることがで
き、このような本発明の第２の実施例によっても、前述
した本発明の第１の実施例の場合と全く同様な効果を得
ることができる。

【００６２】なお、前述した本発明の第２の実施例は、
スイッチ素子Ｓ１としてｎｐｎトランジスタを使用して
いるが、スイッチ素子Ｓ１としては、次に説明するよう
な条件を満たすことのできるスイッチ素子であれば他の
どのような素子を用いてもよい。すなわち、（１）スイ
ッチ素子Ｓ１は、並列に接続されるダイオードＤｓ２と
同一の方向に電流を流すものであり、（２）前記電流の
方向と逆方向には電流を流さないこと。また、（３）ス
イッチ素子Ｓ１は、オフ時において、入力端子（図５の
場合、コレクタ）を基準電位として出力端子（図５で
は、エミッタ）に高電圧が印加されるが、これは通常の
半導体素子とは逆であり、この逆電圧に耐えられるこ
と。

【００６３】スイッチ素子Ｓ１は、以上の３条件を考慮
すると、ＭＯＳＦＥＴのように入出力端子間に寄生ダイ
オードが存在する素子を単体で使用することができな
い。また、図５に示したｎｐｎトランジスタによるスイ
ッチ素子Ｓ１は、（１）、（２）の条件を満足している
が、（３）の条件を満足させるために、ベース、エミッ
タ間の耐電圧性を大きくした素子が必要である。

【００６４】図６は本発明の実施例によるスナバ回路を
用いた電力変換装置の実施例の構成を示すブロック図で
ある。図６において、３はスナバ回路、４は駆動回路、
５は制御回路、６は電流検出器、７は交流電源、９はコ
ンバータ、Ｑ１〜Ｑ６はＩＧＢＴ、Ｄ１〜Ｄ６はダイオ
ード、Ｄｓ３、Ｄｓ４は第３、第４のスナバダイオー
ド、Ｃ３、Ｃ４は第３、第４のスナバキャパシタ、Ｒ２
はスナバ抵抗である。

【００６５】図６に示す電力変換装置の実施例は、負荷
２をモータとしこのモータに対する制御装置としてのイ
ンバータ装置であり、交流電源７から電力の供給を受け
て交流から直流に整流するコンバータ９からのコンバー
タ９に内蔵するコンデンサによって平滑化された直流電
力が印加される。そして、インバータ装置は、図１に示
した本発明の第１の実施例によるスナバ回路を有する回
路を、上アームと下アームとして直列に接続した回路を
Ｕ相〜Ｗ相の各１相分とする構成のインバータを３相分
並列に設けて構成されている。

【００６６】Ｕ相の下アームの構成は、図１により説明
した本発明の第１の実施例と同一であり、上アームは、
スイッチング素子としてのＩＧＢＴＱ２に、ダイオード
Ｄ２と、第３、第４のスナバダイオードＤｓ３、Ｄｓ
４、第３、第４のスナバキャパシタＣ３、Ｃ４、スナバ
抵抗Ｒ２よりなるスナバ回路とが接続されて構成されて
いる。このスナバ回路は、図１により説明したと同様に
動作する。

【００６７】また、Ｖ相、Ｗ相のインバータも、上アー
ムのＩＧＢＴＱ４、Ｑ６、下アームのＩＧＢＴＱ３、Ｑ
５によるスイッチング素子と、各ＩＧＢＴに接続される
ダイオードＤ３〜Ｄ６と、スナバ回路３とにより、Ｕ相
と同様に構成される。そして、Ｕ相〜Ｗ相の各相のイン
バータの上アームと下アームとの接続点の出力端子から
は、負荷２であるモータに電力が供給される。

【００６８】インバータ装置に対する制御側の構成とし
て、制御回路５及び駆動回路４が備えられており、制御
回路５は、入力された速度指令８と各相の出力電流を検
出する電流検出器６からの信号とに基づいて、各相の上
アーム及び下アームのＩＧＢＴを、オンあるいはオフさ
せる信号を生成し、駆動回路４は、この制御回路５から
の信号により各ＩＧＢＴのゲートを駆動してインバータ
装置を制御し、負荷２としてのモータを制御する。

【００６９】前述した本発明の実施例による電力変換装
置は、各相の各アームを構成するスイッチング素子であ
るＩＧＢＴに、図１により説明した本発明の第１の実施
例によるスナバ回路を使用しているので、過電圧抑制と
損失の低減とを図ることができ、同時に、負荷電流が小
さい場合の制御性を改善することができるという効果を
奏することができる。

【００７０】次に、負荷電流が小さい場合の制御性の改
善について説明する。

【００７１】通常、モータ制御用のインバータ装置は、
モータに供給する電流として各相毎に位相が１２０度ず
れた正弦波の電流を出力する。従って、各相とも零に近
い微小な電流を流す期間が正弦波の一周期に少なくとも
２回生じる。このような場合、数１式で表わした配線の
電磁エネルギーも零に近いが、アームを構成するスイッ
チング素子のＩＧＢＴに設けられたスナバ回路は、回路
内のキャパシタの電圧を最低でも電源電圧Ｅまで充電す
るための電流が必要である。

【００７２】このため、負荷電流が微小の場合、スイッ
チング素子であるＩＧＢＴをオフ状態にしても、この素
子に並列に設けられたスナバ回路のキャパシタを充電す
るための電流が負荷を通って流れ続けることになり、こ
のことは、負荷電流が制御回路の指令通りに制御されて
いないことになる。この電流が流れ続ける期間は、スナ
バ回路に含まれるキャパシタの容量が大きいほど長くな
る。一方、スナバ回路のキャパシタの容量は、大きいほ
どスイッチング素子に対する過電圧を抑制する効果が大
きいため、一般には、最大電流の遮断時に応じた十分な
容量を持つキャパシタをスナバ回路内に設ける必要があ
った。

【００７３】本発明の第１の実施例によるスナバ回路
は、すでに説明したように、過電圧をキャパシタＣ１の
単独容量により抑制し、損失をキャパシタＣ１とＣ２と
の直列合成容量Ｃｏにより低減することができるもので
ある。そして、このようなスナバ回路を使用する図６に
示す電力変換装置は、負荷電流が微小な場合にも、合成
容量Ｃｏを充電する電流で済むため、制御回路の指令以
上に負荷電流が流れ続ける期間を短縮化することができ
る。

【００７４】負荷電流が小さい場合の制御性特性を重視
する用途に使用される電力変換装置は、図６に示す実施
例におけるキャパシタＣ２の容量をキャパシタＣ１の容
量に比較して十分に小さく設定しておけばよい。同様
に、キャパシタＣ４についてもキャパシタＣ３に対して
十分小さな容量値となるように設定する。このように構
成した電力変換装置は、スイッチング素子である各ＩＧ
ＢＴのコレクタ、エミッタ端子間からみたスナバ回路の
合成容量ＣｏをＣ２とほぼ等しい値とすることができ、
微小電流時にスナバの容量を充電する電流を小さくする
ことができ、また、過電流時において、キャパシタＣ１
の働きで過電圧抑制効果を十分に行うことができる。

【００７５】前述した本発明の実施例による電力変換装
置は、図１に示したスナバ回路を使用したものとして説
明したが、もちろん、図５に示したスナバ回路を使用し
て構成することができる。

【００７６】

【発明の効果】以上説明したように本発明によるスナバ
回路によれば、従来技術によるスナバ回路に比較して、
同一の電流を遮断した場合にスイッチング素子に印加さ
れる電圧を低減させることができ、スナバ回路のキャパ
シタが放電する際の損失をも低減させることができる。
また、本発明によるスナバ回路を使用した本発明による
電力変換装置によれば、負荷電流が小さい場合にスナバ
の容量を充電するための電流が制御回路の指令以上に流
れ続けることを防止し、この期間を短縮化して制御性の
改善をはかることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるスナバ回路の構成
を示す図である。

【図２】本発明の第１の実施例の動作を説明する波形図
である。

【図３】本発明の第１の実施例における電流経路を説明
する図である。

【図４】本発明の第１の実施例によるスナバ回路の損失
と最大電圧とを従来技術と比較して説明する図である。

【図５】本発明の第２の実施例によるスナバ回路の構成
を示す図である。

【図６】本発明の実施例によるスナバ回路を用いた電力
変換装置の実施例の構成を示すブロック図である。

【符号の説明】

１電源２負荷３１相分のスナバ回路４駆動回路５制御回路６電流検出手段７交流電源９コンバータ１０制御手段Ｑ１〜Ｑ６ＩＧＢＴＤ１〜Ｄ７ダイオードＤｓ１〜Ｄｓ４スナバダイオードＣ１〜Ｃ４スナバキャパシタＲ１、Ｒ２抵抗Ｌ１、Ｌ２配線の寄生インダクタンスＳ１スイッチ素子

───────────────────────────────────────────────────── フロントページの続き (72)発明者椙山繁茨城県日立市大みか町五丁目２番１号株式会社日立製作所大みか工場内

Claims

【特許請求の範囲】

【請求項１】電源から負荷に供給する負荷電流の通流
と遮断とを制御するスイッチング素子のスナバ回路にお
いて、前記スイッチング素子の入出力端子間に接続され
た第１、第２の２つのキャパシタを有し、前記スイッチ
ング素子のオン時、前記第１のキャパシタから第２のキ
ャパシタにエネルギーを供給し、前記スイッチング素子
に印加される両キャパシタの充電電圧を相殺させると共
に、前記スイッチング素子のオフ時に、前記素子の電圧
が所定値以下では、２つのキャパシタの直列合成容量に
より、また、前記素子の電圧が所定値以上では、第１の
キャパシタの単独容量で、スイッチング素子に印加され
る電圧を抑制することを特徴とするスナバ回路。
【請求項２】電源から負荷に供給する負荷電流の通流
と遮断とを制御するスイッチング素子のスナバ回路にお
いて、前記スイッチング素子の入出力端子間に並列に接
続した第１のダイオードと第１のキャパシタとを直列に
接続した回路手段と、前記第１のダイオードに並列に接
続した充放電回路手段とを備え、前記スイッチング素子
のオン動作に伴って、前記第１のキャパシタから前記ス
イッチング素子と前記充放電回路手段とを経て前記第１
のキャパシタに戻る閉回路を形成して、前記充放電回路
手段に電圧を充電させ、前記充放電回路手段の充電電圧
により前記第１のダイオードを逆バイアスさせると共
に、前記スイッチング素子のオフ動作に伴って、前記充
放電回路手段に充電した電圧を放電することを特徴とす
るスナバ回路。
【請求項３】電源から負荷に供給する負荷電流の通流
と遮断とを制御するスイッチング素子のスナバ回路にお
いて、前記スイッチング素子の入出力端子間に並列に接
続したスイッチ手段と第１のキャパシタとを直列に接続
した回路手段と、前記スイッチ手段に並列に接続した充
放電回路手段とを備え、前記スイッチング素子のオン動
作に伴って、前記第１のキャパシタから前記スイッチン
グ素子と前記充放電回路手段とを経て前記第１のキャパ
シタに戻る閉回路を形成して、前記充放電回路手段に電
圧を充電させ、前記充放電回路手段の充電電圧により前
記スイッチ手段をオフさせると共に、前記スイッチング
素子のオフ動作に伴って、前記充放電回路手段に充電し
た電圧を放電減少させ、この電圧に応じて前記スイッチ
手段をオンさせることを特徴とするスナバ回路。
【請求項４】前記充放電回路手段は、少なくとも抵抗
と第２のキャパシタとを直列に接続したものであること
を特徴とする請求項２または３記載のスナバ回路。
【請求項５】前記充放電回路手段は、抵抗と第２のキ
ャパシタとを直列に接続し、前記第１のダイオードと同
一方向に電流を通流する第２のダイオードを前記抵抗に
並列に設けたものであることを特徴とする請求項２記載
のスナバ回路。
【請求項６】前記充放電回路手段は、抵抗と第２のキ
ャパシタとを直列に接続し、前記スイッチ手段と同一方
向に電流を通流する第２のダイオードを前記抵抗に並列
に設けたものであることを特徴とする請求項３記載のス
ナバ回路。
【請求項７】前記第２のキャパシタの容量値が前記第
１のキャパシタの容量値に比べて小さく設定されること
特徴とする請求項４、５または６記載のスナバ回路。
【請求項８】制御手段の指令に基づき、電源から負荷
に供給する電流の通流と遮断を制御するスイッチング素
子を備え、該スイッチング素子に並列にスナバ回路手段
を設けて構成される電力変換装置において、前記スナバ
回路として、請求項１ないし７のうち１記載のスナバ回
路を使用することを特徴とする電力変換装置。