JPWO2014128942A1 - 半導体素子の駆動装置 - Google Patents
半導体素子の駆動装置 Download PDFInfo
- Publication number
- JPWO2014128942A1 JPWO2014128942A1 JP2015501205A JP2015501205A JPWO2014128942A1 JP WO2014128942 A1 JPWO2014128942 A1 JP WO2014128942A1 JP 2015501205 A JP2015501205 A JP 2015501205A JP 2015501205 A JP2015501205 A JP 2015501205A JP WO2014128942 A1 JPWO2014128942 A1 JP WO2014128942A1
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- semiconductor element
- switch
- voltage
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Conversion In General (AREA)
- Inverter Devices (AREA)
- Electronic Switches (AREA)
Abstract
本発明による半導体素子の駆動装置は、基準端子(1)と入力端子(2)と出力端子(3)を有する半導体素子(4)の入力端子(2)に接続した第1スイッチ(5)をオンさせて半導体素子(4)をオンする手段と、半導体素子(4)の入力端子に接続されたコンデンサ(5)を介して基準端子(1)に対し入力端子(2)に逆極性電圧を印加することにより半導体素子(4)をオフさせる手段と、半導体素子(4)をオフさせた時に第1スイッチ(5)をオフさせる手段を有する。
Description
本発明は、接合型FET(Field Effect Transistor ),IGBT(Insulated Gate Bipolar Transistor)、パワーMOSFET、バイポーラトランジスタなどの電力用半導体装置およびその駆動回路に関する。
本技術分野に関連した背景技術として、特開2007−336694号公報(特許文献1)に記載の技術が知られている。本技術による絶縁ゲート型半導体素子の駆動装置は、単一の直流電源を使用しながらも簡単な構成で、ターンオフ時の逆バイアス電圧の印加するために、絶縁ゲート型半導体素子のゲート電圧を直流電圧より低く維持するための電圧クランプ回路、ならびに、絶縁ゲート型半導体素子のオン時に充電され、オフ時に逆バイアス電圧を発生するコンデンサを備える。
また、一般に電力用半導体素子では、高速遮断などによりコレクタ電圧あるいはドレイン電圧が急峻に立ち上がったときに、帰還容量結合によるセルフターンオン誤動作を防止してスイッチング時の無駄な消費電力を低減するために、オフ時に逆バイアス電圧すなわち負ゲート電圧を印加する。
本発明は、スイッチング時にセルフターンオン誤動作により主回路で浪費される消費電力を低減することが第一の目的である。
セルフターンオン誤動作による誤動作防止の対策方法としては電力用半導体素子をオフする時、入力端子を十分負電圧に保つ方法があるが、本発明では、このオフ状態で入力端子を負電圧にする駆動回路を小型かつ低コスト化することが第二の目的である。
さらに、上記従来の駆動回路では電圧クランプ回路で規定されるクランプ電圧分だけ、駆動回路電源電圧が低い電圧で駆動することになる。このため、駆動回路電源の電圧変動が変動すると、上記クランプ電圧分の変動分に加算され、ほぼ同じ変動電圧が絶縁ゲート型半導体素子の入力電圧に印加される。このため、負ゲート駆動電圧レベルの絶対値を高く設定するため、上記クランプ電圧を高くしようとすると、ゲート・ソース間電圧(バイポーラトランジスタではコレクタ・エミッタ電圧、以下同様)のばらつきが大きくなり、出力電流(バイポーラトランジスタではドレイン電流、以下同様)がばらつきやすくなる。
特に接合FETやバイポーラトランジスタの場合にはゲート電流(バイポーラトランジスタではベース電流、以下同様)のばらつきが大きくなるという問題がある。これに対し、駆動回路電源の変動とクランプ電圧のマージンを考慮し、入力電圧(ベース電圧またはゲート電圧)のバイアス電圧を高めに設計すると、ゲート電流やベース電流が過大に流れて、駆動回路の損失が増大するという問題があった。
そこで、本発明の第三の目的はセルフターンオン誤動作を防止するために負ゲート駆動電圧レベルの絶対値を高く設定しても、出力電流(ドレイン電流やコレクタ電流)のばらつきが小さく、なおかつ、接合FETや電力用バイポーラトランジスタの場合には駆動電流が過大となることを防止することにある。
本発明は、上記のように、接合FET、電力用バイポーラトランジスタ、パワーMOSFET、IGBT等の電力半導体素子を高信頼かつ低損失に駆動する、低コストかつ小型な駆動装置を提供することを目的とする。
本発明による半導体素子の駆動装置においては、上記課題を解決するために、少なくとも基準端子と入力端子と出力端子を有する半導体素子の入力端子に接続した第1スイッチをオンさせて半導体素子をオンし、半導体素子の入力端子に接続されたコンデンサを介して基準端子に対し入力端子に逆極性電圧を印加することにより半導体素子をオフさせ、半導体素子をオフさせた時に第1スイッチをオフさせる。
本発明によれば、主回路での低消費電力化、駆動回路の小型・低コスト化、駆動回路での低消費電力化が可能となる。
以下、本発明の実施例を図面を用いて説明する。なお、上述した本発明の特徴以外の特徴については、以下の説明ならびに図面の記載より明らかになるであろう。また、以下の各実施例が備える各スイッチとしては、電力用半導体素子よりも小容量のMOSFETなどの半導体スイッチング素子などが用いられる。
(実施例1)
図1は、本発明の第1の実施例である半導体素子の駆動装置の回路図を示す。ここでは電力用半導体素子4として、ノーマリオフ型SiC接合型FETを例として説明する。なお、SiCとは、炭化珪素(Silicon Carbide)のことであり、半導体素子を構成する半導体材料の一種である。SiCは、シリコン(Si)に比べて破壊電界強度が大きいため、高耐圧かつ低損失の電力用半導体素子に適する。
(実施例1)
図1は、本発明の第1の実施例である半導体素子の駆動装置の回路図を示す。ここでは電力用半導体素子4として、ノーマリオフ型SiC接合型FETを例として説明する。なお、SiCとは、炭化珪素(Silicon Carbide)のことであり、半導体素子を構成する半導体材料の一種である。SiCは、シリコン(Si)に比べて破壊電界強度が大きいため、高耐圧かつ低損失の電力用半導体素子に適する。
本実施例では、基準端子1はノーマリオフ型SiC接合型FET4のソース端子、入力端子2はノーマリオフ型SiC接合型FET4のゲート端子、出力端子3はノーマリオフ型SiC接合型FET4のドレイン端子である。ソース端子1はグランド端子25に接続する。また、駆動回路電源端子8は、グランド端子25に対し、例えば15Vに設定する。
本実施例では、ノーマリオフ型接合型FET4をオンさせるために、スイッチ10をオフ、スイッチ9とスイッチ5をオンさせて、ノーマリオフ型接合型FET4のゲート端子3に抵抗7を介してゲート電流を供給する。このとき、SiC接合型FET4のゲート端子電圧は駆動回路電源端子8の電圧と抵抗7の値により設定されるが、ゲート・ソース間はPN接合ダイオードであるため、駆動回路電源端子8の電圧は主に抵抗7に印加される。このとき、コンデンサ6は駆動回路電源端子8の電圧(15V)からノーマリオフ型SiC接合型FET4のゲート端子電圧(例えば2.5V)を差し引いた電圧(約12.5V)に充電される。
ノーマリオフ型接合型FET4をオフさせるためにはスイッチ9とスイッチ5をオフさせてゲート電流を止め、更に、スイッチ10をオンさせることにより、ノーマリオフ型接合型FET4のゲート端子3を、コンデンサ6の充電電圧によって負ゲート電圧駆動する。スイッチ5がオフすると、コンデンサ6の放電が抑制されるため接合型FET4のオフ状態を時間的に長く保持できる。
ノーマリオフ型SiC接合型FETはゲート・ソース間電圧がゼロボルトのときオフ状態になる。このため、ゲート・ソース間電圧に負電圧を印加しないとオフ状態にできないノーマリオン型SiC接合型FETに比べ、信頼性が高いシステムに使用できる。しかし、高速にオフさせてドレイン電圧が急峻に立ち上がるとドレイン・ゲート間の容量の影響で、ゲート端子3とソース端子1との間をゼロボルトにしていても、ノーマリオフ型SiC接合型FET4には内部ゲート抵抗が存在するため、ノーマリオフ型SiC接合型FET4のドレイン電流を実効的に決めている内部ゲート電圧が上昇し、ドレイン電流が流れてしまうセルフターンオン現象が発生する。このため、この無駄なドレイン電流によりノーマリオフ型SiC接合型FET4のスイッチング損失が増加する。これに対し、ゲート端子を負ゲート電圧を印加することによりセルフターンオンを防止できるが、負ゲート電圧発生のための負電源を追加すると駆動回路のコストが高くなり、駆動回路のサイズも大きくなる。
これに対し、本実施例では、上記のように単一電源駆動回路で負電圧駆動できるため、セルフターンオンによる無駄な消費電力の抑制を低コストで小型化の駆動回路で実現できる。
また、駆動回路電源端子8の電圧が変動しても、その変動分は抵抗7に印加される電圧により主に吸収できる。このため、ノーマリオフ型SiC接合型FET4のゲート・ソース間電圧の変動を抑えられ、この結果、出力電流の変動も抑制できる。
更に、ノーマリオフ型SiC接合型FET4のオン状態のゲート端子電圧の変動を抑制できるため、ゲート端子電圧が過電圧となることを防止し、過大なゲート電流が流れない条件で低消費電力に駆動できる。
また、コンデンサ6に充電される電圧は駆動回路電源端子8の電圧と接合型FET4がオン状態でのゲート端子電圧で主に決定できるため、負ゲート電圧(絶対値)を大きくできる。
本実施例では電力用半導体素子4として、ノーマリオフ型SiC接合型FETを例として説明したが、バイポーラトランジスタでも同様の効果がある。また、Siデバイスなど他の半導体材料を用いたデバイスでも同様の効果があることは言うまでも無い。
(実施例2)
図2は、本発明の第2の実施例である半導体素子の駆動装置の回路図である。図1で説明した実施例1との相違点は、スイッチ5の代わりに、スイッチ11を用い、駆動回路電源端子8からスイッチ9を介さずに接合型FET4のゲート端子3にゲート電流を供給していることである。
(実施例2)
図2は、本発明の第2の実施例である半導体素子の駆動装置の回路図である。図1で説明した実施例1との相違点は、スイッチ5の代わりに、スイッチ11を用い、駆動回路電源端子8からスイッチ9を介さずに接合型FET4のゲート端子3にゲート電流を供給していることである。
すなわち、本実施例では、接合型FET4をオンさせるために、スイッチ10をオフさせ、かつスイッチ11をオンさせて、接合型FET4のゲート端子3に抵抗7を介してゲート電流を供給する。このとき、接合型FET4のゲート端子電圧は駆動回路電源端子8の電圧と抵抗7の値により設定されるが、ゲート・ソース間はダイオードであるため、駆動回路電源端子8の電圧は主に抵抗7に印加される。このとき、コンデンサ6は駆動回路電源端子8の電圧(15V)からノーマリオフ型SiC接合型FET4のゲート端子電圧(例えば2.5V)を差し引いた電圧(約12.5V)に充電される。
ノーマリオフ型接合型FET4をオフさせるためにはスイッチ11をオフさせてゲート電流を止め、更に、スイッチ9をオフ、スイッチ10をオンさせることにより、ノーマリオフ型接合型FET4のゲート端子3を負電圧駆動させる。
従って、本実施例の動作と効果は実施例1と同様である。
(実施例3)
図3は、本発明の第3の実施例である半導体素子の駆動装置の回路図を示す。図2で説明した実施例2との相違点はスイッチ11の代わりに、駆動回路電源端子8より低い電位に接続される駆動回路電源端子13と抵抗7との間に接続したスイッチ13を用いて、接合型FET4のゲート端子3にゲート電流を供給していることである。このため、本実施例では、駆動回路電源端子8の電位を高くして、負ゲート電圧(絶対値)を増加することと、駆動回路電源端子13の電位を低くして、抵抗7の消費電力を低減することを独立に実行できる。
(実施例3)
図3は、本発明の第3の実施例である半導体素子の駆動装置の回路図を示す。図2で説明した実施例2との相違点はスイッチ11の代わりに、駆動回路電源端子8より低い電位に接続される駆動回路電源端子13と抵抗7との間に接続したスイッチ13を用いて、接合型FET4のゲート端子3にゲート電流を供給していることである。このため、本実施例では、駆動回路電源端子8の電位を高くして、負ゲート電圧(絶対値)を増加することと、駆動回路電源端子13の電位を低くして、抵抗7の消費電力を低減することを独立に実行できる。
その他の構成、動作と効果は実施例2と同様である。
(実施例4)
図4は、本発明の第4の実施例である半導体素子の駆動装置の回路図を示す。本実施例では、図1に示したスイッチ5の具体的手段として、ゲート端子をグランド端子25に接続し、ソース端子をスイッチ9とスイッチ10の間の端子に接続し、ドレイン端子を接合型FET4のゲート端子3側に接続したpチャネルMOSFET14を使用する。図4では、ソースとボディを接続したpチャネルMOSFET14を接続して、pチャネルMOSFET14のドレイン・ボディ間の寄生ダイオードを利用している。
(実施例4)
図4は、本発明の第4の実施例である半導体素子の駆動装置の回路図を示す。本実施例では、図1に示したスイッチ5の具体的手段として、ゲート端子をグランド端子25に接続し、ソース端子をスイッチ9とスイッチ10の間の端子に接続し、ドレイン端子を接合型FET4のゲート端子3側に接続したpチャネルMOSFET14を使用する。図4では、ソースとボディを接続したpチャネルMOSFET14を接続して、pチャネルMOSFET14のドレイン・ボディ間の寄生ダイオードを利用している。
pチャネルMOSFET14のボディとソースを接続させない場合には、pチャネルMOSFET14のドレインとソースの間に外付けダイオードを図4に示したドレイン・ボディ間の寄生ダイオードと同じ向きにしても同様の効果が得られる。
図4に示した本実施例では、pチャネルMOSFET14が図1に示したスイッチ5の機能を備えるため、スイッチ5並びにその駆動回路が不要になる。
その他の構成,動作と効果は実施例1と同様である。
(実施例5)
図5は、本発明の第5の実施例である半導体素子の駆動装置の回路図を示す。本実施例では、図4に示した実施例4において、抵抗15とSiのダイオード16の直列接続回路を接合FET4のゲート・ソース間に接続している。SiC接合FETのしきい電圧はSiダイオードの順方向電圧より低いため、抵抗15は接合FETを確実にオフさせるための短絡抵抗として機能できる。ダイオード16は負ゲート電圧が印加されたときに抵抗15を介してコンデンサ6が放電することを防止するために設けてある。また、本実施例では接合FET4のスイッチング速度を調整するための抵抗29を設けた場合を示してあるが、なくても構わない。その他の構成,動作と効果は実施例4と同様である。
(実施例5)
図5は、本発明の第5の実施例である半導体素子の駆動装置の回路図を示す。本実施例では、図4に示した実施例4において、抵抗15とSiのダイオード16の直列接続回路を接合FET4のゲート・ソース間に接続している。SiC接合FETのしきい電圧はSiダイオードの順方向電圧より低いため、抵抗15は接合FETを確実にオフさせるための短絡抵抗として機能できる。ダイオード16は負ゲート電圧が印加されたときに抵抗15を介してコンデンサ6が放電することを防止するために設けてある。また、本実施例では接合FET4のスイッチング速度を調整するための抵抗29を設けた場合を示してあるが、なくても構わない。その他の構成,動作と効果は実施例4と同様である。
なお、ここで、接合FET4のゲート・ソース間の順方向電圧降下より、ダイオード16の順方向電圧降下を低くすると接合FET4のゲート・ソース間を短絡する効果が生じる。この条件は接合FET4にワイドバンドギャップ半導素子を使用し、ダイオード16にシリコン半導素子を使用することにより、容易に実現できる。
(実施例6)
図6は、本発明の第6の実施例である半導体素子の駆動装置の回路図を示す。本実施例では、図5に示した実施例5において、MOSFET14におけるソース端子とゲート端子の間に抵抗34を接続すると共に、グランド端子25とMOSFET14のゲート端子の間に電圧クランプ要素であるツェナーダイオード33が接続される。これにより、pチャネルMOSFET14のゲート・ソース間耐圧が十分得られにくい場合でも、駆動回路電源8を高くして接合FET4を駆動できる。
(実施例6)
図6は、本発明の第6の実施例である半導体素子の駆動装置の回路図を示す。本実施例では、図5に示した実施例5において、MOSFET14におけるソース端子とゲート端子の間に抵抗34を接続すると共に、グランド端子25とMOSFET14のゲート端子の間に電圧クランプ要素であるツェナーダイオード33が接続される。これにより、pチャネルMOSFET14のゲート・ソース間耐圧が十分得られにくい場合でも、駆動回路電源8を高くして接合FET4を駆動できる。
その他の構成、動作と効果は実施例5と同様である。
(実施例7)
図7は、本発明の第7の実施例である半導体素子の駆動装置の回路図を示す。本実施例では、図5に示した本発明の実施例5のダイオード16の代わりにnチャネルMOSFET17のドレイン・ボディ間ダイオードを用いている。nチャネルMOSFET17のゲート・ソース間の電圧がしきい電圧以上になると、nチャネルMOSFET17がオンして、接合FET4のゲート・ソース間は短絡抵抗15により短絡される。例えば、接合FET4にワイドバンドギャップ半導体材料を用いた場合には、接合FET4のゲート・ソース間の順方向電圧降下が約2.5Vであるため、nチャネルMOSFET17のしきい電圧は2.5V以下にすることが望ましい。
(実施例7)
図7は、本発明の第7の実施例である半導体素子の駆動装置の回路図を示す。本実施例では、図5に示した本発明の実施例5のダイオード16の代わりにnチャネルMOSFET17のドレイン・ボディ間ダイオードを用いている。nチャネルMOSFET17のゲート・ソース間の電圧がしきい電圧以上になると、nチャネルMOSFET17がオンして、接合FET4のゲート・ソース間は短絡抵抗15により短絡される。例えば、接合FET4にワイドバンドギャップ半導体材料を用いた場合には、接合FET4のゲート・ソース間の順方向電圧降下が約2.5Vであるため、nチャネルMOSFET17のしきい電圧は2.5V以下にすることが望ましい。
なお、ここで、接合FET4にワイドバンドギャップ半導素子を使用し、MOSFET17にシリコン半導体素子を使用するとMOSFET17が十分にはオンしない場合でもMOSFET17のドレイン・ボディ間にある寄生ダイオードが順バイアスされやすいため接合FET4のゲート・ソース間を短絡させやすい。
その他の構成、動作と効果は実施例5と同様である。
(実施例8)
図8は、本発明の第8の実施例である半導体素子の駆動装置の回路図を示す。本実施例では、図2に示したスイッチ9,11の具体的手段として、それぞれpチャネルMOSFET30,31が用いられ、かつスイッチ10の具体的手段としてnチャネルMOSFET32が用いられる。本実施例ではpチャネルMOSFET30とpチャネルMOSFET31のソース端子を接続するため、図2におけるスイッチ9,11を同時に駆動する回路が構成しやすい。また半導体集積回路(IC)のように同一チップに設けられるMOSFETを使用できる。
その他の構成,動作と効果は実施例2と同様である。
(実施例8)
図8は、本発明の第8の実施例である半導体素子の駆動装置の回路図を示す。本実施例では、図2に示したスイッチ9,11の具体的手段として、それぞれpチャネルMOSFET30,31が用いられ、かつスイッチ10の具体的手段としてnチャネルMOSFET32が用いられる。本実施例ではpチャネルMOSFET30とpチャネルMOSFET31のソース端子を接続するため、図2におけるスイッチ9,11を同時に駆動する回路が構成しやすい。また半導体集積回路(IC)のように同一チップに設けられるMOSFETを使用できる。
その他の構成,動作と効果は実施例2と同様である。
(実施例9)
図9は、本発明の第9の実施例であるインバータ回路を示す。本実施例では、ゲート駆動回路20,21に実施例1から実施例8で説明したいずれかの駆動装置が用いられる。本実施例のインバータ回路では実施例1から実施例8で説明した駆動装置により半導体素子18,19がオン・オフ制御される。これにより、インバータ回路の低消費電力化や小型化が可能になる。
図9は、本発明の第9の実施例であるインバータ回路を示す。本実施例では、ゲート駆動回路20,21に実施例1から実施例8で説明したいずれかの駆動装置が用いられる。本実施例のインバータ回路では実施例1から実施例8で説明した駆動装置により半導体素子18,19がオン・オフ制御される。これにより、インバータ回路の低消費電力化や小型化が可能になる。
1 基準端子
2 入力端子
3 出力端子
4,18,19半導体素子
5,9,10,11,12 スイッチ
6 コンデンサ
7,15,29,30,34 抵抗
8,13 駆動回路電源端子
17,30,31,32 MOSFET
16 ダイオード
20,21 ゲート駆動回路
22,23 駆動回路電源
25 グランド端子
26 高圧端子
27 出力端子
2 入力端子
3 出力端子
4,18,19半導体素子
5,9,10,11,12 スイッチ
6 コンデンサ
7,15,29,30,34 抵抗
8,13 駆動回路電源端子
17,30,31,32 MOSFET
16 ダイオード
20,21 ゲート駆動回路
22,23 駆動回路電源
25 グランド端子
26 高圧端子
27 出力端子
Claims (10)
- 少なくとも基準端子(1)と入力端子(3)と出力端子(2)を有する半導体素子(4)の前記入力端子(3)に接続した第1スイッチ(5)をオンさせて前記半導体素子(4)をオンする手段と、
前記半導体素子(4)の前記入力端子に接続されたコンデンサ(5)を介して前記基準端子(1)に対し前記入力端子(3)に逆極性電圧を印加することにより前記半導体素子(4)をオフさせる手段と、
前記半導体素子(4)をオフさせた時に前記第1スイッチ(5)をオフさせる手段と、を有することを特徴とする半導体素子の駆動装置。 - 前記第1スイッチ(5)と前記コンデンサ(6)が第2スイッチ(9)を介して駆動回路電源端子(8)に接続され、なおかつ、第3スイッチ(10)を介してグランド端子(25)に接続されていることを特徴とする請求項1に記載の半導体素子の駆動装置。
- 前記第1スイッチ(11)は駆動回路電源端子(8)に接続され、前記コンデンサ(6)は第2スイッチ(9)を介して前記駆動回路電源端子(8)に接続され、かつ、第3スイッチ(10)を介してグランド端子(25)に接続されていることを特徴とする請求項1に記載の半導体素子の駆動装置。
- 前記コンデンサ(6)の充電に使われる駆動回路電源端子(8)と前記
半導体素子(4)の入力端子に電流を供給する駆動回路電源端子(13)の電位が異なることを特徴とする請求項3に記載の半導体素子の駆動装置。 - 前記第1スイッチ(5)として、ゲート端子は前記半導体素子(4)の基準端子(1)に接続され、ドレイン端子は前記半導体素子(4)の入力端子(3)に接続され、ソース端子は前記第2スイッチを介して前記駆動回路電源端子(8)に接続されるMOSFETを用いたことを特徴とする請求項1に記載の半導体素子の駆動装置。
- 前記半導体素子4の基準端子(1)と入力端子(3)の間に抵抗(15)とダイオード(16)を接続したことを特徴とする請求項1に記載の半導体素子の駆動装置。
- 前記ダイオード(16)はシリコン、前記半導体素子(4)はワイドバンドギャップ半導体で構成されていることを特徴とする請求項6に記載の半導体素子の駆動装置。
- 前記MOSFET(14)のゲート端子が電圧クランプ手段(33)を介して前記半導体素子4の基準端子(1)接続されることを特徴とする請求項5に記載の半導体素子の駆動装置。
- 前記半導体素子4の基準端子(1)と入力端子(3)の間に、ゲート端子が前記半導体素子(4)の前記入力端子に接続されるMOSFET(17)が接続されることを特徴とする請求項1に記載の半導体素子の駆動装置。
- 半導体素子のむゲート駆動回路として請求項1から請求項9のいずれか1項に記載の半導体素子の駆動装置を用いたことを特徴とするインバータ回路。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2013/054649 WO2014128942A1 (ja) | 2013-02-25 | 2013-02-25 | 半導体素子の駆動装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2014128942A1 true JPWO2014128942A1 (ja) | 2017-02-02 |
Family
ID=51390765
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015501205A Pending JPWO2014128942A1 (ja) | 2013-02-25 | 2013-02-25 | 半導体素子の駆動装置 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPWO2014128942A1 (ja) |
WO (1) | WO2014128942A1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6572076B2 (ja) * | 2015-09-25 | 2019-09-04 | ニチコン株式会社 | ゲート駆動回路 |
US10374591B2 (en) * | 2017-01-03 | 2019-08-06 | General Electric Company | Systems and methods for a gate drive circuit |
US10622994B2 (en) * | 2018-06-07 | 2020-04-14 | Vishay-Siliconix, LLC | Devices and methods for driving a semiconductor switching device |
US11569727B2 (en) * | 2018-07-17 | 2023-01-31 | Mitsubishi Electric Corporation | Drive circuit and power conversion device |
JP7359016B2 (ja) * | 2020-02-10 | 2023-10-11 | Tdk株式会社 | 駆動回路 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5668341U (ja) * | 1979-10-30 | 1981-06-06 | ||
JPH0744246A (ja) * | 1993-05-27 | 1995-02-14 | Fujitsu Ltd | 電源接続回路及び電源線用スイッチic |
JP2005175561A (ja) * | 2003-12-08 | 2005-06-30 | Renesas Technology Corp | 高周波電力増幅回路用電源回路および電源用半導体集積回路並びに電源用電子部品 |
JP2006324839A (ja) * | 2005-05-18 | 2006-11-30 | Fuji Electric Holdings Co Ltd | 複合型半導体装置 |
JP2007336694A (ja) * | 2006-06-15 | 2007-12-27 | Mitsubishi Electric Corp | 絶縁ゲート型半導体素子の駆動回路 |
-
2013
- 2013-02-25 WO PCT/JP2013/054649 patent/WO2014128942A1/ja active Application Filing
- 2013-02-25 JP JP2015501205A patent/JPWO2014128942A1/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5668341U (ja) * | 1979-10-30 | 1981-06-06 | ||
JPH0744246A (ja) * | 1993-05-27 | 1995-02-14 | Fujitsu Ltd | 電源接続回路及び電源線用スイッチic |
JP2005175561A (ja) * | 2003-12-08 | 2005-06-30 | Renesas Technology Corp | 高周波電力増幅回路用電源回路および電源用半導体集積回路並びに電源用電子部品 |
JP2006324839A (ja) * | 2005-05-18 | 2006-11-30 | Fuji Electric Holdings Co Ltd | 複合型半導体装置 |
JP2007336694A (ja) * | 2006-06-15 | 2007-12-27 | Mitsubishi Electric Corp | 絶縁ゲート型半導体素子の駆動回路 |
Also Published As
Publication number | Publication date |
---|---|
WO2014128942A1 (ja) | 2014-08-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6619381B2 (ja) | 回路を動作させる方法及び回路 | |
US9793260B2 (en) | System and method for a switch having a normally-on transistor and a normally-off transistor | |
US8952730B2 (en) | Driver circuit | |
US11398820B2 (en) | Switching circuit | |
WO2014034063A1 (ja) | 半導体装置 | |
JP2011077462A (ja) | 半導体駆動回路、及びそれを用いた半導体装置 | |
CN107979360B (zh) | 可配置电路及其操作方法和集成电路 | |
JP5975833B2 (ja) | 電力変換装置 | |
US20170012626A1 (en) | Bipolar gate driver | |
JP2013070263A (ja) | 電力変換回路、多相ボルテージレギュレータ、及び電力変換方法 | |
WO2014128942A1 (ja) | 半導体素子の駆動装置 | |
US9755548B2 (en) | Bootstrap compensation circuit and power module | |
EP2678941B1 (en) | Driver circuit for a semiconductor power switch | |
JP2015080335A (ja) | ゲート駆動回路 | |
US9490800B2 (en) | Control circuit of semiconductor switching element | |
CN106330152B (zh) | 包括场效应晶体管的功率半导体电路 | |
JP5630484B2 (ja) | 半導体装置 | |
US10186859B2 (en) | Reverse current protection for a switching unit | |
KR101329610B1 (ko) | 반도체장치 | |
JP2015208111A (ja) | ゲート駆動回路 | |
JP2013243877A (ja) | ゲート駆動回路 | |
WO2016157813A1 (ja) | 負荷駆動装置 | |
JP6009932B2 (ja) | ゲート駆動回路 | |
JP5737509B2 (ja) | スイッチング回路 | |
JP2021052508A (ja) | ゲート駆動回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20161102 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20170111 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20170113 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20170307 |