JP2006042410A

JP2006042410A - スナバ装置

Info

Publication number: JP2006042410A
Application number: JP2004214395A
Authority: JP
Inventors: Tomoki Inoue; 上智樹井; Koichi Sugiyama; 山公一杉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-07-22
Filing date: 2004-07-22
Publication date: 2006-02-09
Also published as: US20060018074A1; US7319579B2

Abstract

【課題】比較的安価な回路構成で、第１および第２端子間に過電圧がかからないようにすることが可能なスナバ装置を提供する。
【解決手段】スナバ装置は、IGBT１のコレクタ−エミッタ間に並列接続されるIGBT２と、IGBT２のコレクタ−エミッタ間電圧に相関する電圧を検知する電圧検知回路３と、電圧検知回路３の検知結果に基づいてIGBT２のゲート電圧を制御して、IGBT１のコレクタ−エミッタ間電圧を制御する電圧制御回路４とを備えている。IGBT１のターンオフ時に、IGBT１のコレクタ−エミッタ間電圧が所定電圧を超えたか否かを電圧検知回路３で検知し、所定電圧を超えた場合には、IGBT１に並列接続されたIGBT２に主電流の一部を迂回させるようにしたため、ターンオフ時にIGBT１のコレクタ−エミッタ間電圧が所定電圧以上にならなくなる。
【選択図】図１

Description

本発明は、電力変換装置で用いられる半導体スイッチ回路がターンオフする際に発生するサージ電圧を抑制するスナバ装置に関する。

IGBT等の半導体スイッチ回路の両端電圧を検知するためにキャパシタを備えた従来のスナバ装置が知られている。この種のキャパシタは、予め電源電圧で充電されており、主回路に存在する寄生インダクタンスに蓄積されたエネルギーにより、ターンオフ時に電源電圧以上の電圧が素子に印加されると、そのエネルギーをキャパシタで吸収してサージ電圧を抑制する。この動作は、半導体スイッチ回路がスイッチングを行うたびに繰り返される。

この種の従来のスナバ装置は、キャパシタの電圧検知線を交差接続させるため、直列接続された複数の半導体スイッチ回路それぞれに対応づけてスナバ装置を設けることができないという問題がある。また、スナバ装置内のキャパシタは、電源電圧が高電圧の場合には、高耐圧の構造にしなければならず、コスト高になり、サイズも大きくなる。

これらの問題を解決するために、小型化が可能で、直列接続された複数の半導体スイッチ回路それぞれを過電圧から保護可能な回路が開示されている（特許文献１，２，３参照）。

しかしながら、これらの回路は、電圧検知のために、ツェナーダイオードやIGBT等の高耐圧かつ高価な素子を使用しており、スナバ装置のコストが高くなってしまう。
特開2000-12780 特開2000-92817 特開2000-324797

本発明の目的は、比較的安価な回路構成で、第１および第２端子間に過電圧がかからないようにすることが可能なスナバ装置を提供することにある。

本発明の一態様によれば、第１および第２端子間の電圧に応じて両端電圧が変化するキャパシタを有する電圧検知回路と、前記第１および第２端子間に接続され前記第１および第２端子間の電圧上昇を抑制する制御を行う保護回路と、前記キャパシタの両端電圧が所定電圧を超えると、前記第１および第２端子間を流れる主電流の一部を前記保護回路に迂回させる電圧制御回路と、を備える。

本発明によれば、高耐圧のキャパシタを設ける必要がないため、比較的安価な回路構成で、第１および第２端子間に過電圧がかからないようにすることができる。

以下、図面を参照しながら、本発明の一実施形態について説明する。

（第１の実施形態）
図１は本発明の第１の実施形態によるスナバ装置の概略構成を示すブロック図である。図１のスナバ装置は、保護対象であるIGBT１のコレクタ−エミッタ間に並列接続されている。図１のスナバ装置は、図示の点線で示すように、IGBT１のコレクタ−エミッタ間に並列接続されるIGBT２と、IGBT２のコレクタ−エミッタ間電圧に相関する電圧を検知する電圧検知回路３と、電圧検知回路３の検知結果に基づいてIGBT２のゲート電圧を制御して、IGBT１のコレクタ−エミッタ間電圧を制御する電圧制御回路４とを備えている。

図１の電圧検知回路３は、IGBT１のコレクタ−エミッタ間電圧に相関する電圧として、IGBT２のコレクタ−ゲート間電圧を検知しているが、後述するようにIGBT１のコレクタ−エミッタ間電圧を直接検知してもよい。

図２は図１のスナバ装置の各部の電圧および電流波形図であり、IGBT１のコレクタ−エミッタ間電流、IGBT１のコレクタ−エミッタ間電圧、およびIGBT２のコレクタ−エミッタ間電流の波形図を示している。

IGBT１のオン状態では、IGBT１のコレクタ−エミッタ間のみに主電流が流れ、IGBT２はオフ状態で電流は流れない。

IGBT１がターンオフすると、IGBT１を含む主回路に存在する寄生インダクタンスから放出されるエネルギーにより、IGBT１のコレクタ−エミッタ間電圧が急激に上昇して、電源電圧よりも高くなる。コレクタ−エミッタ間電圧が電源電圧以上の所定電圧になった時点で、電圧検知回路３は、電圧制御回路４に対して、IGBT１のコレクタ−エミッタ間電圧が所定電圧を超えたことを通知する。電圧制御回路４は、IGBT２のゲート電圧を上昇させてIGBT１のコレクタ−エミッタ間を流れるべき電流の一部をIGBT１に迂回させる。より具体的には、電圧制御回路４は、IGBT２のコレクタ−エミッタ間に所定電圧が印加された状態で、IGBT２に主電流の一部が流れるように、IGBT２のゲート電圧を調整する。

これにより、主電流から分岐した保護回路電流がIGBT２に流れ、IGBT１のコレクタ−エミッタ間電圧が略一定になる。やがて、IGBT１を流れるサージ電流が減少し、それに応じて、IGBT２を流れる電流も減少し、IGBT１のコレクタ−エミッタ間電圧は略一定になる。以上により、IGBT１に過電圧が印加されなくなり、ターンオフ動作の安定性が向上する。

電圧検知回路３が電圧を検知する手段は容量変化によるものである。容量変化は、交流ブリッジ回路等により制度よく検出でき、漏れ電流が抵抗素子に比べて少ないため、複数の抵抗分圧による電圧検知よりも優れている。また、電圧検知回路３から電圧制御回路４に送られる信号は、アナログ信号でもよいし、デジタル信号でもよい。

このように、第１の実施形態では、IGBT１のターンオフ時に、IGBT１のコレクタ−エミッタ間電圧が所定電圧を超えたか否かを電圧検知回路３で検知し、所定電圧を超えた場合には、IGBT１に並列接続されたIGBT２に主電流の一部を迂回させるようにしたため、ターンオフ時にIGBT１のコレクタ−エミッタ間電圧が所定電圧以上にならなくなり、過電圧を抑制できる。電圧検知回路３内のキャパシタでIGBT１のコレクタ−エミッタ間電圧を検知するため、過電圧になったかどうかを高精度に検知できる。

（第２の実施形態）
保護対象のIGBTは、複数の素子で構成されていて、電流容量が大きい場合には、スナバ装置の電流容量を大きくする必要がある。この場合、IGBT２を複数の素子で構成するのが望ましい。

図３は複数のIGBT２を並列接続した例を示す第２の実施形態によるスナバ装置のブロック図である。図３では、IGBT１を省略しているが、図１と同様に、IGBT２に並列に接続されている。なお、以降に説明するすべての図面においても、IGBT１が省略されているが、実際には、図１と同様にIGBT２に並列接続されているものとする。

図３のスナバ装置は、IGBT１（図３では不図示）のコレクタ−エミッタ間に並列接続される複数のIGBT２ａ，２ｂ，２ｃと、電圧検知回路３と、電圧制御回路４とを備えている。電圧検知回路３と電圧制御回路４は、複数のIGBT２ａ，２ｂ，２ｃに対して一つずつ設けられる。図３では、３つのIGBT２を並列接続する例を示しているが、IGBT２の数には特に制限はない。

複数のIGBT２ａ，２ｂ，２ｃのゲートは共通に接続され、コレクタも共通に接続され、エミッタも共通に接続されている。電圧検知回路３は、複数のIGBT２ａ，２ｂ，２ｃのコレクタ−ゲート間電圧を検知し、この電圧が所定電圧を超えたか否かを検知する。電圧制御回路４は、電圧検知回路３の検知結果に基づいて、複数のIGBT２ａ，２ｂ，２ｃのゲート電圧を制御する。

IGBT１のコレクタ−エミッタ間電圧が所定電圧を超えると、IGBT１を流れる主電流の一部が複数のIGBT２ａ，２ｂ，２ｃのコレクタ−エミッタ間に流れる。複数のIGBT２ａ，２ｂ，２ｃを並列接続することにより、一つのIGBT２に流れる電流を削減できる。

図３の変形例として、複数のIGBT２ａ，２ｂ，２ｃのそれぞれに対応づけて複数の電圧制御回路４ａ，４ｂ，４ｃを設けてもよい。図４は複数の電圧制御回路４ａ，４ｂ，４ｃを備えたスナバ装置の一例を示すブロック図である。図４のスナバ装置は、複数のIGBT２ａ，２ｂ，２ｃのそれぞれに対応する複数の電圧制御回路４ａ，４ｂ，４ｃを備えている。これら電圧制御回路４ａ，４ｂ，４ｃは、共通の電圧検知回路３に接続されている。

IGBT１のコレクタ−エミッタ間電圧が所定電圧を超えた場合には、電圧制御回路４ａ，４ｂ，４ｃは、対応するIGBT２のゲート電圧を制御する。

このように、第２の実施形態では、複数のIGBT２ａ，２ｂ，２ｃをIGBT１に並列接続するため、電流容量の大きいIGBT１であっても、IGBT１の過電圧を防止できる。

（第３の実施形態）
第３の実施形態は、図１のスナバ装置内の電圧検知回路３と電圧制御回路４の内部構成を具体化したものである。

図５は本発明の第３の実施形態に係るスナバ装置の回路図である。図５のスナバ装置は、基本構成は図１のスナバ装置と同一である。電圧検知回路３は、IGBT２のコレクタ−ゲート間に直列接続される高耐圧ダイオード５およびキャパシタ６と、これら高耐圧ダイオード５およびキャパシタ６の接続経路の電圧と予め決められた基準電圧との差電圧に応じた電圧を出力する差動増幅回路７とを有する。なお、差動増幅回路７はオペアンプのような複雑な回路でなくてもよく、基準電圧をＭＯＳＦＥＴのソース端子に接続したソース接地増幅回路であってもよい。

高耐圧ダイオード５のアノード端子はキャパシタ６に接続され、カソード端子はIGBT２のコレクタに接続されている。高耐圧ダイオード５の耐圧は、IGBT１やIGBT２の耐圧と同程度である。

高耐圧ダイオード５は、その接合容量がキャパシタ６の電圧定格付近でキャパシタ６の容量よりも小さくなるように設計されている。したがって、IGBT２のコレクタ−ゲート間の電圧が高くなると、キャパシタ６よりも、高耐圧ダイオード５の方に余計に電圧がかかる。このため、高耐圧ダイオード５は高耐圧である必要があるが、キャパシタ６は低耐圧のものが利用でき、キャパシタ６のコスト削減およびサイズ縮小化が図れる。

電圧制御回路４は、差動増幅回路７の出力信号がゲートに入力されるMOSFET８と、MOSFET８に直列接続される抵抗素子９と、抵抗素子９に接続されるDC電源１０と、DC電源とは逆向きのDC電源１１とを有する。

MOSFET８は、電圧検知回路３内の高耐圧ダイオード５のカソード端子の電圧が所定電圧になったときにオンする。DC電源１１は、IGBT２のエミッタよりもMOSFET８のドレインが高電位になるように接続されている。また、DC電源１０は、IGBT２のエミッタよりもIGBT２のゲートが低電位になるように接続されている。DC電源１０は、MOSFET８がオフ状態のときにIGBT２をオフ状態に維持する目的で設けられており、必須の構成部品ではない。

また、IGBT２がオンしない範囲でゲート端子をエミッタ端子に対して高い電圧に設定してもよい。

次に、図５のスナバ装置の動作を説明する。保護対象のIGBT１がオン状態のときは、IGBT２のコレクタ−エミッタ間の電位差は小さいので、MOSFET８はオフ状態になる。IGBT２のゲートはエミッタに対して負バイアスされており、IGBT２はオフ状態であり、電流は流れない。

保護対象のIGBT１がターンオフ動作を開始すると、IGBT２のコレクタ−エミッタ間電圧が増大し、コレクタ−ゲート間電圧も増大する。このとき、キャパシタ６とダイオード５の接合容量の比に応じて、キャパシタ６とダイオード５の電圧負担が決定される。IGBT２のコレクタ−エミッタ間電圧が上昇するほど、ダイオード５の接合容量は小さくなるため、キャパシタ６の電圧定格付近でのダイオード５の接合容量が小さければ、コレクタ−ゲート間電圧のほとんどをダイオード５が負担することになり、キャパシタ６には高電圧は印加されなくなる。

したがって、キャパシタ６および差動増幅回路７には、高電圧は印加されず、低耐圧（100Ｖ未満）の低コストで小型のものを利用できる。ダイオード５には、IGBT１やIGBT２と同程度の耐圧が要求されるが、電流容量は小さくてよいため、素子面積は小さくてよい。ダイオード５は、IGBTなどのMOSゲートデバイスに比べて、安価に製造することができるので、スナバ装置全体を従来よりも小型かつ安価に提供できる。

IGBT２のコレクタ−エミッタ間電圧が電源電圧以上の所定電圧になると、キャパシタ６の電圧が差動増幅回路７に予め設定した電圧を超え、MOSFET８がオンする。これにより、電圧制御回路４内のDC電源１１、DC電源１０、抵抗素子９およびMOSFET８で構成される回路に電流が流れ、IGBT２のゲートは、電圧制御回路４内の各素子の抵抗および起電力で決まる電圧になる。より具体的には、IGBT２のゲート電圧は、IGBT２のコレクタ−エミッタ間に所定電圧が印加された状態で、IGBT２に主電流の一部が流れる程度に調整される。その結果、主電流から分岐した保護回路電流がIGBT２に流れ、IGBT２のコレクタ−エミッタ間電圧は略一定になる。

これにより、保護対象のIGBT１に過電圧が印加されるのを防止し、IGBT１のターンオフ動作の安定性を向上できる。

図６は図５の変形例を示すスナバ装置のブロック図である。図６の電圧制御回路４は、IGBT２のゲート電圧を安定化させるために、MOSFET８とIGBT２のゲートとの間に接続される抵抗素子１２を有する。

また、図７は図５の他の変形例を示すスナバ装置のブロック図である。図７の電圧検知回路３は、IGBT２のコレクタ−エミッタ間に直列接続されるダイオード５およびキャパシタ６を有する。キャパシタ６の一端がIGBT２のエミッタに接続されていることが図５と異なっている。

図７の場合、IGBT２のコレクタ−エミッタ間電圧を直接検知するため、図５よりも精度よくIGBT１のターンオフ時のサージ電圧を検出できる。

図８は図５のスナバ装置の実装例を示す斜視図である。図８のスナバ装置は、絶縁基板２１とプリント基板２２で形成されている。絶縁基板２１上には銅箔パターン２３が形成されている。絶縁基板２１は、ベース板上に形成され、周囲を樹脂で囲まれ、樹脂とベース板で囲まれた領域には封止樹脂が充填されている。図示していないが、絶縁基板２１の裏面には、反り防止のための銅箔が形成されている。銅箔パターン２３上には、IGBT２およびダイオード５が半田や導電性接着剤を用いて実装されている。IGBT２、ダイオード５および銅箔パターン２３はボンディングワイヤ２４で接続されている。DC電源１０、DC電源１１および抵抗素子９は両基板の外部に設けられてもよいし、いずれかの基板上に実装してもよい。IGBT２のコレクタ電極２６とエミッタ電極２７が銅箔パターン２３上に実装されている。

プリント基板２２上には、キャパシタ６、差動増幅回路７およびMOSFET８が形成されている。これら部品同士は、プリント基板２２上の配線パターン２５により接続されている。プリント基板２２の一部には、IGBT２のコレクタ電極２６とエミッタ電極２７を貫挿するための孔２８が形成されている。

絶縁基板２１は銅箔パターン２３が形成されているため、コストが高いのに対して、プリント基板２２は安価である。本実施形態では、高耐圧が要求されない部品をプリント基板２２上に形成するため、高価な絶縁基板２１のサイズを大幅に削減でき、部品コストを削減できる。

このように、第３の実施形態では、電圧検知回路３内に、直列接続されたダイオード５およびキャパシタ６を設けて、IGBT１のコレクタ−エミッタ間電圧を検知するため、IGBT１のコレクタ−エミッタ間電圧が上昇しても、その上昇分をダイオード５で吸収でき、キャパシタ６の両端電圧を高くすることなく、IGBT１のコレクタ−エミッタ間の電圧を検知できる。したがって、低耐圧のキャパシタ６を使用でき、部品コストを削減できるとともに、回路の形成面積を削減できる。

（第４の実施形態）
第４の実施形態は、電圧検知回路３の回路構成が第１〜第３の実施形態とは異なっている。

図９は本発明の第４の実施形態に係るスナバ装置のブロック図である。図９のスナバ装置は、電圧検知回路３の内部構成が図７と異なっている。図９の電圧検知回路３は、IGBT２のコレクタ−ベース間に直列接続される高耐圧ダイオード５、キャパシタ６および抵抗素子３１を有する。高耐圧ダイオード５のカソード端子はIGBT２のコレクタに接続され、アノード端子はキャパシタ６に接続されている。

電圧検知回路３は、差動増幅回路７を持っておらず、キャパシタ６と抵抗素子３１との接続経路の電圧が電圧制御回路４内のMOSFET８のゲートに印加される。

図７と同様に、高耐圧ダイオード５の耐圧は、IGBT１やIGBT２の耐圧と同程度である。高耐圧ダイオード５の接合容量がキャパシタ６の電圧定格付近でキャパシタ６の容量よりも小さくなるようにダイオード５は設計されている。

以下、図９のスナバ装置の動作を説明する。保護対象のIGBT１がオン状態では、MOSFET８のゲート電位は、IGBT２のゲート電位と同等であり、MOSFET８はオフする。この状態では、DC電源により負バイアスがかかるため、IGBT２はオフし、IGBT２には電流は流れない。

保護対象のIGBT１がターンオフ動作を開始すると、IGBT２のコレクタ−エミッタ間電圧が増大する。このとき、キャパシタ６とダイオード５の接合容量の比に応じて、キャパシタ６とダイオード５の電圧分担が決定される。IGBT２のコレクタ−エミッタ間電圧が上昇するほど、ダイオード５の接合容量は小さくなり、キャパシタ６の電圧定格付近でのダイオード５の接合容量が小さければ、電圧はダイオード５がほとんど分担することになり、キャパシタ６には高電圧は印加されない。

IGBT２のコレクタ−エミッタ間電圧がさらに上昇すると、ダイオード５の接合容量が小さくなり、キャパシタ６と直列接続されたキャパシタ６全体の容量が大きくなる。したがって、コレクタ−エミッタ間の電圧上昇率に応じてキャパシタ６に流れる電流値が大きくなる。この結果、抵抗素子３１の両端の電位差が大きくなり、MOSFET８がオンする。

MOSFET８がオンすると、DC電源１１、DC電源１０、抵抗素子９およびMOSFET８からなる電圧制御回路４に電流が流れる。同様に、IGBT２、高耐圧ダイオード５、キャパシタ６、抵抗素子３１、抵抗素子９およびDC電源１０からなる回路にも電流が流れる。これら回路内の各素子のインピーダンスとDC電源１０，１１の電圧により、IGBT２のゲート電圧が決定される。

IGBT２のゲート電圧は、そのコレクタ−エミッタ間電圧の上昇率が高いほど大きくなる。ゲート電圧が高いほど、IGBT２に電流が流れやすくなって、電圧上昇率は抑制される。また、IGBT２に電流が流れすぎると、電圧上昇率が高くなるように調整される。

スナバ装置内の各素子の値を適切に調整することにより、電圧上昇を実質的に抑制できる。これにより、保護されるIGBTに過電圧が印加されるのを防止でき、ターンオフ動作の安定性を向上できる。

図１０は図９の実装形態の一例を示す斜視図である。図１０は、図８と異なり、スナバ装置を構成するすべての部品を共通の絶縁基板２１上に実装した例を示している。一方、図１１は、図８と同様に、高耐圧の部品は絶縁基板２１上に実装し、低耐圧の部品はプリント基板２２上に実装した例を示す斜視図である。

図１１の場合、図８と同様に、キャパシタ６、抵抗素子３１およびMOSFET８はプリント基板２２に実装され、IGBT２および高耐圧ダイオード５は絶縁基板２１上に実装される。

図１２は図９の変形例を示すブロック図である。図１２は、電圧検知回路３内のキャパシタ６と高耐圧ダイオード５のそれぞれに並列に抵抗素子３２，３３を接続した点で図９と異なっており、それ以外は図９と共通である。

抵抗素子３２，３３を設けることにより、ダイオード５とキャパシタ６の電圧を安定化させることができる。

図１３は図９の他の変形例を示すブロック図である。図１３のスナバ装置は、電圧制御回路４の内部構成が図９と異なっている。図１３の電圧制御回路４は、MOSFET８のドレインとIGBT２のコレクタとの間に接続される抵抗素子３４を有する。また、図９で設けられていたDC電源１１は省略されている。

抵抗素子３４を設けることにより、MOSFET８のドレイン電圧が抵抗素子３４を介してIGBT２のコレクタから供給されることになり、図９のDC電源１１が不要となり、回路構成を簡略化できる。また、保護対象のIGBT１がオンしている状態では、MOSFET８にはほとんど電圧が印加されないため、スナバ装置の誤動作を防止できる。

このように、第４の実施形態では、差動増幅回路７なしで電圧検知回路３を構成できるため、簡易な回路構成で、IGBT１のコレクタ−エミッタ間の過電圧を防止できる。

（第５の実施形態）
上述した各実施形態では、IGBT１とIGBT２を別個に設ける例を説明したが、IGBT２を電力変換用のスイッチとして用いてもよい。この場合、図５のDC電源１０や図９のDC電源２６の代わりに、パルス電圧を発生するゲートドライバを設け、IGBT２を主回路に接続すればよい。この場合でも、IGBT２に過電圧が印加されるのを防止できる。

上述した各実施形態では、保護対象がIGBTである例を説明したが、本発明の保護対象は、IGBTに限らず、MOSFET、GTO、バイポーラトランジスタなどのオン・オフ可能な各種の半導体スイッチが適用可能である。また、スナバ装置の保護電流を流す素子がIGBTである例を説明したが、IGBTの代わりに、MOSFET８等の絶縁ゲート素子を使用してもよい。また、保護電流を流すIGBTのゲートを駆動する素子は、MOSFET８でなくてもよく、IGBTでもよい。

そのほか、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組み合わせにより、種々の発明が抽出されうる。

本発明の第１の実施形態によるスナバ装置の概略構成を示すブロック図。図１のスナバ装置の各部の電圧および電流波形図。複数のIGBT２を並列接続した例を示す第２の実施形態によるスナバ装置のブロック図。複数の電圧制御回路４ａ，４ｂ，４ｃを備えたスナバ装置の一例を示すブロック図。本発明の第３の実施形態に係るスナバ装置の回路図。図５の変形例を示すスナバ装置のブロック図。図５の他の変形例を示すスナバ装置のブロック図。図５のスナバ装置の実装例を示す斜視図。本発明の第４の実施形態に係るスナバ装置のブロック図。図９の実装形態の一例を示す斜視図。高耐圧の部品は絶縁基板２１上に実装し、低耐圧の部品はプリント基板２２上に実装した例を示す斜視図。図９の変形例を示すブロック図。図９の他の変形例を示すブロック図。

符号の説明

１，２ IGBT
３電圧検知回路
４電圧制御回路
５ダイオード
６キャパシタ
７差動増幅回路

Claims

第１および第２端子間の電圧に応じて両端電圧が変化するキャパシタを有する電圧検知回路と、
前記第１および第２端子間に接続され前記第１および第２端子間の電圧上昇を抑制する制御を行う保護回路と、
前記キャパシタの両端電圧が所定電圧を超えると、前記第１および第２端子間を流れる主電流の一部を前記保護回路に迂回させる電圧制御回路と、を備えることを特徴とするスナバ装置。
前記電圧検知回路は、
前記キャパシタに直列接続されるダイオードと、
前記ダイオードおよび前記キャパシタの接続経路の電圧が前記所定電圧を超えたか否かを示す信号を出力する比較回路と、を備え、
前記電圧制御回路は、前記比較回路の出力信号に基づいて、前記保護回路の動作を制御することを特徴とする請求項１に記載のスナバ装置。
前記キャパシタおよび前記ダイオードは、前記第１端子と前記半導体スイッチ回路の制御入力端子との間に直列接続されることを特徴とする請求項１または２に記載のスナバ装置。
前記キャパシタおよび前記ダイオードは、前記第１および第２端子間に直列接続されることを特徴とする請求項１または２に記載のスナバ装置。
前記半導体スイッチ回路および前記ダイオードが形成される第１基板と、
前記保護回路および前記電圧制御回路が形成される第２基板と、を備えることを特徴とする請求項１乃至４のいずれかに記載のスナバ装置。