KR101320782B1 - 전압 조정기 - Google Patents

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KR101320782B1
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다카시 이무라
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세이코 인스트루 가부시키가이샤
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Abstract

본 발명은 검출 정밀도가 좋고, 또한 소비 전류가 적은 과전류 보호 회로를 구비한 전압 조정기를 제공하는 것이다.
출력 트랜지스터에 과전류가 흐른 것을 검출하고, 출력 트랜지스터의 전류를 제한하는 과전류 보호 회로를 구비한 전압 조정기로서, 출력 트랜지스터의 소스와 출력 전류 검출 트랜지스터의 소스의 전압을 동일하게 하는 레귤레이티드 캐스코드 회로를 마련하고, 레귤레이티드 캐스코드 회로의 동작 전류를 오차 증폭 회로의 출력 전압으로 제어되는 트랜지스터에 의해서 공급하는 구성으로 하였다.

Description

전압 조정기{VOLTAGE REGULATOR}
본 발명은 정전압을 출력하는 전압 조정기에 관한 것으로, 보다 자세하게는 출력 단자에 과전류가 흘렀을 때에, 출력 전류를 작게 줄여 회로를 보호하는 과전류 보호 회로에 관한 것이다.
전압 조정기는, 여러 가지 전자 기기의 회로의 전압 공급원으로서 이용되고 있다. 전압 조정기의 기능은, 입력 단자의 전압 변동에 의하지 않고 출력 단자에 일정한 전압을 출력하는 것이지만, 출력 단자로부터 부하에 공급하는 전류가 증가하여 최대 전류를 초과했을 때에, 출력 전류를 작게 줄여 회로를 보호하는 과전류 보호도 중요하다(예를 들어, 특허 문헌 1 참조).
도 5에, 과전류 보호 회로를 구비한 전압 조정기의 회로도를 나타낸다. 종래의 과전류 보호 회로를 구비한 전압 조정기는, 출력 단자 VOUT의 전압을 분압하는 출력 전압 분압 회로(2)와, 기준 전압을 출력하는 기준 전압 회로(3)와, 분압 전압과 기준 전압을 비교하는 오차 증폭기(4)와, 오차 증폭기(4)의 출력 전압에 의해서 제어되는 출력 트랜지스터(1)와, 과전류 보호 회로(100)로 이루어진다. 과전류 보호 회로(100)는, 출력 트랜지스터(1)와 병렬로 접속한 출력 전류 검출 회로인 출력 전류 검출 트랜지스터(5) 및 검출 저항(6)과, 검출 저항(6)의 전압에 의해서 제어되는 출력 전류 제한 회로를 구성하는 트랜지스터(7), 저항(8) 및 출력 전류 제어 트랜지스터(9)로 구성되어 있다.
전술한 바와 같은 과전류 보호 회로(100)는, 이하와 같이 동작하여 과전류로부터 회로를 보호하는 기능을 가진다.
출력 단자 VOUT의 출력 전류가 증가한 경우, 출력 전류에 비례한 검출 전류가 출력 전류 검출 트랜지스터(5)에 흐른다. 이 검출 전류가 저항(6)에 흐름으로써 트랜지스터(7)의 게이트-소스간 전압이 상승한다. 여기서, 출력 단자 VOUT에 과전류가 흐르고, 거기에 비례한 검출 전류에 의해서 트랜지스터(7)의 게이트-소스간 전압이 임계값 전압을 초과하면, 트랜지스터(7)에 드레인 전류가 흐른다. 따라서, 출력 전류 제어 트랜지스터(9)의 게이트-소스간 전압이 저하되어, 출력 전류 제어 트랜지스터(9)에 드레인 전류가 흐름으로써 출력 트랜지스터(1)의 게이트-소스간 전압을 상승시킨다. 이와 같이 귀환이 작용함으로써, 출력 전류 검출 트랜지스터(5)의 드레인 전류를 일정하게 하도록 출력 트랜지스터(1)의 게이트를 제어하기 때문에, 출력 전류의 증가는 억제된다.
그러나, 과전류 보호 회로(100)의 출력 전류 검출 트랜지스터(5)는, 드레인 전압이 입력 전압에 따라 변화하기 때문에, 채널 길이 변조 효과에 의해 출력 트랜지스터(1)와의 전류의 관계가 무너지고, 과전류의 검출 정밀도를 열화시킨다는 문제점을 갖고 있었다.
따라서, 과전류 보호 회로(100)는, 출력 전류 검출 트랜지스터(5)의 드레인 (포인트 A)의 전압 VA를, 출력 트랜지스터(1)의 드레인(포인트 B)의 전압 VB과 동일하게 할 필요가 있고, 그것을 위한 회로로서 커런트 미러 회로를 이용하고 있다.
이하에 그 동작을 설명한다. 출력 전류 검출 트랜지스터(5)와 동일한 사이즈의 트랜지스터(11)에 의해서, 검출 전류와 동일한 양의 전류를 흐르게 한다. 그 전류를, 제1 커런트 미러 회로에서 반복하고, 제2 커런트 미러 회로를 구성하는 트랜지스터(14, 15 및 16)에 흐르게 함으로써 포인트 A의 전압 VA를 포인트 B의 전압 VB와 동일한 전압으로 한다.
[특허 문헌 1] 일본 공개특허공보 2003－29856호
그러나, 전술의 커런트 미러 회로를 이용하는 회로는, 검출 전류와 동일한 전류가 트랜지스터(11, 15, 12)와 트랜지스터(14, 13)의 2개의 경로에서 흐르기 때문에 소비 전류가 많아지는 것이 결점이었다.
본 발명은, 이상과 같은 과제를 해결하기 위해서 고안된 것으로, 검출 정밀도가 좋은 과전류 보호 회로를, 소비 전류를 증가시키지 않고 실현하는 것이다.
종래의 과제를 해결하기 위해서, 본 발명의 과전류 보호 회로를 구비한 전압 조정기는 이하와 같은 구성으로 하였다.
(1) 과전류 보호 회로는, 오차 증폭 회로의 출력 전압으로 제어되어 검출 전류를 흐르게 하는 출력 전류 검출 트랜지스터와, 검출 전류에 의해서 검출 전압을 발생하는 검출 저항과, 검출 저항의 전압으로 제어되어 출력 트랜지스터의 게이트 전압을 제어하는 출력 전류 제한 회로와, 출력 트랜지스터의 드레인과 출력 전류 검출 트랜지스터의 드레인 사이에 접속되고, 출력 트랜지스터의 드레인과 출력 전류 검출 트랜지스터의 드레인의 전압을 동일하게 하는 레귤레이티드 캐스코드 회로를 구비하고, 레귤레이티드 캐스코드 회로의 동작 전류는, 오차 증폭 회로의 출력 전압으로 제어되는 동작 전류 공급 트랜지스터에 의해서 공급되는 것을 특징으로 하는 전압 조정기.
(2) 레귤레이티드 캐스코드 회로는, 동작 전류 공급 트랜지스터와 직렬로 접 속한 전류 제한 회로를 더 구비하고, 전류 제한 회로에 의해서 동작 전류의 상한이 제한되는 것을 특징으로 하는 전압 조정기.
(3) 레귤레이티드 캐스코드 회로는, 동작 전류 공급 트랜지스터와 병렬로 접속한 최저 동작 전류 공급 회로를 더 구비하고, 최저 동작 전류 공급 회로에 의해서 최저 동작 전류가 보상되는 것을 특징으로 하는 전압 조정기.
본 발명의 과전류 보호 회로를 구비한 전압 조정기에 의하면, 출력 전류 검출 트랜지스터(5)의 드레인(포인트 A)의 전압 VA와 출력 트랜지스터(1)의 드레인(포인트 B)의 전압 VB를 동일하게 하기 위해서 레귤레이티드 캐스코드 회로를 이용했으므로, 커런트 미러 회로에 비해 전류가 하나의 경로에서 흐르기 때문에, 소비 전류를 저감시킬 수 있다는 효과가 있다.
또한, 레귤레이티드 캐스코드 회로의 필요한 동작 전류를 초과하는 과전류 상태가 되었다고 해도, 동작 전류에 제한을 가하기 때문에, 불필요한 전류가 흐르지 않게 되고, 보다 소비 전류를 줄일 수 있다는 효과가 있다.
또한, 레귤레이티드 캐스코드 회로의 필요한 동작 전류를 하회하는 상태가 되었다고 해도, 최저 동작 전류를 공급할 수 있기 때문에, 레귤레이티드 캐스코드 회로의 동작이 불안정해지지 않게 되고, 검출 정밀도를 유지할 수 있다는 효과가 있다.
도 1은, 본 실시 형태의 전압 조정기의 회로도이다.
본 실시 형태의 전압 조정기는, 출력 전압 분압 회로(2)와 기준 전압 회로(3)와 오차 증폭기(4)와 P형 MOS 트랜지스터의 출력 트랜지스터(1)와 과전류 보호 회로(110)를 구비하고 있다.
출력 전압 분압 회로(2)는, 출력 단자 VOUT의 전압을 분압하여 분압 전압을 출력한다. 오차 증폭기(4)는, 기준 전압 회로(3)가 출력하는 기준 전압과 분압 전압을 비교한다. 출력 트랜지스터(1)는, 오차 증폭기(4)의 출력 전압에 의해서 제어되고, 출력 단자 VOUT의 전압을 일정하게 유지하는 기능을 가진다. 과전류 보호 회로(110)는, 출력 단자 VOUT에 흐르는 전류를 감시하고, 과전류를 검출하면 출력 트랜지스터(1)의 전류를 감소시키는 기능을 가진다.
출력 전압 분압 회로(2)는, 입력 단자를 출력 단자 VOUT와 접속하고, 출력 단자를 오차 증폭기(4)의 비반전 입력 단자에 접속한다. 기준 전압 회로(3)는, 출력 단자를 오차 증폭기(4)의 반전 입력 단자에 접속한다. 오차 증폭기(4)는, 출력 단자를 출력 트랜지스터(1)의 게이트에 접속한다. 출력 트랜지스터(1)는, 소스를 입력 전원에 접속하고, 드레인을 출력 단자 VOUT에 접속한다. 과전류 보호 회로(110)는, 2 입력 단자 중 한 쪽의 입력 단자가 오차 증폭기(4)의 출력 단자에 접속되고, 다른 한 쪽의 입력 단자가 출력 단자 VOUT에 접속되며, 출력 단자는 출력 트랜지스터(1)의 게이트에 접속되어 있다.
과전류 보호 회로(110)는, P형 MOS 트랜지스터의 출력 전류 검출 트랜지스터(5)와, 검출 저항(6)과, 출력 전류 제한 회로(111)와, 레귤레이티드 캐스코드 회 로(112)를 구비하고 있다. 출력 전류 제한 회로(111)는, N형 MOS 트랜지스터의 트랜지스터(7), 저항(8), 및 P형 MOS 트랜지스터의 출력 전류 제어 트랜지스터(9)를 구비하고 있다. 레귤레이티드 캐스코드 회로(112)는, 오차 증폭 회로(20)와 P형 MOS 트랜지스터의 트랜지스터(16)를 구비하고 있다. 오차 증폭 회로(20)의 전원 단자에는, P형 MOS 트랜지스터의 동작 전류 공급 트랜지스터(21)를 접속하고 있다. 또, 출력 전류 검출 트랜지스터(5)와 검출 저항(6)으로 출력 전류 검출 회로를 구성하고 있다.
출력 전류 검출 트랜지스터(5)와 출력 트랜지스터(1)는 게이트가 접속되어 있으므로, 각각의 드레인 전류는 비례하고 있다. 검출 저항(6)은, 출력 전류 검출 트랜지스터(5)의 드레인 전류에 의해서 전압을 발생한다. 출력 전류 제한 회로(111)는, 검출 저항(6)에 발생하는 전압에 의해서 출력 트랜지스터(1)의 게이트 전압을 제어한다. 레귤레이티드 캐스코드 회로(112)는, 출력 전류 검출 트랜지스터(5)의 드레인(포인트 A)의 전압 VA와 출력 트랜지스터(1)의 드레인(포인트 B)의 전압 VB를 동일하게 유지하는 기능을 가진다. 동작 전류 공급 트랜지스터(21)는, 레귤레이티드 캐스코드 회로(112)의 오차 증폭 회로(20)에 동작 전류를 공급한다.
출력 전류 검출 트랜지스터(5)는, 출력 트랜지스터(1)와 게이트 및 소스를 공통으로 접속하고, 드레인을 트랜지스터(16)의 소스에 접속한다. 트랜지스터(16)의 드레인은, 검출 저항(6)을 통해 GND에 접속한다. 트랜지스터(16)의 드레인과 검출 저항(6)의 접속점은, 트랜지스터(7)의 게이트에 접속한다. 트랜지스터(7)의 드레인은, 저항(8)을 통해 입력 전원에 접속한다. 출력 전류 제어 트랜지스터(9)는, 게이트를 트랜지스터(7)의 드레인과 저항(8)의 접속점에 접속하고, 소스를 입력 전원에 접속하며, 드레인을 오차 증폭기(4)의 출력 단자에 접속한다. 오차 증폭 회로(20)는 비반전 입력 단자를 출력 단자 VOUT에 접속하고, 반전 입력 단자를 출력 전류 검출 트랜지스터(5)의 드레인에 접속하며, 출력 단자를 트랜지스터(16)의 게이트에 접속한다. 동작 전류 공급 트랜지스터(21)는, 소스를 입력 전원에 접속하고, 드레인을 오차 증폭 회로(20)의 전원 단자에 접속하며, 게이트를 오차 증폭 회로(20)의 출력 단자에 접속하고 있다.
전술한 바와 같은 과전류 보호 회로(110)는, 이하와 같이 동작하여 과전류로부터 회로를 보호하는 기능을 가진다.
출력 단자 VOUT의 출력 전류가 증가한 경우, 출력 전류에 비례한 검출 전류가 출력 전류 검출 트랜지스터(5)에 흐른다. 이 검출 전류가 저항(6)에 흐름으로써 트랜지스터(7)의 게이트-소스간 전압이 상승한다. 여기서, 출력 단자 VOUT에 과전류가 흐르고, 거기에 비례한 검출 전류에 의해서 트랜지스터(7)의 게이트-소스간 전압이 더욱 상승하며, N형 MOS 트랜지스터의 트랜지스터(7)의 임계값 전압을 초과하면 트랜지스터(7)의 드레인 전류가 저항(8)을 통해 흐른다. 트랜지스터(7)의 드레인 전류가 저항(8)에 흐름으로써, 출력 전류 제어 트랜지스터(9)의 게이트-소스간 전압이 저하되고, P형 MOS 트랜지스터의 출력 전류 제어 트랜지스터(9)에 드레인 전류가 흐르게 된다. 따라서, 출력 전류 제어 트랜지스터(9)의 드레인 전압이 상승하고, 출력 트랜지스터(1)의 게이트-소스간 전압을 상승시킨다. 이와 같 이 귀환이 작용하여 출력 트랜지스터(1)의 게이트 전압을 제어하기 때문에, 출력 전류의 증가는 억제된다.
여기서, 레귤레이티드 캐스코드 회로(112)는 이하와 같이 동작한다. 비반전 입력 단자에 입력한 출력 트랜지스터(1)의 드레인의 전압 VB가, 반전 입력 단자에 입력한 출력 전류 검출 트랜지스터(5)의 드레인의 전압 VA보다 높아지면, 오차 증폭 회로(20)의 출력 전압은 높아진다. P형 MOS 트랜지스터의 트랜지스터(16)의 게이트 전압이 높아져 온 저항이 높아지므로, 출력 전류 검출 트랜지스터(5)의 드레인 전압 VA는 높아진다. 반대로, 비반전 입력 단자에 입력한 전압 VB가, 반전 입력 단자에 입력한 전압 VA보다 낮아지면, 오차 증폭 회로(20)의 출력 전압이 낮아진다. P형 MOS 트랜지스터의 트랜지스터(16) 게이트 전압이 낮아져 온 저항이 낮아지므로, 출력 전류 검출 트랜지스터(5)의 드레인 전압 VA는 낮아진다. 이상과 같이, 오차 증폭 회로(20)는 VA=VB, 즉 출력 트랜지스터와 출력 전류 검출 트랜지스터(5)의 드레인의 전압이 동일해지도록 트랜지스터(16)의 게이트를 제어한다. 따라서, 출력 전류 검출 트랜지스터(5)와 출력 트랜지스터(1)는 항상 동일한 상태로 동작하게 되므로, 과전류의 검출 정밀도를 좋게 할 수 있다.
동작 전류 공급 트랜지스터(21)의 게이트는, 출력 트랜지스터(1)의 게이트와 접속하고 있으므로, 오차 증폭 회로(20)의 동작 전류는 출력 트랜지스터(1)가 부하에 흐르게 하는 전류에 비례한다.
과전류 보호 회로(110)가 기능할 필요가 없는, 즉 출력 트랜지스터(1)가 흐르게 하는 전류가 적을 때에는, 과전류 보호 회로(110)의 동작 전류도 적고, 과전류 보호 회로(110)가 기능할 필요가 있는, 즉 출력 트랜지스터(1)가 흐르게 하는 전류가 많을 때에는, 과전류 보호 회로(110)의 동작 전류도 많아진다.
이상 기재한 바와 같이, 본 실시 형태의 전압 조정기의 과전류 보호 회로는, 전압 VA를 전압 VB와 동일하게 하기 위한 회로로서 레귤레이티드 캐스코드 회로(112)를 이용했으므로, 그 회로에 흐르는 전류는 레귤레이티드 캐스코드 회로(112)에 흐르는 동작 전류의 한 경로 뿐이고, 커런트 미러 회로를 이용한 종래 기술과 비교하여 소비 전류를 줄이는 것이 가능해졌다.
도 2에, 다른 실시 형태의 전압 조정기의 회로도를 나타낸다. 도 2의 전압 조정기는, 레귤레이티드 캐스코드 회로(112)의 오차 증폭 회로(20)의 동작 전류에 상한을 마련하는 동작 전류 상한 회로(121)를 구비한 구성으로 되어 있다. 동작 전류 상한 회로(121)는, 오차 증폭 회로(20)에 동작 전류를 공급하는 동작 전류 공급 트랜지스터(21)와 직렬로 접속되어 있다.
동작 전류 상한 회로(121)는, 예를 들어 게이트에 바이어스 전압원(23)을 접속한 P형 MOS 트랜지스터의 트랜지스터(22)로 구성할 수 있다. 트랜지스터(22)의 드레인 전류가 오차 증폭 회로(20)의 동작 전류의 상한이 되도록 바이어스 전압원(23)의 전압을 설정한다.
과전류 보호 회로를 이러한 구성으로 함으로써, 동작 전류 공급 트랜지스 터(21)가 흐르게 하는 전류가 레귤레이티드 캐스코드 회로(112)의 필요한 동작 전류를 초과하는 과전류 상태가 되었다고 해도, 동작 전류 상한 회로(121)에 의해서 전류에 제한이 가해지기 때문에, 불필요한 전류가 흐르지 않게 되고, 보다 소비 전류가 적은 과전류 보호 회로를 실현할 수 있다.
도 3에, 다른 실시 형태의 전압 조정기의 회로도를 나타낸다. 도 3의 전압 조정기는 레귤레이티드 캐스코드 회로(112)의 오차 증폭 회로(20)의 동작 전류에 하한을 마련하는 동작 전류 하한 회로(131)를 구비한 구성으로 되어 있다. 동작 전류 하한 회로(131)는, 오차 증폭 회로(20)에 동작 전류를 공급하는 동작 전류 공급 트랜지스터(21)와 병렬로 접속되어 있다.
동작 전류 하한 회로(131), 예를 들어 게이트에 바이어스 전압원(25)을 접속한 P형 MOS 트랜지스터의 트랜지스터(24)로 구성할 수 있다. 트랜지스터(24)의 드레인 전류가 오차 증폭 회로(20)의 동작 전류의 하한이 되도록, 바이어스 전압원(25)의 전압을 설정한다.
과전류 보호 회로를 이러한 구성으로 함으로써, 동작 전류 공급 트랜지스터(21)가 흐르게 하는 전류가 레귤레이티드 캐스코드 회로(112)의 필요한 동작 전류를 하회하는 상태가 되었다고 해도, 동작 전류 하한 회로(131)에 의해서 최저 동작 전류를 공급할 수 있기 때문에, 레귤레이티드 캐스코드 회로(112)의 동작이 불안정해지지 않게 되고, 출력 전류 검출 트랜지스터(5)와 출력 트랜지스터(1)는 항상 동일한 상태로 동작하기 때문에 검출 정밀도를 유지할 수 있다.
또한, 도 4에 나타내는 다른 실시 형태의 전압 조정기와 같이, 동작 전류 상 한 회로(121)와 동작 전류 하한 회로(131)의 양쪽 모두를 구비한 구성으로 할 수 있다.
과전류 보호 회로를 이러한 구성으로 함으로써, 양쪽 모두의 회로의 이점을 구비하기 때문에, 검출 정밀도가 좋고, 보다 소비 전류가 적은 과전류 보호 회로를 실현할 수 있다.
이상으로 설명한 바와 같이, 본 실시 형태의 전압 조정기의 과전류 보호 회로에 의하면, 출력 전류 검출 트랜지스터(5)와 출력 트랜지스터(1)는 항상 동일한 상태로 동작하기 때문에 검출 정밀도가 좋고, 레귤레이티드 캐스코드 회로(112)에 흐르는 전류는 동작 전류 공급 트랜지스터(21)의 한 경로 뿐이므로, 종래 기술에 있는 기능을 가지면서, 종래 기술과 비교하여 소비 전류를 줄일 수 있다는 효과가 있다.
또한, 출력 트랜지스터(1)가 흐르게 하는 전류가 증가하여, 거기에 비례하여 동작 전류 공급 트랜지스터(21)가 흐르게 하는 전류가 레귤레이티드 캐스코드 회로(112)의 필요한 동작 전류를 초과한 과전류 상태가 되었다고 해도, 트랜지스터(22)에서 전류에 제한이 가해지기 때문에, 불필요한 전류가 흐르지 않게 되고, 보다 소비 전류를 줄일 수 있다는 효과가 있다.
또한, 출력 트랜지스터(1)가 흐르게 하는 전류가 감소되어, 거기에 비례해 동작 전류 공급 트랜지스터(21)가 흐르게 하는 전류가 레귤레이티드 캐스코드 회로(112)의 필요한 동작 전류를 하회하는 상태가 되었다고 해도, 트랜지스터(24)에서 최저 동작 전류를 공급할 수 있기 때문에, 레귤레이티드 캐스코드 회로(112)의 동작이 불안정해지지 않게 되고, 출력 전류 검출 트랜지스터(5)와 출력 트랜지스터(1)는 항상 동일한 상태로 동작하기 때문에 검출 정밀도를 유지할 수 있다는 효과가 있다.
도 1은 본 실시 형태의 과전류 보호 회로를 구비한 전압 조정기의 회로도이다.
도 2는 본 실시 형태의 과전류 보호 회로를 구비한, 다른 전압 조정기의 회로도이다.
도 3은 본 실시 형태의 과전류 보호 회로를 구비한, 다른 전압 조정기의 회로도이다.
도 4는 본 실시 형태의 과전류 보호 회로를 구비한, 다른 전압 조정기의 회로도이다.
도 5는 종래의 과전류 보호 회로를 구비한 전압 조정기의 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
2 : 전압 분압 회로
3 : 기준 전압 회로
4 : 오차 증폭기
20 : 오차 증폭 회로
23, 25 : 바이어스 전압원
100, 110, 120, 130, 140 : 과전류 보호 회로
111 : 출력 전류 제한 회로
112 : 레귤레이티드 캐스코드 회로
121 : 동작 전류 상한 회로
131 : 동작 전류 하한 회로

Claims (7)

  1. 출력 트랜지스터가 출력하는 전압을 분압한 분압 전압과 기준 전압의 차를 증폭하여 출력하고, 상기 출력 트랜지스터의 게이트를 제어하는 오차 증폭 회로와,
    상기 출력 트랜지스터에 과전류가 흐른 것을 검출하고, 상기 출력 트랜지스터의 전류를 제한하는 과전류 보호 회로를 구비한 전압 조정기로서,
    상기 과전류 보호 회로는,
    상기 오차 증폭 회로의 출력 전압으로 제어되어 검출 전류를 흐르게 하는 출력 전류 검출 트랜지스터와,
    상기 검출 전류에 의해서 검출 전압을 발생하는 검출 저항과,
    상기 검출 저항의 전압으로 제어되어 상기 출력 트랜지스터의 게이트 전압을 제어하는 출력 전류 제한 회로와,
    상기 출력 트랜지스터의 드레인과 상기 출력 전류 검출 트랜지스터의 드레인 사이에 접속되고, 상기 출력 트랜지스터의 드레인의 전압과 상기 출력 전류 검출 트랜지스터의 드레인의 전압을 동일하게 하는 레귤레이티드 캐스코드 회로를 구비한 것을 특징으로 하는 전압 조정기.
  2. 청구항 1에 있어서, 상기 레귤레이티드 캐스코드 회로의 동작 전류는, 상기 오차 증폭 회로의 출력 전압으로 제어되는 동작 전류 공급 트랜지스터에 의해서 공급되는 것을 특징으로 하는 전압 조정기.
  3. 청구항 2에 있어서, 상기 레귤레이티드 캐스코드 회로는, 상기 동작 전류 공급 트랜지스터와 직렬로 접속한 전류 제한 회로를 더 구비하고, 상기 전류 제한 회로에 의해서 동작 전류의 상한이 제한되는 것을 특징으로 하는 전압 조정기.
  4. 청구항 2에 있어서, 상기 레귤레이티드 캐스코드 회로는, 상기 동작 전류 공급 트랜지스터와 병렬로 접속한 최저 동작 전류 공급 회로를 더 구비하고, 상기 최저 동작 전류 공급 회로에 의해서 최저 동작 전류가 보상되는 것을 특징으로 하는 전압 조정기.
  5. 청구항 2에 있어서, 상기 레귤레이티드 캐스코드 회로는, 상기 동작 전류 공급 트랜지스터와 직렬로 접속한 전류 제한 회로와, 상기 동작 전류 공급 트랜지스터와 병렬로 접속한 최저 동작 전류 공급 회로를 더 구비하고, 상기 전류 제한 회로에 의해서 동작 전류의 상한이 제한되며, 상기 최저 동작 전류 공급 회로에 의해서 최저 동작 전류가 보상되는 것을 특징으로 하는 전압 조정기.
  6. 청구항 3 또는 청구항 5에 있어서, 상기 전류 제한 회로는, 게이트에 제1 바이어스 전압원을 접속한 제1 트랜지스터로 구성한 것을 특징으로 하는 전압 조정기.
  7. 청구항 4 또는 청구항 5에 있어서, 상기 최저 동작 전류 공급 회로는, 게이트에 제2 바이어스 전압원을 접속한 제2 트랜지스터로 구성한 것을 특징으로 하는 전압 조정기.
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