JPH06268181A - 不揮発性半導体記憶装置の書き込み方法 - Google Patents
不揮発性半導体記憶装置の書き込み方法Info
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- JPH06268181A JPH06268181A JP8006993A JP8006993A JPH06268181A JP H06268181 A JPH06268181 A JP H06268181A JP 8006993 A JP8006993 A JP 8006993A JP 8006993 A JP8006993 A JP 8006993A JP H06268181 A JPH06268181 A JP H06268181A
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- G11C11/5628—Programming or writing circuits; Data input circuits
Abstract
(57)【要約】
【目的】 ＥＥＰＲＯＭの記憶容量を増大させる。
【構成】 書き込み時、ソース３の電位をフローティン
グにし、ドレイン２に０Ｖ、１Ｖ、２Ｖ及び３Ｖの中か
ら選択された所定の電圧を印加し、そのタイミングで制
御ゲート１００に１０〜１５Ｖ程度のパルス電圧を印加
する。これにより、メモリセルのしきい値は７Ｖ、５
Ｖ、３Ｖ及び１Ｖのいずれかになり、夫々の状態をデー
タ“１１”、“１０”、“０１”及び“００”に対応さ
せる。従って、１個のメモリセルに４値のデータを記憶
させることができる。
グにし、ドレイン２に０Ｖ、１Ｖ、２Ｖ及び３Ｖの中か
ら選択された所定の電圧を印加し、そのタイミングで制
御ゲート１００に１０〜１５Ｖ程度のパルス電圧を印加
する。これにより、メモリセルのしきい値は７Ｖ、５
Ｖ、３Ｖ及び１Ｖのいずれかになり、夫々の状態をデー
タ“１１”、“１０”、“０１”及び“００”に対応さ
せる。従って、１個のメモリセルに４値のデータを記憶
させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、電気的に書き換えが可
能な不揮発性半導体記憶装置の書き込み方法に関する。
能な不揮発性半導体記憶装置の書き込み方法に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置の一種にＥＥＰ
ＲＯＭ（Electrically Erasable Programmable Read On
ly Memory)がある。このＥＥＰＲＯＭは、電気的に情報
の書き換え及び読み出しが可能で且つ電源を切っても情
報が消えない性質（不揮発性）を有する半導体記憶装置
である。このうち、特に、データを一括消去可能なＥＥ
ＰＲＯＭとしてフラッシュＥＥＰＲＯＭがある。
ＲＯＭ（Electrically Erasable Programmable Read On
ly Memory)がある。このＥＥＰＲＯＭは、電気的に情報
の書き換え及び読み出しが可能で且つ電源を切っても情
報が消えない性質（不揮発性）を有する半導体記憶装置
である。このうち、特に、データを一括消去可能なＥＥ
ＰＲＯＭとしてフラッシュＥＥＰＲＯＭがある。
【０００３】図２に、代表的なフラッシュＥＥＰＲＯＭ
の電気的結線の様子を４個のメモリセルについて示す。
の電気的結線の様子を４個のメモリセルについて示す。
【０００４】各メモリセル１０〜１３は、電極を持たな
い浮遊ゲート１１０〜１１３を有している。そして、ワ
ード線１００がメモリセル１０と１１の制御ゲートに夫
々接続され、ワード線１０１がメモリセル１２と１３の
制御ゲートに夫々接続されている。但し、実際には、各
ワード線と各制御ゲートは例えばポリシリコンにより一
体に構成され、ワード線自体が、各メモリセルの領域に
おいて、その制御ゲートを構成する。一方、メモリセル
１０と１２のドレインには夫々ビット線１０２が接続さ
れ、メモリセル１１と１３のドレインには夫々ビット線
１０３が接続されている。更に、メモリセル１０と１２
のソースは共通のソース線１０４に接続され、メモリセ
ル１１と１３のソースはやはり共通のソース線１０５に
接続されている。
い浮遊ゲート１１０〜１１３を有している。そして、ワ
ード線１００がメモリセル１０と１１の制御ゲートに夫
々接続され、ワード線１０１がメモリセル１２と１３の
制御ゲートに夫々接続されている。但し、実際には、各
ワード線と各制御ゲートは例えばポリシリコンにより一
体に構成され、ワード線自体が、各メモリセルの領域に
おいて、その制御ゲートを構成する。一方、メモリセル
１０と１２のドレインには夫々ビット線１０２が接続さ
れ、メモリセル１１と１３のドレインには夫々ビット線
１０３が接続されている。更に、メモリセル１０と１２
のソースは共通のソース線１０４に接続され、メモリセ
ル１１と１３のソースはやはり共通のソース線１０５に
接続されている。
【０００５】例えば、メモリセル１０の断面構造を図１
（ａ）に示すが、ｐ型シリコン基板１の表面領域にｎ型
不純物拡散層からなるドレイン２及びソース３が夫々形
成され、それらの間がチャネル領域４となっている。そ
して、このチャネル領域４の上に、厚さ１０ｎｍ程度の
ＳｉＯ2 膜からなるトンネル絶縁膜５が形成され、その
上に低抵抗ポリシリコンからなる浮遊ゲート１１０、層
間絶縁膜６及び低抵抗ポリシリコンからなる制御ゲート
１００が順次形成されている。１０２は、ドレイン２に
接続されたビット線、１０４はソース線である。
（ａ）に示すが、ｐ型シリコン基板１の表面領域にｎ型
不純物拡散層からなるドレイン２及びソース３が夫々形
成され、それらの間がチャネル領域４となっている。そ
して、このチャネル領域４の上に、厚さ１０ｎｍ程度の
ＳｉＯ2 膜からなるトンネル絶縁膜５が形成され、その
上に低抵抗ポリシリコンからなる浮遊ゲート１１０、層
間絶縁膜６及び低抵抗ポリシリコンからなる制御ゲート
１００が順次形成されている。１０２は、ドレイン２に
接続されたビット線、１０４はソース線である。
【０００６】このように構成されたメモリセルの記憶動
作は、書き込み時、例えば基板１を接地し、制御ゲート
１００を高電圧に設定して、容量結合により浮遊ゲート
１１０の電位を上げ、極薄酸化膜からなるトンネル絶縁
膜５を通して基板１から浮遊ゲート１１０に電子を注入
する。極薄酸化膜の伝導機構は、この程度の膜厚ではフ
ァウラー−ノルドハイム（Fowler-Nordheim)の式に従
い、電界としては、６〜７ＭＶ／ｃｍ程度必要となる。
そして、浮遊ゲート１１０内に電子が蓄積された結果、
制御ゲート１００からみたトランジスタのしきい値はプ
ラス方向へシフトする。消去時は、例えば制御ゲート１
００を接地し、ソース３を高電圧に設定することによっ
て、電子を浮遊ゲート１１０から引き抜いてしきい値を
下げる。
作は、書き込み時、例えば基板１を接地し、制御ゲート
１００を高電圧に設定して、容量結合により浮遊ゲート
１１０の電位を上げ、極薄酸化膜からなるトンネル絶縁
膜５を通して基板１から浮遊ゲート１１０に電子を注入
する。極薄酸化膜の伝導機構は、この程度の膜厚ではフ
ァウラー−ノルドハイム（Fowler-Nordheim)の式に従
い、電界としては、６〜７ＭＶ／ｃｍ程度必要となる。
そして、浮遊ゲート１１０内に電子が蓄積された結果、
制御ゲート１００からみたトランジスタのしきい値はプ
ラス方向へシフトする。消去時は、例えば制御ゲート１
００を接地し、ソース３を高電圧に設定することによっ
て、電子を浮遊ゲート１１０から引き抜いてしきい値を
下げる。
【０００７】そして、このメモリセルのしきい値の高低
を、制御ゲートに所定の電圧を印加することにより検出
し、読み出しを行う。
を、制御ゲートに所定の電圧を印加することにより検出
し、読み出しを行う。
【０００８】
【発明が解決しようとする課題】従来のＥＥＰＲＯＭで
は、上述したように、１個のメモリセルにしきい値の高
い状態と低い状態の２個の記憶状態しか与えていなかっ
た。即ち、単位メモリセルを“１”と“０”の１ビット
（２値）のデータの記憶にしか用いていなかった。この
ため、メモリセルアレイ全体で記憶する情報量が少ない
という欠点があった。
は、上述したように、１個のメモリセルにしきい値の高
い状態と低い状態の２個の記憶状態しか与えていなかっ
た。即ち、単位メモリセルを“１”と“０”の１ビット
（２値）のデータの記憶にしか用いていなかった。この
ため、メモリセルアレイ全体で記憶する情報量が少ない
という欠点があった。
【０００９】そこで、本発明の目的は、特にメモリセル
の数を増やさなくてもその記憶容量を大きくすることが
できる不揮発性半導体記憶装置の書き込み方法を提供す
ることである。
の数を増やさなくてもその記憶容量を大きくすることが
できる不揮発性半導体記憶装置の書き込み方法を提供す
ることである。
【００１０】
【課題を解決するための手段】上述した課題を解決する
ために、本発明では、半導体基板内に形成されたドレイ
ン及びソースと、前記ドレイン及びソースの間に配され
たチャネル領域と、前記チャネル領域上に設けられたト
ンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮
遊ゲートと、前記浮遊ゲート上に層間絶縁膜を介して設
けられた制御ゲートとを有するメモリセルの入力データ
を書き込むことが可能な不揮発性半導体記憶装置の書き
込み方法であって、前記ドレインに所定の電圧を印加
し、前記制御ゲートにパルス状の電圧を印加することに
より前記メモリセルのしきい値電圧を設定する。
ために、本発明では、半導体基板内に形成されたドレイ
ン及びソースと、前記ドレイン及びソースの間に配され
たチャネル領域と、前記チャネル領域上に設けられたト
ンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮
遊ゲートと、前記浮遊ゲート上に層間絶縁膜を介して設
けられた制御ゲートとを有するメモリセルの入力データ
を書き込むことが可能な不揮発性半導体記憶装置の書き
込み方法であって、前記ドレインに所定の電圧を印加
し、前記制御ゲートにパルス状の電圧を印加することに
より前記メモリセルのしきい値電圧を設定する。
【００１１】本発明の一態様では、前記ソースをフロー
ティング状態とし、前記ドレインに少なくとも３段階の
異なるレベルから選択した所定の電圧を印加し、前記ド
レインに所望レベルの電圧が印加されているタイミング
で前記制御ゲートにパルス状の電圧を印加することによ
り、前記浮遊ゲートにトンネル現象により所定量の電荷
を注入し、これにより、前記メモリセルのしきい値電圧
を少なくとも３段階のレベルから選択された所定レベル
にする。
ティング状態とし、前記ドレインに少なくとも３段階の
異なるレベルから選択した所定の電圧を印加し、前記ド
レインに所望レベルの電圧が印加されているタイミング
で前記制御ゲートにパルス状の電圧を印加することによ
り、前記浮遊ゲートにトンネル現象により所定量の電荷
を注入し、これにより、前記メモリセルのしきい値電圧
を少なくとも３段階のレベルから選択された所定レベル
にする。
【００１２】また、本発明の好ましい態様では、前記制
御ゲートに接続されたワード線と前記ドレインに接続さ
れたビット線とを有し、複数の前記メモリセルからなる
マトリクスの行線又は列線を構成する複数の前記ビット
線のうちの選択されたビット線に少なくとも３段階の異
なるレベルから選択した所定の書き込み電圧を印加する
とともに、前記選択されたビット線に所望レベルの書き
込み電圧が印加されている時に、前記マトリクスの列線
又は行線を構成する複数の前記ワード線のうちの選択さ
れたワード線にパルス状の電圧を印加し、これにより、
前記選択されたビット線と前記選択されたワード線によ
り選択されたメモリセルの浮遊ゲートに、前記選択され
たワード線に前記パルス状の電圧が印加された時に前記
選択されたビット線に印加されている書き込み電圧のレ
ベルに対応した所定量の電荷を注入し、その選択された
メモリセルに、その書き込み電圧のレベルに対応した情
報を記憶させる。
御ゲートに接続されたワード線と前記ドレインに接続さ
れたビット線とを有し、複数の前記メモリセルからなる
マトリクスの行線又は列線を構成する複数の前記ビット
線のうちの選択されたビット線に少なくとも３段階の異
なるレベルから選択した所定の書き込み電圧を印加する
とともに、前記選択されたビット線に所望レベルの書き
込み電圧が印加されている時に、前記マトリクスの列線
又は行線を構成する複数の前記ワード線のうちの選択さ
れたワード線にパルス状の電圧を印加し、これにより、
前記選択されたビット線と前記選択されたワード線によ
り選択されたメモリセルの浮遊ゲートに、前記選択され
たワード線に前記パルス状の電圧が印加された時に前記
選択されたビット線に印加されている書き込み電圧のレ
ベルに対応した所定量の電荷を注入し、その選択された
メモリセルに、その書き込み電圧のレベルに対応した情
報を記憶させる。
【００１３】
【作用】本発明の不揮発性半導体記憶装置の書き込み方
法では、単位メモリセルに例えば３値以上のデータを記
憶させることができるので、特にメモリセルの数を増や
さなくても、装置全体の記憶容量を大きくすることがで
きる。
法では、単位メモリセルに例えば３値以上のデータを記
憶させることができるので、特にメモリセルの数を増や
さなくても、装置全体の記憶容量を大きくすることがで
きる。
【００１４】
【実施例】以下、本発明を実施例につき図面を参照して
説明する。
説明する。
【００１５】図１（ａ）は本発明を適用するフラッシュ
ＥＥＰＲＯＭメモリセルの断面構造であり、従来技術の
項で説明したのと同じである。また、図２はフラッシュ
ＥＥＰＲＯＭの４個のメモリセルの電気的結線の様子を
示したもので、これも従来技術の項で説明したのと同じ
である。
ＥＥＰＲＯＭメモリセルの断面構造であり、従来技術の
項で説明したのと同じである。また、図２はフラッシュ
ＥＥＰＲＯＭの４個のメモリセルの電気的結線の様子を
示したもので、これも従来技術の項で説明したのと同じ
である。
【００１６】本実施例においては、フラッシュＥＥＰＲ
ＯＭの各メモリセルに、“００”〜“１１”の４値のデ
ータを記憶させる。
ＯＭの各メモリセルに、“００”〜“１１”の４値のデ
ータを記憶させる。
【００１７】今、図２のメモリセル１０に書き込みを行
う場合を説明する。
う場合を説明する。
【００１８】例えば、メモリセル１０にデータ“１１”
を書き込む場合、選択されたビット線１０２を接地し、
ソース線１０４を開放し、選択されたワード線１００に
１０〜１５Ｖ程度のパルス電圧を印加する。これによ
り、メモリセル１０の浮遊ゲート１１０に電圧が誘起さ
れ、この浮遊ゲート１１０とドレイン２との電位差に応
じ、ファウラー−ノルドハイムトンネリングにより、浮
遊ゲート１１０に所定量の電荷が注入される。そして、
メモリセル１０のしきい値は７Ｖ程度に上昇する。この
状態を“１１”とする。なお、この時、ビット線１０２
以外のビット線に３Ｖ程度の電圧を印加しておくことに
より、メモリセル１０以外のメモリセルではファウラー
−ノルドハイムトンネリングが起こらず、従って、それ
らのメモリセルへの書き込みは行われない。
を書き込む場合、選択されたビット線１０２を接地し、
ソース線１０４を開放し、選択されたワード線１００に
１０〜１５Ｖ程度のパルス電圧を印加する。これによ
り、メモリセル１０の浮遊ゲート１１０に電圧が誘起さ
れ、この浮遊ゲート１１０とドレイン２との電位差に応
じ、ファウラー−ノルドハイムトンネリングにより、浮
遊ゲート１１０に所定量の電荷が注入される。そして、
メモリセル１０のしきい値は７Ｖ程度に上昇する。この
状態を“１１”とする。なお、この時、ビット線１０２
以外のビット線に３Ｖ程度の電圧を印加しておくことに
より、メモリセル１０以外のメモリセルではファウラー
−ノルドハイムトンネリングが起こらず、従って、それ
らのメモリセルへの書き込みは行われない。
【００１９】同様にして、メモリセル１０にデータ“１
０”を書き込む場合には、選択されたビット線１０２に
１Ｖ程度の電圧を印加し、他は上と同じにする。これに
よりメモリセル１０のしきい値は５Ｖ程度となり、この
状態を“１０”とする。
０”を書き込む場合には、選択されたビット線１０２に
１Ｖ程度の電圧を印加し、他は上と同じにする。これに
よりメモリセル１０のしきい値は５Ｖ程度となり、この
状態を“１０”とする。
【００２０】更に、メモリセル１０にデータ“０１”を
書き込む場合には、選択されたビット線１０２に２Ｖ程
度の電圧を印加し、他は上と同じにする。これによりメ
モリセル１０のしきい値は３Ｖ程度となり、この状態を
“０１”とする。
書き込む場合には、選択されたビット線１０２に２Ｖ程
度の電圧を印加し、他は上と同じにする。これによりメ
モリセル１０のしきい値は３Ｖ程度となり、この状態を
“０１”とする。
【００２１】更に、メモリセル１０にデータ“００”を
書き込む場合には、選択されたビット線１０２に３Ｖ程
度の電圧を印加し、他は上と同じにする。この場合、メ
モリセル１０のしきい値は１Ｖ程度であって、これは初
期のしきい値（消去レベル）から殆ど変化していない。
この状態を“００”とする。
書き込む場合には、選択されたビット線１０２に３Ｖ程
度の電圧を印加し、他は上と同じにする。この場合、メ
モリセル１０のしきい値は１Ｖ程度であって、これは初
期のしきい値（消去レベル）から殆ど変化していない。
この状態を“００”とする。
【００２２】本実施例におけるメモリセルのドレインに
印加する電圧としきい値電圧との関係を図１（ｂ）に示
す。
印加する電圧としきい値電圧との関係を図１（ｂ）に示
す。
【００２３】このメモリセル１０の読み出しを行う場合
には、例えば、ビット線１０２に１Ｖの電圧を印加する
とともにそれ以外のビット線の電位を全て０Ｖにし、ソ
ース線を全て０Ｖにする。そして、この状態で、ワード
線１００に５Ｖの電圧を印加し、その時にソース−ドレ
イン間に流れる電流を、予め４つの状態に設定したリフ
ァレンスセルの電流と比較することにより読み出しを行
う。
には、例えば、ビット線１０２に１Ｖの電圧を印加する
とともにそれ以外のビット線の電位を全て０Ｖにし、ソ
ース線を全て０Ｖにする。そして、この状態で、ワード
線１００に５Ｖの電圧を印加し、その時にソース−ドレ
イン間に流れる電流を、予め４つの状態に設定したリフ
ァレンスセルの電流と比較することにより読み出しを行
う。
【００２４】また、記憶状態の消去は、全メモリセルを
一括して行う。
一括して行う。
【００２５】以上に説明したように、本実施例の方法に
よれば、単位メモリセルに“００”〜“１１”の４値の
データを記憶させることができ、且つ、それを読み出す
ことができる。従って、メモリセルの数が同じの場合、
従来の２倍の情報量を記憶することができる。
よれば、単位メモリセルに“００”〜“１１”の４値の
データを記憶させることができ、且つ、それを読み出す
ことができる。従って、メモリセルの数が同じの場合、
従来の２倍の情報量を記憶することができる。
【００２６】なお、上述した実施例ではメモリセルのし
きい値を１Ｖ、３Ｖ、５Ｖ、７Ｖの４つのレベルに設定
したが、更に細分化すれば、より多くのデータを記憶さ
せることができるのは言うまでもない。また、上述した
実施例で具体的な電圧値を示したが、これらの電圧値
は、メモリセルの構造、特に、トンネル絶縁膜や層間絶
縁膜の厚さにより適宜変更されるべきものである。
きい値を１Ｖ、３Ｖ、５Ｖ、７Ｖの４つのレベルに設定
したが、更に細分化すれば、より多くのデータを記憶さ
せることができるのは言うまでもない。また、上述した
実施例で具体的な電圧値を示したが、これらの電圧値
は、メモリセルの構造、特に、トンネル絶縁膜や層間絶
縁膜の厚さにより適宜変更されるべきものである。
【００２７】図３に本発明の第２の実施例を示す。
【００２８】この実施例においては、フラッシュＥＥＰ
ＲＯＭセルアレイのビット線Ｂ1 〜Ｂn 方向のソースを
共通にし、各ソース線Ｓ1 〜Ｓn にｎ型ＭＯＳトランジ
スタＱ1 〜Ｑn を設けている。そして、例えば、メモリ
セルＭ11に書き込みを行う場合、ＭＯＳトランジスタＱ
1 をカットオフして、ソースをフローティングにする。
その他の構成は上述した第１の実施例と同じである。
ＲＯＭセルアレイのビット線Ｂ1 〜Ｂn 方向のソースを
共通にし、各ソース線Ｓ1 〜Ｓn にｎ型ＭＯＳトランジ
スタＱ1 〜Ｑn を設けている。そして、例えば、メモリ
セルＭ11に書き込みを行う場合、ＭＯＳトランジスタＱ
1 をカットオフして、ソースをフローティングにする。
その他の構成は上述した第１の実施例と同じである。
【００２９】
【発明の効果】本発明によれば、フラッシュＥＥＰＲＯ
Ｍ等の不揮発性半導体記憶装置の単位メモリセルに３値
以上例えばｎ（ｎ≧２）ビットのデータを記憶させるこ
とができるので、特にメモリセルの数を増やさなくても
大きな記憶容量を得ることができる。
Ｍ等の不揮発性半導体記憶装置の単位メモリセルに３値
以上例えばｎ（ｎ≧２）ビットのデータを記憶させるこ
とができるので、特にメモリセルの数を増やさなくても
大きな記憶容量を得ることができる。
【図１】本発明の一実施例によるフラッシュＥＥＰＲＯ
Ｍメモリセルの構造を示す概略断面図及び書き込み時の
ドレイン電圧としきい値電圧との関係を示すグラフであ
る。
Ｍメモリセルの構造を示す概略断面図及び書き込み時の
ドレイン電圧としきい値電圧との関係を示すグラフであ
る。
【図２】フラッシュＥＥＰＲＯＭの４個のメモリセルの
電気的結線図である。
電気的結線図である。
【図３】本発明の第２の実施例によるフラッシュＥＥＰ
ＲＯＭセルアレイの電気的結線図である。
ＲＯＭセルアレイの電気的結線図である。
１ ｐ型シリコン基板 ２ ドレイン ３ ソース ４ チャネル領域 ５ トンネル絶縁膜 ６ 層間絶縁膜 １０、１１、１２、１３ メモリセル １００、１０１ ワード線（制御ゲート） １０２、１０３ ビット線 １０４、１０５ ソース線 １１０、１１１、１１２、１１３ 浮遊ゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者 岩佐 昇一 相模原市淵野辺５−10−１ 新日本製鐵株 式会社エレクトロニクス研究所内 (72)発明者 佐藤 康夫 相模原市淵野辺５−10−１ 新日本製鐵株 式会社エレクトロニクス研究所内
Claims (3)
- 【請求項１】 半導体基板内に形成されたドレイン及び
ソースと、前記ドレイン及びソースの間に配されたチャ
ネル領域と、前記チャネル領域上に設けられたトンネル
絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲー
トと、前記浮遊ゲート上に層間絶縁膜を介して設けられ
た制御ゲートとを有するメモリセルの入力データを書き
込むことが可能な不揮発性半導体記憶装置の書き込み方
法であって、 前記ドレインに所定の電圧を印加し、前記制御ゲートに
パルス状の電圧を印加することにより前記メモリセルの
しきい値電圧を設定することを特徴とする不揮発性半導
体記憶装置の書き込み方法。 - 【請求項２】 前記ソースをフローティング状態とし、 前記ドレインに少なくとも３段階の異なるレベルから選
択した所定の電圧を印加し、 前記ドレインに所望レベルの電圧が印加されているタイ
ミングで前記制御ゲートにパルス状の電圧を印加するこ
とにより、前記浮遊ゲートにトンネル現象により所定量
の電荷を注入し、これにより、前記メモリセルのしきい
値電圧を少なくとも３段階のレベルから選択された所定
レベルにすることを特徴とする請求項１に記載の不揮発
性半導体記憶装置の書き込み方法。 - 【請求項３】 前記制御ゲートに接続されたワード線と
前記ドレインに接続されたビット線とを有し、 複数の前記メモリセルからなるマトリクスの行線又は列
線を構成する複数の前記ビット線のうちの選択されたビ
ット線に少なくとも３段階の異なるレベルから選択した
所定の書き込み電圧を印加するとともに、 前記選択されたビット線に所望レベルの書き込み電圧が
印加されている時に、前記マトリクスの列線又は行線を
構成する複数の前記ワード線のうちの選択されたワード
線にパルス状の電圧を印加し、 これにより、前記選択されたビット線と前記選択された
ワード線により選択されたメモリセルの浮遊ゲートに、
前記選択されたワード線に前記パルス状の電圧が印加さ
れた時に前記選択されたビット線に印加されている書き
込み電圧のレベルに対応した所定量の電荷を注入し、そ
の選択されたメモリセルに、その書き込み電圧のレベル
に対応した情報を記憶させるようにしたことを特徴とす
る請求項２に記載の不揮発性半導体記憶装置の書き込み
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8006993A JPH06268181A (ja) | 1993-03-15 | 1993-03-15 | 不揮発性半導体記憶装置の書き込み方法 |
| US08/161,508 US5418743A (en) | 1992-12-07 | 1993-12-06 | Method of writing into non-volatile semiconductor memory |
| US08/387,562 US5596527A (en) | 1992-12-07 | 1995-02-13 | Electrically alterable n-bit per cell non-volatile memory with reference cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8006993A JPH06268181A (ja) | 1993-03-15 | 1993-03-15 | 不揮発性半導体記憶装置の書き込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06268181A true JPH06268181A (ja) | 1994-09-22 |
Family
ID=13707944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8006993A Pending JPH06268181A (ja) | 1992-12-07 | 1993-03-15 | 不揮発性半導体記憶装置の書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06268181A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007095288A (ja) * | 2006-10-10 | 2007-04-12 | Hynix Semiconductor Inc | メモリーセルアレーにデータを記憶させる方法 |
| JP2009158093A (ja) * | 1995-01-31 | 2009-07-16 | Solid State Storage Solutions Llc | 不揮発性メモリ |
-
1993
- 1993-03-15 JP JP8006993A patent/JPH06268181A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009158093A (ja) * | 1995-01-31 | 2009-07-16 | Solid State Storage Solutions Llc | 不揮発性メモリ |
| JP2011138609A (ja) * | 1995-01-31 | 2011-07-14 | Solid State Storage Solutions Llc | 不揮発性メモリ装置 |
| JP2007095288A (ja) * | 2006-10-10 | 2007-04-12 | Hynix Semiconductor Inc | メモリーセルアレーにデータを記憶させる方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011127 |