JP2007095288A - メモリーセルアレーにデータを記憶させる方法 - Google Patents
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Abstract
【解決手段】IC半導体メモリーチップ上に製造可能なメモリーセルアレーは、256行×8列に配置されたメモリーセルと、1個の行アドレスレコーダ回路44と、8個の列書き込み読み出し消去感知回路46とで構成されている。メモリーセルアレーのアドレススペースの総容量は256の唯一無二の別々のアドレスとなる。各アドレススペースには唯一無二の8ビット語が記憶されるように割り当てられ、且つ特定の唯一無二のアドレススペースを含む各メモリーセルは「1」即ち「高」又は「0」即ち「低」ビットのいずれかであってこれらの組合せではない単一形式の2値ビットを一時に記憶するように割り当てられる。前記メモリーセルは、電磁気素子を記憶素子とする消去されるまではデータを記憶しているスタティック書き込み読み出しメモリーセルである。
【選択図】 図8
Description
)の約2倍に達すると、チャンネルが形成され、従ってNORアレーに用いられた場合には回路は正論理「0」を記憶する。セルに「0」を書き込むためには、ソース8とサブストレート10は接地されたままで、ゲート4とドレイン6は25ボルトまで上昇させられる。その結果、正常な導電特性に基づく大きなドレイン電流が流れ、且つドレイン・サブストレート欠乏領域の高い電界によってドレイン・サブストレート接合に付加的電流を伴ったアバランシェ・ブレークダウンが発生する。電子は加速されて薄い酸化物層を通過し、ゲート2にトラップされる。ゲート4とドレイン6の電位がゼロになった時に、ゲート2の負の電荷がその電位を約マイナス5ボルトにさせる。もし読み出し用のゲート4の電圧がプラス5ボルトに制限されているならば、チャンネルは形成されず、論理「1」がセルに記憶される。データはセルに紫外線を当てることによって消去される。紫外線はゲート2の二酸化シリコンの絶縁層を導電性にし、ゲート2に蓄積されていた電荷を放出するからである。
からなる記憶フリップフロップを具備する。トランジスタM120 とM130 はメモリーセルの入出用の切替え可能なデータパスを提供する。図2Aと図2Bにおいて、線16は行選択線であり、線18と22はデータパス線として用いられる列選択線である。
(a) メモリーセルアレーに記憶される1語のデータの標準語長を、この1語のデータが含むことができる最大値の2値ビットを特定することによって決定する段階。
(b) 上記標準語長のデータ語を含む最大値の2値ビットが配置されることができる各々可能な唯一無二の標準語長のデータの形成がなされ、上記唯一無二の標準語長のデータがメモリーセルアレー内の対応する唯一無二の標準語長のアドレススペースに分配されるように、メモリーセルアレー内にアドレススペースを配置する段階。
(c) メモリーセルアレー内の対応する唯一無二の標準語長のアドレススペースに、唯一無二の標準語長のデータをそれぞれ記憶させる段階。
かに大きいという特徴を有する。16メガセルDRAMチップは、正確に16,777,216個のメモリーセルを有し、チップ毎に正確に16,777,216ビットのデータ即ち2,097,152バイトのデータを記憶する。これに対して、本発明の第2実施例における16メガセルメモリーチップは正確に16,777,216個のメモリーセルを有するが、前述した特定形式の最大5000ビットのデータを各メモリーセルが記憶するときには16,777,216×5000ビット、即ち8.388608×1010ビット、従って1.048576×1010バイト即ち10.48576ギガバイトのデータを記憶する。ここに、5000という数は一例であって、メモリーセルの設計パラメータによって決まるものである。
(a) メモリーセルアレーに記憶される1語のデータの標準語長を、この1語のデータが含むことができる最大値の2値ビットを特定することによって決定する段階。
(b) 上記標準語長のデータ語を含む最大値の2値ビットが配置されることができる各々可能な唯一無二の標準語長のデータの形成がなされ、上記唯一無二の標準語長のデータがメモリーセルアレー内の対応する唯一無二の標準語長のアドレススペースに分配されるように、メモリーセルアレー内にアドレススペースを配置する段階。
(c) メモリーセルアレー内の対応する唯一無二の標準語長のアドレススペースに、唯一無二の標準語長のデータをそれぞれ記憶させる段階。
が与えられが、このデータ書き込み電圧V1 はデータ書き込み入力用エミッタ端子52の入力として作用し、出力段に出力電圧VO1を与える。同様に、データ書き込み入力用エミッタ端子52にデータ書き込み電流I1
が与えられると、コレクタ端子C55には対応する出力電流が発生する。電圧VO2とコレクタ電流は、データ線35を介して書き込み読み出し消去感知回路46によって出力段において測定されるが、これはデータ書き込み回路ループとデータ書き込みサイクルの接続と機能が適切か否かをそれぞれチェックするためである。
がトランジスタM20を導電状態にさせるように機能する所定の適切な大きさでなければならない。1つの所定の大きさの電磁気又は磁気は「高」ビット即ち論理「1」を表し、他の所定の大きさの電磁気又は磁気は「低」ビット即ち論理「0」を表す。メモリーセルに記憶されたデータを読み出すために、データ読み出しビット線28には3A図の書き込み読み出し消去感知回路46によって所定の大きさの読み出し電圧が与えられる。読み出し電圧によって発生する読み出し電流は、図4A及び図4Bに示す如く、データ読み出しビット線28を流れ、且つデータ読み出し素子34を流れる。データ読み出し素子34がインジウムアンチモン半導体である場合、その端子間に発生する電圧V2はデータ読み出し電流I2
又はI3がその端子間を流れるときに発生する電磁界又は磁界38、即ちHx 又はHy に比例して変化する。
と電磁界又は磁界38即ちHx との関係は次式で表される。
V2 =(1/S)KI2 HxここにV2 はデータ読み出し素子34の端子間に発生する電圧、Kはインジウムアンチモン半導体に特有の定数、Hx
は電磁気又は磁気素子36の電磁界又は磁界、I2 はデータ読み出し素子34を通過して流れるデータ読み出し電流、Sはデータ読み出し素子34の幅である。SとKは設計上で与えられた定数であり、且つ電流I2
の大きさは一定であるから、データ読み出し素子34の端子間に発生する電圧V2 は電磁気又は磁気素子36の電磁界又は磁界38即ちHx に対応した電磁気又は磁気の強さに比例する。この電磁気又は磁気の強さは、メモリーセルに記憶された「高」即ち「1」又は「低」即ち「0」のいずれかの形式のビットに比例する。
はデータ読み出し用電圧電流入力エミッタ端子54に対する入力電圧として作用する。図5を参照して説明すると、入力エミッタ端子54への入力電圧V2 がトランジスタM20を導通させるのに充分な大きさの低さであれば、コレクタ端子の供給電圧VCCと略等しい出力電圧V0L即ち電圧V02が出力段に表れるが、これが「低」即ち「0」を与える。入力電圧V2
が増加すると、入力エミッタ電流IE が増加し、それに伴ってコレクタ電流IC を増加させる。すると出力電圧V02は略VOH即ちVCE(sat)まで上昇する。これが「高」即ち「1」ビットを表す。しかしながら、本発明に用いられる或る種のトランジスタでは、VCE(sat)
は負であり、従ってY軸の負の大きな電圧を下限値としている図5に於いて、出力電圧の増加はY軸の正の方向への変化を示す。
、VOL=VCCであるから、VOH=VCE(sat) は「高」即ち「1」ビットを表し、VOL=VCCは「低」即ち「0」ビットを表す。「高」即ち「1」ビットと「低」即ち「0」ビットは、本発明の目的に照らして、且つ機能を損なうことなく、入れ換えることが可能である。
が存在しているときに電流I2 がそこを流れるとその端子間の抵抗が変化する鉄ニッケル合金製素子であってもよい。この場合の抵抗R3 と電磁界又は磁界Hy との関係を表すのに通常用いられる関係式は次の通りである。
R3 =(ΔR/ΔRmax )=1−(Hy /Ho )(Hy /Ho )
ここで、Hy に対するΔRの応答性は外部バイアス磁界を導入することによって、直線的にすることができる。オームの法則によりV3
=I3 R3 であり、且つI3 は設計及び状況によって一定に選ばれているから、図3Aと4Bに於けるデータ読み出し素子34の両端に発生する電圧V3 は抵抗R3 に比例し、従って電磁界又は磁界Hy
に比例する。電磁界又は磁界Hy は、図3Aの電磁気又は磁気素子36に電磁気又は磁気として記憶されている「1」即ち「高」又は「0」即ち「低」のいずれかの形式のビットのデータに比例する。
であるとき、図5に関して前述した通り、書き込み読み出し消去メモリーセルの出力段には対応する出力電圧V02が表れる。データ読み出し電流I3がその端子間を通過して流れるとき、電磁界又は磁界38と抵抗変化ΔRと間に直線的関係が成立する結合型磁気ストリップを、データ読み出し素子34として用いてもよい。更に、電圧V2
とV3 、及び電磁界又は磁界38との間に成立する他の関係式を用いることによって、データ読み出し素子34としてのインジウムアンチモン素子や鉄ニッケル合金素子の組成と寸法を、多少変更することができる。
が加えられたときに、行アドレスデコーダ回路44はトランジスタM20のベース電圧を導通に必要な接地基準電圧に等しくしてトランジスタM20を活性化する。スイッチングトランジスタM20のベース端子37の説明は、本発明に用いられるトランジスタの種類を説明するのに特に重要である。スイッチ動作と結果が同じであれば、他の種類のトランジスタであっても、本発明に用いることができる。
と、データ読み出し素子34の端子間の電圧V2 又はV3 との和の電圧でもよい。この場合Vin=VR +V2 又はVin=VR +V3となる。また、入力電圧VinとしてV2
或いはVR +V2 又はVR +V3 を用いて、V2 又はV3 に対応して出力端子に「1」即ち「高」ビットを表す電圧VOH=VCE(Sat) を発生させるか、或いは他のV2
又はV3 に対応して出力端子に「0」即ち「低」ビットを表す電圧VOL=VCCを発生させるかは設計者の選択に関するものである。
、図4BではHy )の強さに比例して、その端子間電圧が変化する。電磁界又は磁界Hx 又はHy の強さは、電磁気又は磁気素子36を流れる電流によって発生する電磁気又は磁気の強さに依存する。電磁気又は磁気素子36の電磁気又は磁気の総計の強さは、図6の列書き込み読み出し消去感知回路46によってメモリーセルに書き込まれた特定の形式のデータの2値ビットの総数に直接比例する。従って、データ読み出し素子34の端子間電圧V2
は、その時メモリーセルに記憶されていた特定形式のデータの2値ビットの総数で表されるデータの大きさに直接比例する。電圧V2 はそれだけで、又は書き込み読み出し消去感知回路46によってデータ読み出しビット線28にデータ読み出し電圧が加えられた時に作られ、図6のデータ読み出し入力エミッタ端子54の入力電圧Vinとなる。
は、それが1ビット又は特定形式の2以上のビットのデータであっても、トランジスタM20を直ちに飽和モードにさせるのに充分な大きさでなければならない。電圧Vinがデータ読み出し入力エミッタ端子54に入力電圧として加わると、トランジスタM20を飽和モードにし、その入力エミッタ端子54とコレクタ端子55の間の電圧VCEを一定の値にする。本発明の第2実施例ではVCE=VCE(sat)
であり、メモリーセルにデータが記憶されている限り、電圧Vinの大きさに無関係に一定である。
を測定する。ところで、Vx =Vin+VCE(sat) であり、Vin=Vin(sat) +V(data)であるから、Vx =Vin(sat) +V(data)+VCE(sat)となる。ここで、Vx
はデータ読み出し回路ループの電圧で列書き込み読み出し消去感知回路46で読み出される電圧であり、Vin(sat) はトランジスタを飽和モードにさせるのに必要な入力電圧であり、V(data)はメモリーセルに電磁気又は磁気として記憶されている2値ビットのデータの実際の値を表す電圧で、データ読み出し素子34に発生する電圧であり、更にVCE(sat)
はデータ読み出し入力エミッタ端子54とデータ出力コレクタ端子55の間の電圧である。
はV(data)に直接比例する。Vx を測定し、且つ測定したVx からVin(sat) とVCE(sat) を差し引けば、一時にメモリーセルに記憶された2値ビットの総数であるデータの実際のデータの大きさを表す電圧V(data)を得ることができる。
が5ボルト、VCE(sat) が−0.1ボルト、Vin(sat) が+0.1ボルトであれば、V(data)は前述の関係式Vx =Vin(sat) +V(data)+VCE(sat)
を用いて次のように算定される。即ち、V(data)=Vx −Vin(sat) −VCE(sat) =5−(0.1)−(−0.1)=5ボルトとなる。ところでVx
はコレクタ端子55の電圧Vc と等しい。従って、V(data)は列書き込み読み出し消去感知回路46を用いてコレクタ端子電圧Vc を測定し、この値からVin(sat)
とVCE(sat) を差し引くことで簡単にうることができる。
を測定する。ここで、Vx =Vin+VCE(sat) であり、Vin=Vin(sat) +V(data)である。従って、Vx =Vin(sat) +V(data)+VCE(sat)
となる。そしてVx は、データ読み出し回路ループを定める2つの点、図3B1の点200と点220との間の電圧である。
を特定の形式のデータの1ビットを表す所定の電圧で割ることによって、ROMセルに記憶されている特定の形式のデータのビットの総数が得られる。MOSトランジスタを用いる第3の実施例において、図3B2のROMセルが一時に1ビットのデータ又は2以上のビットのデータを記憶するように設計されている場合、データ読み出し感知回路74は点400(x)
と点600(y) との間の電圧Vz を測定する。ここで、Vz =VT +V(data)で与えられるが、VT はトランジスタM21の電圧降下、V(data)はデータ読み出し素子34の端子間電圧である。VT
はトランジスタをスイッチオンするためにゲートに加えられるゲート電圧で、予め知られた値である。そこでVz を測定することによって、データ読み出し素子34の端子間電圧V(data)、即ちデータ読み出し回路ループの電圧が決定される。
は、00000001で表されるビット配列で、それぞれが8ビットの語を5000も記憶することができる。アドレススペースW3 は、00000010で表されるビット配列で、それぞれが8ビットの語を5000も記憶することができる。アドレススペースW4
は、00000011で表されるビット配列で、それぞれが8ビットの語を5000も記憶することができる。このようにして、アドレススペースW256 は、11111111で表されるビット配列で、それぞれが8ビットの語を5000も記憶することができる。ここではアドレススペースW4
からアドレススペースW256 の間のアドレススペースについての記述を省略したが、上述の説明からこれらのアドレススペースのビット配列は容易に理解できるであろう。因みに、アドレススペースW254
が記憶する語のビット配列は11111101、アドレススペースW253 のそれは1111110である。
、図3B2 及び図6のメモリーセルの読み出し回路ループを形成するために、この素子34に接続される端子は2を超える数の端子が必要である。データ読み出し素子34の付加的端子を書き込み読み出し消去感知回路46に接続する付加的信号線手段は、図3A、図3B1
、図3B2 及び図6のメモリーセルの左に追加されなければならない。
26 データ書き込みビット線
28 データ読み出しビット線
32 データ消去ビット線
34 データ読み出し素子
35 データ線
36 電磁界又は磁界素子
37 ベース端子
38 電磁界又は磁界
42 電流
44 行アドレスデコーダ回路
46 書き込み読み出し消去感知回路(図6)、列アドレス感知回路(図8)
52,54,56 データ書き込み用電圧電流入力エミッタ
55 コレクタ端子
56 データ書き込み用電圧電流入力エミッタ
68 データ読み出しビット線
72 データ線又はデータ読み出しビット線
74 データ読み出し感知回路
80 行アドレス選択線
82 行アドレスデコーダ回路
200,220 点
400,600 点
M20 マルチエミッタ型トランジスタ
Claims (1)
- 下記の段階からなり、メモリーセルアレーにデータを記憶させる方法。
(a) メモリーセルアレーに記憶される1語のデータの標準語長を、この1語のデータが含むことができる最大値の2値ビットを特定することによって決定する段階。
(b) 上記標準語長のデータ語を含む最大値の2値ビットが配置されることができる各々可能な唯一無二の標準語長のデータの形成がなされ、上記唯一無二の標準語長のデータがメモリーセルアレー内の対応する唯一無二の標準語長のアドレススペースに分配されるように、メモリーセルアレー内にアドレススペースを配置する段階。
(c) メモリーセルアレー内の対応する唯一無二の標準語長のアドレススペースに、唯一無二の標準語長のデータをそれぞれ記憶させる段階。
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