JPS6226699A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6226699A JPS6226699A JP60165169A JP16516985A JPS6226699A JP S6226699 A JPS6226699 A JP S6226699A JP 60165169 A JP60165169 A JP 60165169A JP 16516985 A JP16516985 A JP 16516985A JP S6226699 A JPS6226699 A JP S6226699A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関して、特にマトリックス配置さ
れた半導体記憶装置の読み出し回路に関する。
れた半導体記憶装置の読み出し回路に関する。
従来、マトリックス配置された半導体記憶装置は、非選
択状態時にＰＯＷｅｒを低減するため回路の動作を停止
している。第３図にマトリックス配置された半導体記憶
装置の一例として公知の縦積みマスクＲＯＭ（リードオ
ンリーメモリ）装置の等価回路を示す。この縦績みマス
クＲＯＭはゲートに行デコーダ４の出力ＶＸＩ−ｖｘｎ
が印加された複数のＮチャンネルメモリ絶縁ゲート型電
界効果トランジスタ（以下ＩＧＦＥＴという）ＭＸＩ〜
Ｍ）Ｃｎを：＃Ｉｌに接続し、前記Ｎチャンネルメモリ
、ＩＧＦＥＴの列の一端を接地電位（ＧＮＬ））に接続
し、他の端をＮチャンネル列選択ＩＧＦＥＴ Ｍｙｌ
のソースに接続する。前記Ｎチャンネル列選択ＩＧＦＥ
Ｔ Ｍｙ、のゲートには列デコーダ３の出力Ｖｙ１が印
加され、ドレインはセンスアンプ回路２０入力に接続さ
れている。センスアンプ回路とＮチャンネル列選択ＩＧ
ＦＥＴの接続点ａと接地電位間には、Ｎチャンネル列選
択ＩＧＦＥＴのドレイン拡散層容量およびセンスアンプ
回路の入力容量等の寄生容量ＣＩが、Ｎチャンネル列選
択ＩＧＩ”ＥＴと列線との接続点ｂ１と接地電位間には
列線に接続されるＮチャンネルメモリＩＧＦＥＴの拡散
層およびＮチャンネル列選択ＩＧＦＥＴのソース拡散層
容量等の寄生容量等の寄生容量Ｃ２が存在する。
択状態時にＰＯＷｅｒを低減するため回路の動作を停止
している。第３図にマトリックス配置された半導体記憶
装置の一例として公知の縦積みマスクＲＯＭ（リードオ
ンリーメモリ）装置の等価回路を示す。この縦績みマス
クＲＯＭはゲートに行デコーダ４の出力ＶＸＩ−ｖｘｎ
が印加された複数のＮチャンネルメモリ絶縁ゲート型電
界効果トランジスタ（以下ＩＧＦＥＴという）ＭＸＩ〜
Ｍ）Ｃｎを：＃Ｉｌに接続し、前記Ｎチャンネルメモリ
、ＩＧＦＥＴの列の一端を接地電位（ＧＮＬ））に接続
し、他の端をＮチャンネル列選択ＩＧＦＥＴ Ｍｙｌ
のソースに接続する。前記Ｎチャンネル列選択ＩＧＦＥ
Ｔ Ｍｙ、のゲートには列デコーダ３の出力Ｖｙ１が印
加され、ドレインはセンスアンプ回路２０入力に接続さ
れている。センスアンプ回路とＮチャンネル列選択ＩＧ
ＦＥＴの接続点ａと接地電位間には、Ｎチャンネル列選
択ＩＧＦＥＴのドレイン拡散層容量およびセンスアンプ
回路の入力容量等の寄生容量ＣＩが、Ｎチャンネル列選
択ＩＧＩ”ＥＴと列線との接続点ｂ１と接地電位間には
列線に接続されるＮチャンネルメモリＩＧＦＥＴの拡散
層およびＮチャンネル列選択ＩＧＦＥＴのソース拡散層
容量等の寄生容量等の寄生容量Ｃ２が存在する。
センスアンプ回路については公知であシ説明は省略する
が、電源電圧５■で回路が選択状態の時、Ｎチャンネル
メモリＩＧＦＥＴ Ｍｘ、−ＭＸ、のオｙ−オフ状態の
変化に対し、列線の電圧をＩＶ付近で変化させ、列線に
電流か流れている時に出力Ｖｏｕｔｔ−Ｌｏｗに、流れ
ない時にＨｉｇｈレベルにし、 さらにチップネイプル
信号面によって、非選択状態となった時、回路の動作を
停止して、出力Ｖｏｕｔｒ、（Ｈｉｇｈレベルとなるよ
うに設計する。
が、電源電圧５■で回路が選択状態の時、Ｎチャンネル
メモリＩＧＦＥＴ Ｍｘ、−ＭＸ、のオｙ−オフ状態の
変化に対し、列線の電圧をＩＶ付近で変化させ、列線に
電流か流れている時に出力Ｖｏｕｔｔ−Ｌｏｗに、流れ
ない時にＨｉｇｈレベルにし、 さらにチップネイプル
信号面によって、非選択状態となった時、回路の動作を
停止して、出力Ｖｏｕｔｒ、（Ｈｉｇｈレベルとなるよ
うに設計する。
上記回路の動作を説明するために、タイミングチャート
（電圧波形図）を第４図に示す。回路が選択状態Ｔ１の
時は、Ｎチャンネルメモ！Ｊ ＩＧＦＥＴＭＸ、のオン
・オフ状態の変化によって列線に流れる電流が変化し、
センスアンプ回路の出力Ｖｏｕｔは変化する。回路が非
選択状態Ｔ２になると、センスアンプ回路の動作は停止
し、出力ＶｏｕｔはＨｉ ｇ ｈレベルになり、また接
続点ａ、ｂ、の電圧はＮチャンネルメモリＩＧＦＥＴ
Ｍｘ ｌ−Ｍｘｎを通して接地電位までディスチャージ
される。
（電圧波形図）を第４図に示す。回路が選択状態Ｔ１の
時は、Ｎチャンネルメモ！Ｊ ＩＧＦＥＴＭＸ、のオン
・オフ状態の変化によって列線に流れる電流が変化し、
センスアンプ回路の出力Ｖｏｕｔは変化する。回路が非
選択状態Ｔ２になると、センスアンプ回路の動作は停止
し、出力ＶｏｕｔはＨｉ ｇ ｈレベルになり、また接
続点ａ、ｂ、の電圧はＮチャンネルメモリＩＧＦＥＴ
Ｍｘ ｌ−Ｍｘｎを通して接地電位までディスチャージ
される。
回路が非選択状態から選択状憐Ｔ、になると、接続点ａ
、ｂｌの電圧は、センスアンプ回路によって接地電位か
ら選択状態時の所定の電圧線１ｖまでチャージアップ（
Ｔ４）され、その後センスアンプ回路の出力は確定する
。
、ｂｌの電圧は、センスアンプ回路によって接地電位か
ら選択状態時の所定の電圧線１ｖまでチャージアップ（
Ｔ４）され、その後センスアンプ回路の出力は確定する
。
上述した従来のマトリックス配置された半導体記憶装置
は、非選択状態から選択状態に変化する時、寄生容量Ｃ
１，Ｃ２を接地電位から所定の電圧まで、センスアンプ
回路によってチャージアップするようになっているので
、チャージアップされるまでセンスアンプ回路の状態は
不安定となり、誤動作する可能性があり、さらにチャー
ジアップ゛に長時間を必要とするので、データ読み出し
速度が遅くなるという欠点がある。
は、非選択状態から選択状態に変化する時、寄生容量Ｃ
１，Ｃ２を接地電位から所定の電圧まで、センスアンプ
回路によってチャージアップするようになっているので
、チャージアップされるまでセンスアンプ回路の状態は
不安定となり、誤動作する可能性があり、さらにチャー
ジアップ゛に長時間を必要とするので、データ読み出し
速度が遅くなるという欠点がある。
本発明は、複数個のメモリ素子で形成される複数の列線
と、各列線のメモリ素子の共通のゲート電極として働く
複数の導電層よりなる複数の行線で構成されるメモリア
レイを備え、前記列線が列選択ＩＧＦＥＴを介してセン
スアンプ回路に接続されるマトリックス配置された半導
体記憶装置が非選択状態時に、前記列選択ＩＧＦＥＴと
前記センスアンプ回路の接続点をチャージアップするだ
めのチャージアップ回路を有している。
と、各列線のメモリ素子の共通のゲート電極として働く
複数の導電層よりなる複数の行線で構成されるメモリア
レイを備え、前記列線が列選択ＩＧＦＥＴを介してセン
スアンプ回路に接続されるマトリックス配置された半導
体記憶装置が非選択状態時に、前記列選択ＩＧＦＥＴと
前記センスアンプ回路の接続点をチャージアップするだ
めのチャージアップ回路を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の縦積みマスクＲＯＭ（リー
ドオンリーメモリ）の回路図、第２図は実施例を説明す
るためのタイミングチャート（電圧波形図）である。
ドオンリーメモリ）の回路図、第２図は実施例を説明す
るためのタイミングチャート（電圧波形図）である。
直列に接続されたＮチャンネルメモ！Ｊ ＩＧＦＥＴＭ
ｘ１〜ＭＸｏで形成されるメモリアレイ１０列線はＮチ
ャンネル列選択ＩＧＦＥＴ Ｍｙ、〜Ｍｙｎを介してセ
ンスアンプ回路２に接続される。、Ｎチャンネル選択Ｉ
ＱＦＷ’ｌ’ Ｍｙ、−Ｍｙｎのゲートには、チップイ
ネイブル信号ＣＥ−によって非選択状態となったとき、
出力を、Ｌｏｗレベルとする列デコーダ３の出力■ｙｌ
−ｖｙｎを接続する。ＮチャンネルメモリＩＧＦＥＴ
Ｍｘｚ 〜Ｍｘｎのゲートには、チップイネイブル信号
面によって非選択状態となったとき出力をＨｉ ｇ ｈ
レベルとする行デコーダ４の出力を接続する。センスア
ンプ回路とＮチャンネル列選択ＩＧＦＥＴ Ｍｙ、−Ｍ
ｙｎとの接続点ａにはＮチャンネル列選択ＩＧＦＥＴＭ
ｘｌ−Ｍｙｎの拡散層容量およびセンスアンプ回路の入
力容量等の寄生容量Ｃ１が接地電位との間に存在する。
ｘ１〜ＭＸｏで形成されるメモリアレイ１０列線はＮチ
ャンネル列選択ＩＧＦＥＴ Ｍｙ、〜Ｍｙｎを介してセ
ンスアンプ回路２に接続される。、Ｎチャンネル選択Ｉ
ＱＦＷ’ｌ’ Ｍｙ、−Ｍｙｎのゲートには、チップイ
ネイブル信号ＣＥ−によって非選択状態となったとき、
出力を、Ｌｏｗレベルとする列デコーダ３の出力■ｙｌ
−ｖｙｎを接続する。ＮチャンネルメモリＩＧＦＥＴ
Ｍｘｚ 〜Ｍｘｎのゲートには、チップイネイブル信号
面によって非選択状態となったとき出力をＨｉ ｇ ｈ
レベルとする行デコーダ４の出力を接続する。センスア
ンプ回路とＮチャンネル列選択ＩＧＦＥＴ Ｍｙ、−Ｍ
ｙｎとの接続点ａにはＮチャンネル列選択ＩＧＦＥＴＭ
ｘｌ−Ｍｙｎの拡散層容量およびセンスアンプ回路の入
力容量等の寄生容量Ｃ１が接地電位との間に存在する。
Ｎチャン°ネル列選択ＩＧＦＥＴ Ｍｙ ｌ＝Ｍｙｎと
列線との接続点ｂ！〜ｂｎにはＮチャンネル列選択ＩＧ
ＦＢＴの拡散層容量および列線に接続されているＮチャ
ンネルメモＩＪ ＩＧＦＥＴの拡散層容量１列線の配線
容量等の寄生容ｉｔ Ｃｚ １〜Ｃ２ｎが接地電位との
間に存在する。チップイネイブル信号面によってマトリ
ックス配置された半導体記憶装置が非選択状態の時Ｈｉ
ｇｈレベルを出力し、選択状態の時は出力を高インピー
ダンスにするナヤージアップ回路５の出力を前記接続点
ａに接続する。
列線との接続点ｂ！〜ｂｎにはＮチャンネル列選択ＩＧ
ＦＢＴの拡散層容量および列線に接続されているＮチャ
ンネルメモＩＪ ＩＧＦＥＴの拡散層容量１列線の配線
容量等の寄生容ｉｔ Ｃｚ １〜Ｃ２ｎが接地電位との
間に存在する。チップイネイブル信号面によってマトリ
ックス配置された半導体記憶装置が非選択状態の時Ｈｉ
ｇｈレベルを出力し、選択状態の時は出力を高インピー
ダンスにするナヤージアップ回路５の出力を前記接続点
ａに接続する。
次に第２図に示した電圧波形図を用いて動作を説明する
。選択状態時Ｔ１における接続点ａの電圧ＶａとＮチャ
ンネル列選択ＩＧＦＥＴ Ｍ、。
。選択状態時Ｔ１における接続点ａの電圧ＶａとＮチャ
ンネル列選択ＩＧＦＥＴ Ｍ、。
により選択されている列線の接続点ｂ１の電圧ｖｂは電
源電圧よりも低く、またＮチャンネル列選択ＩＧＦＥＴ
ＭｙｔのゲートにはＨｉｇｈレベルが印加されている
のでＶａとｖｂはほぼ等しい電圧である。チップイネイ
ブル信号ｄによって非選択状態Ｔ２になると列デコーダ
の出力ｖｙ１〜■ｙｎはＬｏｗレベルによりＮチャンネ
ル列選択ＩＧＦＥＴＭＸ１−Ｍｙｌｌはカットオフする
と同時にチャージアップ回路が動作して接続点ａの電圧
をＶａＨにチャージアップする。一方、行デコーダの出
力ＶＸＩ〜ＶＸｎはＨｉ ｇ ｈレベルになり接続点す
、〜ｂｎの電圧は接地電位までディスチャージされる。
源電圧よりも低く、またＮチャンネル列選択ＩＧＦＥＴ
ＭｙｔのゲートにはＨｉｇｈレベルが印加されている
のでＶａとｖｂはほぼ等しい電圧である。チップイネイ
ブル信号ｄによって非選択状態Ｔ２になると列デコーダ
の出力ｖｙ１〜■ｙｎはＬｏｗレベルによりＮチャンネ
ル列選択ＩＧＦＥＴＭＸ１−Ｍｙｌｌはカットオフする
と同時にチャージアップ回路が動作して接続点ａの電圧
をＶａＨにチャージアップする。一方、行デコーダの出
力ＶＸＩ〜ＶＸｎはＨｉ ｇ ｈレベルになり接続点す
、〜ｂｎの電圧は接地電位までディスチャージされる。
次にチップイネイブル信号面が変化し選択状態Ｔ３にな
ると、列デコーダの出力■ｙｌはＨｉ ｇ ｈレベルに
なＪ、Ｎチャンネル列選択ＩＧＦＥＴ Ｍ、。
ると、列デコーダの出力■ｙｌはＨｉ ｇ ｈレベルに
なＪ、Ｎチャンネル列選択ＩＧＦＥＴ Ｍ、。
が導通することで、接地点ａとｂｌの電圧はＶａＨとＣ
Ｉ Ｃ２１の容量比によって決まる電圧ＶＣに瞬時に
変化し、その後センスアンプ回路が動作することで接続
点ａ、 ｂ、の電圧は短時間Ｔ４で動作時の所定の電
圧■ａ Ｖｂにチャージアップされてセンスアンプ回路
の出力Ｖｏｕｔは確定する。
Ｉ Ｃ２１の容量比によって決まる電圧ＶＣに瞬時に
変化し、その後センスアンプ回路が動作することで接続
点ａ、 ｂ、の電圧は短時間Ｔ４で動作時の所定の電
圧■ａ Ｖｂにチャージアップされてセンスアンプ回路
の出力Ｖｏｕｔは確定する。
ここで前記■ｃの電圧はＶｃ＝ＶａＨＸＣｔ／（ｃ。
＋Ｃｚｘ）によって決まる。一般的なマトリックス配置
された半導体記憶装置では電源電圧５■でＶａ ｖｂは
約１ｖであシ、Ｃ！ｌ−Ｃ２ｎの容量はＣ，ｘｐも太き
い。ここテＣｌ＝ ０．５ ｐＦ Ｃ２１〜Ｃ２ｎ＝３
ｐｐ、 ｖａＨ＝ｓＶと仮定するならＶＣ＝０．７１
°Ｖとなり、チャージアップ回路を設けることでマトリ
ックス配置された半導体記憶装置が非選択状態から選択
状態に変化する時、列線の電圧は高速にチャージアップ
される。
された半導体記憶装置では電源電圧５■でＶａ ｖｂは
約１ｖであシ、Ｃ！ｌ−Ｃ２ｎの容量はＣ，ｘｐも太き
い。ここテＣｌ＝ ０．５ ｐＦ Ｃ２１〜Ｃ２ｎ＝３
ｐｐ、 ｖａＨ＝ｓＶと仮定するならＶＣ＝０．７１
°Ｖとなり、チャージアップ回路を設けることでマトリ
ックス配置された半導体記憶装置が非選択状態から選択
状態に変化する時、列線の電圧は高速にチャージアップ
される。
′以上説明したように本発明は、マトリックス配置され
た半導体記憶装置が非選択状態時にＨｉ ｇ ｈレベル
を出力するチャージアップ回路を設け、前記チャージア
ップ回路により、マトリックス配置された半導体記憶装
置が非選択状態の時、センスアンプ回路と列選択ＩＧＦ
ＢＴの接続点をチャージアップすることにより、マトリ
ックス配置された半導体記憶装置が非選択状態から選択
状態に変化する時、列線の電圧は高速にチャージアップ
され、高速のデータ読み出しができる効果がある。
た半導体記憶装置が非選択状態時にＨｉ ｇ ｈレベル
を出力するチャージアップ回路を設け、前記チャージア
ップ回路により、マトリックス配置された半導体記憶装
置が非選択状態の時、センスアンプ回路と列選択ＩＧＦ
ＢＴの接続点をチャージアップすることにより、マトリ
ックス配置された半導体記憶装置が非選択状態から選択
状態に変化する時、列線の電圧は高速にチャージアップ
され、高速のデータ読み出しができる効果がある。
第１図は本発明の一実施例の回路図、第２図は第１図の
タイミングチャート、第３図は従来のマトリックス配置
された半導体記憶装置の一例を示す回路図、第４図は第
３図のタイミングチャートである。 １・・・・・・メモリアレイ、２・・・・・・センスア
ンプ回路、３・・・・・・列デコーダ、４・・・・・・
行デコーダ、５・・・・・・チャージアップ回路、Ｍｙ
１〜Ｍｙｎ・・・・・・列選択、工ＧＦＥＴ９Ｍ０〜Ｍ
ｘｎメモリＩＧＦＥＴ％Ｃ，、Ｃ２゜Ｃ２１〜Ｃ２ｎ・
・・・・・寄生容ｉｋ、Ｖｏｕｔ・・・・・・センスア
ンプ回路の出力、ＣＥ−・・−チップイネイブル信号、
Ａ・・・・・・アドレス信号、ｖｙ１〜ｖｙｎ・・・・
・・列デコーダ出力、ｖｘｌ〜■ｘｎ・・・・・・行デ
コーダ出力。 代理人 弁理士 内 原 晋 ′□゛９２、二 都１ 面 早２ 図 第４−回は隈例）
タイミングチャート、第３図は従来のマトリックス配置
された半導体記憶装置の一例を示す回路図、第４図は第
３図のタイミングチャートである。 １・・・・・・メモリアレイ、２・・・・・・センスア
ンプ回路、３・・・・・・列デコーダ、４・・・・・・
行デコーダ、５・・・・・・チャージアップ回路、Ｍｙ
１〜Ｍｙｎ・・・・・・列選択、工ＧＦＥＴ９Ｍ０〜Ｍ
ｘｎメモリＩＧＦＥＴ％Ｃ，、Ｃ２゜Ｃ２１〜Ｃ２ｎ・
・・・・・寄生容ｉｋ、Ｖｏｕｔ・・・・・・センスア
ンプ回路の出力、ＣＥ−・・−チップイネイブル信号、
Ａ・・・・・・アドレス信号、ｖｙ１〜ｖｙｎ・・・・
・・列デコーダ出力、ｖｘｌ〜■ｘｎ・・・・・・行デ
コーダ出力。 代理人 弁理士 内 原 晋 ′□゛９２、二 都１ 面 早２ 図 第４−回は隈例）
Claims (1)
- 複数個のメモリ素子で形成される複数の列線と、各列線
のメモリ素子の共通のゲート電極として働く複数の導電
層よりなる複数の行線で構成されるメモリアレイを備え
、前記列線が列選択絶縁ゲート型電界効果トランジスタ
を介してセンスアンプ回路に接続されるマトリックス配
置された半導体記憶装置において、前記マトリックス配
置された半導体記憶装置が非選択状態時に、前記列選択
絶縁ゲート型電界効果トランジスタと前記センスアンプ
回路の接続点をチャージするためのチャージ回路を設け
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60165169A JPS6226699A (ja) | 1985-07-25 | 1985-07-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60165169A JPS6226699A (ja) | 1985-07-25 | 1985-07-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6226699A true JPS6226699A (ja) | 1987-02-04 |
Family
ID=15807169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60165169A Pending JPS6226699A (ja) | 1985-07-25 | 1985-07-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6226699A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4989458A (en) * | 1988-04-02 | 1991-02-05 | Kabushiki Kaisha Meidensha | Apparatus for detecting torque for oscillation-type electric dynamometer |
| JPH04276512A (ja) * | 1991-03-05 | 1992-10-01 | Nippon Steel Corp | 熱間圧延機における先進率の測定方法 |
-
1985
- 1985-07-25 JP JP60165169A patent/JPS6226699A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4989458A (en) * | 1988-04-02 | 1991-02-05 | Kabushiki Kaisha Meidensha | Apparatus for detecting torque for oscillation-type electric dynamometer |
| JPH04276512A (ja) * | 1991-03-05 | 1992-10-01 | Nippon Steel Corp | 熱間圧延機における先進率の測定方法 |
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