KR900008188B1 - 불휘발성 메모리 회로 - Google Patents

불휘발성 메모리 회로 Download PDF

Info

Publication number
KR900008188B1
KR900008188B1 KR1019870002285A KR870002285A KR900008188B1 KR 900008188 B1 KR900008188 B1 KR 900008188B1 KR 1019870002285 A KR1019870002285 A KR 1019870002285A KR 870002285 A KR870002285 A KR 870002285A KR 900008188 B1 KR900008188 B1 KR 900008188B1
Authority
KR
South Korea
Prior art keywords
circuit means
output
signal
level
memory cell
Prior art date
Application number
KR1019870002285A
Other languages
English (en)
Other versions
KR870009395A (ko
Inventor
고우지 우에노
Original Assignee
후지쓰가부시끼가이샤
야마모도 다꾸마
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쓰가부시끼가이샤, 야마모도 다꾸마 filed Critical 후지쓰가부시끼가이샤
Publication of KR870009395A publication Critical patent/KR870009395A/ko
Application granted granted Critical
Publication of KR900008188B1 publication Critical patent/KR900008188B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/06—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using diode elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)

Abstract

내용 없음.

Description

불휘발성 메모리 회로
제1도는 종래의 메모리 소자의 일예의 필요한 부분을 보인 시스템 회로도.
제2도는 본 발명의 메모리 소자의 동작원리를 설명하기 위한 시스템 블록도.
제3도는 본 발명의 메모리 소자의 실시예의 필요한 부분을 보인 시스템 회로도.
4a도 및 제4b도는 제3도에 도시된 회로시스템내에 열(row)어드레스 버퍼 및 행(column)어드레스 버퍼의 실시예의 필요한 부분을 보인 시스템 회로도.
제5a도 및 제5b도는 도시된 회로 시스템의 회로 구성도.
제6a도 및 제6b도는 제3도에 도시된 회로 시스템내에 워드라인 구동 회로의 회로도.
제7도는 제3도에 도시된 회로 시스템 내에 인버터 회로도.
본 발명은 메모리 소자에 관한 것이며, 특히 비트라인 레벨을 기준레벨과 비교하여 기억된 정보를 읽어내고, 메모리 소자가 동작을 디스에이블하고 읽어내기 동작을 수행하지 않았을 때, 메모리 소자의 전력소비를 감소시키기 위하여 모든 워드라인 및 비트라인을 하이레벨로 고정시키거나 높은 임피이던스를 갖도록 고정되는 메모리 장치에 관한 것이다.
도면을 참조하여 후에 서술해 나갈 것이지만, 종래의 읽어내기만을 하는 메모리(ROM)소자는 일반적으로 열 어드레스 버퍼 회로, 행 어드레스 버퍼 회로, 워드라인 구동회로, 비트라인 구동회로, 메모리 셀 어레이(memory cell aray) 다중 통신회로 및 출력회로를 포함한다. 열 어드레스가 열 어드레스 버퍼회로에서 부호화되고, 워드라인 구동회로가 선택된 워드라인을 하이레벨로 고정시킴으로써 워드라인을 선택하도록 워드라인을 구동한다. 행 어드레스는 행 어드레스 버퍼 회로에서 부호화되고, 비트라인 구동회로가 선택된 비트라인의 레벨을 로우(low)레벨로 고정시킴으로써 비트라인을 선택하도록 행 어드레스 비퍼회로의 부호화된 출력에 응하여 비트라인을 구동한다.
다중 통신 회로를 구성하고 있는 트랜지스터의 베이스는 비트라인에 연결되어 있고, 선택적으로 이들 트랜지스터를 ON.OFF함으로써 메모리 셀 어레이에서 선택된 메모리 셀로부터 나온 기억된 정보가 읽어내어진다. 다중 통신회로의 출력신호는 출력회로를 통하여 출력된다.
칩 인에이블(enable)신호는 출력동작을 수행하기 위한 출력회로를 제어하며 칩 디스에이블(disable)신호는 출력회로의 출력에서 임피이던스를 높은 임피이던스로 고정함으로써 출력동작, 즉 메모리 소자를 디스에이블 시킨다.
그러나 종래의 메모리 소자에서 비트라인 구동회로를 구성하고 있는 AND회로의 출력신호는 메모리 소자가 칩 디스에이블 신호에 의하여 디스에이블 되더라도 하나의 출력신호를 제외하고는 모두 로우레벨을 갖는다. 이러한 이유로, 전원단자로부터 비트라인에 전류를 공급하기 위하여 다중 통신회로에서 하나의 저항기를 제외하고는 모든 저항기를 통하여 전류가 흐른다. 이러한 상태에서 로우레벨 출력을 갖는 AND회로와 전원단자간의 큰 전위차가 생긴다. 여기에서 메모리 소자가 칩 디스에이블 신호에 의하여 디스에이블 되더라도 메모리 소자의 전력소비가 큰 문제점이 있다.
반도체 소자는 일반적으로 읽어내기만을 하는 메모리(ROM)와 프로그램을 할 수 있고 읽어내기만을 하는 메모리(PROM)와 같은 다수의 메모리 소자를 포함하며, 어떤 일을 수행할 때, 선택된 메모리 소자로부터 요구된 정보를 읽어내도록 메모리 소자중에 임의적으로 하나를 선택한다. 따라서 반도체 소자에서 선택되지 않은(또는 디스에이블된) 메모리 소자의 소비 전력이 적도록 요구된다.
메모리 소자의 전력소비가 감소하기 위하여 다중 통신 회로에서 저항기의 저항이 증가될 때, 메모리 소자의 비트라인으로부터 읽어내기 속도가 느려진다. 한편, 전원단자로부터 다중 통신회로와 출력 회로로 전원공급이 차단되고, 메모리 소자가 디스에이블될 때, 디스에이블된 메모리 소자가 다시 인에이블될 때 동작상태에 도달하는 것이 너무 오래 걸린다.
따라서 지금까지 서술해 왔었던 문제들을 해결하는 기발하고 유용한 메모리 소자를 구비하는 것이 본 발명의 일반적인 목적이다.
본 발명의 또 다른 특별한 목적은 행열 어드레스에 의하여 메모리 셀 어레이 내에서 메모리 셀을 지시하기 위하여 워드라인의 선택된 하나가 열 어드레스에 응하여 로우(또는 하이)레벨로 고정되고, 비트라인의 선택된 하나가 행 어드레스에 응하여 하이(또는 로우)레벨로 고정하기 위한 액세스 회로 수단, 비트라인 레벨을 기준레벨과 비교함으로써 비트라인을 통하여 지시된 메모리 셀로부터 기억된 정보를 읽어내기 위한 정전류 전원에 의하여 구동된 비교 회로 수단, 비교 회로 수단에 의하여 읽혀진 정보를 출력하기 위한 출력회로 수단 및 메모리 소자가 디스에이블 될 때 모든 워드라인과 비트라인을 하이레벨로 고정하거나 모든 워드라인과 비트라인을 높은 임피던스를 갖도록 고정시키고 출력 회로 수단의 출력 임피던스를 높은 임피던스로 고정하기 위한 제어회로 수단을 구성하는 메모리 소자를 구비하는 것이다. 본 발명의 메모리 소자에 의하여 메모리 소자가 디스에이블될때, 종래의 메모리 소자에 모든 워드라인 및 비트라인을 통하여 흐르던 전류가 메모리 소자의 회로 수단과 비교하여 정전류원을 통하여 흐를 것이지만, 모든 워드라인 및 비트라인을 통해서는 흐르지 않을 것이다. 메모리 소자가 디스에이블될 때, 비교 회로 수단을 통하여 흐르는 전류가 비교 회로수단을 구동하는 정전류원에 의하여 제한되고, 디스에이블된 메모리 소자의 전력 소비는 효과적으로 감소된다. 본 발명의 다른 여러가지 목적, 특히 양상들이 도면과 참조하여 서술될 때, 명백해질 것이다.
제1도는 열 어드레스 버퍼 회로 11, 워드라인 구동회로 12, 메모리 셀 어레이 13, 행 어드레스 버퍼 회로 16, 비트라인 구동회로 17, 다중 통신회로 19 및 출력회로 20을 보통 포함하고 있는 종래의 ROM의 일예이다. 단자 101내지 10j에 인가되어진 열 어드레스는 열 어드레스 버퍼회로 11에서 부호화되며, 워드라인 구동회로 12는 선택된 워드라인을 로우레벨로 고정시켜서 워드라인을 선택하도록 워드라인 14114n을 구동한다. 단자 151내지 15m에 인가되어진 행 어드레스는 행 어드레스 버퍼 회로 16에서 부호화되며 비트라인 구동회로 17은 선택된 비트라인의 레벨을 하이레벨로 고정시켜서 비트라인을 선택하도록 행 어드레스 버퍼회로의 부호화된 출력에 응하는 비트라인 181내지 18l을 구동시킨다.
다중 통신회로 19를 이루고 있는 트랜지스터 191내지 19l의 베이스는 비트라인 181내지 18l에 연결되어 있고, 기억된 정보는 이들 트랜지스터 191내지 19l를 선택적으로 ON.OFF시켜서 메모리 셀 어레이 13에 선택된 메모리 셀로부터 읽어내어진다. 다중 통신회로 19의 출력신호는 출력회로 20을 통하여 출력된다.
로우 레벨 칩 디스에이블
Figure kpo00002
는 출력 동작을 수행하는 출력회로 20을 제어하며, 단자 22로부터 하이레벨 칩디스에이블 신호
Figure kpo00003
는 출력단자 21의 임피이던스를 고 임피이던스로 고정시킴으로써 출력동작, 즉 메모리 소자를 디스에이블 한다.
그러나 종래의 메모리 소자에서 메모리 소자가 칩 디스에이블 신호
Figure kpo00004
에 의하여 디스에이블되더라도 하나의 출력신호를 제외하고는 비트라인 구동회로 17을 이루고 있는 AND회로 171내지 17l의 출력신호 모두 로우 례벨을 갖는다.
이러한 이유로 비트라인 181내지 18l에 특히 AND회로 171내지 17l에 전류를 공급하기 위하여 다중통신회로 19에서 하나의 저항기를 제외하고는 저항기 Ra1내지 Ral 모두를 통하여 전류가 흐른다. 이러한 상태에서 전원단자 23과 로우레벨 출력을 갖는 이 회로간의 전위차가 생긴다. 여기에서 메모리 소자가 칩 디스에이블 신호
Figure kpo00005
에 의하여 디스에이블될 때 메모리소자의 진력소비가 크다는 것이 문제가 된다.
반도체 소자는 보통 ROM 및 PROM와 같은 다수의 메모리 소자를 포함하며, 어떤 일을 수행할 때 요구된 정보를 선택된 메모리 소자로부터 읽어내도록 메모리 소자중에 임의의 하나의 메모리 소자를 선택한다. 따라서 반도체 소자에서 비선택적(또는 디스에이블된)메모리 소자의 전력소비가 작은 것이 바람직하다.
메모리 소자의 전력 소비를 감소시키기 위하여 다중 통신회로 19에서 저항기 Ra1내지 Ral의 저항이 증가될 때, 메모리 소자의 비트라인 18, 내지 18l으로부터 읽어내기 속도가 느려지게 된다. 한편, 전원 단자 23으로부터 다중통신호로 19 및 출력회로 20으로 전력공급이 메모리 소자가 디스에이블될 때, 차단되는 경우에 디스에이블된 메모리 소자가 다시 인에이블로 되는 동작상태에 도달하는 것이 오래 걸린다.
본 발명은 메모리 소자가 디스에이블될 때 워드라인 및 비트라인을 하이레벨 또는 고 임피이던스를 갖도록 고정시키고, 출력회로의 출력 임피이던스를 고 임피이던스로 고정시킴으로써 종래의 메모리 소자가 지닌 문제를 제거하는 것이다.
제2도는 본 발명에 따른 메모리 소자의 동작원리를 설명하기 위한 시스템 블록도를 보인 것이다. 단자 수단 33으로부터 열 어드레스에 응하여 워드라인중 선택된 하나를 로우(또는 하이)레벨로 고정하고 열과 행 어드레스에 의하여 메모리 셀 어레이 내에서 메모리 셀을 지시하기 위하여 단자 수만 33으로부터 행 어드레스에 응하여 비트라인 중 선택된 하나를 하이(또는 로우)레벨로 고정시키기 위한 액세스회로수단 32, 비트라인 레벨을 기준 레벨과 비교하여 비교라인을 통하여 지시된 메모리 셀로부터 기억된 정보를 읽어내기 위한 정전류원(도시되지 않음)에 의하여 구동된 비교 회로 수단 34, 비교 회로 수단 34에 의하여 읽혀진 정보를 출력하기 위한 출력 회로 수단 35 및 메모리 소자가 단자 22로부터 칩 디스에이블 신호에 의하여 디스에이블 될 때 모든 워드라인과 비트라인을 하이레벨로 고정시키거나 모든 워드라인과 비트라인이 하이 임피던스를 갖도록 고정하고, 출력단자 21의 임피던스를 하이 임피던스로 고정하기 위한 제어 회로 수단 36으로 이루어지는 메모리 소자이다. 본 발명의 메모리 소자에 따르면 메모리 소자가 디스에이블되더라도 제1도에 도시된 종래의 메모리 소자에 모든 워드라인 및 비트라인을 통하여 흐르는 전류가 메모리 소자의 비교회로수단 34를 통하여 흐를 것이지만, 모든 워드라인 및 비트라인을 통하여서는 흐르지 않을 것이다. 메모리 소자가 디스에이블될 때, 비교회로수단 34를 통하여 흐르는 전류는 비교 회로수단 34를 구동하는 정전류원에 의하여 제한되며, 디스에이블된 메모리 소자의 전력 소비는 효과적으로 감소되어 진다.
제3도는 본 발명에 따른 메모리 소자의 실시예를 보인 것이다. 제3도에서 제1도에 관련있는 부분과 같은 부분은 같은 참조번호를 부여하였고, 그에 대한 서술은 하지 않을 것이다.
제3도에서 열 어드레스 버퍼 회로 11은 각각의 열 드레스 비트에 대하여 직렬로 연결된 두개의 버퍼에 의하여 구성된 직렬 회로를 포함한다. 제4a도는 열 어드레스 버퍼회로 11의 실시예의 필요한 부분을 보인 것이다. 단자 101로부터 하나의 열 어드레스 비트가 버퍼 50에서 반전되어 단자 52에서 얻어진다. 버퍼 50의 출력신호는 버퍼 51에서 반전되고, 단자 53으로부터 얻어진다. 결과적으로 신호 비트 2xj는 열 어드레스 버퍼 회로 11로부터 출력되고 워드라인 구동회로 40에 공급된다.
제5a도는 제4a도에 도시된 열 어드레스 버퍼회로 11의 회로 구조를 보인 것이다. 제5a도에서, 버퍼 50은 도시되어 있는 바와같이 접속되어 있는 트랜지스터 T1내지 T6, 다이어드 D11및 D12및 저항 R1내지 R5로 구성되어 있다. 버퍼 51은 도시되어 있는 바와 같이 접속되어 있는 트랜지스터 T7내지 T10과 저항 R6내지 R8로 구성되어 있다.
다시 제3도에서 워드라인 구동회로 40은 열 어드레스 버퍼 회로 11의 출력회로와 함께 공급되는 nNAND회로 401내지 40n을 포함하고, NAND회로 401내지 40n의 출력은 워드라인 141내지 14n중 대응하는 것에 연결되어 있다. 칩 인에이블 신호 CE는 단자 22에 나온 칩 디스에이블 신호
Figure kpo00006
를 반전시키는 인버터 46에서 얻어지며, 이 칩 인에이블 신호 CE는 각각의 NAND회로 401내지 40n에 공급되어진다. 따라서 칩 인에이블 신호 CE가 하이레벨을 가질때, NAND회로 401내지 40n중의 하나가 열 어드레스에 의존하는 로우 레벨 신호를 출력한다. 한편, 모든 NAND회로 401내지 40n은 칩 인에이블 신호 CE가 로우 레벨을 가질 때, 하이레벨 신호를 출력한다.
제6a도는 워드라인 구동회로 40의 실시예의 필요한 부분을 보인 것이다. NAND 회로 40n은 도시되어 있는 것처럼 접속되어 있는 저항기 R31 내지 R33, 다이오드 D32 및 D31 내지 D3j+1 및 트랜지스터 T31및 T32로 구성되어 있다. 다이오드 D31 내지 D3j는 열 어드레스 버퍼 회로 11에서 나온 반전된 열 어드레스 비트와 함께 공급되어지며, 예를 들면 다이오드 D3j+1은 인버터 46에서 나온 칩 인에이블 신호 CE와 함께 공급되어진다. NAND 회로 40n의 출력신호는 다이오드 D32 및 트랜지스터 T32의 연결점으로부터 얻어진다. 동작에 있어서, 칩 인에이블 신호 CE가 칩 디스에이블 기간에서 로우레벨일때, 다이오드 D3j+1은 트랜지스터 T31 및 R32가 OFF상태에 있도록 ON상태에 있고 출력은 하이레벨로 된다.
행 어드레스 버퍼 회로 42는 각각의 행 어드레스 비트에 대하여 직렬로 연결되어 있는 두개의 버퍼에 의하여 구성된 직렬 회로를 이룬다. 제4b도는 행 어드레스 버퍼회로 42의 실시예의 필요한 부분을 보인 것이다. 단자 151로부터 나온 하나의 행 어드레스비트는 트리(tri-)상태 버퍼 54에서 반전되어지며, 단자 56에서 얻어진다. 버퍼 54의 출력신호는 트리상태 버퍼 55에서 반전되고, 단자 57에서 얻어진다. 또한 인버터 46으로부터 나온 칩 인에이블 신호 CE는 단자 58을 통하여 버퍼 54 및 55에 공급되어진다. 버퍼 54 및 55는 칩 인에이블 신호 CE의 하이레벨 기간동안에 인버터 동작을 행하며, 단자 56 및 57의 임피이던스는 칩인에이블 신호 CE의 로우 레벨 기간동안에 고 임피이던스로 고정된다. 결과적으로 신호의 비트 2xm은 반전된 행 어드레스 신호로 이루어지고, 두번 반전된 행 어드레스는 행 어드레스 버퍼회로 42로부터 출력되고, 제6도에서 워드라인 구동회로 40과 같은 방법으로 비트라인 구동회로 43에 공급되어 진다.
제5b도는 제4b도에 도시된 행 어드레스 버퍼 회로 42의 회로구조를 보인 것이다. 제5b도에서, 제5a도와 같은 부분은 같은 참조 번호를 부여하였으며, 그에 대한 설명은 하지 않을 것이다. 제5b도에서 트리상태 버퍼 54는 도시되어 있는 바와 같이 접속되어 있는 트랜지스터 T1 내지 T6 다이오드 D11 및 D12, 저항기 R1 내지 R5 다이오드 D21과 D22로 이루어져 있다. 트리상태 버퍼 55는 도시되어 있는 바와 같이 접속되어 었는 트랜지스터 T7 내지 T10, 저항기 R6 내지 R8, 다이오드 D23 및 D24로 이루어져 있다. 다이오드 D21은 인버터 46의 출려과 다이오드 D11, D12 및 트랜지스터 T2와의 연결점 P1과의 사이에 연결되어 있다. 다이오드 D22는 인버터 46의 출력과 저항기 R3 및 트랜지스터 T3, T4와의 연결점 P2와의 사이에 연결되어 있다. 다이오드 D23은 인버터 46의 출력과 트랜지스터 T2 및 T7와의 연결점 P3과의 사이에 연결되어 있다. 다이오드 D24는 인버터 46의 출력과 저항기 R6 및 트랜지스터 T7, T8과의 연결점 P4와의 사이에 연결되어 있다. 제5b도에서 행 어드레스 버퍼 회로 42의 동작에 있어서, 칩 인에이블 신호 CE가 칩 디스에이블 기간에서 로우 레벨일때, 연결점 (절점) P1 내지 P4의 레벨은 단자 56 및 57을 고 임피이던스로 만들기 위하여 트랜지스터 T2 내지 T10이 OFF상태로 되게 하도록 하여 로우레벨이 되게 한다.
비트라인 구동회로 43은 행 어드레스 버퍼 회로 42의 출력신호를 공급받는 AND 회로 431내지 43l로 구성되어 있으며 AND회로 431내지 43l의 출력은 비트라인 181내지 181중 대응하는 것에 연결되어 있다. AND회로 431내지 43l은 각각 다이오드 로직 구조를 가지며 AND회로 431내지 43l의 다이오드는 행 어드레스 버퍼회로 42의 출력신호를 공급받는다. AND회로 431내지 43l중의 하나가 행 어드레스에 의존하는 하이레벨 신호를 출력하며, AND회로 431내지 43l의 출력신호는 다이오드 D1내지 D1을 통하여 대응하는 비트라인 181내지 18l에 공급되어 진다. 열 어드레스 버퍼 11 및 행 어드레스 버퍼 42 워드라인 구동회로 40, 그리고 비트라인 구동회로 43은 제2도에 도시되어 있는 액세스 회로수단을 이루고 있다. 전원 Vcc로부터 전류를 공급받기 위하여 다이오드 D1내지 Dl의 애노우드는 트랜지스터 441내지 44l의 베이스 및 저항기 Rb1내지 Rbl의 각각의 한쪽 끝에 연결되어 있다. 트랜지스터 441내지 44l 및 저항기 Rb1내지 Rbl은 트랜지스터 47 및 48, 전압원 E1 및 E2, 저항기 Rc 및 Rd와 함께 다중통신 회로 44를 이루고 있다. 이 다중통신회로 44는 제2도에 도시되어 있는 비교회로 수단 34로 구성되어 있다. 저항기 Rb1내지 Rbl의 나머지 한쪽끝은 전원단자 23에 연결되어 있다. 트랜지스터 47의 에미터는 모든 트랜지스터 441내지 44l의 에미터에 공통으로 연결되어 있다. 전원 단자 23으로부터 전원 전압 Vcc는 저항기 Rc를 통하여 트랜지스터 47의 콜렉터에 공급되어지며, 전압원 E1로부터 기준 전압은 트랜지스터 47의 베이스에 공급되어진다. 트랜지스터 441내지 44l에 의하여 전류 스위치가 형성된다.
트랜지스터 441내지 44l의 에미터는 또한 정전류원으로 사용되는 트랜지스터 48의 콜렉터에 연결되어 있다. 트랜지스터 48의 에미터는 저항기 Rd를 통하여 접지되며 전압된 E2로부터 강전압이 트랜지스터 48의 베이스에 공급되어진다. 트랜지스터 48에 의하여 형성되는 정전류원은 동작전류를 전류스위치에 공급한다. 다중 통신회로 44의 출력신호는 트랜지스터 47의 콜렉터에 얻어지며, 트리 상태 버퍼 49를 통하여 단자 21로부터 출력되어 진다. 이 트리 상태 버퍼 49는 제2도에 도시되어 있는 출력회로 수단 35로 구성되어 있다.
반전 칩 인에이블 신호(칩 디스에이블 신호)
Figure kpo00007
가 단자 22에 인가되어지고, 제2도에 도시되어 있는 제어회로수단 36을 구성하는 인버터 46에서 칩 인에이블 신호 CE로 반전되어 진다. 이 칩 인에이블 신호 CE가 워드라인 구동회로 40, 행 어드레스 회로 42 및 트리 상태 버퍼 49에 공급되어진다.
제7도는 인버터 46의 실시예를 보인 것이다. 인버터 46은 도시되어 있는 바와 같이 연결되어 있는 저항기 R41 내 R44, 다이오드 D41 및 D42, 트랜지스터 T41 내지 T45로 구성되어 있다. 인버터 46의 출력신호는 저항기 R44 및 트랜지스터 T44 및 T45와의 연결점에서 얻어진다.
트리 상태 버퍼 49는 칩 인에이블 신호 CE의 하이레벨 기간 동안에 반전 동작을 행하여, 칩 인에이블 신호 CE의 로우 레벨 기간동안 단자 21의 임피이던스를 고 임피이던스로 고정시킨다.
잔전 칩 인에이블 신호
Figure kpo00008
가 로우 레벨에 있는 경우에 인버터 46의 칩 인에이블 신호 CE 출력은 하이레벨이며, 제3도에 도시되어 있는 메모리 소자는 인에이블 된다.
메모리 소자가 인에이블 되었다고 가정하며, NAND 회로 401만이 로우 레벨신호를 출력하고, AND회로 431만이 하이 레벨 신호를 출력하며, 다이오드 DS처럼 작동하는 메모리 셀(정보“1”로 쓰여짐)에 의하여 워드라인 141및 비트라인 181이 연결되어 있기 때문에 다중 통신회로 44에서 트랜지스터 441의 베이스의 신호 레벨은 로우 레벨이 된다. 한편, AND회로 432내지 43l이 로우레벨 신호를 출력하기 때문에 다중 통신회로 44에서 트랜지스터 432내지 43l의 베이스 신호 레벨 역시 로우 레벨이 된다. 따라서 트랜지스터 47이 ON이 되고, 다중 통신회로 43의 출력신호 레벨은 로우레벨이 되며, 하이레벨 신호(정보는 메모리 셀 어레이로부터 읽어 낸다)는 단자 21로부터 얻어진다.
또 다른 한편, NAND회로 402만이 로우레벨 신호를 출력하고, AND회로 431만이 하이레벨 신호를 출력할때, 다이오드로서 작동하지 않고 트랜지스터로서 작동하는 메모리 셀(정보를 쓰지 않기 때문에 정보“0”을 함유한다)에 의하여 워드라인 142및 비트라인 181이 연결되어 있기 때문에 다중 통신회로 44에서 트랜지스터 441의 베이스 신호 레벨은 하이 레벨이 된다. 여기에서 트랜지스터 441이 ON이 되고, 트랜지스터 47이 OFF가 되면 다중통신회로 43 출력신호 레벨은 하이레벨이 된다. 결과적으로 로우레벨 신호(정보는 메모리 셀 어레이로부터 읽어낸다)는 단자 21로부터 얻어진다.
그 다음에, 반전 칩 인에이블 신호
Figure kpo00009
가 하이레벨인 경우에 인버터 46으로부터 로우레벨 칩 인에이블 신호 CE가 워드라인 구동회로 40행 어드레스 버퍼 회로 42 및 트리 상태 버퍼 회로 49에 공급되어진다. 트리상태 버퍼 49의 출력 임피이던스는 고 임피이던스가 되기 때문에 제3도에 도시되어 있는 메모리 소자가 디스에이블 되어진다.
워드라인 구동회로 40의 NAND회로 401내지 40 모두 로우레벨 칩 인에이블 신호 CE에 응하는 하이레벨 신호를 출력하며, 행 어드레스 버퍼 회로 42내의 모든 트리 상태 버퍼의 임피이던스는 고 임피이던스가 된다. 따라서 다중 통신회로 44에서 트랜지스터 441내지 44l의 베이스 신호 레벨은 하이가 되며, 트랜지스터 441내지 44l 모두가 ON으로 된다.
이러한 상태에서 트랜지스터 441내지 44l의 전체 에미터 전류는 트랜지스터 48로 구성되어 있는 정전류원에 의하여 일정치로 유지된다. 또한 베이스 전류로서 저항기 Rb1내지 Rbl로부터 트랜지스터 441내지 44l의 베이스로 공급된 전류에 연관있는 극히 작은 부분만이 트랜지스터 441내지 44l의 에미터 전류를 방출한다. 이러한 이유로 디스에이블된 메모리 소자에서 저항기 Rb1내지 Rbl에 의하여 소비된 전력은 매우 적다.
지금까지 서술한 실시예에서 메모리 소자가 디스에이블 되었을 때 모든 워드라인 및 비트라인은 고 임피이던스를 갖도록 고정시키고, 출력회로의 출력 임피이던스가 고 임피이던스를 갖도록 고정된다. 그러나 모든 워드라인 및 비트라인을 고 임피이던스를 갖도록 고정시키고, 출력회로의 출력 임퍼이던스를 고 임피이던스를 갖도록 고정시킴으로써 같은 효과를 얻는 것이 가능하다. 예를 들면 제5b도에서 다이오드 D22및 D24를 제거하여 비트라인이 고임피이던스를 갖도록 고정시킬 수 있다. 이 경우에 있어서, 칩 인에이블 신호 CE가 로우 레벨일때, 트랜지스터 T2, T3, T6, T7 및 T10 만이 OFF상태가 되며, 트랜지스터 T4, T5, T8 및 T9는 ON상태가 된다.
제6b도는 고 임피이던스 상태에 인에이블 하기 위하여 off 버퍼 회로를 갖는 워드라인 구동회로 40의 또다른 실시예를 보인 것이다. 제6b도에서 제6a도와 같은 부분들은 같은 참조번호를 부여하였고, 그에 대한 서술은 삭제할 것이다. off 버퍼 회로는 트랜지스터 T33 및 T34와 저항기 R35로 이루어졌으며 off 버퍼회로는 다이오드 D3j+2에 의하여 OFF 상태로 되어진다.
지금까지 서술해 왔었던대로, 본 발명은 소비되는 전류가 비교 회로수단의 정전류원에 의하여 제한되어지기 때문에 디스에이블된 메모리 소자의 전력소비를 크게 감소시킨다.
더우기 본 발명은 이들 실시예에 제한 되지 않고 여러가지 변화 및 수정이 본 발명의 범위에 벗어나지 않고 행하여 질 수가 있다.

Claims (12)

  1. 워드라인, 비트라인, 행열 배열에서 다수의 메모리 셀이 이루어지고 상기 다수의 메모리 셀이 상기 워드라인 및 비트라인의 대응하는 것에 언결된 메모리 셀 어레이, 열 어드레스 신호 및 행 어드레스 신호를 수신하기 위한 입력 단자 수단, 상기 메모리 셀 어레이 내에서 상기 다수의 메모리 셀 중 하나를 지시하기 위하여 열 어드레스 신호에 응하여 워드라인 중 선택된 하나를 첫번째 레벨에 고정시키고 행 어드레스 신호에 응하여 비트라인중 선택된 하나를 두번째 레벨에 고정시키기 위한 액세스 회로 수단, 기준 레벨을 수신하고 상기 지시된 메모리 셀에 연결된 비트라인의 비트라인 레벨을 기준 레벨과 비교함으로써 비트라인을 통하여 상기 지시된 메모리 셀로부터 정보를 읽어 내기위해 상기 정전류원 수단 및 상기 비트라인에 기능적으로 접속된 비교 회로 수단, 비교 회로 수단에 의하여 읽혀진 정보를 출력하기 위한 출력 회로 수단 및 메모리 소자가 상기 디스에이블 신호에 의하여 디스에이블 상태로 될 때 모든 워드라인 및 비트라인을 하이임피던스 및 하이 레벨의 하나에 고정시키고 상기 출력 회로 수단의 임피던스릍 하이 임피던스에 고정시키기 위하여 디스에이블 신호를 수신하도록 기능적으로 접속된 제어 회로 수단을 구성하며 인에이블 상태 및디스에이블 상태를 갖는 메모리 소자.
  2. 청구범위 제1항에 있어서, 상기 액세스 회로 수단이 열 어드레스 신호를 수신 및 부호화하기 위한 열어드레스 버퍼 회로 수단, 상기 부호화된 열 어드레스 신호와 상기 디스에이블 신호를 수신 및 워드라인의 선택된 하나를 첫번째 레벨에 고정시키기 위한 워드라인 구동 회로 수단, 상기 디스에이블 신호에 응하여 행 어드레스 신호를 수신 및 부호와하기 위한 행 어드레스 버퍼 회로 수단 및 상기 행 어드레스 신호를 수신 및 비트라인중 상기 선택된 하나를 고정, 상기 첫번째 레벨을 로우 레벨로 하고 상기 두번째 레벨을 하이 레벨로 하기 위한 비트라인 구동 회로 수단을 구성하는 메모리 소자.
  3. 청구범위 제2항에 있어서, 상기 워드라인 구동 회로 수단이 상기 부호화된 열 어드레스 신호중 대응하는 하나와 상기 디스에이블 신호를 수신하기 위하여 각각에 접속된 다수의 NAND 회로로 이루어지고 각 상기 NAND회로가 상기 다수의 워드라인중 대응하는 것에 기능적으로 접속된 출력을 갖는 메모리 소자.
  4. 청구범위 제2항에 있어서, 상기 디스에이블 신호가 하이 레벨 기간과 로우 레벨 기간을 갖으며 상기 행 어드레스 버퍼 회로 수단이 상기 행 어드레스 신호를 반전시키고 상기 디스에이블 신호의 로우-레벨 기간 동안 상기 첫번째 출력에서 상기 반전된 행 어드레스 신호를 제공하고 상기 디스에이블 신호의 하이 레벨 기간 동안 상기 첫번째 출력을 하이 임피던스 상태로 놓기 위하여 행 어드레스 신호와 상기 디스에이블 신호를 수신하기 위하여 기능적으로 접속된 첫번째 출력을 가진 첫번째 트리 상태 버퍼 수단, 상기 첫번째 출력에 의하여 제공된 신호를 반전시키고 상기 디스에이블 신호의 로우 레벨 동안 이들 반전된 신호를 제공하고 상기 디스에이블 신호의 하이 레벨 동안 상기 두번째 출력을 하이 임피던스 상태에 두기 위하여 상기 첫번째 트리 상태 수단의 상기 첫번째 출력을 기능적으로 접속하고 상기 디스에이블 신호를 수신하고 두번째 출력을 갖는 두번째 트리 상태 버퍼 수단으로 이루어지고, 상기 비트라인 구동 회로 수단이 상기 첫번째 출력신호와 상기 두번째 출력 수단을 수신하기 위하여 기능적으로 접속된 메모리 소자.
  5. 청구범위 제1항에 있어서, 상기 비교 회로 수단이 메모리 소자가 디스에이블될 때 전류가 워드라인과 비트라인을 통하여 흐르는 것을 억제하고 메모리 소자가 인에이블될 때 전류가 상기 비교 회로 수단을 통하여 흐르게하기 위한 수단을 포함하고 상기 전류가 상기 정전류원 수단에 의하여 제한되는 메모리 소자.
  6. 청구범위 제1항에 있어서, 상기 비교 회로 수단이 다수의 저항기, 공통으로 연결된 콜렉터와 에미터를 갖으며 상기 다수의 비트라인중 대응하는 것에 연결되고 상기 저항기 각각을 통한 전원 전압을 수신하기 위하여 기능적으로 연결된 베이스를 갖는 다수의 첫번째 트랜지스터 상기 저항기중 하나에 전원 전압을 수신하기 위하여 기능적으로 접속된 콜렉터와 상기 기준 레벨을 수신하기 위하여 기능적으로 접속된 베이스를 갖는 두번째 트랜지스터 상기 첫번째 트랜지스터의 에미터 전류를 일정값으로 제한하기 위하여 상기 첫번째 및 두번째 트랜지스터의 에미터에 기능적으로 접속된 상기 정전류 회로 수단 및 상기 두번째 트랜지스터의 클릭터로부터 상기 비교 회로 수단에 의하여 읽혀진 정보를 수신하기 위하여 기능적으로 접속된 상기 출력회로 수단을 구성하는 메모리 소자.
  7. 청구범위 제1항에 있어서, 상기 출력 회로 수단이 상기 디스에이블 신호의 하이 레벨 기간 동안 상기 비교 회로 수단에 의하여 읽혀진 정보를 반전하고 상기 디스에이블 신호의 로우 레벨 기간 동안 상기 트리 상태 버퍼의 상기 출력을 하이 임피던스 상태로 놓기 위하여 상기 디스에이블 신호를 수신하도록 기능적으로 접속하며 출력을 갖도록 트리 상태 버퍼 수단을 구성하는 메모리 소자.
  8. 청구범위 제1항에 있어서, 상기 제어 수단이 상기 디스에이블 신호를 반전시키고 상기 반전된 디스에이블 신호를 상기 액세스 회로 수단 및 상기 출력 회로 수단에 제공하기 위하여 상기 디스에이블 신호를 수신하도록 기능적으로 접속된 인버터 수단을 구성하는 메모리 소자.
  9. 워드라인, 비트라인, 행열 배열에서 다수의 메모리 셀이 이루어지고 상기 다수의 메모리 셀이 상기 워드라인 및 상기 비트라인중 대응하는 것에 연결된 메모리 셀 어레이, 상기 메모리 셀 어레이 내에서 메모리 셀을 지시하기 위하여 열 어드레스 신호 및 행 어드레스 신호를 수신하기 위한 입력 단자 수단, 상기 메모리 셀어에이내에서 상기 다수의 메모리 셀중 하나를 지시하기 위하여 열 어드레스 신호에 응하여 워드라인의 선택된 하나를 첫번째 레벨에 고정시키고 행 어드레스 신호에 응하여 비트라인의 선택된 하나를 두번째 레벨에 고정시키기 위한 액세스 회로 수단, 전류를 유지하기 위한 정전류된 수단, 기준 레벨을 수신하고 상기 지시된 메모리 셀에 대응하는 비트라인의 비트라인 레벨을 상기 기준 레벨과 비교함으로써 비트라인을 통하여 상기 지시된 메모리 셀로부터 정보를 읽어내기 위한 상기 정전류원 수단 및 상기 비트라인에 기능적으로 접속된 비교 회로 수단, 비교 회로 수단에 의하여 읽혀진 정보를 출력하기 위하여 출력 임피던스를 갖는 출력회로 수단 및 메모리 소자가 상기 디스에이블 신호에 의하여 디스에이블 상태로 될때 모든 워드라인 및 비트라인을 하이 레벨에 고정시키고 상기 출력 회로 수단의 임피던스를 하이 임피던스로 고정시키기 위하여 상기 비트라인 및 디스에이블 신호 수신에 기능적으로 접속된 제어 회로 수단으로 이루어지고 인에이블 상태와 디스에이블 상태를 갖는 메모리 소자.
  10. 워드라인, 비트라인, 행열 배열에서 다수의 메모리 셀이 이루어지고 상기 다수의 메모리 셀이 워드라인 및 상기 비트라인의 대응하는 것에 연결된 메모리 셀 어레이, 상기 메모리 셀 어레이 내에서 메모리 셀을 지시하기 위하여 열 어드레스신호 및 행 어드레스 신호를 수신하기 위한 입력 단자 수단, 상기 메모리셀 어레이 내에서 상기 다수의 메모리 셀중 하나를 지시하기 위하여 열 어드레스 신호에 응하여 워드라인의 선택된 하나를 첫번째 레벨에 고정시키고 행 어드레스 신호에 응하여 비트라인중의 선택된 하나를 두번째레벨에 고정시키기 위한 액세스 회로 수단, 전류를 유지하기 위한 정전류원 수단, 기준 레벨을 수신하고 상기 지시된 메모리 셀에 대응하는 비트라인의 비트라인 레벨을 상기 기준 레벨과 비교함으로써 비트라인을 거쳐 상기 지시된 메모리 셀로부터 정보를 읽기 위한 상기 정전류원 수단 및 상기 비트라인에 기능적으로 접속된 비교 회로 수단, 비교 회로 수단에 의하여 읽혀진 정보를 출력하기 위하여 출력 임피던스를 갖는 출력 회로 수단 및 메모리 소자가 상기 디스에이블 신호에 의하여 디스에이블 상태로 될 때 모든 워드라인을 하이레벨로 고정시키고 고정 비트라인을 하여 임피던스로 고정시키며 그리고 상기 출력 회로 수단의 임피던스를 하이 임피던스로 고정시키기 위하여 상기 비트라인에 기능적으로 접속되고 디스에이블 신호를 수신하는 제어 회로 수단을 구성하고 인에이블 상태 및 디스에이블 상태를 갖는 메모리 소자.
  11. 워드라인, 비트라인, 행열 배열에서 다수의 메모리 셀이 이루어지고 상기 다수의 메모리 셀이 상기 워드라인 및 비트라인의 대응하는 것에 연결된 메모리셀 어레이, 상기 메모리 셀 어레이 내에서 메모리 셀을 지시하기 위하여 열 어드레스신호 및 행 어드레스 신호를 수신하기 위한 입력 단자수단, 상기 메모리 셀 어레이 내에서 상기 다수의 메모리 셀 중 하나를 지시하기 위하여 열 어드레스 신호에 응하여 워드라인중 선택된 하나를 첫번째 레벨에 고정시키고 행 어드레스 신호에 응하여 비트라인중 선택된 하나를 두번째 레벨에 고정시키기 위한 액세스 회로 수단, 전류를 유지하기 위한 정전류원 수단, 기준 레벨을 수신하고 상기 지시된 메모리 셀에 대응하는 비트라인의 비트라인을 상기 기준 레벨과 비교함으로써 라인을 통하여 상기 지시된 메모리 셀로부터 정보를 읽기 위한 상기 정전류원 수단 및 상기 비트라인에 기능적으로 접속된 비교회로 수단, 비교 회로 수단에 의하여 읽혀진 정보를 출력하기 위하여 출력 임피던스를 갖는 출력 회로 수단, 메모리 소자가 상기 디스에이블 신호에 의하여 디스에이블 상태로 될 때 모든 워드라인이 하이 임피던스를 갖도록 고정시키고 모든 비트라인을 하이 레벨로 고정시키며 그리고 상기 출력 회로 수단의 임피던스를 하이 임피던스로 고정시키기 위하여 상기 비트라인에 기능적으로 접속되고 디스에이블 신호를 수신하기 위한 제어 회로 수단을 구성하고 인에이블 상태 및 디스에이블 상태를 갖는 메모리 소자.
  12. 워드라인, 비트라인, 상기 워드라인 및 상기 비트라인중 대응하는 것에 기능적으로 접속된 다수의 메모리 셀을 구성하는 메모리 셀 어에이, 열 어드레스 신호를 수신하고 상기 열 출력으로서 열 선택 신호를 제공하기 위하여 상기 비트라인중 대응하는 것에 각각 접속된 다수의 열 출력을 갖는 열 어드레스 버퍼 수단, 행 어드레스 신호를 수신하고 상기 행 출력으로서 행 선택 신호를 제공하기 위하여 상기 워드라인중 대응하는 것에 각각 접속된 다수의 행 출력을 갖는 행 어드레스 버퍼 수단, 전류를 유지하기 위한 정전류원 수단, 기준 레벨을 수신하고 비트라인 레벨을 상기 기준 레벨과 비교함으로써 비트라인을 통하여 메모리 셀로부터 정보를 읽기 위한 상기 비트라인중 하나에 대응하여 각각 접속된 다수의 입력 단자를 갖는 비교 회로 수단, 상기 비교 회로 수단에 의하여 읽혀진 정보를 출력하기 위하여 출력 임피던스를 갖는 출력회로 수단, 메모리 소자가 상기 워드라인 및 상기 비트라인을 통한 전류 흐름을 억제하기 위하여 상기 디스에이블 신호에 의해 디스에이블 상태로 되고 메모리 소자기 디스에이블 상태일때 모든 워드라인 및 비트라인을 하이 임피던스로 고정시키고 상기 출력 회로 수단의 임피던스를 하이 임피던스로 고정시키기 위한 디스에이블 신호를 수신하기 위하여 기능적으로 접속된 제어 회로 수단을 구성하고 인에이블 상태 및 디스에이블 상태를 갖는 메모리 소자.
KR1019870002285A 1986-03-17 1987-03-13 불휘발성 메모리 회로 KR900008188B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP58714 1986-03-17
JP61058714A JPS62214597A (ja) 1986-03-17 1986-03-17 不揮発性メモリ回路

Publications (2)

Publication Number Publication Date
KR870009395A KR870009395A (ko) 1987-10-26
KR900008188B1 true KR900008188B1 (ko) 1990-11-05

Family

ID=13092161

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019870002285A KR900008188B1 (ko) 1986-03-17 1987-03-13 불휘발성 메모리 회로

Country Status (5)

Country Link
US (1) US4800529A (ko)
EP (1) EP0241693B1 (ko)
JP (1) JPS62214597A (ko)
KR (1) KR900008188B1 (ko)
DE (1) DE3773247D1 (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63279498A (ja) * 1987-05-12 1988-11-16 Fujitsu Ltd リ−ド・オンリ・メモリ回路
US5212664A (en) * 1989-04-05 1993-05-18 Mitsubishi Denki Kabushiki Kaisha Information card with dual power detection signals to memory decoder
EP0391603B1 (en) * 1989-04-05 1995-06-21 Mitsubishi Denki Kabushiki Kaisha Information card
US5179538A (en) * 1989-06-30 1993-01-12 The Boeing Company Memory system including CMOS memory cells and bipolar sensing circuit
US5185539A (en) * 1990-08-31 1993-02-09 Motorola, Inc. Programmable logic device address buffer/multiplexer/driver
US5737566A (en) * 1993-12-20 1998-04-07 Motorola, Inc. Data processing system having a memory with both a high speed operating mode and a low power operating mode and method therefor
JP3693369B2 (ja) * 1994-08-31 2005-09-07 株式会社 沖マイクロデザイン 不揮発性メモリ
JPH0878433A (ja) * 1994-08-31 1996-03-22 Nec Corp 半導体装置
JP2576425B2 (ja) * 1994-10-27 1997-01-29 日本電気株式会社 強誘電体メモリ装置
KR0179553B1 (ko) * 1995-12-29 1999-04-15 김주용 로오 디코더 및 컬럼 디코더 회로
US5673218A (en) 1996-03-05 1997-09-30 Shepard; Daniel R. Dual-addressed rectifier storage device
US5889694A (en) * 1996-03-05 1999-03-30 Shepard; Daniel R. Dual-addressed rectifier storage device
US5923273A (en) * 1996-11-18 1999-07-13 Crystal Semiconductor Corporation Reduced power FIR filter
US5920499A (en) * 1997-01-02 1999-07-06 United Microelectronics Corp. Method of decoding a diode type read only memory
US6956757B2 (en) * 2000-06-22 2005-10-18 Contour Semiconductor, Inc. Low cost high density rectifier matrix memory
US6940770B2 (en) * 2003-01-21 2005-09-06 Hewlett-Packard Development Company, L.P. Method for precharging word and bit lines for selecting memory cells within a memory array
US7813157B2 (en) * 2007-10-29 2010-10-12 Contour Semiconductor, Inc. Non-linear conductor memory
US20090225621A1 (en) * 2008-03-05 2009-09-10 Shepard Daniel R Split decoder storage array and methods of forming the same
US20090296445A1 (en) * 2008-06-02 2009-12-03 Shepard Daniel R Diode decoder array with non-sequential layout and methods of forming the same
US8325556B2 (en) * 2008-10-07 2012-12-04 Contour Semiconductor, Inc. Sequencing decoder circuit
US10062440B1 (en) * 2017-06-20 2018-08-28 Winbond Electronics Corp. Non-volatile semiconductor memory device and reading method thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4171538A (en) * 1978-01-23 1979-10-16 Rockwell International Corporation Elastic store slip circuit apparatus for preventing read and write operations interference
US4162540A (en) * 1978-03-20 1979-07-24 Fujitsu Limited Clocked memory with delay establisher by drive transistor design
US4195358A (en) * 1978-12-26 1980-03-25 Burroughs Corporation Decoder for a prom
JPS5828679B2 (ja) * 1979-04-25 1983-06-17 富士通株式会社 半導体記憶装置の書込み回路
JPS57117168A (en) * 1981-01-08 1982-07-21 Nec Corp Memory circuit
US4441167A (en) * 1981-12-03 1984-04-03 Raytheon Company Reprogrammable read only memory
EP0085727B1 (de) * 1982-02-06 1986-04-30 Deutsche ITT Industries GmbH Integrierte Komparatorschaltung
US4514829A (en) * 1982-12-30 1985-04-30 International Business Machines Corporation Word line decoder and driver circuits for high density semiconductor memory
JPS6054398A (ja) * 1983-09-02 1985-03-28 Nippon Zeon Co Ltd ポリヌクレオチド合成装置
US4627032A (en) * 1983-11-25 1986-12-02 At&T Bell Laboratories Glitch lockout circuit for memory array
US4599708A (en) * 1983-12-30 1986-07-08 International Business Machines Corporation Method and structure for machine data storage with simultaneous write and read
US4672576A (en) * 1985-07-09 1987-06-09 Motorola, Inc. Programmable read only memory output circuit
US4713797A (en) * 1985-11-25 1987-12-15 Motorola Inc. Current mirror sense amplifier for a non-volatile memory

Also Published As

Publication number Publication date
EP0241693B1 (en) 1991-09-25
EP0241693A2 (en) 1987-10-21
EP0241693A3 (en) 1988-07-27
DE3773247D1 (de) 1991-10-31
JPS62214597A (ja) 1987-09-21
US4800529A (en) 1989-01-24
KR870009395A (ko) 1987-10-26

Similar Documents

Publication Publication Date Title
KR900008188B1 (ko) 불휘발성 메모리 회로
KR910000738B1 (ko) 동작 테스트실행에 적합한 반도체 집적회로
US4319341A (en) Programming circuit for permanently storing data in a programmable read only memory
KR890007295A (ko) 파워다운 모드를 갖는 반도체 집적회로 장치
CA1157533A (en) Decoder circuit
US4665509A (en) Semiconductor memory device comprising address holding flip-flop
US4349895A (en) Decoder circuit of a semiconductor memory device
EP0055551A2 (en) Output buffer circuit
EP0019381A1 (en) Semiconductor memory device with address signal level setting
EP0270145A2 (en) Emitter coupled logic circuit having fuse programmable latch/register bypass
EP0130414B1 (en) Directory memory
EP0090186B1 (en) Complementary logic circuit
KR860001322B1 (ko) 비손실 메모리 시스템
KR890004998B1 (ko) 마이크로 콤퓨터 시스템용 게이트회로
JPS6337895A (ja) 複数個のアドレス指定可能なヒュ−ズを有するｅｃｌ　ｐｒｏｍをプログラミングするための装置および方法
JPH05210992A (ja) 不揮発性半導体記憶装置
EP0176244A2 (en) Non-inverting high speed low level gate to Schottky transistor-transistor logic translator
JPH0279294A (ja) データ長変更可能メモリ
KR910005598B1 (ko) 레벨변환기를 구비한 반도체 메모리 장치
US4899311A (en) Clamping sense amplifier for bipolar ram
EP0265554A1 (en) Electrically erasable fused programmable logic array
KR840001460B1 (ko) 반도체 기억장치
KR910007134A (ko) 페일-세이프(fail-safe) 회로를 갖는 웨이퍼 스캐일 반도체 장치
KR930006087Y1 (ko) 3진논리 버퍼
JPH0636316B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19930906

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee