CN1059798A

CN1059798A - 半导体存贮器件及其操作方法

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Publication number: CN1059798A
Application number: CN91108568A
Authority: CN
Inventors: 齐藤隆一; 小野濑秀胜; 小林裕; 大上三千男
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-08-03
Filing date: 1991-08-03
Publication date: 1992-03-25
Anticipated expiration: 2006-08-03
Also published as: JP3169599B2; CN1035291C; US20020101757A1; KR920005328A; EP0469934B1; US5936832A; EP1024497A3; US5307304A; US6940741B2; EP0469934A3; JPH0490189A; EP1024497A2; DE69132859T2; EP1024498A2; US20040174731A1; US20030174553A1; EP1024499A2; TW230259B; EP1024498A3; US5629888A

Abstract

一种半导体存储器件中有许多按阵列形式排列的存储单元，数据能写入存储单元中，并能顺序地读出。每个存储单元有开关元件，该开关元件的一端与阵列比特线连接，另一端与至少一个铁电电容器连接，其控制端与字线连接，当供给一个不足以引起铁电电容器状态变化的电压时，存储单元工作，用来检测铁电电容器的极化变化。此外，铁电电容器和除铁电电容器以外的另一电容器与开关元件连接。在另一种形式中，有许多铁电电容器与开关元件连接，这样，每一个单元中可以写入不同的数据。

Description

本发明涉及至少有一个存贮单元，一般有多个存贮单元的半导体存贮器件。还涉及该半导体存贮器件的操作方法。

在半导体存贮器件中，如DRAM（动态随机存取存贮器），或SRAM（静态随机存取存贮器）中，设置了多个存贮单元，每个存贮单元有开关元件和与开关元件相连接的电容元件。外围控制电路控制跨接在相连的开关元件与电容元件上的电压，也控制开关元件一端的控制信号，随着每个电容元件中的电荷贮存，将数据存贮在各自的存贮单元中。由于电容元件被控制，从而确定了逻辑的“1”和逻辑的“0”状态。从整体来看，这种存贮器件能够以逻辑信号的形式将数据存贮在每个存贮单元中。

美国专利说明书4873664号所公开的这种存贮器件的电容元件是以铁电电容元件的形式存在的。这种元件可以在不同的方向被极化，当其从一种极化状态转变成另一种极化状态时，出现滞后效应。因此，假若铁电电容元件处于一种极化状态下，加上适当的电压后它可以转变成另一种极化状态。但是，当电压除去后，极化不会变回到第一种状态，但会维持在第二种状态。为了变回到第一种状态，必须在相反方向加一适当电压。因此，在存贮器件的存贮单元中用铁电电容元件具有的优点是，即使将电源从存贮器件上除去，存贮器件中存贮的数据也不会消失。

在美国专利说明书4914627号中，在每个存贮单元中设置两个铁电电容元件，使美国专利4873664号的发明思想得到进一步发展。两个铁电电容元件共同连接到存贮单元的开关元件的终端上。在美国专利4914627号中公开了。存贮单元的两个铁电电容元件的每一个元件中都写入了相同的数据、然后分别读出数据。

考虑到这类器件中存在的已发现的各种问题，本发明企图进一步发展在半导体存贮器件的存贮单元中使用一个或多个铁电电容元件的思想。本发明有许多构形，将这些构形分成三组。

本发明构形的第一组考虑了半导体存贮器件用的能量（电源）。在美国专利4873664和4914627中公开的半导体存贮器件中，是在铁电电容元件上加一适当的跨接电压来改变其极化状态，使数据写入铁电电容元件中。这就使用了能量，然而，由于标志存贮单元逻辑状态的状态改变，使这种能量需求不可避免。但是，为了读出信息，美国专利4873664和4814627的布线所使用的读出方法中，铁电电容元件的极化是反向的，并在检测的电压中变化。这种变化取决于初始极化状态，因此，初始逻辑状态可以确定。当然，随后的铁电电容元件的逻辑状态改变，需要加一反向电压，使铁电电容元件恢复到它的原始状态。因此，在读出时，铁电电容元件经过了它的整个滞后周期。因此，读出操作使用了数量可观的电力。

现在认为，可能有另一种读出方法。考虑到处于一种极化状态下的铁电电容元件。如果在一个方向给铁电电容元件跨接一个电压，那么会有两种可能。首先，如果电压的方向是使器件保持在它原有的极化状态下，那么，极化不会变化，或者，有可能使极化稍有增大，这取决于铁电电容元件滞后曲线的确切形状。另一方面，如果在引起它状态变化的方向上加足够大的电压，那么，极化变化较大。当然，如果在相应于状态变化的方向加足够大的电压，状态变化仍会发生，如现有技术所述。然而，如果电压小于状态变化所需的电压，那么除去电压后会使铁电电容元件恢复到它的原始状态。因此，本发明的第一种构形建议将这种作用用于读出铁电电容元件的逻辑状态。

因此，可以加一个不足以使状态改变和极化检测中的变化的电压。如果铁电电容元件处于一种极化状态，由于电场的作用，极化中变化将是零或很小。如果铁电电容元件处于另一极化状态下，极化中变化将较大，然后可以检测出这种差别，以确定原始极化状态。当电压除去时，会恢复原始状态，因此消耗较少功率。通常，每个存贮单元的铁电元件都有一端连接到开关元件的终端，因此，可以用加到铁电电容元件另一端的信号，及加到控制端和开关元件另一端的信号来控制并确定极化。

最好的是，极化的变化是在与处于固定极化状态的另一单元（“伪单元”）中的另一铁电电容元件比较的基础上来确定的。如果将相同的电压加到伪单元的铁电电容元件上，那么，两个铁电电容元件均会有基本上相同的极化变化（在这种情况下，他们均处于相同的极化状态），或者是两个铁电电容元件会有不同的极化变化，因为伪单元中的铁电电容元件的极化状态是固定的，与之比较，能确定极化状态，因此，由铁电电容元件的逻辑状态读出数据。

本发明的第二种构形也考虑了节约能量，并提出，每个存贮单元至少有一个铁电电容元件，和至少一个非铁电电容元件。铁电电容元件和其他电容元件，它们每一个均有一端共同连接到存贮单元的开关元件的一端。通过控制铁电电容元件的极化将数据写入这样的存贮单元，并且，甚至将电源从半导体存贮器件上除去时，该数据不会失去。在读出操作中，在铁电电容元件和其他电容元件上加上各自的信号。在它们共同连接处出现的电压取决于铁电电容元件的极化状态，通过检测电压可以确定铁电电容元件的极化状态。

因此，本发明的第二种构形允许在不加引起状态变化的信号情况下检测极化状态，这就能够再次降低功耗。

本发明的第二组构形涉及基本上不增加面积的情况下能增加存贮在存贮器件中的数据量的问题。在美国专利4916627中提出，每个存贮单元有两个铁电电容单元，还要求在每个单元中写入相同的数据。本发明的第三种构形提出，存贮单元有两个或多个铁电电容元件，而且，这些铁电电容元件是单独控制的。这样，每个单元可以接收不同的数据信号。因此，存贮单元可以存贮铁电电容元件一样多的位（比特）。

本发明第三种构形的缺点是，不与开关元件连接的存贮单元的每个铁电电容元件的终端连接到相应的镀线上，因此，镀线数量将随每个存贮单元要存贮的位数（比特数）而增加。然而，也已认识到铁电电容元件的铁电性将取决于元件的特性。因此，可以提供有许多铁电电容元件的存贮单元，这些铁电电容元件有不同的特性。因此，第一个铁电电容元件可以用第一个电压引起它的电压变化，第二个铁电电容元件在高于第一个电压的第二个电压的作用下出现它的电压变化，第三个铁电电容元件在高于第二个电压的第三个电压作用下出现它的极化变化，等等。因此，不与开关元件相连的铁电元件终端可以接到公共线上，它们的开关取决于加到该线上的电压，这就可以在不开关其他铁电电容元件的情况下开关一个或多个铁电电容元件。因此，存贮单元可以再存贮一个以上的位。因此，使用这些具有不同特性的铁电电容元件就代表了本发明的第四种构形。

在本发明的第三和第四两种构形中，使用许多铁电电容元件，铁电电容元件可以将一个迭加到另一个上面，以减少半导体存贮器件占据的面积。此外，它们也可以迭加到开关元件上，从而再次降低了单元所需的空间。

在本发明的第五种构形中再次允许多比特单元，它提出，铁电电容元件设计成有许多极化状态，这就有可能使铁电元件处于这些极化状态中的一种状态中，不同的状态允许存贮不同的位。

本发明的第三组构形涉及铁电电容元件本身的设计。

首先，在本发明的第六种构形中提出，铁电元件的铁电体所具有的极化方向基本上平行于跨接其上的电场方向。在这种方法中，极化特性可达到最大。就整个铁电体而言，最好是极化方向完全平行于电场，但实际上是很难实现的。已经发现，假若铁电体的至少80%极化轴同电场方向的夹角在5°之内就能获得令人满意的特性。

极化方向与晶面之间的关系也会引起极化作用。因此本发明的第七种构形提出，晶面或铁电体晶面平行于极化方向。这就再次改进了铁电特性。

本发明的第8种构形中，铁电电容元件提供了随机的极化，这意味着它不具铁电特性，因此可以用作标准的电容元件。

最后，在铁电电容元件的试验中已经发现，若电容元件的终端的欧姆接触直接与电容元件的铁电体接触，则会产生问题。因此，本发明的第9种构形提出，终端用绝缘层与铁电体隔开。

必须注意的是，虽然这些构形中的每种构形是独立的，实际的半导体器件可以用这些构形中的任何一种，或多种。因此，如果需要，这些构形可以组合。还应注意的是，就这些构形中的每种构形而言，本发明涉及半导体存贮器件本身及其操作方法。

本发明的实施例将结合附图详细说明。

图1是加到铁电材料上的电场与极化间的关系曲线图;

图2是铁电电容器的电路图;

图3是包含图2所示电容器的存贮单元的等效电路图;

图4是按本发明的实施例1的存贮单元的等效电路图;

图5是按本发明的实施例1的存贮单元组的等效电路图;

图6是实施例1的存贮单元用的写入波形图;

图7是本发明的实施例2所用的读出波形图;

图8示出了一个外围电路布线图;

图9示出了另一个外围电路布线图;

图10是本发明实施例3的存贮单元组的等效电路图;

图11示出了本发明的实施例3的存贮单元的写入波形图;

图12示出了本发明的实施例3的存贮单元的读出波形图;

图13给出了本发明实施例3的外围电路布线图;

图14是本发明的实施例4的电路图;

图15是本发明的实施例5的存贮单元的截面图;

图16是本发明的实施例6的存贮单元的截面图;

图17是图13所示器件的顶视图;

图18是本发明的实施例7的存贮单元的等效电路图;

图19是本发明的实施例7的存贮单元的写入波形图;

图20是本发明的实施例7的存贮单元的读出波形图;

图21是本发明的实施例8的极化图;

图22是本发明实施例9的存贮单元的等效电路图;

图23是本发明的实施施9的存贮单元的写入波形图;

图24是本发明的实施例10的从存贮单元到读出放大器的等效电路图;

图25是图24所示电路用的同步脉冲形状图;

图26是本发明实施例10所用铁电电容器的特性曲线图;

图27是本发明的实施例11的RAM（随机存取存贮器）的方框图;

图28是本发明的实施例12的RAM（随机存取存贮器）的方框图;

图29是本发明的实施例13的说明图;

图30是本发明的实施例14中用的铁电电容器的晶轴示图;

图31是本发明的实施例14中用的铁电电容器的晶轴与所加电场之间的关系图;

图32是本发明的实施例14中用的铁电电容器的滞后特性曲线图;

图33是本发明的实施例15中用的铁电材料的晶粒示图;

图34是已知的铁电材料的晶粒示图;

图35是本发明的实施例16中用的铁电材料晶粒示图;

图36是本发明的实施例18中用的铁电材料的铁电畴示图;

图37是本发明的实施例20中用的铁电电容器的截面图;

图38是本发明的实施例22的存贮单元器件的截面图;

图39是将本发明的实施例23的超高速缓冲存贮器封装在内的逻辑元件图;

图40是本发明的实施例24的半导体盘;

图41是本发明的实施例25的存贮卡示图;

图42是本发明的实施例26的计算机系统图;

图43是本发明的实施例27的文字处理机图;

图44是本发明的实施例27的打印机图;

图45是本发明的实施例28的游戏计算机系统图;

图46是本发明的实施例29的电子台式计算机图;

图47是本发明的实施例29的电子笔记本图;

图48是本发明的实施例29的仪器装置图;

图49是本发明的实施例30的音频-视频系统图;

图50是本发明的实施例30的家用设备图;

图51是本发明的实施例31的汽车控制系统图;

图52是本发明的实施例32的飞机控制系统图;

图53是本发明的实施例32的人造卫星控制系统图;

图54是本发明的实施例32的火箭控制系统图;

在讨论本发明的实施例之前，先要说明铁电电容器工作的基本原理。

图1所示的滞后曲线给出了铁电材料的工作特性和加于铁电材料上的电场与极化之间的关系。图2给出了铁电电容器385用的标准电路符号。

首先假定，如果在铁电电容器385的下电极390和上电极380之间加一正电位，按附图1的A点的量值加一个电场，那么会建立极化PA。如果随后将电场降至零，极化不会降到零，但会降到一个剩余极化，如PO点所示。如果随后将所加场反向，所加电场大小如图1中B点所示，则极化消失。如果反方向按C点所指的大小的较大电场加上后，使建立了反向极化PC。

如果电场返回到O，则极化值为PI，即有与PO点相反的极化。如果电场变成D点所指的大小，极化消失。B点和D点处的电场叫做“电场阻力”。如果再按A点所指大小加上电场，极化量为PA。其结果是，在“O”电场的态中出现两个不同的剩余极化态PO和PI。这些滞后特性是由铁电晶体的芳烃在相应位置中的变化，和不加电场时剩余极化不随电场变化而引起的。

然而，滞后特性曲线基本上是矩形的，如图1所示，因此，即使在加一个小于“电场阻力”的正的或负的电场的情况下，也不会出现按剩余极化处的情况（即剩余极化态）而使态变化的现象。因此，如果将PO处指出的量值的剩余极化态确定为相应的逻辑“O”，而将PI处指示的量值的剩余极化态确定为相应的逻辑“1”，就获得了非易失存贮器。

图3给出了用这种铁电电容器的存贮单元的等效电路。该存贮单元有一个晶体管T形式的开关元件和一个与晶体管T串联并提供一个比特的存贮单元的电容元件（e）。构成存贮单元的电容元件所用的介质材料是铁电材料。然后，利用铁电材料的剩余极化使存贮单元的存贮态以非易失形成存入。

图3所示的铁电电容器和存贮单元的基本原理美国专利4873664和4914627中也讨论过。

实施例1

图4是按本发明的第一个实施例的一个存贮单元的等效电路图。在第一个实施例中，用场效应晶体管（MOSFEF）作开关元件（选择晶体管）。

如图4所示，开关元件场效应晶体管（MOSFEF）111的源（或漏）电极形成公共电极305，该电极与四个铁电电容器112，113，114和115的电极连接。

图4中的四个铁电电容器是作为举例说明的，但铁电电容器的数量按照该实施例可以是两个或多个。电容器112，113，114和115的不与MOSFET111相连的电极分别单独接到相应的镀线116，117，118和119上。MOSFET111的其他电极（根据电极305是漏或源电极确定的源或漏电极）连接到比特线P20（BL），MOSFET的控制电极（栅电极）连接到字线121（WL）。镀线116，117，118和119在图4中是与字线121（WL）平行排列的，但在本实施例作为例子说明的实际半导体器件构成的存贮单元阵列中，镀线与字线可以是完全平行的或基本上平行排列的。

正如下面紧接着要详细说明的，将铁电电容器与镀线迭放，即使一个存贮单元所用元件数量或写入线数量增加的情况下，也可以使一个存贮单元所占据的面积增加很小，或不增加。

为了说明按本实施例结构的元件的操作，图5中画出了其它毗邻的存贮器。图5画出了8个存贮器单元，每个都与图4所示电路一致。所画出的存贮单元的这个数量只是为了说明方便，但存贮单元的数量在按本发明的实际存贮器中会更多。

每个存贮单元由虚线包围的相应方框301、302、303和304和341、342、343和344标出。存贮单元341、342、343和344只用虚线框出，它们的详细结构与存贮单元301、302、303和304完全相同，并以类似的方式与比特线、字线和镀线相连接。应该注意的是，在本实施例中每个存贮单元能存贮4个比特。

图5还画了标准存贮单元351、352、353、和354，它们只用一个方框画出，但它的电路结构与图3所示电路完全一致，然而，标准存贮单元中的一个铁电电容器的电容量可能大于存贮单元中的一个铁电电容器的电容量。而且，伪存贮单元中的铁电电容器的极化态也总是为一固定量，例如，相当于逻辑“O”的极化量。

存贮单元301和302接到公共比特线120上，公共比特线120的一端与读出放大器311相连。存贮单元341和342连接到公共比特线125上，公共比特线125也有一端接到读出放大器311上。按类似的方法，存贮单元303和304连接到公共比特线122上，而存贮单元343和344连接到公共比特线126，公共比特线122和126的一端连接到读出放大器312上。比特线120和125和比特线122和126构成各自的互补对。

此外，存贮单元301和303连接到公共字线121;存贮单元302和304连接到公共字线123上;存贮单元341和343连接到公共字线127上;存贮单元342和344连接到公共字线128上。字线121和127和字线123和128可以认为是彼此毗邻的。同样，在字线方向上排列的存贮单元连接到公共镀线上。此外，伪存贮单元连接到每根比特线上。伪存贮单元351和353连接到公共伪字线152上，伪存贮单元352和354连接到公共伪字线151上。假若在字线（或伪字线）和比特线的节点出现存贮单元或伪存贮单元，那么在毗邻的互补比特线或字线（或伪字线）的节点处就不会有任何存贮单元或任何伪存贮单元出现。

当选择字线121或123时，也同时选择出伪字线151。同样，当选择出字线127或128时，也同时选了伪字线152。当这样选出了确切的存贮单元时，同时选出了伪存贮单元，伪存贮单元连接到比特线上，该比特线与前面的存贮单元连接的比特线互补。此外，对每根比特线以同等容量连接到比特线上。该比特线容量远远高于普通的比特容量。另一方面，就每根镀线而言，也以同等容量连接到镀线上。该镀线容量规定为远低于比特容量的水平。

现在结合图6讨论图5的存贮器用的写入工作波形。假设，最初，字线按备用态是断开的，那么，公共电极305、306、307和308实质上是处于浮动态。当时全部镀线处于地电位。结果是没有电位加到到任何铁电电容器上，所以它们的极化态保持不变。现在来考虑图5中所示的存贮单元301。当对应逻辑“O”的信息写进铁电电容器112时，写入电压Vo（正如图6中在PL处所指的）在时间T₁加到镀线116上。与此同时，像Vo/₂这样的电压（如图6中PL′处所指的）加到另外的镀线上。这些其他的镀线（PL′）用Vo/₂电压预充电，并进入浮动态。其结果是，在以时间T₁到时间T₂的时间周期中，全部铁电电容器均加一个等于或低于Vo/₂的电位，所以通过控制矩形的滞后特性和规定适当的电场阻力值使它们的态不变。在一系列的操作中比特线120固定在地电位（如图6中BL处所指）。其他的比特线预充电到Vo/₂直到时间T₂为止，并进入浮动态（如图6的BL′处所指的）。在以时间T₂到时间T₃的周期，在字线121上加使MOSFET 111导通的电压（如图6中WL处所指的）。然后使比特线120（BL）和公共电极305上的电位与相应的铁电电容器的下电极和上电极间所加的正电位相等，这样就写入了信息“O”。在T₂和T₃之间的时间周期中，加到存贮单元301的其它铁电电容器上的上电极和下电极上的电压是浮动电压Vo/₂和地电压，所以它们的态不变。另一方面，在与同一字线121相连的存贮单元303中，比特线122预充电到Vo/₂，所以，公共电极加约Vo/₂的电压，其电位只等于或低于相同存贮单元中的铁电电容器上的电位。在时间T₃处字线（WL）被截断，并且，在时间T₄处全部镀线（PL和PL′）的电位恢复到他们最初的地电位。而且，其它比特线（BL′）的电位恢复到它们的初始值，从而结束了一系列的操作。随之而来的是当信息“1”被写入时，镀线（PL）的操作波形和比特线（BL）的工作波形可以交换。

前面所说的操作选剩的比特线和镀线以浮动态适当的预充电，但这不是本发明的主要内容。换句话说，如果适当选择比特线的数量就不需要给比特线容量预充电。然而，在普通结构中，比特线容量大大高于比特容量。其结果是，在T₂和T₃之间的时间周期内，由于镀线（PL）的电位为Vo，比特线线其它电极为地电位，所以，加到串联连接的存贮单元303的铁电电容器141与比特线容量之间的电压为Vo。由于比特线容量大大高于铁电电容器141的比特容量，凡主要加到电容器141上，所以状态容易被破坏。但是，假若预先形成了Vo/₂的预充电，正如前面所述的，保持预充电电压，那么极化态就难以破坏。因此，用适当的预充电驱动方法是比较有效的方法。也可能已经注意到了，在预充电释放之前，一系列的操作按规定应该完成。在上述说明中涉及的预充电电压为Vo/₂，但也可以根据选择的时间周期来规定或改变成另外的预充电电压。

实施例2

下面要描述读出操作的实施例。

图7给出了读出波形，在该读出波形中全部铁电电容器均固定在相应于逻辑“0”或“1”的极化态中。要考虑图5中存贮单元301的铁电电容器112的状态的读出。

在该实施例中，连接到存贮单元上的要读出的比特线和互补的比特线进入了与其他比特线的状态不同的驱动态。

最初，直到时间T₁，除镀线116（PL）外的全部镀线（PL′）和除比特线120和125之外的全部比特线（BL′）均用Vo/₂电位预充电，例如，并进入浮动态。

接着，在时间T₁处给字线121（WL）加电压，使公共电极305和比特线120接地。比特线120和125（BL）预充电到地电位，并保持在浮动态。

在时间T₂，将电压Vo加到镀线116（PL）。然而，按铁电电容器112的极化状在比特线120（BL）上出现电位B₁或B₀。电位B₁和B₀分别对应于极化态“1”和“0”。

在极化态“0”中，由于极化方向和所加电压的方向是一致的，因此极化态不变。在这种情况下，电荷或极化值随电场会有轻微变化。其结果是，小量电荷流过比特线120，所以比特线120的电位有小量增加。

与此同时，连接到互补比特线125上的伪存贮单元352以类似方式读出。如上所述，伪存贮单元的极化态总是设定为“0”。由于伪存贮单元的铁电电容器有大容量，比特线125的电位增加大于比特线120的电位增加，所以认为比特线120是“低”电位。

在状态“1”中，极化方向与加的电压的方向彼此相反。其结果是，在时间T₂和T₃之间的时间周期内极化方向。换句话说，本实施例中的读出工作是破坏性的，意思是说它改变了极化状态。由于这时极化值大大地变化，大量电荷流过比特线120，所以比特线120的电位大大改变。如上所述，由于互补比特线125的电位增加，比特线120中的电位增加大于比特线125的电位增加，所以在比特线120上出现的电位规定为“高”电位。

在时间T₃读出放大器311开始放大电压将电位131放大到电压Vo，将电位Bo放大到地电位。

在时间T₄，镀线116（PL）上的电位变成地电位。然后，将相对于上电极的正电位加到下电极上，当铁电电容器112有“1”状态时，那么最初的态再写入存贮单元中。当电容器112在“0”状态中时，没有与极化的初始方向相反的电场加上，因此极化态保持不变。

这之后，在时间T₅处字线121（WL）截断，其他电极相应的进入初始状态。

由于在一系列的操作过程中，除铁电电容路112以外的其它电容器上没有加除Vo/₂之外的别的电压，或者加更小的电压，因此，控制滞后特性和电场阻力值可以使这些电容器的极化态保持相同。

由于本实施例中比特线和镀线可以按所用的预充电压和时间周期作相应的选择，选剩下的铁电电容器所加的电位可以降低，从而改善了信息的锁存特性。

上述的实施例1和2中，镀线与字线平行。为了实现参考图6和图7所讨论的操作。图8给出了存贮单元阵列的外围控制电路。图8所示的存贮单元阵列360是按图5所示排列的，它有与字线译码器和驱动器361相连的字线。按同样的方法，读出放大器和译码器362连接到比特线上。因此读出放大器362包含图5的读出放大器311和312。字线译码器和驱动器361和读出放大器362连接到控制器363，控制器363产生控制字线译码器和驱动器361和读出译码器的各个信号，将相应的信号加到字线和比特线上。该结构与常用的存贮单元阵列基本相似。因为矩形排列，来自字线译码器和驱动器361的信号叫做“X信号”，来自读出放大器362的信号叫做“Y信号”。

然而，与普通器件不同的是，每组镀线（即相当于图5中的镀线116，117，118，119镀线组）都设置有镀线译码器和驱动器364。为了简化，在图8中只画出了一个镀线译码器和驱动器364。镀线译码器和驱动器364连接到控制器363，所以相应的镀线信号可以送入镀线译码器和驱动器364，用以选择一个或多个镀线连接到镀线译码器和驱动器364。当相应的字线选出后，镀线译码器和驱动器364被启动，并驱动按图6和图7所述方式选择的存贮单元的一根或多根镀线。

按图8所示的排列，镀线译码器和驱动器364位于存贮单元阵列360和字线译码器和驱动器361之间。图9给出了另一种排列，按该排列，镀线译码器和驱动器364是放在由字线译码器和驱动器361来的存贮单元阵列360的反面。此外，在图9所示的排列中，每组镀线中的单独的镀线均连接到另一组镀线的相应镀线上，所以，相对于每组镀线的数量接有相同数量的镀线译码器和驱动器364。

实施例3

本实施例中，是按镀线与比特线平行而排列的，而不是按上述的镀线平行于字线的方式排列的。

图10是显示生成结构的电路连接图。在本实施例中，与图5一样，只有四个存贮单元是要描述的存贮单元和伪单元。存贮单元结构与图5中所示的每单元给出4个比特的存贮单元的结构类似，也就是说，有四个铁电电容器和一个选择晶体管，但也可能具有每个单元给出多个比特的结构。

如本实施例所给出的4-比特存贮单元701，702，703和704，与图5中的存贮单元一样，连接到相应的字线和比特线。因此，存贮单元701和703，702和704分别连接到公共字线721和723上。存贮单元701和702，703和704进一步分别连接到公共比特线715或717上。这些比特线715和717分别连接到读出放大器709和710上，读出放大器709和710依次连接到比特线716和718上，与比特线715和717互补。字线721和723与比特线716和718之间的节点上不存在存贮单元，字线722和724与比特线715和717之间的节点上也不存在存贮单元。在字线722和724，与比特线716和718之间的节点上有存贮单元705，706，707和708，这些存贮单元的电路结构与存贮单元701，702，703和704的电路结构类似，仅管这些存贮单元是用虚线框住的，而且是连接到镀线上的。

用实线框出的伪单元711，712，713和714分别连接到比特线715，716，717和718上。伪单元711和713连到公共字线719上，伪单元712和714连到公共字线720上。伪单元711，712，713和714与器件的存贮单元相同，例如，它由一个电容器和晶体管构成，它有连接到字线的栅极，它的源（或漏）电极连接到比特线。与实施例1的图5所示结构的差别是，镀线725，726，727，728和729，和730，731和732平行于比特线，而且同样与平行于比特线存贮单元701和702，703和704连接。

图11给出了镀线平行于比特线的本实施例结构用的写入波形实例。时间T₁以前选剩的铁电电容器的镀线（PL′）的电位例如设定为Vo/₃。接着，在时间T₁时选出的铁电电容器的镀线（PL）上加电位Vo。在时间T₁和T₂之间的时间周期内，将2Vo/₃的电位加到两个或多个串联连接的其它铁电电容器上，该电位与所选的铁电电容器的镀线均分，所以，只有Vo/₃的低电位加到选剩的铁电电容器上。接下来，在时间T₂处给字线（WL）加电压。在该操作过程中比特线（BL）的电位总是保持在地电位。其结果是，在T₂至T₃之间的时间周期中状态“0”被写入所选择的铁电电容器中，但是，这时Vo/₃的这样一个低电位加到没有选择的铁电电容器上。接着，在时间T₃处，字线（WL）截断，镀线（PL和PL′）再回到它的初始状态。镀线（PL）和比特线（BL）写入“0”状态用的波形可以互换。

图12是本实施例的镀线平行于比特线的结构用的读出波形实例。在时间T₁，电位加到字线（WL）上。接着，在时间T₂处，电位V₀加到所选的铁电电容器的镀线（PL）上，V₀/₃电位加到没选的铁电电容器的镀线（PL′）。然后，根据比特线（BL）的极化态出现电位B₁（在状态“1”中）或B₀（在状态“0”中）。在时间T₂和T₃之间的时间周期将V₀/₃这样低的电压加到没被选的铁电电容器上。在时间T₃处，读出放大器开始将电位B₁移到Vo₃，将电位B₀移到地电位。

与此同时，将2V₀/₃电压加到未被选的铁电电容器的镀线（PL′）上。其结果是，V₀/₃的低电位加到没被选的铁电电容器上。在时间T₄处，镀线（PL）返回到地电位，因此，在时间T₄和T₃之间完成了重写操作。接下来，在时间T₃处，字线（WL）截断，比特线（BL）和镀线（PL′）返回到他们的初始状态。在一系列的写入和读出操作中，因为低电压，即V₀/₃加到没被选的铁电电容器上，它们的极化态不可能改变。而且，由于本结构中的比特线与镀线是平行的，比特线和镀线的电位容易同步。

图13画出了比特线与镀线平行的本实施例用的外围电路布线。该布线基本上与图9的布线相似，在图13所示的外围电路布线中存贮单元阵列760被接到字线译码器和驱动器761和读出放大器762，它们再转接到控制器763。此外，镀线译码器和驱动器764分别接到每组镀线上。图13和图9所示的布线之间的差别只是，图13所示的布线中，镀线译码器和驱动器764放在存贮单元阵列760读出放大器762之间。

实施例4

该实施例中，镀线不是全平行，也不平行于字线。换句话说，一些镀线为某些存贮单元共用，这些存贮单元位于既不平行于字线方向也不平行于比特线方向的位置。

图14是本实施例的电路连接图。图14中的每个存贮单元有4比特的存贮容量并用矩形框表示。比特线，字线和驱动线用各自的直线表示，但伪单元读出放大器被省略了。图14（a）画出的只是与上述实施例所讨论过的相同方法连接的存贮单元，比特线和字线。图14（b）画出的是连接到每个存贮单元的四根镀线。由于镀线最好以迭加形式构成的，正如后面将要说明的，它不需要所示的平行。

为了说明镀线的连接，各层中的镀线和存贮单元分别画在图14（c），14（d），14（e）和14（f）中。在考虑工艺步骤时，选择镀线的迭加顺序是为了简化它们的构形，并降低布线容量。

这种布线排列中，电压V₀不加到没选的两个或三个串联连接的铁电电容器上，这与前述的实施例不同。换句话说，电压V₀是在多个串联连接的没选的铁电电容器上。其结果是，加到没被选出的铁电电容器上的电压进一步减小，使极化态不可能变化。

因此，在所描述的布线排列中，读出过程中比特线上出现的电位用连接到伪单元上的互补比特线的电位进行比较来确定。例如，接一个参考电源供给互补的比特线可以比较电位。伪单元可以采用相应设定的顺电位（Paraelectrie）形成。

正如参考图9、10和13说明的存贮单元阵列元件的驱动是由围绕在存贮单元阵列四周的电路完成的。这些外围电路基本上与现有技术相同。

因此，这些外围电路的例子不仅有普通的输入/输出缓冲器，还有选择字线用的译码器，检测比特线电位用的读出放大器和选择比特线用的Y-选择器。V₀/_C电位的设定，预充电和浮动均可以用现有技中的类似方法完成。电路可以由CMOS、BiMOS和双极性器件的任何器件组成。

与现有技术的差别是，有一个或多个用于选择单个特定的镀线的选择器（镀线译码器和驱动器364、764）。用选择特定的单根字线，比特线和镀线的方法来选择出一个特定的比特。其结果是，地址信号部分地输入类似译码器和Y-选择器的镀线选择器中。因此，镀线译码器和驱动器电路基本上与普通译码器相同，但应该有允许产生早先所述的波形的电路结构。

当驱动线平行于字线时，镀线译码器和驱动器可以放在译码器的同一区域内，也可以放在存贮阵列反面的译码器区域内。当镀线译码器和驱动器设置在译码器的同一区域内时，容易安置地址信号布线。在这种情况下，镀线和字线的驱动容易同步。当镀线译码器和驱动器放在存贮阵列的反面的译码器区域中时，元件的排列和布线连接容易。当镀线平行于比特线时，镀线译码器和驱动器可以安放在读出放大器的同一区域内，也可以放在存贮阵列反面的读出放大器区域内。在这种情况下，镀线与比特线的驱动容易同步。由于铁电电容器和镀线是按需要迭放的，这在后面会说明，因此存贮单元所占的面积即使在每个存贮单元的布线增加的情况下也不会增大，但是，在镀线与镀线译码器的连接区设置有相应的通孔，用于连接单独的布线与在半导体基片上形成的镀线译码器和驱动器的电极。

实施例5

图15是本发明另一实施例的截面图。

图15画出了两个存贮单元，每个单元具有提供4比特存贮容量的结构。半导体基片上有NMOSFET 1362和1363，在它上面形成选择晶体管。FET（场效应晶体管）1362和1363具有的源和漏扩散层是共用的，并连接到比特线1365。

本实施例有比特线屏蔽结构。

场效应晶体管1362和1363有用作字线的栅电极1368。场效应晶体管1362和1363的其他源或漏扩散层1366和1367与许多铁电电容器的公共电极相连，正如随后要说明的。

由于图12中右边和左边的存贮单元有同样的结构，因此只详细说明右边的存贮单元。

在内层薄膜1370和接触孔形成之后，形成连接场效应晶体管1363的源或漏电极1367的电极1372。电极1372用铁电绝缘层1373完全覆盖。铁电绝缘层1372中有连接孔1371和形成在它上面的电极1374和1376。电极1374与电极1372相连，电极1376与一根镀线相连。

随后形成铁电绝缘膜1377。该铁电绝缘膜1377中有接触孔1375，和形成在它上面的电极1378和1383。电极1383连接到电极1374，电极1378连到一根镀线上。按同样方式，形成铁电绝缘层1387。该铁电绝缘层1387中有连接孔1379和形成在铁电绝缘层上的电极1381和1388。电极1381接电极1383，电极1388接一根镀线。

接下来，形成铁电绝缘层1389。该铁电绝缘层中有连接孔1382，和形成在该铁电绝缘层上的电极1384和1391。电极1391接电极1381，电极1384接一根镀线。此外，又形成铁电绝缘层1392。该铁电绝缘层中有连接孔1393，铁电绝缘层上有电极1394。该电极1394接电极1391。

最后，形成钝化绝缘层1386。

这样，电极1372，1374，1383，1381，1391，和1394相连形成公共电极，镀线1376位于公共电极相对处。这就在铁电绝缘层1373和1377之间构成了铁电电容器。同样，驱动线1378，镀线1388和驱动线1384分别通过铁电绝缘层1377和1387，铁电绝缘层1387和1389，铁电绝缘层1389和1392单独形成铁电电容器。

正如将要说明的，这些铁电绝缘膜可以与普通的顺电绝缘膜如SiO₂迭加在一起。因此，可以适当地插入平面工艺步骤。公共电极是固有的而且是彼此独立的。然而，应该注意的是，镀线接到邻近存贮单元的镀线上。

就这些结构而言，形成按本实施例的一个容量为4比特的存贮单元所占据的面积，基本上相当于按现有技术构成的容量为1比特的一个存贮单元所占的面积。在本实施例中是将公共电极与镀线按垂直方向迭加形成的，但也可以斜向迭加。由于按本实施例，比特线有屏蔽结构，因此不需要形成一个在铁电电容器形成之后用来除去比特线的接点，因而使铁电电容器的面积能够增大。

实施例6

图16是本发明的另一实施例的截面图。

图16画出的一个存贮单元，它有能存贮4比特的结构，如图15所示的实施例一样，半导体基片400上用作选择晶体管的NMOSFET401。该场效应晶体管401有连接许多铁电电容器的公共电极的源/漏扩散层402，这是现在要说明的。

该实施例中，绝缘层和电极依次迭加形成镀线电极403，404，405，和406。然后，形成穿过绝缘膜410和镀线的连接孔418。

随后，各向同性地淀积铁电膜，和各向异性地刻蚀铁电膜形成铁电侧壁膜407和408。接着，形成电极409。这样，在驱动线电极403，404，405和406和电极409之间形成铁电电容器。

图17是本实施例的存贮单元的顶视图。图16是沿图17的A-A′线的截面图。

形成带选择晶体管416的字线415的元件形成区417。然后形成驱动线电极414和绝缘膜，有铁电膜411形成在其侧壁上连接孔413。而且形成电极412，以便构成图11相同的截面结构。镀线电极414可以认为具有四个迭放在一起的电极。

因此认为铁电电容器具有所需的基本上是矩形的滞后特性，如前面所述的。因此可以认为，当电压等于或低于某个常量时极化量是不变的。其结果是，没被选的铁电电容器的极化态可能长期保持。“等于或低于某个常量的电压”应该是指在操作过程中加到没被选的铁电电容器上的电压，例如该电压为读出和写入电压的一半。另一方面。写入电压V₀应足以使极化反向。换句话说，铁电电容器的电场阻力设定在V₀或更小。其结果是，例如，铁电电容器具有滞后特性。在电场低于2/3电场阻力的情况下其剩余极化不变。

当操作过程中加到没被选择的铁电电容器上的电压由驱动方法或电压设定而降低时，有可能采用具滞后特性的铁电电容器，因此，当电场小于2/3电场阻力时剩余极化是更容易改变。

例7

图18给出了存贮单元等效电路的另一实施例。

正如前面讨论过的多位铁电存贮器，所用的晶体管例如是MOSFET419，它有连接到比特线421的源/漏电极和连接字线420的栅电极。场效应晶体管419的其他源/漏电极连接铁电电容器422，423，424和425的一个电极。在该实施例中，铁电电容器422，423，424和425的其他电极连接到公共镀线435。

此外，铁电电容器422，423，424和425有单独的不同的电场阻力E_c1、E_c2、E_c3和E_c4。这些电场阻力选择成E_c1＜E_c2＜E_c3＜E_c4。在该实施例中用四个铁电电容器，如果它们的电场阻力不同，则可以用两个或多个铁电电容器。

图19给出了图18所示实施例的存贮单元的写入波形，其中铁电电容器422，423和424用“1”状态写入，而铁电电容器425用状态“0”写入。

在时间T₁处，电压V₀加到驱动435（L）上。电压V₀的值定为高压E_c4的值。比特线421（BL）定为地电位。时间T₂以前没被选的存贮单元的比特线（BL）的电位同样定为V₀值。

接下来，在时间T₂处，在字线420（WL）上加电压使场效应晶体管419导通。这时，正电压V₀加到上电极上，也就是，正电压V₀加到所选的存贮单元的铁电电容器的镀线上，因此，存贮单元的全部铁电电容器定为状态“0”。另一方面，这时与同一字线相连的，但没被选的存贮单元的铁电电容器上没有加电压，因为，镀线电位PL和比特线电位BL′相等。其结果是，这些电容器保持它们的状态。

接下来，在时间T₃，没被选的存贮单元的比特线（BL′）和镀线435（PL）同时定为地电位。这时，所选的存贮单元的铁电电容器和没被选的存贮单元的铁电电容器上均没加电压。

接着，在时间T₄处，电压V₁加到比特线421上。电压V₁定为。其结果是，铁电电容器422、423、和424的极化态以“0”转变成“1”。而剩下的铁电电容器425的极化态不变。

在此之后，在时间T₅处，字线420（WL）截断。在时间T₆处，比特线421（BL）截断，因此完成写入操作。铁电电容器422，423和424写入状态“1”，铁电电容器425写入状态“0”。适当设定电压V₁，可以设定写入状态“1”的铁电电容器的数量，以建立5个存贮单元状态。另一方面，如果将镀线435（PL）和比特线421（BL）的操作波形反向，开始全部铁电电容器都写入状态“1”，然后，按照所设定的电压有些铁电电容器写入状态“0”。该情况中，至少在字线导通时，没被选的存贮单元的比特线（BL′）的电位也给出了比特线相同的波形。因此，全部存贮单元存贮了相当于3比特的信息。

图20给出了实施例的存贮单元用的读出波形。假定，铁电电容器422，423和424写入状态“1”，而铁电电容器425写入状态“0”。

在时间T₁处，电压V₀加到驱动线435（PL）上。电压V₀设定为高于E_c4。比特线120（BL）定为地电位，然后进入浮动态。直到时间T₂，没被选的存贮单元的比特线（BL′）的电位同样定到V₀值。

接下来，在时间T₂处，电压加到字线420（WL）上使MOSFET419导通。其结果是，正电压V₀加到所选出的存贮单元的铁电电容器上，所以全部铁电电容器漂移到状态“0”。这时，因为根据铁电电容器的状态而使流过比特线的电荷流不同。特别是，假若极化状态不变，电荷流小，但当状态由“1”转换成“0”时会出现较高的电荷流。该差别取决于场阻力的大小。其结果是，根据四个铁电电容器的状态其总电荷是不同的。因此，根据铁电电容器的状态建立在比特线上的电位是不同的，所以，能够确定存贮状态。这时，与连接到互补比特线上的伪单元的电位比较，或与参考电源比较可以确定存贮状态。实施例中已识别出8种状态，但用与现有技术相同的读出放大器来确定这8种状态是困难的。

该实施例中，例如，比特线421（BL）连接7个读出放大器，所以，用具有不同电平的互补线电位比较来识别状态。另一方面，比特线421（BL）连接3个读出放大器，所以，采用漂移电位判定的定时来描述状态。

接下来，在时间T₃，根据状态判断的结果给比特线421（BL）加上再写入电压V₁。电压V₁规定在E_c3＜V₁＜E_c4的范围内。然后，在时间T₄处，驱动线435（PL）和没被选的存贮单元的比特线（BL′）的电位同时定为地电位。其结果是，铁电电容器422，423和424的极化状态从“0”转换到“1”，但剩下的铁电电容器425的极化状态不变。此后，在时间T₅处，字线420（WL）截断，在时间T₆处比特性421（BL）截断，因此，读出操作结束。

因此，存贮单元的状态被检测到，铁电电容器422，423和424再次写入状态“1”，而铁电电容器425再次写入状态“0”。当有高电场阻力的铁电电容器425在状态“1”中时，而具有较低电场阻力的一些铁电电容器是在状态“0”中，适当地设定并转换驱动线和比特线的波形完成读出操作。

实施例8

前述的实施例中，给存贮单元配置多个铁电电容器获得了多比特存贮单元。然而，如果将铁电电容器设计成有多个状态，那么也可以使用单个铁电电容器。因此存贮单元的结构可以与图3所示相同。

图21给出了这种铁电存贮单元的滞后特性。在上述的铁电电容器中，假若所加电场不足以转换极化状态，那么，当除去电场时恢复到初始极化状态。然而，在该实施例中，如果初始极化状态是P₁，加上电场E₂（该电场不能引起完全的极化反向）并除去，极化态返回到P₂而不是P₁。当读出操作完成时，状态P₁和P₂之间的差别由电压差可以识别（读出）。提供多个极化态（P₁、P₂、P₃、P_3-、P_2-、P_1-），并适当选择所加的电场，可以识别出多个极化态，因此可以获得多比特存贮器。在图21所示的排列中，获得了多比特的布局排列。

该实施例的驱动方法可能基本上与图16或17的实施例例子相同。

实施例9

该实施例中的结构试图降低铁电电容器的电流损耗并延长其寿命。参考图22说明，图22所示电路等于一个存贮单元。本实施例用MOSFET作晶体管。

MOS场效应晶体管（MOSFET）431的源/漏电极与铁电电容器428和顺电电容器427的一个电极连接，以提供电极节点426（N）。铁电电容器的其它电极428接到镀线429。MOS场效应晶体管431有连接比特线（BL）的另外的源/漏电极，它的栅电极连接字线432（WL）。普通的顺电电容器427的其它电极连接参考线430。该参考线430有固定电位，如在地电位。

与图1所示的铁电存贮单元比较，该实施例中顺电电容器427的一个电极与电极部分426相连，并与MOSFET431连接。普通介质电容元件427的容量最好小于铁电电容器428的容量，例如，约为铁电电容器容量的九分之一。

以下参考图23描述本实施例的存贮单元的读出操作。虽然常规的读出方法使极化状态反向，在本实施例中这种极化状态在读出过程中不反向。

在本实施例中，首先，在时间T₁处电压V₀加到镀线429（PL）上。当加电压V₀时，共公电极节点426（N）的电压根据顺电电容器427的电容量和铁电电容器428的电容量之间而均分的电压，并根据铁电电容器112的极化状态取B₁或B₀值。B₁或B₀值比电压V₁的值稍大或稍小。假若顺电电容器的容量是铁电电容器428的容量的大约九分之一时，那么电压V₀主要加在顺电电容器427上，因此，加到铁电电容器428上的电压V₀-B₁或V₀-B₀大约为十分之一V₀。因此，加到铁电电容器428上的电压很小，所以极化状态不反向。

根据铁电电容器428的滞后特性确定电压B₁或B₀的值。当极化状态是在“0”，所加电压的方向与极化方向一致时，极化是不会改变或仅仅有少量改变。其结果是，介电常数取相对小的值，使电容量下降，从而使电极节点426的电位下降到B₀，节点电位B₀由电容器容量均分电压确定。另一方面，当极化态在“1”时，加电压的方向和极化方向彼此相反时，极化值有轻微变化。其结果是，介电常数取得相对大，使电容量增大，引起电极节点426的电位上升到B₁，节点电压由电容器容量均分电压确定。其结果是，B₁和B₀之间的中间值V₁是由铁电电容器428的滞后特性预先确定的。

至时间T₂为止，比特线433（BL）和包括互补比特线在内的其他比特线预先充电到电压V₁并进入浮动态。比特线433（BL）和它的互补线用已知的均等法进行所需的均衡使它们具有相同的电位。

在时间T₂处，加到字线432（WL）上的电压使MOSFET431导通，并连接到公共电极节点426（N），和比特线433（BL）。然后电荷漂移，这就是说，由于公共电极节点426（N）与比特线433（WL）之间的电位差引起电荷均分，所以公共电极节点426（N）取近似于V₁的电位B₁′或B₀′，而比特线433（BL）取电位B₁″或B₀″。因为互补比特线和字线432（WL）之间无存贮单元，互补比特线的电位保持在V₁，所以识别出B₁″或B₀″的电位分别处于“1”或“0”。为了确保“1”或“0”的检测，用所需的噪声极限来适当地设定B₁″或B₀″的电位。在时间T₃处，读出放大器起动，使电位B₁″变到V₀并使电位B₀″变到地电位。

如果在时间T₃和T₄之间，在开始时使铁电电容器428的极化态最初为“0”状态，电压V₀被加到镀线429（PL）上，地电位加到公共电极节点426（N）上，使初始极化方向和电场方向一致，这就不会引起状态变化。另一方面，如果铁电电容器428的极化状态开始为“1”，电压V₀被加到镀线429（PL）上和比特线433（BL）上，即公共电极节点426（N）上，所以没有电场加上，而不再改变状态。在时间T₄，镀线电位接地成为地电位。

然后，如果铁电电容器428的极化态最初为“0”，在时间T₄与T₅之间的时间期内，驱动线429（PL）和比特线433（BL）加地电位，也就是说，公共电极节点426（N），电场不变，所以状态不变。另一方面，如果铁电电容器428的极化状态最初为“1”，地电位加于驱动线429（PL）上，电压V₀加到比特线433（BL）上，即加到公共电极节点426（N）上，所以初始极化方向和电场方向一致，从而实现再写入操作。因为这时，读出电压低，极化量无明显变化，降低电流损耗。

因为极化量无大变化，极化态，即铁电电容器428的晶态无明显变化，所以铁电电容器428无损坏，所以它的寿命延长了。

接着，在时间T₅，字线432（WL）被截断，比特线回复到初始状态。因此，在读出操作中电流损耗减小，铁电电容器寿命延长。

该读出方法不仅仅能用于图22所示的本实施例中，也能用于按本发明的其他实施例，在多比特铁电存贮器的公共电极节点上加顺电电容器构成的存贮单元中。顺电电容器可以用顺电介质膜，例如SiO₂，SiN，SiON或像公知的DRAM（动态随机存取存贮器）的迭层薄膜构成。此外，顺电电容器可以用半导体基片与连接到公共电极节点426（N）的并形成在半导体基片上的MOS场效应晶体管432的源/漏电极之间的Pn结形式构成。无论哪种情况，都要适当设定电容量，以降低读出操作过程中加到铁电电容器上的电压，并供给比特线用于读出的足够的噪声系数。

实施例10

图24画出了从存贮单元到读出放大器的另一实施例。该电路中使用的同步脉冲波形如图25所示。图26中是该实施例中使用的铁电电容器的特性曲线。现在以一种方法为例来说明该实施例，在该方法中存贮单元和伪单元同时被读出，以便检测因读出时在它们之间产生的电荷差所引起的电位差。

伪单元的状态总是保持在D态，如图26所示。假定，被选的存贮单元的状态为状态A。在该状态中，由脉冲φT导通选择晶体管，为镀线供给电位a。这时，与图26中极化m相应的电荷流入比特线1，而与极化n相应的电荷流入比特线2。由于m＞＞n，见图26，比特线1具较高的电位。如果该电位差被读出放大器接收并放大，存贮单元的信息就能读出。

接下来操作重写电路。与此同时，驱动线的电位降到0。重写电路是一种锁存电路，它使较高电位侧的电位升高到很高（例如，接近电源电位），使较低电位侧的电位下降到很低（例如，0电位）。这时，存贮单元的铁电电容器为图26中的状态C，直到由选择晶体管截断而使其状态恢复到状态A。

另一方面，伪单元的状态由E变到F，如图26所示，直到它恢复到状态D，即初始状态。

因此，与伪单元比较，可以识别铁电电容器的状态。如果，加上电压A，铁电电容器的极化变化相对于伪单元有大的差别，然后，铁电电容器处于状态A。另一方面，假若变化小，铁电电容器为状态D。因为电压不足以使铁电电容器极化反向，除去电压会使铁电电容器恢复到其初始状态，无论初始状态是何种状态。因此，在该实施例中，在读出过程中，不必使铁电电容器的极化状态反向，并能随后重新写入它的初始状态。

因此，读出操作的能耗由图26中的阴影区表示的，比由点A、B、F、E、D和C限定的已知铁电存贮器的相应能耗区小，这样能耗降低。因此有可能在防止铁电材料老化的情况下以高速度进行读出操作。

本实施例中使用了伪单元，但是，假若用比特线电位预先开通了选择晶体管，就不需用伪单元。

现在正要说明的是，用三种随机存取存贮器（RAM）为例来说明具有上述实施例结构的存贮元件的应用领域。

第一个应用领域是用铁电材料的滞后特性制成的，不要求后备电的非易失铁电随机存取存贮器（FRAM）。

这种情况下，存取时间是微秒级的，并且是像磁盘或光盘等非易失存贮器的存取时间。（磁盘或光盘的存取时间为毫秒级）的1/1000。而且，单位面积记录的密度也超过磁盘或光盘的非易失存贮器的单位面积记录密度，所以能制成具有较大容量的存贮器。另一方面，现有的FRAM的比特造价是磁盘或光盘的1000倍，但本发明可以使造价降低到是光盘或磁盘造价的10倍、或等于光盘或磁盘的造价，因此FRAM盘有高效益。如果采用多比特存贮单元，效益会更好。而且本实施例的非易失铁电随机存取存储器（FRAM）在操作速度，存贮容量和制造容易等方面超过EEPROM（电可擦除可编程只读存贮器）。

第二类应用是动态随机存取存贮器（DRAM）。它利用了仅管没有滞后特性而介电系数明显的高这种现象。

这种情况下，由于易失性而需要如现有的DRAM中的信息更新操作和后备电（electric backup）。即使这样，一个存贮元件不采用沟道结构这样的复杂结构，易于制造的精细结构的优点是，在合理的造价下能制出比现有的DRAM的软件误差危险性小的大容量DRAM。

现在结合实施例11和12说明使用第一种应用和第二种应用的系统。

实施例11

图27是按本发明的动态随机存取存贮器（DRAM）或非易失随机存取存贮器的结构方框图。

图27中，实线正方框表示存贮单元或伪单元，它由一个选择晶体管和一个铁电电容器构成。用图27中标有I/O信号的方框（控制器601）的输入信号为字线和驱动线提供电位。读了从单独的存贮单元读出信息，可以用类似于实施例10所采用的读出操作方法。

因此可以制造出具有防射线能力很强的动态随机存取存贮器（DRAM）或非易失随机存取存储器。

实施例12

图28是DRAM或非易失RAM结构的一个实施例的方框图，它能用一个存贮单元读/写多比特信息。

该实施例有4比特结构。图28中，用虚线标出的矩形方框表示多比特存贮单元或伪存贮单元，它由一个选择晶体管和四个铁电电容器构成。图28中I/O方框（控制器602）提供的输入信号给字线和镀线提供电位。

用类似于实施例1、2、3或10的方法从单个存贮单元中读出信息。

因此，可以制造出具有高的抗射线能力的DRAM或非易失RAM或大容量的存贮器。

实施例13

随机存取存贮器（RAM）的第三种布置是静态随机存取存贮器（SRAM），它没有动态随机存取存贮器（DRAM）那样高的容量，但要求无存贮器擦新操作，并能以高速操作。在这种情况下，也能获得较高的稳定性，较大的容量，与此同时还能获得比现有的SRAM低的造价这些优点，正如上面关于DRAM的说明。

图29是SRAM结构的一个实施例的方框图，它能用一个存贮单元读/写多比特信息。本实施例以四比特结构为例。

图29示出了四种存贮器，如CMOS型的静态随机取存取存器（SRAM）。改变铁电电容器Cn和和镀线PLn可以与四种存贮器以外的存贮器匹配。

虽然nMOS型器件是CMOS型器件的另一种结构，由于CMOS型器件具有较低的功耗，因此希望用CMOS结构。

实施例14

上述的实施例都讨论了包括铁电电容器的存贮器件的结构。然而，正如前面所述的，本发明也打算改进铁电电容器本身的结构，现在要说明这类实施例。

图30给出了晶轴502，该晶轴的方向平行于（或反向平行于）铁电电容器500中铁电晶体501的自发极化。

铁电电容器500相当于铁电电容器112至115中的任何一个，例如图4所示，它可以有一个电极与镀线相连，另一个电极与MOS场效应晶体管的漏极相连。

铁电电容器501的剩余极化净值由晶轴502在所加电场矢量上的分量总和确定。因此，当晶轴502被分散时，净剩余极化是小的。为改进所存入的信息的稳定性，必须保持该电容器500的面积。由于有小量极化畴参予极化反向，在弱电场下会发生这些反向，因此，铁电电容器500不具有清晰的滞后特性，并易于出现扰动。如果这种铁电电容500用作利用剩余极化的非易失存贮元件，则容易产生存贮误差。

因此，在本实施例中，晶轴502的方向与所加电场之间的角θ不大于5度的铁电晶体501在构成电容器500的全部铁电晶体501中占的比例不小于80%。其结果是，净剩极化增大为图21所示的晶轴502完全扰动那种情况的净剩极化的1.8倍，从而增加了电场阻力。

其结果是，所获得的滞后特性更明显了，如图32所示，这就改善了所存贮的信息的稳定性，而降低了存贮误差。为了获得一致的剩余极化，该电容器的面积可以是具有扰动的晶轴的电容器面积的60%，使存贮元件的尺寸能够降低。顺便说一下，电容器500的一个电极与本实施例中的漏极相连，但也可以与源极相连。

假若电容器500用铁电材料制成，介电常数远大于现有介电材料（如SiO₂或Ta₂O₃）的介电常数。其结果是，能增加电容器500中存贮的电荷，使电极面积明显降低。下面将描述这种效果，用的铁电晶体是钛酸钡（BaTiO₃）。

室温下，BaTiO₃特有的介电常数为几千数量级，它是SiO₂的介电常数的1000倍，是Ta₂O₃的介电常数（即12）的1000倍或更大。其结果是，电极表面面积可以降为1/100至1/1000。

介质材料用二氧化硅（SiO₂）时，对于较精密的存贮元件而言，用作电容器的面积较小。为在电容器中存入足够限制软误差的电荷，电容器被做成三维结构，其方法是，在MOS场效应晶体管的栅极上用介质薄膜形成电容器。也可以采用沟道结构，用在源电极或漏电极附近形成深沟的方法构成电容器。为增加电容器电极的表面面积和增大存贮在电容器中的电荷，这些措施是必要的。

另一种方案是用介电常数比SiO₂高的五氧化二钽（Ta₂O₅）作介质材料。然而，即使采用了这些措施之后，还有困难，这就是，电容器占整个存贮元件顶面积的比例超过50%，而制造工艺复杂。

与此相反，在本实施例中用钛酸钡（BaTiO₃）这样的铁电材料制作电容器，没有滞后现象，由于BaTiO₃具有高介电常数，电极表面面积大大减小，所以不用像沟道结构这样的复杂结构就能存贮足够的电荷。因此具有制造工艺简化的优点。而且，电容器电极面积即使只占整个存贮元件顶面面积的30%或更低也是足够的。这对于获得存贮元件的较精密结构具有明显的优点。

实施例15

接下来，要讨论铁电材料的最佳结晶性和极化结构。

图33是多晶铁电材料510中的晶面图。在实施例中，铁电材料510的晶面512与晶轴502平行。现有技术中的晶面如图34所示。

如图34所示，当铁电材料510从下面到上面的晶面512与晶轴502不平行时，晶面512处会发生极化。为了重写记录在铁电材料510中的信息。加一个电场使铁电材料510的净极化反向。然而，如果铁电材料510被重写多次，晶面512中的应力集聚，使铁电材料510的寿命缩短。这是比净剩极化降低和滞后特性破坏更严重的问题。

反之，如果铁电材料510的晶面平行于晶轴502，如本实施例中的情况，那么，晶面512处不会发生极化，因此，晶面512上的应力集聚降低。这就延长了铁电薄膜的寿命。由于极化轴的方向也是按该方法确定的，因而，净剩极化可以很高，足以提供良好的滞后特性。

实施例16

除所述的实施例外，铁电材料510的晶面512可以平行于所加电场的方向，如图35所示。从而减小应力集聚，改善滞后特性。为了使晶面512和电场作用方向取向，用溅射或真空淀积法及给形成薄膜进行热退火处理，使多晶体中生成一个微小的单晶区511，它从一个电极到另一个电极变成园柱形，晶轴512的方向与极化轴平行。

实施例17

铁电薄膜是无定形时，本实施例中，只有同极化相关的晶轴取向，多晶铁电薄膜制成同本实施例相同的结构，即使不保持长矩离顺序的其它晶轴完全分散，也能获得相同的效果。

实施例18

即使用单晶制成的铁电材料，自发极化方向也有极化结构。制造电容器用的铁电材料可能有所需的高极化反向率，并且不应该对半导体材料（特别是Si）和材料的杂质分布产生有害的影响。特别合适的材料是一种具有从移位到非移位的相转变的钙钛矿型结构的无机铁电材料。当具有铁电性的铁电材料为立方晶形时，在成对排列的晶轴上的变形比其他晶轴上的变形更明显。

图36a和图36b所示的这种情况，铁电畴以90度角极化轴连接（即90°畴结构）或以180度角极化轴连结（即180°畴结构）。假若从外部给铁电材料520加电场，界面畴525移动，使方向接近于电场方向的极化延伸（假设向上延伸）。当所加电场等于电场阻力时，上下畴面积相等，所以净极化为0。假若再加电场，向上畴增加，直到全部畴方向朝上。在这种情况下，与用多晶铁电材料的本实施例所述的同样原因，极化轴与所加电场是所希望的平行。然而，在本实施例中，极化畴界面525与所加电场之间的夹角规定为0度（或180度）。其结果是，极化轴525按平行（或反向平行）于电场的方向取向，以改进净剩极化并提供优良的滞后特性。极化畴界面与所加电场之间的夹角可以为45度。

在上述实施例中，讨论了获得良好滞后特性的方法。当有滞后现象存在时，介电常数会出现高晶轴各向异性。换句话说，极化轴与垂轴之间的介电常数有很大差别。

实施例19

就不利用滞后特性的DRAM而言，介电常数最好是各向同性的。这种情况下，可以用自发极化不均匀的铁电材料制造DRAM。换句话说，DRAM最好用完全无取向的无定形铁电薄膜制造。

实施例20

接下来描述铁电电容器的结构，其中电容器的介质材料是将铁电材料和顺电材料迭加构成的。图37画出了这种电容器530的截面图。顺电材料532和533作为铁电材料531和电极534和535之间加的一层绝缘，抑制电极534和535与铁电薄膜531之间的化学反应，抑制铁电薄膜531的漏导电流，改进电极534和535之间的附着力，不对MOS场效应晶体管产生坏的影响，并防此由于热处理而产生的任何坏的影响。

该实施例中，铁电材料532以BaTiO₃（钛酸钡）为例，所用顺电材料532和533以氧化硅（SiO）为例。SiO薄膜532和533由BaTiO₃531的介电常数确定。例如，BaTiO₃的介电常数据其制造方法在大约6000。由于SiO的特有介电常数为5左右，SiO薄膜532和533的厚度是BaTiO₃薄膜531的厚度的1/1000左右，所以加到SiO薄膜532和533的电场大约是加到BaTiO₃薄膜531上的电场的10倍。更确切地说，假若BaTiO₃薄膜531的厚度为0.1微米，那么，SiO薄膜532和533的厚度应该为0.8毫微米。

接下来说明适当的制造方法。首先，用溅射法形成下电极534，并用化学汽化淀积法（CVD）形成SiO薄膜。这种情况下，给基片加温，以便形成高质量的SiO薄膜。接下来用溅射法形成BaTiO₃薄膜531。这时，如果在含氢的还原气氛中形成高温，氧会从BaTiO₃531中逸出，使铁电材料的特性破坏。而且，由于介电系数本身有可能降低，在上层的SiO薄膜533的形成过程中基片温度不应突然升高。在本实施例中，可以采用微波等离子化学汽化淀积法（CVD），所以可以在低温下形成高质量的SiO薄膜。接下来用溅射法形成上电极535，除去不需要的部分，然后完成所必需的其它工序。

用这种方法可以制成顺电薄膜同铁电薄膜迭放的电容器500。顺电薄膜同铁电薄膜迭放的优点是，能控制加到BaTiO₃薄膜上的电场。特别是考虑到存贮元件的尺寸，BaTiO₃薄膜的厚度要求为0.1微米或更薄。但是，因为所加电压为几伏，当介质击穿时，电场可能为几百千伏/厘米的高电场。与此相反，在本实施例中，用在顺电薄膜间夹放铁电薄膜的方法控制加到铁电薄膜上的电场。其结果是，不会产生介质击穿。

所以电场的大小可以低于电场阻力。在本实施例中SiO薄膜532和533的厚度为2毫微米（nm）或更薄，所以加到BaTiO₃薄膜531上的电场大小可能是几千伏/厘米。

本实施例中描述的是顺电薄膜用SiO的情况，但顺电薄膜用氮化硅（SiN）代替也具有同样的效果。

实施例21

接下来要说明铁电薄膜的组分。

铁电薄膜通常用BaTiO₃或它的代用材料制成，或Pb（TixZr_1-x）O₃来制造。实际上，由于Pb（TixZr_1-x）O₃具有高的居里点和高的剩余极化，所以在本发明中用Pb（TixZr_1-x）O₃来制作本发明中用的铁电电容器。用三元系统可以制成具有优良介电性的铁电薄膜，这个三元系统包括：（A1/2、A1/2）TiO₃，Pb（B1/3，B2/3）O₃，Pb（B1/2，B1/2）O₃，Pb（B1/2，B1/2）O₃和Pb（B1/4，B1/4）O₃和PbTiO₃-Pb2rO₃。在所述的组合物中，A¹⁺：Li Na，K或Ag;A²⁺：Bi、La、Ce或Nd;B¹⁺：Li或Cu：B²：Mg，Ni，Zn，Mn，Co，Sn，Fe，Cd或Cu;B³⁺：Mn，Sb，Al，Yb，Zn，Fe，Co，Sc，Y或Sn;B⁵⁺：Nb，Sn，Ta或Bi;和B⁶⁺：W，Te或Re。PbTiO₃-PbZrO₃-Pb（M1/3，Nb2/3）O₃的三元薄膜具有优良的介电特性。在Pb（TixZr_1-x）O₃中包含百分之几摩尔的La₂O₃，Nd₂O₃，Nb₂O₅，Ta₂O₃，Bi₂O₃或WO₃有利于极化畴壁的迁移，这对于存贮元件很重要。因此，在存贮元件的写入和抹去的操作中由于极化而引起的内部应变可以被分散，而减少老化。

上述的铁电薄膜可以用以下方法形成：

（ⅰ）用溅射法，如磁控溅射法，微波等离子溅射，或离子束溅射;

（ⅱ）用CVD（化学汽化淀积）法，如真空CVD，高频等离子CVD法，或微波等离子CVD法;或

（ⅲ）用Sol-gel法，将含铅（Pb）或钛（Ti）的芳香化合物或有机化合物混入有机溶剂中，在基片上加上薄薄的一层这种混合物，对薄膜加热或用光照射使涂复薄膜固化而形成薄膜的方法。由于这些铁电材料是氧化物，如上述的，因此，在薄膜形成过程中氧的状态起到特别重要的作用。其结果是，采用可以形成活化氧原子团或高密度离子的高频磁控溅射法或电子回旋加速谐振（ECR）微波等离子溅射法，能制成晶轴排列很好的铁电多晶薄膜。

用上述的溅射方法中的一种方法形成薄膜时，温度最好等于或小于450℃。在较高温度下铅或氧的附着系数下降，使化学计量比出现偏移。如上所述，假若用扩散层形成电极，用所述的磁控溅射或电子回旋加速谐振（ECR）微波等离子溅射法形成用作下面层的顺电薄膜有明显的优点，因为，在溅射中等离子氧能促进Si氧化，从而形成具有优良的介质击穿电压的二氧化硅（SiO₂）薄膜。从铁电薄膜和普通介质薄膜（SiO₂）之间扩散的SiO₂薄膜有稳定的介质击穿电压和优良的介电特性。

假若采用Sol-gel法，可以在MOS场效应晶体管的源/漏电极连接部分的侧壁上形成具有良好涂层的铁电薄膜。铁电薄膜可以按下列方法形成：

（ⅰ）按预定比例将Pb（OR₁）₂，Ti（OR₂）₃和Zn（OR₃）₄（式中R₁、R₂、R₃是包括C₃H₇和C₄H₉的烷基）组成的烃氧基金属与有机溶剂如酒精混合，配成浓度为0.1至0.01摩尔/升的溶液;

（ⅱ）反复涂敷并干燥溶液;和

（ⅲ）在电炉中热处理溶液。

干燥工序中，在氧（O₂）气氛下，在150℃下用紫外线照射，能形成具有良好介质击穿强度的铁电电容器。这是因为紫外线促进了烃氧基反应，使局部区不出现缺氧并使部分区域产生臭氧的结果。这样形成的薄膜随后在氧气气氛中在600℃至800℃的温度下退火处理。用该退火工序在所述的硅扩散层界面处形成氧化薄膜，从而形成具有稳定的界面，由顺电材料和铁电薄膜组成的迭层薄膜。

实施例22

接下来参考图38说明单个存贮元件的结构例。

在该实施例中，电容器形成在MOS场效应晶体管漏区上。将简要说明该电容器的形成方法。首先，在硅基片540中形成源区541和漏区542。然后形成栅氧化膜和栅电极543，并用绝缘膜548复盖。在邻近源区541的绝缘薄膜548中开连接孔，并形成源电极544，再用绝缘膜548复盖。接下来在漏边形成连接孔，并形成电极545。生成的铁电材料546复盖电极545，并形成电极547复盖铁电材料546，这就形成电容器。该电容器再用绝缘膜548复盖。

按这种结构，使用普通的存贮器制造工艺能容易地制成电容器中使用铁电材料的存贮元件。为了提高集成度，两个存贮元件最好共享源区541。在这种情况下制成的结构对称地跨在源电极544。也可以形成不复盖电极547的铁电材料546，但直接复盖漏区542。可能注意到了，在本实施例中所形成的电容器盖在漏极上，但也可以在源侧形成电容器。

实施例23

下面说明使用上述实施例中所述的存贮元件的系统。

图39给出了逻辑元件（例如，微处理机），它将按本发明的FRAM、DRAM和SRAM封装在内作为它的超高速缓冲存贮器。如果存贮元件用作密封的超高速缓冲存贮器，存贮容量会急剧增加，并降低功耗。其结果是，能构成具有高功能，低功耗的逻辑元件。

另外的效果是，所获得的微处理机能使软误差恢复到原状。

实施例24

如果本发明的FRAM、DRAM和SRAM用作半导体园盘，如图40所示，能恢复原状的固体记录介质是很有用的，正如上述的，它具有合理的价格和高存贮容量。假若采用FRAM园盘，由于器件的非易失性，即使断电也不需要备用电，所以存贮的内容不需要因为备用而复制在其他非易失存贮介质如磁盘或磁带上。由于没有转动部件，因此抗冲击力和功耗都有改善。

此外，半导体盘可有防软误差（soft errors）的优点。

实施例25

用铁电材料的FRAM和SRAM不仅用作半导体盘也能用作存贮卡，如图41所示。

使用FRAM的卡（即FRAM卡）与现有的存贮卡不同，不需要在卡内封入任何存贮保持单元。FRAM卡的优点是，它能象软盘一样使用，与软盘相比具有较大的容量和较高的存取速度。

其结果是，假若使用FRAM或SRAM的所述的存贮卡像软盘一样在小型或便携式计算机系统或工作站中用作可替换的备用存贮介质，不需要倒盘，因此不需要转动机械，系统可以小型化。同时，功耗降低，能以高速读/写大量信息。其优点是整个系统的处理能力改善了。

其他的优点是，同现有的用SRAM的存贮卡相比，所提供的存贮卡容量较大，价格较低。假若FRAM用在存贮卡中，存贮器所用的电源不需要封装在卡内，这不同于现有的SRAM存贮卡，所以可靠性提高了。其它的优点是容量高造价低。

实施例26

假若上述的逻辑单元（例如，微处理机）按本发明的存贮元件（例如FRAM、DRAM或SRAM），按本发明的半导体盘和按本发明的存贮卡用于超级计算机，大型的、通用的、中型的和小型的计算机中，工作站中，个人用计算机中，便携式计算机，搭配式（laptop）计算机和笔记本型（note-type）或书型个人计算机中是非常有效的。

图42中给出了所述的计算机系统的实施例。图42中用作半导体盘的DRAM或SRAM盘用与现有布图方法相同的方法布图，但与现有的盘相比，它的容量大、价格低，其优点是性能优良，例如处理能力提高了。它们用于中型、小型或较大的计算机中特别优越。

另一方面，与现有的半导体盘相比，FRAM盘的优点是非易失性，大容量和低功耗。由于不要求后备电和非易失性，在断电的情况下不需用电池电源，所以用于中型、小型或大型计算机中时具有使整个系统小型化的优点。此时，存贮的内容不需复制到存取速度较低的磁盘中。与现有的计算机系统比，它能比较高的速度处理较多的信息。因此，它还具有的优点是，可以很容易地提高整个系统的速度，提高性能，使整个系统小型化并降低造价。

而且，不仅在便携式个人用计算机中，就是在笔计本型计算机中也不需要任何磁盘，因此这种计算机是抗震动的。由于它的低功耗使其可以用电池长期工作，并能安全地带出和使用，即使是在跑着的汽车中也能安全使用。

假若按本发明的逻辑元件（例如，微处理机）用在信号处理机中，或者按本发明的逻辑元件用在主存贮器中，也可能高速存取大量信息。因此还具有在短时间内完成很高很复杂的信息处理。

实施例27

此外，使用本发明的逻辑元件（例如，微处理机）和存贮元件，半导体盘或存贮卡的系统不仅有计算机系统这样的系统，也有像文字处理机这样的OA系统。

图43是说明本实施例的文字处理机结构的实例。

图44是打印机结构框图。

在现有的OA系统中，对小型或便携式计算机系统而言，大容器的备用存贮系统是采用磁盘系统构成，用软盘系统提供小容量的可替换备用存贮系统。按照应用于计算机系统相同的原因，使用本发明的存贮元件，半导体盘和存贮卡，使整个系统能容易地加快速度，实现小型化，低成本和很高的可靠性。

实施例28

图45所示的游戏计算机系统是本发明的另一实例。由于使用本发明能在合理的造价下提供大容量存贮器，容易设计出很复杂的游戏机，程序能高速操作。这些功能在便携式游戏机中特别优越。

实施例29

本发明的其它实施例有图46中所示电子台式计算机系统，或图47中的电子笔计本，或图48中所示仪器装置，它们是用像DRAM或SRAM这样的半导体存贮元件，或者是用外部备用存贮器件如存贮卡的系统。与上述的实施例一样，利用本发明的优点是明显的。

实施例30

本实施例的其它实例是家用电器，如电视机。这些家用电器已发展到包括越来越多的电子部件，随着性能的改进所使用的存贮器容量也增大了。然而，由于现有的DRAM具有高的比特造价，高性能系统的价格较高。另一方面，如果按本发明存贮元件用在图49所示的音像系统中，或用在图50所示的家用电器的示意结构中，由于低的比特造价，可以提供价格合理的高性能系统。

实施例31

如图51所示的是一种能够制成的汽车引擎或悬挂件（suspension）的电子控制系统。该系统的重要优点是存贮内容稳定。使用按本发明的具有高介电常数的铁电材料制成的DRAM可以增强抗扰动（即软误差）能力，因此，可靠性问题解决了。

由于能提供大容量存贮器，这种系统具有用少量的部件进行，高质量处理的能力。

假若用FRAM，功耗降低，那么，控制系统的总功耗降到低水平，从而可以减小汽车的哩程耗油量。

实施例31

由上述的原因，本发明的存贮元件可以用于汽车控制系统，飞机控制系统，如图52所示的示意图，人造卫星或空间站如图53所示的示意图，或火箭，如图54所示的。控制人造卫星，空间站或火箭的控制系统是在射线密度高于低面的空间工作。因为射线的作用，使现有的存贮系统可靠性不高，也不能提供大容量的RAM，整个系统大。假若用本发明的DRAM或SRAM，即使是大容量控制系统也能在空间更可靠地运行，因为它有高的抗射线能力。由于能够提供具有高处理能力，小型、轻量和低功耗的控制系统，所以它适用于飞机，人造卫星，空间站和火箭。

利用本发明可以提供有利于增大容量具有非易失存贮器的半导体器件的结构和驱动方法。

也可以提供一种能提高寿命的具有非易失存贮器的半导体器件的结构和驱动方法。并能提供一种增强了抗外界影响的具有存贮器的半导体器件的结构和驱动方法。

本发明也包括这类半导体器件的应用。

Claims

1、一种半导体存贮器件的操作方法；所说半导体存贮器件有至少一个存贮单元，所说的至少一个存贮单元有至少一个铁电电容元件；其特征是，所说的至少一个铁电电容器元件有第一和第二极化状态，在所说的铁电电容元件上跨接相应的第一和第二电压时，两种极化状态之间可以转换；

所说的方法包括：

加所说的第一电压跨接在所说的铁电电容元件上，使所说的铁电电容元件处于所说的第一状态；

加另一电压跨接在所说的铁电电容元件上，使所说的铁电电容元件从所说到的第一状态变成另一状态，所说的另一电压与所说的第二状态对应的电压不同；和

测量跨接在所说的至少一个铁电电容元件所说第一状态与第二状态之间的极化变化。

2、按权利要求1的方法，其特征是，所说的至少一个存贮单元有开关元件，所说开关元件有第一，第二和控制终端，所说开关元件的所说第一终端连接到所说铁电电容元件的第一端，所说的测量跨接在所说铁电电容元件上的极化变化的步骤包括，加第一个信号给所说开关元件的所说控制端并测量所说开关元件的第二端的电压。

3、按权利要求1的方法，其特征是，所说的存贮器件有具有至少一个另外的铁电电容元件的另外的存贮单元;所说的方法还包括：

加一个预定电压跨接在所说的至少一个另外的铁电电容元件上，使所说的至少一个另外的铁电电容元件处于预定状态;

加所说的另一电压跨接在所说的另外的铁电电容元件上;

测量由于所说的另一电压引起的跨接于至少一个另外的铁电电容元件上的极化变化;和

比较所说的至少一个铁电电容元件的极化变化与所说的至少一个另外的铁电电容元件的极化变化，确定所说的第一状态是否与所说的预定状态相符。

4、按权利要求1的方法，进一步包括：

再加所说的第一电压跨接在所说的铁电电容元件上，使所说的铁电电容元件恢复到所说的第一状态。

5、按权利要求1的方法，其特征是，所说的铁电电容元件最初处于所说的第二种状态，所说第一电压使所说的铁电电容元件从所说的第二状态变成所说的第一状态。

6、一种半导体存贮器有：

a）至少一个存贮单元，它具有至少一个铁电电容元件，所说的至少一个铁电电容元件有第一和第二极化状态，并且由各自的第一和第二电压引起第一状态与第二状态之间的转换;

b）控制电路，用于

给所说的铁电电容元件两端加所说的第一电压，使所说的铁电电容元件处于所说的第一状态;和

加另一电压给所说铁电电容元件的两端，使所说的铁电电容元件从所说的第一状态变到另一状态，所说的另一电压与所说第二状态相应的电压不同;和

c）测量所说的至少一个铁电电容元件两端的第一状态和所说的另一状态之间的极化变化的测试装置。

7、按权利要求6的存贮器件，其特征是，所说的至少一个存贮单元有开关元件，它有第一，第二和控制端，所说开关元件的第一端连接到所说铁电电容元件的第一端。

8、按权利要求6的存贮器件，有另一存贮单元，它有至少一个另外的铁电电容元件;其中所说的控制电路布置成提供一个预定电压给所说至少一个另外的铁电电容元件的两端，使所说的至少一个另外的铁电电容元件处于预定状态，并提供所说的另外的电压给所说的另一个铁电电容器的两端;和其中所说的测试装置布置成为比较所说的至少一个铁电电容元件的极化变化与所说的至少一个另外的铁电电容元件的极化变化，确定所说的第一状态是否与所说的预定状态相符。

9、按权利要求6的存贮器件，有多个所说的铁电电容元件，和

所说的多个铁电电容元件，其第一端电气连接在一起。

10、按权利要求9的存贮器件，其特征是，所说的多个铁电电容元件，它们的第二端电气连接在一起，所说的多个铁电电容元件中至少有两个具有不同的铁电性能。

11、按权利要求6的存贮器件，其特征是，所说的至少一个存贮单元中有至少一个另外的非铁电电容元件和至少一个铁电电容元件，其引出端电气连接在一起。

12、按权利要求6的存贮器件，其特征是，所说的至少一个存贮单元有电场建立装置，它响应所说的第一电压和另外的电压按预定方向在所说的至少一个电容元件两端建立电场，所说的至少一个铁电电容元件的极化轴基本上平行于所说的预定方向。

13、按权利要求6的存贮器件，其特征是，所说的至少一个铁电电容元件有：

有相反面的铁电材料体;

在每个相反面上的绝缘层;和

在每个绝缘层上的导电层。

14、一种具有至少一个存贮单元的半导体存贮器件，所说的至少一个存贮单元包括：

至少一个开关元件，它具有第一、第二和控制端;和

多个电容元件，每个电容元件有连接到所说开关元件的第一端的第一端;

其中，所说的多个电容元件中至少有一个是铁电电容元件，和至少一个另外的非铁电电容元件。

15、按权利要求14的存贮器件，其特征是，所说的多个电容元件中至少有一个的电容量大于其中至少另一个电容器的容量。

16、按权利要求14的存贮器件，其特征是，多个电元件中有一个以上的电容元件是铁电电容元件。

17、一种半导体存贮器件的操作方法，其特征是：

a）所说的存贮器件有至少一个存贮单元，所说的至少一个存贮单元包括：

（ⅰ）至少一个开关元件，它有第一，第二和控制端;和

（ⅱ）多个电容元件，每个电容元件有第一端连接到所说开关元件的第一端;

其中，所说的多个电容元件中至少有一个是铁电电容元件，和至少一个另外的非铁电电容元件;和

b）所说的方法包括：

保持多个电容元件中的至少一个另外的电容元件的第二端按预定电压恒定不变;

给多个电容元件中的至少一个所说的电容元件的第二端加第一电压，使所说多个电容元件中的所说至少一个电容元件处于第一状态;

给所说多个电容元件中的所说至少一个电容元件的第二端加第二电压;和

测量由于所说第二电压引起的所说多个电容元件中的所说至少一个电容元件的极化变化。

18、按权利要求17的方法，其特征是，测量所说多个电容元件的所说至少一个电容元件的极化变化包括，给开关元件的控制端加信号，检测开关元件第二端的另一个电压，将所说的另一个电压与所说的预定电压比较。

19、一种半导体存贮器件的操作方法，半导体存贮器件有至少一个存贮单元，所说的至少一个存贮单元包括：

至少一个开关元件，它有第一、第二和控制端;和

多个电容元件，每个电容元件有第一端连接到所说开关元件的所说第一端;

其特征是：

多个电容元件中至少两个是铁电电容元件;

方法包括：

建立各自的第一操作状态，对每个所说的电容元件而言，多个电容元件中至少两个所说的各自的第一操作状态相应于各自的第一极化;和

选择性的将第一电压加到所说电容元件中选出的至少一个电容元件的第二端上，将与第一电压不同的第二电压加到电容元件中除选出的电容元件以外的另一电容元件的第二端上，从选出的电容元件变成相应于第二极化的第二操作状态，使除被选的电容元件以外的另一电容元件保持在各自的第一工作状态。

20、按权利要求19的方法，其特征是，所说的被选出的至少一个电容元件的极化在所说的至少一个电容元件变成所说的第二状态之后被反向。

21、按权利要求20的方法，其特征是，给所说开关元件的控制端加入一个信号使所说的极化反向，检测所说开关元件的所说第二端上的另一电压。

22、按权利要求20的方法，其中所说的存贮器件有另外的存贮单元，存贮单元有至少一个另外的铁电电容元件，所说的方法还包括：

在至少一个另外的铁电电容元件两端加预定电压，使其处于预定状态;

在至少一个另外的铁电电容元件一端加第一电压;

测量由所说第一电压引起的所说至少一个另外的电容元件两端的极化变化;和

比较所选出的至少一个电容元件的极化变化和至少一个另外的铁电电容元件的极化变化，确定所说的第二状态是否与所说的预定状态相符。

23、一种半导体存贮器件包括：

a）至少一个存贮单元，它有至少一个开关元件，所说的至少一个开关元件有第一、第二和控制端，和多个电容元件，多个电容元件中的每一个都有第一端，它连接到所说开关元件的第一端上，多个电容元件中至少有两个铁电电容元件;和

b）控制装置，用于：

使每一个所说的电容元件建立各自的第一工作状态，所说的多个电容元件中至少两个电容元件各自的第一工作状态相应于各自的第一极化;和

给被选出的至少一个电容元件的第二端选择性地加第一电压，用不同于第一电压的第二电压加到除被选出的电容元件以外的电容元件的第二端;所说的控制装置安排成使被选出的一个电容元件变成相应于第二极化的第二工作状态，保持除被选出的至少一个电容元件以外的电容元件处于各自的第一工作状态中。

24、按权利要求23的存贮器件，其特征是，所说的至少一个存贮单元的多个电容元件中有一个以上的电容元件是铁电电容元件。

25、按权利要求24的存贮器件，其特征是，至少一个存贮单元的铁电电容元件是迭放的。

26、按权利要求25的存贮器件，其特征是，所说的铁电元件被迭放在所说的至少一个存贮单元的所说开关元件上面。

27、按权利要求23的存贮器件有多个所说的存贮单元，其中所说存贮单元中的第一个存贮单元的多个电容元件的第一个电容元件的第二端连接到所说存贮单元的第二个存贮单元的多个电容元件中的第一个电容元件的第二端，和所说存贮单元的所说第一存贮单元的所说多个电容元件中的第一个电容元件的第二端连接到所说存贮单元的第三个存贮单元的多个电容元件的一个电容元件的第二端上。

28、一种半导体存贮器件，它有至少一个存贮单元;所说的至少一个存贮单元有至少一个电容元件和电场建立装置，所说的电场建立装置按预定的方向在所说电容元件的两端建立电场;

其中每个所说存贮单元的电容元件有铁电体，而且所说铁电体的极化轴基本上平行于预定的方向。

29、按权利要求28的半导体存贮器件，其特征是，所说铁电体包括多个铁电晶体，并且，每个晶体有平行于所说极化轴的表面。

30、一种半导体存贮器件，它有至少一个存贮单元;所说至少一个存贮单元有至少一个电容元件和电场建立装置，电场建立装置按预定方向在电容器两端建立电场;

其中每个所说存贮单元的至少一个电容元件有铁电体，铁电体的80%极化轴与预定方向的夹角在5度之内。

31、一种半导体存贮器件，它有至少一个存贮单元;所说的至少一个存贮单元有至少一个电容元件和电场建立装置，它按预定方向在所说电容器两端建立电场;

其中每个存贮单元的电容元件有铁电体，所说特电体有多个铁电晶体，每个铁电晶体有极化轴，每个晶体有平行于相应晶体的极化轴的晶面。

32、一种半导体存贮器件，它有至少一个存贮单元，每个存贮单元有至少一个铁电电容元件，其中，所说的铁电电容元件有不规则排列的极化轴，这样，铁电电容元件有各向异性的介电特性。

33、一种铁电电容元件，它有：

具有相反表面的铁电材料体;

每个相反表面上的绝缘层;和

在每个所说绝缘层上的导电层。

34、一种半导体存贮器件，它有至少一个存贮单元，所说至少一个存贮单元包括：

至少一个开关元件，它有第一，第二和控制端;和

多个电容元件，每个电容元件有一端连接到所说开关元件的所说第一端上;

其中，多个电容元件中的至少两个电容元件是铁电电容元件，所说电容元件的第二端电气连接在一起，所说的至少两个铁电电容器有不同的铁电特性。

35、一种半导体存贮器件的操作方法，所说的半导体存贮器件有多个存贮单元，每个存贮单元有至少一个开关元件，所说的开关元件有第一，第二和控制端;和至少一个铁电电容元件，铁电电容元件有与所说开关元件的第一端连接的第一端;

所说的方法包括：

为所说开关元件的第二端和控制端和铁电电容元件的第二端加控制电压，使铁电电容元件处于从三种极化状态中选出的至少一种极化状态中。