KR20200036720A - 임베딩된 플래시를 위한 디바이스 영역 레이아웃 - Google Patents

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영시우안 차이
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치아성 린
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Abstract

본 출원의 다양한 실시예들은 감소된 누설 전류 및 확장된 워드 라인 에칭 공정 윈도우(예를 들어, 강화된 워드 라인 에칭 탄력성)를 위한 강화된 디바이스 영역 레이아웃을 갖는 집적 메모리 칩에 관한 것이다. 일부 실시예들에서, 집적 메모리 칩은 기판, 제어 게이트, 워드 라인, 및 격리 구조물을 포함한다. 기판은 제1 소스/드레인 영역을 포함한다. 제어 게이트 및 워드 라인은 기판 상에 있다. 워드 라인은 제1 소스/드레인 영역과 제어 게이트 사이에 있고 이들과 접해 있으며, 워드 라인의 길이를 따라 세장화되어 있다. 격리 구조물은 기판 내로 연장되고 제1 격리 구조물 측벽을 갖는다. 제1 격리 구조물 측벽은 워드 라인의 길이를 따라 횡측으로 연장되고 워드 라인 아래에 놓여 있다.

Description

임베딩된 플래시를 위한 디바이스 영역 레이아웃{DEVICE-REGION LAYOUT FOR EMBEDDED FLASH}
본 출원은 2018년 9월 27일에 출원된 미국 가특허 출원 제62/737,288호의 우선권을 청구하며, 이 가특허 출원의 내용은 그 전체가 참조로서 본 명세서 내에서 원용된다.
임베딩된 플래시는 공통 집적 회로(integrated circuit; IC) 칩 상에 논리 디바이스들로 집적된 플래시 메모리이다. 이러한 집적은 칩들 간의 상호연결 구조물들을 제거시킴으로써 성능을 향상시키고, 플래시 메모리와 논리 디바이스 간에 공정 단계들을 공유함으로써 제조 비용을 감소시킨다. 일부 유형의 플래시 메모리는 적층형(stacked) 게이트 플래시 메모리 및 분할형(split) 게이트 플래시 메모리를 포함한다. 분할형 게이트 플래시 메모리는 적층형 게이트 플래시 메모리에 비해, 전력 소모가 낮고, 주입 효율이 높고, 짧은 채널 효과에 대한 민감도(susceptibility)가 적고, 과도 소거 면역성(over erase immunity)을 갖는다.
일부 실시예들에서, 본 출원은 집적 칩을 제공하고, 집적 칩은, 제1 디바이스 영역을 포함하고, 제1 디바이스 영역의 가장자리에 있는 디바이스 영역 측벽을 더 포함하는 기판; 기판 내의 격리 구조물 - 격리 구조물은 제1 디바이스 영역을 둘러싸서 이를 경계짓고, 또한 디바이스 영역 측벽에 인접해 있음 -; 및 제1 디바이스 영역 상에 있고 제1 방향으로 서로 이격되어 있는 소거 게이트, 제어 게이트, 및 워드 라인을 포함하고, 제어 게이트는 소거 게이트와 워드 라인 사이에서 이들과 접해 있으며, 디바이스 영역 측벽은 제1 방향을 가로지르는 제2 방향으로 횡측으로 연장되고 워드 라인 아래에 놓여 있다. 일부 실시예들에서, 기판은 제2 디바이스 영역을 더 포함하고, 격리 구조물은 폐쇄 경로로 연장되어 제2 디바이스 영역을 완전히 둘러싸서 이를 경계짓고, 워드 라인은 제2 디바이스 영역 위에 놓여 있다. 일부 실시예들에서, 기판은 제1 및 제2 디바이스 영역들 상에 각각 있는 제1 소스/드레인 영역과 제2 소스/드레인 영역을 더 포함하고, 제1 소스/드레인 영역은 소거 게이트 아래에 놓여 있고, 제2 소스/드레인 영역은 워드 라인에 접한다. 일부 실시예들에서, 제1 디바이스 영역은 제2 방향으로 세장화되어 있으며, 제1 디바이스 영역은 디바이스 영역 측벽으로 제1 방향으로 돌출해 있다. 일부 실시예들에서, 제1 디바이스 영역은 소거 게이트, 제어 게이트, 및 워드 라인 아래에 놓인 H형상 부분을 갖는다. 일부 실시예들에서, 워드 라인의 바닥면은 기판의 최상면 아래로 격리 구조물 내로 돌출해 있다.
일부 실시예들에서, 본 출원은 다른 집적 칩을 제공하고, 다른 집적 칩은, 제1 소스/드레인 영역을 포함하는 기판; 기판 상에 있는 제어 게이트와 워드 라인 - 워드 라인은 제1 소스/드레인 영역과 제어 게이트 사이에 있고 이들과 접해 있으며, 워드 라인은 워드 라인의 길이를 따라 세장화되어 있음 -; 및 기판 내로 연장되고 제1 격리 구조물 측벽을 갖는 격리 구조물 - 제1 격리 구조물 측벽은 워드 라인의 길이를 따라 횡측으로 연장되고 워드 라인 아래에 놓여 있음 - 을 포함한다. 일부 실시예들에서, 격리 구조물은 제2 격리 구조물 측벽을 더 갖고, 제2 격리 구조물 측벽은 워드 라인의 길이를 따라 횡측으로 연장되고, 제2 격리 구조물 측벽은 제1 소스/드레인 영역과 제1 격리 구조물 측벽 사이에 있다. 일부 실시예들에서, 제2 격리 구조물 측벽은 워드 라인 바로 아래에 있다. 일부 실시예들에서, 격리 구조물의 최상면은 제1 격리 구조물 측벽에서부터 제2 격리 구조물 측벽까지 연속적으로 호(arc) 형상을 갖는다. 일부 실시예들에서, 격리 구조물은 제1 소스/드레인 영역을 완전히 에워싸도록 폐쇄 경로에서 횡측으로 연장된다. 일부 실시예들에서, 워드 라인은 제1 소스/드레인 영역과 접하고 워드 라인의 길이를 따라 세장화되어 있는 워드 라인 측벽을 가지며, 워드 라인 측벽은 제1 격리 구조물 측벽으로부터 적어도 10나노미터만큼 오프셋되어 있다. 일부 실시예들에서, 기판은 워드 라인과는 반대쪽의 제어 게이트의 측부 상에서 제어 게이트와 접하는 제2 소스/드레인 영역을 더 포함한다. 일부 실시예들에서, 격리 구조물은 제1 격리 구조물 측벽에서부터 제2 소스/드레인 영역까지 워드 라인의 길이를 가로질러 연장되는 제2 격리 구조물 측벽을 갖는다.
일부 실시예들에서, 본 출원은 집적 칩을 형성하는 방법을 제공하고, 본 방법은, 기판 내로 연장되는 격리 구조물을 형성하는 단계 - 격리 구조물은 기판의 제1 디바이스 영역과 기판의 제2 디바이스 영역을 경계짓고 이들을 전기적으로 분리시킴 -; 제1 디바이스 영역 상에 제어 게이트 스택을 형성하는 단계; 제어 게이트 스택, 격리 구조물, 그리고 제1 및 제2 디바이스 영역들을 덮는 게이트층을 퇴적하는 단계; 및 제어 게이트 스택에 접하는 워드 라인을 형성하도록 게이트층을 패터닝하는 단계를 포함하고, 워드 라인은 격리 구조물과 제1 및 제2 디바이스 영역들 위에 놓여 있다. 일부 실시예들에서, 패터닝하는 단계는, 게이트층의 최상면이 제어 게이트 스택의 최상면 아래에 있을 때까지 게이트층을 에치백(etch back)하는 단계; 및 게이트층 내에 워드 라인 패턴을 형성하기 위해 게이트층 내로 에칭을 수행하는 단계를 포함한다. 일부 실시예들에서, 격리 구조물은 격리 구조물 측벽들의 쌍을 갖고, 격리 구조물 측벽들은 실질적으로 동일한 횡측 배향을 갖고 각각 제1 및 제2 디바이스 영역들에 인접해 있으며, 워드 라인은 격리 구조물 측벽들 바로 위에 형성된다. 일부 실시예들에서, 패터닝은 워드 라인과는 반대쪽의 제어 게이트 스택의 측부 상에서 제어 게이트 스택과 접하는 소거 게이트를 더 형성한다. 일부 실시예들에서, 상기 방법은, 제어 게이트 스택에 접하는 제1 소스/드레인 영역을 형성하기 위해 제1 디바이스 영역을 도핑하는 단계; 및 워드 라인에 접하는 제2 소스/드레인 영역을 형성하기 위해 제2 디바이스 영역을 도핑하는 단계를 더 포함한다. 일부 실시예들에서, 격리 구조물은 제1 격리 구조물 측벽과 제2 격리 구조물 측벽을 갖고, 제1 및 제2 격리 구조물 측벽들은 제2 디바이스 영역의 대향 측부들 상에 있고 제2 디바이스 영역에 인접해 있으며, 게이트층은 제1 격리 구조물 측벽에서부터 제2 격리 구조물 측벽까지 평면 프로파일을 갖는다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 출원의 양태에 따른 강화된 디바이스 영역 레이아웃을 포함하는 집적 메모리 칩의 일부 실시예들의 평면 레이아웃을 도시한다.
도 2a와 도 2b는 도 1의 집적 메모리 칩의 다양한 실시예들의 단면도들을 도시한다.
도 3a 내지 도 3c는 강화된 디바이스 영역 레이아웃이 변경되는 도 1의 집적 메모리 칩의 일부 대안적인 실시예들의 평면 레이아웃들을 도시한다.
도 4a 내지 도 4c는 도 1의 강화된 디바이스 영역 레이아웃을 갖는 스트랩 셀들의 쌍을 포함하는 집적 메모리 칩의 다양한 실시예들의 평면 레이아웃들을 도시한다.
도 5는 도 1에서의 경계 셀들 및/또는 도 4a 내지 도 4c 중 임의의 하나 또는 그 조합의 스트랩 셀들을 갖는 메모리 어레이를 포함하는 집적 메모리 칩의 일부 실시예들의 블록도를 도시한다.
도 6a와 도 6b는 도 5의 메모리 어레이의 경계 부분을 포함하는 집적 메모리 칩의 다양한 실시예들의 평면 레이아웃들을 도시한다.
도 7은 도 5의 메모리 어레이의 경계 부분을 포함하는 집적 메모리 칩의 일부 실시예들의 블록도를 도시하며, 여기서는 복수의 와이어들 및 복수의 비아들이 경계 부분 내 셀들을 상호연결시킨다.
도 8 내지 도 19는 본 출원의 양태들에 따라 강화된 디바이스 영역 레이아웃을 갖는 경계 또는 스트랩 셀들의 쌍을 포함하는 집적 메모리 칩을 형성하는 방법의 일부 실시예들의 일련의 단면도들을 도시한다.
도 20은 도 8 내지 도 19의 일부 실시예들의 블록도이다.
본 발명개시는 본 발명개시의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
예를 들어, 메모리 디바이스는 기판, 제1 워드 라인, 제2 워드 라인, 제1 소스/드레인 영역, 및 제2 소스/드레인 영역을 포함할 수 있다. 제1 및 제2 워드 라인들은 기판의 디바이스 영역 위에 놓여 있고, 각각의 워드 라인 길이를 따라 평행하게 세장화(elongated)되어 있다. 디바이스 영역은 격리 구조물에 의해 경계지어지고(demarcated), 제1 디바이스 영역 돌출부 및 제2 디바이스 영역 돌출부를 갖는다. 제1 디바이스 영역 돌출부는 워드 라인 길이와 교차하는 방향으로 제1 워드 라인쪽으로 돌출해 있고 기판의 제1 디바이스 영역 측벽에서 종결된다. 제2 디바이스 영역 돌출부는 워드 라인 길이와 교차하는 방향으로 제2 워드 라인쪽으로 돌출해 있고 기판의 제2 디바이스 영역 측벽에서 종결된다. 제1 및 제2 디바이스 영역 측벽들은 격리 구조물에 접해 있고, 제1 및 제2 워드 라인들 사이에서 횡측으로 있고 제1 및 제2 워드 라인들로부터 횡측으로 이격되어 있다. 제1 및 제2 소스/드레인 영역들은 각각 제1 및 제2 디바이스 영역 측벽들에서 디바이스 영역 상에 있다. 또한, 제1 및 제2 소스/드레인 영역들은 제1 및 제2 워드 라인들 사이에 있고, 각각 제1 및 제2 워드 라인들과 접해 있다.
메모리 디바이스의 형성 동안, 에칭 및/또는 세정 공정들은 제1 및 제2 디바이스 영역 측벽들에서 격리 구조물의 일부분을 기판의 최상면 아래로 리세싱함으로써, 제1 및 제2 디바이스 영역 측벽들을 노출시키는 리세스를 규정한다. 해결과제는 제1 및 제2 워드 라인들을 형성한 후에 수행되는 실리사이드 공정 동안 제1 및 제2 디바이스 영역 측벽들 상에 실리사이드가 형성될 수 있다는 것이다. 그 결과, 실리사이드는 제1 및 제2 소스/드레인 영역들에서부터 기판의 벌크까지 누설 경로를 초래할 수 있다. 또한, 메모리 디바이스의 사용 동안, 누설 경로는 제1 및 제2 워드 라인들 아래에 있는 선택적 도전 채널들을 따라 메모리 디바이스의 소스 라인들까지 연장될 수 있다. 이러한 연장은 읽기 및/또는 쓰기 실패를 야기시킬 수 있다. 다른 해결과제는 제1 및 제2 워드 라인들의 형성 동안 리세스가 에칭 공정 윈도우(예를 들어, 에칭 탄력성)를 감소시킨다는 것이다. 제1 및 제2 워드 라인들을 형성하는 단계는, 예를 들어, 도전층을 퇴적하는 단계; 도전층 상에 반사 방지 코팅(anti-reflective coating; ARC)을 퇴적하는 단계; 및 포토레지스트 마스크를 적소에 위치시킨 상태에서 ARC 및 도전층 내로 에칭을 수행하여 ARC 및 도전층 내에서 워드 라인 패턴을 형성하는 단계를 포함할 수 있다. 리세스로 인해, 도전층은 리세스에서 만입화(indented)될 수 있고, ARC는 리세스에서 증가된 두께를 가질 수 있다. 증가된 두께는 에칭 로딩(etch loading)을 증가시키므로, 리세스에 있는 ARC의 일부분을 에칭하는데 있어서 ARC의 다른 부분들보다 더 긴 시간이 걸린다. 결과적으로, 워드 라인 패턴은 도전층 내에서 정확하게 형성되지 않을 수 있다. 도전성 에칭 잔류물은 잔존하여 제1 및 제2 워드 라인들 사이에서 누설 경로를 규정할 수 있으며, 이에 따라 제1 및 제2 워드 라인들을 따라 메모리 셀들의 고장을 야기시킬 수 있다.
본 출원의 다양한 실시예들은 감소된 누설 전류 및 확장된 워드 라인 에칭 공정 윈도우(예를 들어, 강화된 워드 라인 에칭 탄력성)를 위한 강화된 디바이스 영역 레이아웃을 갖는 집적 메모리 칩에 관한 것이다. 일부 실시예들에서, 집적 메모리 칩은 기판, 제1 워드 라인, 제2 워드 라인, 및 소스/드레인 영역을 포함한다. 제1 및 제2 워드 라인들은 기판의 제1 디바이스 영역과 기판의 제2 디바이스 영역 위에 놓여 있고, 각각의 워드 라인 길이를 따라 평행하게 세장화되어 있다. 제1 및 제2 디바이스 영역들은 격리 구조물에 의해, 경계지어지고, 서로 전기적으로 분리된다. 제2 디바이스 영역은 제1 및 제2 워드 라인들 사이에 있고 제1 및 제2 워드 라인들과 접한다. 제1 디바이스 영역은 제2 디바이스 영역을 감싸며, 제2 디바이스 영역의 대향 측부들 상에서 각각 제1 디바이스 영역 돌출부 및 제2 디바이스 영역 돌출부를 갖는다. 제1 디바이스 영역 돌출부는 워드 라인 길이와 교차하는 제1 방향으로 제1 워드 라인아래에서 돌출해 있고 기판의 제1 디바이스 영역 측벽에서 종결된다. 제2 디바이스 영역 돌출부는 워드 라인 길이와 교차하는 제2 방향으로 제2 워드 라인아래에서 돌출해 있고 기판의 제2 디바이스 영역 측벽에서 종결된다. 제1 및 제2 디바이스 영역 측벽들은 격리 구조물과 인접해 있고 제2 디바이스 영역을 마주본다. 또한, 제1 및 제2 디바이스 영역 측벽들은 각각 제1 및 제2 워드 라인들 아래에 놓여 있다. 소스/드레인 영역은 제2 디바이스 영역 상에 있고, 제1 및 제2 워드 라인들 사이에 있으며 제1 및 제2 워드 라인들과 접한다.
메모리 디바이스의 형성 동안, 에칭 및/또는 세정 공정은, 예를 들어, 제1 및 제2 디바이스 영역 측벽들에서의 격리 구조물의 부분들을 리세싱할 수 있으며, 이에 의해 제1 및 제2 디바이스 영역 측벽들을 각각 노출시키는 제1 리세스 부분 및 제2 리세스 부분을 규정한다. 제1 및 제2 워드 라인들이 제1 및 제2 디바이스 영역 측벽들 위에 놓여 있기 때문에, 제1 및 제2 워드 라인들은, 예를 들어, 제1 및 제2 리세스 부분들을 채우고, 제1 및 제2 디바이스 영역 측벽들을 덮을 수 있다. 이것은, 예컨대, 제1 및 제2 워드 라인들을 형성한 후에 수행되는 실리사이드 공정 동안 제1 및 제2 디바이스 영역 측벽들 상에서 실리사이드가 형성되는 것을 방지할 수 있다. 제1 및 제2 디바이스 영역 측벽들 상에서 실리사이드가 형성되는 것을 방지함으로써, 기판의 벌크까지 누설 경로가 형성되는 것을 방지하고 수율을 향상시킬 수 있다.
제1 및 제2 워드 라인들의 형성 동안, 예를 들어, 도전층 및 ARC가 순차적으로 퇴적될 수 있다. 또한, 제1 및 제2 워드 라인들을 형성하기 위해, 예를 들어, ARC 및 도전층 내로 에칭이 수행될 수 있다. 에칭을 수행하는 동안, 도전층의 일부분과 제2 디바이스 영역 상의 ARC의 일부분이 제거되어, 제1 및 제2 워드 라인들의 대향 측벽들을 각각 규정한다. 제2 디바이스 영역은 격리 구조물과는 상이한 물질이기 때문에, 제2 디바이스 영역은 격리 구조물의 리세싱을 받지 않아서 평면이거나 또는 실질적으로 평면인 최상면을 갖는다. 따라서, 도전층 및 ARC가 각각 제2 디바이스 영역에서 균일하거나 실질적으로 균일한 두께 및 평면이거나 또는 실질적으로 평면인 최상면을 갖도록 형성된다. 이것은 제2 디바이스 영역에서 균일하거나 실질적으로 균일한 에칭 로딩을 야기시킨다. 균일하거나 실질적으로 균일한 에칭 로딩은, 에칭 잔류물이 잔존하고 제1 및 제2 워드 라인들을 함께 전기적으로 단락시킬 가능성을 감소시킨다. 따라서, 균일하거나 실질적으로 균일한 에칭 로딩은 에칭의 공정 윈도우(예를 들어, 탄력성)를 확장시킬 수 있다.
도 1을 참조하면, 강화된 디바이스 영역 레이아웃을 포함하는 집적 메모리 칩의 일부 실시예들의 평면 레이아웃(100)이 제공된다. 이하에서 살펴볼 수 있는 바와 같이, 강화된 디바이스 영역 레이아웃은 누설 전류 감소 및/또는 확장된 워드 라인 에칭 공정 윈도우를 야기시킬 수 있다는 점에서 "강화"된 것이다. 제1 워드 라인(102a)과 제2 워드 라인(102b)은 기판(104) 상에 있고, 각각의 워드 라인 길이(Lw1)를 따라 평행하게 세장화되어 있다. 워드 라인 길이(Lwl)들 중 하나만이 라벨표시된다는 점에 유의한다. 제1 워드 라인(102a)은 제2 워드 라인(102b)을 마주보는 제1 워드 라인 측벽(106a)을 갖고, 제2 워드 라인(102b)은 제1 워드 라인(102a)을 마주보는 제2 워드 라인 측벽(106b)을 갖는다. 기판(104)은, 예를 들어, 벌크 단결정 실리콘 기판, SOI(silicon-on-insulator) 기판, 또는 일부 다른 적절한 반도체 기판일 수 있거나 또는 이를 포함할 수 있다.
기판(104)은 제1 소거측 디바이스 영역(108a), 제2 소거측 디바이스 영역(108b), 및 워드 라인측 디바이스 영역(110a)을 갖는다. 제1 및 제2 소거측 디바이스 영역들(108a, 108b) 및 워드 라인측 디바이스 영역(110a)은 (단면에서 봤을 때) 격리 구조물(112)에 의해 둘러싸여서 격리 구조물(112)에 의해 경계지어지는 기판(104)의 최상부 영역들에 대응한다. 격리 구조물(112)은 제1 및 제2 소거측 디바이스 영역들(108a, 108b)과 워드 라인측 디바이스 영역(110a) 사이에 전기적 및 물리적 격리를 제공한다. 격리 구조물(112)은 예를 들어, 실리콘 산화물 및/또는 일부 다른 적절한 유전체 물질(들)일 수 있거나 또는 이를 포함할 수 있고, 및/또는, 예를 들어, 얕은 트렌치 격리(shallow trench isolation; STI) 구조물 또는 일부 다른 적절한 격리 구조물일 수 있거나 또는 이를 포함할 수 있다.
제1 소거측 디바이스 영역(108a)은 워드 라인 길이(Lwl)와 교차하는 제1 방향으로 제1 워드 라인(102a)쪽으로 돌출해 있고 제1 디바이스 영역 측벽(114)에서 종결된다. 마찬가지로, 제2 소거측 디바이스 영역(108b)은 워드 라인 길이(Lwl)와 교차하는 제2 방향으로 제2 워드 라인(102b)쪽으로 돌출해 있고 제2 디바이스 영역 측벽(116)에서 종결된다. 제1 디바이스 영역 측벽들(114) 중 단하나만이 114로 라벨표시되고, 제2 디바이스 영역 측벽들(116) 중 단하나만이 116으로 라벨표시된다는 점을 유의한다. 제1 및 제2 디바이스 영역 측벽들(114, 116)은 각각 제1 및 제2 워드 라인들(102a, 102b) 아래에 놓여 있으며, 제1 오프셋(Oa)만큼 제1 및 제2 워드 라인 측벽들(106a, 106b)로부터 각각 오프셋되어 있다. 일부 실시예들에서, 제1 및 제2 소거측 디바이스 영역들(108a, 108b)은 서로 독립적이다. 다른 실시예들에서, 제1 및 제2 소거측 디바이스 영역들(108a, 108b)은 집적 메모리 칩의 도시된 부분의 외부에서 연결되며, 따라서 하나이며 동일체다.
워드 라인측 디바이스 영역(110a)은 제1 및 제2 소거측 디바이스 영역들(108a, 108b) 사이에 있고, 제3 디바이스 영역 측벽들(118)의 쌍을 갖는다. 제3 디바이스 영역 측벽들(118) 중 단하나만이 라벨표시되어 있음에 유의한다. 제3 디바이스 영역 측벽들(118)은 각각 워드 라인측 디바이스 영역(110a)의 대향 측부들 상에 있고 제1 및 제2 소거측 디바이스 영역들(108a, 108a)을 각각 마주본다. 또한, 제3 디바이스 영역 측벽들(118)은 각각 제1 및 제2 워드 라인들(102a, 102b) 아래에 놓여 있으며, 제1 오프셋(Oa)보다 작은 제2 오프셋(Ob)만큼 제1 및 제2 워드 라인 측벽들(106a, 106b)로부터 각각 오프셋되어 있다. 대안적인 실시예들에서, 제3 디바이스 영역 측벽들(118)은 제1 및 제2 워드 라인들(102a, 102b) 사이에서 횡측으로 이들로부터 이격되어 있어서, 제3 디바이스 영역 측벽들(118)은 제1 및 제2 워드 라인들(102a, 102b) 아래에 놓여 있지 않다(예컨대, 제2 오프셋(Ob)은 음수(negative)이다). 워드 라인측 디바이스 영역(110a)은, 예를 들어, 정사각형, 직사각형, 또는 일부 다른 적절한 형상인 평면 레이아웃을 가질 수 있다.
집적 메모리 칩의 형성 동안, 에칭 및/또는 세정 공정은, 예를 들어, 제1 및 제2 디바이스 영역 측벽들(114, 116)에서의 격리 구조물(112)의 부분들을 리세싱할 수 있으며, 이에 의해 제1 및 제2 디바이스 영역 측벽들(114, 116)을 노출시킨다. 제1 및 제2 워드 라인들(102a, 102b)은 제1 및 제2 디바이스 영역 측벽들(114, 116) 위에 놓여있기 때문에, 제1 및 제2 워드 라인들(102a, 102b)은, 예를 들어, 제1 및 제2 워드 라인들(102a, 102b)을 형성한 후에 수행되는 실리사이드 공정 동안 제1 및 제2 디바이스 영역 측벽들(114, 116) 상에 실리사이드가 형성되는 것을 방지할 수 있다. 이것은 결국, 기판(104)의 벌크까지의 누설 경로를 방지할 수 있고 수율을 향상시킬 수 있다.
일부 실시예들에서, 제1 오프셋(Oa)은 약 10~150나노미터, 약 10~80나노미터, 또는 약 80~150나노미터 사이이다. 그러나, 제1 오프셋(Oa)에 대해 다른 값들이 적용될 수 있다. 제1 오프셋(Oa)이 너무 작으면(예를 들어, 약 10나노미터 또는 일부 다른 적절한 값 미만), 제1 및 제2 워드 라인들(102a, 102b)을 형성한 후에 수행되는 실리사이드 공정 동안 제1 및 제2 디바이스 영역 측벽들(114, 116)이 여전히 노출될 수 있다. 예를 들어, 제1 및 제2 워드 라인들(102a, 102b)을 리세싱하는 에칭 및/또는 세정 공정은 제1 및 제2 디바이스 영역 측벽들(114, 116)에서 격리 구조물(112)을 횡측으로 에칭할 수 있다. 제1 오프셋(Oa)이 너무 작으면, 횡측 에칭은 제1 및 제2 워드 라인들(102a, 102b)을 언더컷(undercut)하고, 제1 및 제2 디바이스 영역 측벽들(114, 116)을 노출시킬 수 있다. 제1 오프셋(Oa)이 너무 크면(예를 들어, 약 150나노미터 또는 일부 다른 적절한 값 초과), 제1 및 제2 디바이스 영역 측벽들(114, 116)이 제1 및 제2 워드 라인들(102a, 102b) 아래에 있기 때문에 제1 및 제2 워드 라인들(102a, 102b)은 크기가 과대해질 것이다. 이에 따라, 재료가 낭비될 것이고 메모리 어레이 크기가 필요한 것보다 커질 것이다.
제1 및 제2 워드 라인들(102a, 102b)의 형성 동안, 예를 들어, 도전층과 ARC가 순차적으로 퇴적될 수 있다. 또한, 제1 및 제2 워드 라인들(102a, 102b)을 형성하기 위해, 예를 들어, ARC 및 도전층 내로 에칭이 수행될 수 있다. 에칭을 수행하는 동안, 워드 라인측 디바이스 영역(110a) 상의 도전층의 일부분 및 ARC의 일부분이 제거되어, 제1 및 제2 워드 라인 측벽들(106a, 106b)이 규정된다. 워드 라인측 디바이스 영역(110a)은 격리 구조물(112)과는 상이한 물질이기 때문에, 워드 라인측 디바이스 영역(110a)은 격리 구조물(112)의 리세싱을 받지 않고, (단면에서 바라봤을 때) 평면이거나 또는 실질적으로 평면인 최상면을 갖는다. 따라서, 도전층 및 ARC가 각각 워드 라인측 디바이스 영역(110a)에서 균일하거나 실질적으로 균일한 두께와, 평면이거나 또는 실질적으로 평면인 최상면을 갖도록 형성된다. 이것은 워드 라인측 디바이스 영역(110a)에서 균일하거나 실질적으로 균일한 에칭 로딩을 야기시킨다. 균일하거나 실질적으로 균일한 에칭 로딩은, 에칭 잔류물이 잔존하고 제1 및 제2 워드 라인들(102a, 102b)을 함께 전기적으로 단락시킬 가능성을 감소시킨다. 따라서, 워드 라인측 디바이스 영역(110a)은 에칭의 공정 윈도우(예를 들어, 탄력성)를 확장시킬 수 있다.
제1 제어 게이트(120a), 제2 제어 게이트(120b), 제1 소거 게이트(122a), 및 제2 소거 게이트(122b)가 기판(104) 상에 있다. 제1 제어 게이트(120a)와 제1 소거 게이트(122a)는 제1 소거측 디바이스 영역(108a) 상에 있고, 제1 제어 게이트(120a)는 제1 소거 게이트(122a)와 제1 워드 라인(102a) 사이에 있고 이들과 접한다. 마찬가지로, 제2 제어 게이트(120b)와 제2 소거 게이트(122b)는 제2 소거측 디바이스 영역(108b) 상에 있고, 제2 제어 게이트(120b)는 제2 소거 게이트(122b)와 제2 워드 라인(102b) 사이에 있고 이들과 접한다. 제1 및 제2 워드 라인들(102a, 102b), 제1 및 제2 제어 게이트들(120a, 120b), 및 제1 및 제2 소거 게이트들(122a, 122b)은 제1 차원(예를 들어, X 차원)으로 평행하게 세장화되어 있고, 또한 제1 차원을 가로지르는 제2 차원(예를 들어, Y 차원)으로 서로로부터 횡측으로 이격되어 있다.
일부 실시예들에서, 제1 및 제2 소거 게이트들(122a, 122b)은 제1 차원에서 불연속적이다. 다른 실시예들에서, 제1 및 제2 소거 게이트들(122a, 122b)은 제1 차원에서 연속적이다. 일부 실시예들에서, 제1 및 제2 워드 라인들(102a, 102b)은 제1 차원에서 불연속적이다. 다른 실시예들에서, 제1 및 제2 워드 라인들(102a, 102b)은 제1 차원에서 연속적이다. 일부 실시예들에서, 제1 및 제2 워드 라인들(102a, 102b), 제1 및 제2 제어 게이트들(120a, 120b), 및 제1 및 제2 소거 게이트들(122a, 122b)은 도핑된 폴리실리콘, 금속, 일부 다른 적절한 도전성 물질(들), 또는 이들의 임의의 조합이거나 또는 이들을 포함할 수 있다.
일부 실시예에서, 제1 경계 셀(124a)과 제2 경계 셀(124b)은 워드 라인측 디바이스 영역(110a) 상에 있고, 각각 제1 및 제2 소거측 디바이스 영역들(108a, 108b) 상에 있다. 제1 경계 셀(124a)은 제1 워드 라인(102a), 제1 제어 게이트(120a), 및 제1 소거 게이트(122a)에 의해 부분적으로 규정되는 반면에, 제2 경계 셀(124b)은 제2 워드 라인(102b), 제2 제어 게이트(120b), 및 제2 소거 게이트(122b)에 의해 부분적으로 규정된다. 제1 및 제2 경계 셀들(124a, 124b)은 사용되지 않거나 또는 메모리 어레이의 가장자리 또는 경계에 있는 더미 셀들이며, 이 더미 셀들은 가장자리 또는 경계로부터 메모리 어레이의 메모리 및 스트랩 셀들을 오프셋시킨다. 제1 및 제2 경계 셀들(124a, 124b)은 사용되지 않는데, 그 이유는 메모리 어레이의 가장자리 또는 경계에서는 피처 밀도의 큰 변화가 있기 때문이다. 피처 밀도의 이러한 큰 변화는 고도의 공정 불균일성을 야기하며, 이에 따라 제1 및 제2 경계 셀들(124a, 124b)은 불균일하여 사용하기에 적절하지 않다.
도 2a를 참조하면, 도 1의 집적 메모리 칩의 일부 실시예들의 단면도(200A)가 제공된다. 단면도(200A)는 예를 들어, 도 1에서의 A 라인을 따라 취해진 것일 수 있다. 제1 및 제2 워드 라인들(102a, 102b), 제1 및 제2 제어 게이트들(120a, 120b), 및 제1 및 제2 소거 게이트들(122a, 122b)은 상호연결 유전체층(202)에 의해 덮혀 있다. 상호연결 유전체층(202)은 예를 들어, 로우 k 유전체 및/또는 일부 다른 적절한 유전체(들)일 수 있거나 또는 이들을 포함할 수 있다.
추가적으로, 제1 및 제2 워드 라인들(102a, 102b), 제1 및 제2 제어 게이트들(120a, 120b), 및 제1 및 제2 소거 게이트들(122a, 122b)은 기판(104) 및 격리 구조물(112) 위에 놓여있다. 격리 구조물(112)은 제1 및 제2 소거측 디바이스 영역들(108a, 108b)과 워드 라인측 디바이스 영역(110a)을 경계짓기 위해 기판(104)의 최상부 내로 돌출해 있다. 일부 실시예들에서, 제1 및 제2 소거측 디바이스 영역들(108a, 108b) 및/또는 워드 라인측 디바이스 영역(110a)은 활성(active)이다. 기판(104)의 영역은 예를 들어, 집적 메모리 칩의 동작 동안 공핍 및/또는 강화를 겪을 수 있다는 점에서 활성일 수 있고, 및/또는 예를 들어, 집적 메모리 칩의 동작 동안 상기 영역에 전류가 흐른다는 점에서 활성일 수 있다.
소스/드레인 영역(204)은 워드 라인측 디바이스 영역(110a) 상에 있고, 제1 및 제2 워드 라인들(102a, 102b) 사이에 있고 이들과 접해 있다. 다중 소스 라인들(206)이 각각 제1 및 제2 소거측 디바이스 영역들(108a, 108b) 상에 있고, 각각 제1 및 제2 소거 게이트들(122a, 122b) 아래에 놓여 있다. 소스 라인들(206) 중 하나만이 라벨표시되어 있음에 유의한다. 소스/드레인 영역(204) 및 소스 라인들(206)은 기판(104)의 도핑된 영역들이다. 소스/드레인 영역(204) 및 소스 라인들(206)은 예를 들어, 도핑 유형(예를 들어, p형 또는 n형)을 공유할 수 있고/있거나, 예를 들어, 기판(104)의 인접한 영역들과 상반되는 도핑 유형들을 가질 수 있다.
복수의 선택적 도전 채널들(208)이 제1 및 제2 소거측 디바이스 영역들(108a, 108b)과 워드 라인측 디바이스 영역(110a) 내에 있다. 선택적 도전 채널들(208) 중 하나만이 라벨표시되어 있음에 유의한다. 선택적 도전 채널들(208)은 기판(104)의 최상면을 따라 연장되고, 제1 및 제2 워드 라인들(102a, 102b) 및 제1 및 제2 제어 게이트들(120a, 120b) 아래에 놓여 있다. 또한, 선택적 도전 채널들(208)은 위에 있는 게이트(예컨대, 제1 워드 라인(102a))의 바이어스 전압에 의존하여 도통된다. 격리 구조물(112)이 소스/드레인 영역(204)으로부터 소스 라인들(206)을 전기적으로 격리시키기 때문에, 격리 구조물(112)은 선택적 도전 채널들(208)이 소스/드레인 영역(204)을 소스 라인들(206)에 전기적으로 결합시키는 것을 방지한다.
제1 및 제2 제어 게이트들(120a, 120b)은 개별 플로우팅 게이트들(210) 위에 놓여 있고, 개별 제어 게이트 하드 마스크들(212)에 의해 덮혀 있다. 플로우팅 게이트들(210)은 개별 플로우팅 게이트 유전체층들(214)에 의해 기판(104)으로부터 이격되어 있고, 개별 제어 게이트 유전체층들(216)에 의해 제1 및 제2 제어 게이트들(120a, 120b)로부터 이격되어 있다. 플로우팅 게이트들(210) 중 단하나, 제어 게이트 하드 마스크들(212) 중 단하나, 플로우팅 게이트 유전체층들(214) 중 단하나, 및 제어 게이트 유전체층들(216) 중 단하나가 라벨표시되어 있음에 유의한다. 플로우팅 게이트들(210)은 예를 들어, 도핑된 폴리실리콘 및/또는 일부 다른 적절한 도전성 물질(들)일 수 있거나 또는 이들을 포함할 수 있다. 플로우팅 게이트 유전체층들(214)은 예를 들어, 실리콘 산화물 및/또는 일부 다른 적절한 유전체(들)일 수 있거나 또는 이들을 포함할 수 있다. 제어 게이트 하드 마스크들(212) 및/또는 제어 게이트 유전체층들(216)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 일부 다른 적절한 유전체(들), 또는 이들의 임의의 조합일 수 있거나 또는 이들을 포함할 수 있다.
제1 및 제2 제어 게이트들(120a, 120b)은 개별 제어 게이트 측벽 스페이서들(218)에 의해 라이닝(line)된다. 또한, 제1 및 제2 소거 게이트들(122a, 122b)은 개별 소거 게이트 유전체층들(220)에 의해 라이닝되고, 제1 및 제2 워드 라인들(102a, 102b)은 개별 워드 라인 유전체층들(222)에 의해 라이닝된다. 제어 게이트 측벽 스페이서들(218) 중 단하나, 소거 게이트 유전체층들(220) 중 단하나, 및 워드 라인 유전체층들(222) 중 단하나가 라벨표시되어 있음에 유의한다. 소거 게이트 유전체층들(220)은 플로우팅 게이트들(210), 제어 게이트 측벽 스페이서들(218), 및 기판(104)으로부터 제1 및 제2 소거 게이트들(122a, 122b)을 분리시킨다. 워드 라인 유전체층들(222)은 플로우팅 게이트들(210), 제어 게이트 측벽 스페이서들(218), 기판(104), 및 격리 구조물(112)로부터 제1 및 제2 워드 라인들(102a, 102b)을 분리시킨다. 제어 게이트 측벽 스페이서들(218)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 일부 다른 적절한 유전체(들), 또는 이들의 임의의 조합일 수 있거나 또는 이들을 포함할 수 있다. 소거 게이트 유전체층들(220) 및/또는 워드 라인 유전체층들(222)은 예를 들어, 실리콘 산화물 및/또는 일부 다른 적절한 유전체(들)일 수 있거나 또는 이들을 포함할 수 있다.
실리사이드층들(224)은 각각 제1 및 제2 워드 라인들(102a, 102b), 제1 및 제2 소거 게이트들(122a, 122b), 및 소스/드레인 영역(204)을 덮는다. 실리사이드층들(224) 중 일부만이 라벨표시되어 있음에 유의한다. 실리사이드층들(224)은 예를 들어, 니켈 실리사이드 및/또는 일부 다른 적절한 실리사이드일 수 있거나 또는 이들을 포함할 수 있다. 이하에서 살펴볼 수 있는 바와 같이, 실리사이드층들(224)의 형성은 제1 및 제2 워드 라인들(102a, 102b)의 형성 이후에 수행된다. 이와 같이, 제1 및 제2 디바이스 영역 측벽들(114, 116)은 제1 및 제2 워드 라인들(102a, 102b)에 의해 덮히고, 실리사이드는 집적 메모리 칩의 형성 동안에 노출된 제1 및 제2 디바이스 영역 측벽들(114, 116)의 임의의 부분들 상에 형성될 수 없다. 이것은 결국, 누설 경로가 제1 및 제2 디바이스 영역 측벽들(114, 116)을 따라, 선택적 도전 채널들(208) 중의 대응하는 선택적 도전 채널(208)에서부터 기판(104)의 벌크까지 연장되는 것을 방지한다.
도 2b를 참조하면, 도 2a의 집적 메모리 칩의 일부 대안적인 실시예들의 단면도(200B)가 제공되며, 여기서는 게이트간 유전체 구조물(226)이 제1 및 제2 워드 라인들(102a, 102b), 제1 및 제2 제어 게이트들(120a, 120b), 그리고 제1 및 제2 소거 게이트들(122a, 122b)을 서로간에 그리고 기판(104)으로부터 분리시킨다. 또한, 게이트간 유전체 구조물(226)은 격리 구조물(112)을 규정한다. 게이트간 유전체 구조물(226)은 예를 들어, 실리콘 산화물 및/또는 일부 다른 적절한 유전체 물질(들)일 수 있거나 또는 이들을 포함할 수 있다.
다중 측벽 스페이서들(228), 다중 제어 게이트 유전체층들(230), 및 다중 제어 게이트 하드 마스크들(232)이 게이트간 유전체 구조물(226) 내에 있다. 측벽 스페이서들(228) 중 일부만이, 제어 게이트 유전체층들(230) 중 단하나가, 그리고 다중 제어 게이트 하드 마스크들(232) 중 단하나가 라벨표시되어 있음에 유의한다. 측벽 스페이서들(228)은 각각 제1 및 제2 제어 게이트들(120a, 120b) 및 제1 및 제2 워드 라인들(102a, 102b)의 측벽들 상에 있고 및/또는 이들을 따라 있다. 제어 게이트 유전체층들(230)은 각각, 플로우팅 게이트들(210)과 제1 및 제2 제어 게이트들(120a, 120b) 사이에서 플로우팅 게이트들(210) 위에 놓여 있다. 제어 게이트 하드 마스크들(212)은 각각 제1 및 제2 제어 게이트들(120a, 120b)를 덮는다. 측벽 스페이서들(228), 제어 게이트 유전체층들(230), 및 다중 제어 게이트 하드 마스크들(232)은 예를 들어, 실리콘 질화물 및/또는 일부 다른 적절한 유전체(들)일 수 있거나 또는 이들을 포함할 수 있다. 일부 실시예들에서, 게이트간 유전체 구조물(226)은 실리콘 산화물이거나 또는 이것을 포함하는 반면에, 측벽 스페이서(228), 제어 게이트 유전체층들(230), 및 제어 게이트 하드 마스크들(232)은 실리콘 질화물이거나 이것을 포함한다. 그러나 다른 물질들이 사용가능하다.
콘택트 에칭 정지층(234)이 상호연결 유전체층(202) 아래에 놓여 있고, 제1 및 제2 워드 라인들(102a, 102b), 제1 및 제2 제어 게이트들(120a, 120b), 및 제1 및 제2 소거 게이트들(122a, 122b)을 덮는다. 집적 메모리 칩의 형성 동안, 콘택트 에칭 정지층(234)은 상호연결 유전체층(202) 내의 콘택트 비아 개구를 에칭하는 동안의 에칭 정지부로서 역할을 한다. 단면도(200B)에서는 콘택트 비아가 도시되어 있지 않음에 유의한다. 콘택트 에칭 정지층(234)은 예를 들어, 실리콘 탄화물, 실리콘 질화물, 일부 다른 적절한 유전체(들), 또는 이들의 임의의 조합일 수 있거나 또는 이들을 포함할 수 있다.
도 3a 내지 도 3c을 참조하면, 강화된 디바이스 영역 레이아웃이 변경되는 도 1의 집적 메모리 칩의 일부 대안적인 실시예들의 평면 레이아웃들(300A~300C)이 제공된다. 도 3a의 평면 레이아웃(300A)에 의해 예시된 바와 같이, 워드 라인측 디바이스 영역(110a)은 제1 및 제2 워드 라인들(102a, 102b) 사이에서 횡측으로 이들로부터 이격되어 있다. 따라서, 제2 오프셋(Ob)은 도 3a에서는 음수이며, 도 1에서는 양수(positive)이고, 그 반대일 수도 있다. 도 3b의 평면 레이아웃(300B)에 의해 예시된 바와 같이, 제1 디바이스 영역 측벽들(114)의 가장자리들이 제1 디바이스 영역 측벽들(114)의 중심보다 제1 제어 게이트(120a)로부터 더 멀리 있도록, 제1 디바이스 영역 측벽들(114)은 만곡화되어 있다. 또한, 제2 디바이스 영역 측벽들(116)이 마찬가지로 만곡화되어 있다. 도 3c의 평면 레이아웃(300C)에 의해 예시된 바와 같이, 제1 디바이스 영역 측벽들(114)의 가장자리들이 제1 디바이스 영역 측벽들(114)의 중심보다 제1 제어 게이트(120a)로부터 더 가까이 있도록, 제1 디바이스 영역 측벽들(114)은 만곡화되어 있다. 또한, 제2 디바이스 영역 측벽들(116)이 마찬가지로 만곡화되어 있다. 도시되지는 않았지만, 워드 라인측 디바이스 영역(110a)은, 도 3b와 도 3c의 대안적인 실시예에서, 도 3a에서 도시된 바와 같이, 제1 및 제2 워드 라인들(102a, 102b) 사이에서 횡측으로 이들로부터 이격되어 있을 수 있다.
도 4a를 참조하면, 도 1의 강화된 디바이스 영역 레이아웃을 갖는 소스 라인/소거 게이트(source-line/erase-gate; SLEG) 스트랩 셀들의 쌍을 포함하는 집적 메모리 칩의 일부 실시예들의 평면 레이아웃(400A)이 제공된다. SLEG 스트랩 셀들의 쌍은 제1 SLEG 스트랩 셀(402a)과 제2 SLEG 스트랩 셀(402b)을 포함한다. 제1 및 제2 SLEG 스트랩 셀들(402a, 402b)은 워드 라인측 디바이스 영역(110a) 상에 있고, 각각 제1 및 제2 소거측 디바이스 영역들(108a, 108b) 상에 있다. 제1 및 제2 소거측 디바이스 영역들(108a, 108b) 및 워드 라인측 디바이스 영역(110a)은 도 1에서 설명된 바와 같다.
제1 SLEG 스트랩 셀(402a)은 제1 워드 라인(102a), 제1 제어 게이트(120a), 및 제1 소거 게이트(122a)에 의해 부분적으로 규정되는 반면에, 제2 SLEG 스트랩 셀(402b)은 제2 워드 라인(102b), 제2 제어 게이트(120b), 및 제2 소거 게이트(122b)에 의해 부분적으로 규정된다. 일부 실시예들에서, 제1 및 제2 SLEG 스트랩 셀들(402a, 402b)은 도 1의 제1 및 제2 경계 셀들(124a, 124b)과 동일한 단면 또는 유사한 단면을 갖는다. 따라서, 도 2a의 단면도(200A) 및/또는 도 2b의 단면도(200B)는 예를 들어, 도 4a에서의 B 라인을 따라 절단하여 바라본 것일 수 있다.
제1 및 제2 SLEG 스트랩 셀들(402a, 402b)은 제1 및 제2 소거 게이트들(122a, 122b)이 소거 게이트 스트랩 라인들(도시되지 않음)에 전기적으로 결합되는 위치를 제공한다. 또한, 제1 및 제2 SLEG 스트랩 셀들(402a, 402b)은 소스 라인들(도시되지 않음; 도 2a와 도 2b에서의 소스 라인들(206)을 참조하라)이 소스 라인 스트랩 라인들(도시되지 않음)에 전기적으로 결합되는 위치를 제공한다. 제1 및 제2 SLEG 스트랩 셀들(402a, 402b)로부터 소거 게이트 및 소스 라인 스트랩 라인들로의 전기적 결합은 예를 들어, 제1 및 제2 SLEG 스트랩 셀들(402a, 402b) 상의 복수의 콘택트 비아들(404a)에 의해 부분적으로 수행될 수 있다. 콘택트 비아들(404a) 중 일부만이 라벨표시되어 있음에 유의한다.
소거 게이트 및 소스 라인 스트랩 라인들은 제1 및 제2 소거 게이트들(122a, 122b) 및 소스 라인들과 평행하게 세장화되어 있다. 또한, 소거 게이트 및 소스 라인 스트랩 라인들은 제1 및 제2 소거 게이트들(122a, 122b) 및 소스 라인들보다 더 낮은 저항을 갖는다. 따라서, 제1 및 제2 소거 게이트들(122a, 122b)을 제1 및 제2 SLEG 스트랩 셀들(402a, 402b), 및 제1 및 제2 소거 게이트들(122a, 122b)을 따른 다른 SLEG 스트랩 셀들에서의 소거 게이트 스트랩 라인들에 전기적으로 결합시키는 것은 제1 및 제2 소거 게이트들(122a, 122b)을 따른 저항 및 전압 강하를 감소시킨다. 또한, 제1 및 제2 SLEG 스트랩 셀들(402a, 402b), 및 소스 라인들을 따른 다른 SLEG 스트랩 셀들에서의 소스 라인 스트랩 라인들에 전기적으로 결합시키는 것은 소스 라인들을 따른 저항 및 전압 강하를 감소시킨다.
도 4b를 참조하면, 도 1의 강화된 디바이스 영역 레이아웃을 갖는 제어 게이트/워드 라인(control-gate/word-line; CGWL) 스트랩 셀들의 쌍을 포함하는 집적 메모리 칩의 일부 실시예들의 평면 레이아웃(400B)이 제공된다. CGWL 스트랩 셀들의 쌍은 제1 CGWL 스트랩 셀(406a)과 제2 CGWL 스트랩 셀(406b)을 포함한다. 제1 및 제2 CGWL 스트랩 셀들(406a, 406b)은 워드 라인측 디바이스 영역(110a) 상에 있고, 각각 제1 및 제2 소거측 디바이스 영역들(108a, 108b) 상에 있다. 또한, 제1 및 제2 CGWL 스트랩 셀들(406a, 406b)은 제2 워드 라인측 디바이스 영역(110b) 상에 있다. 제1 및 제2 소거측 디바이스 영역들(108a, 108b) 및 워드 라인측 디바이스 영역(110a)은, 제1 및 제2 소거측 디바이스 영역들(108a, 108b)이 각각 (도 1에서의 2개 이상의 위치와 비교하여) 4개 이상의 위치에서 워드 라인 길이(Lwl)와 교차하는 방향으로 돌출해 있다는 것을 제외하고는, 도 1에서 설명되고 도시된 것과 같다. 또한, 제2 워드 라인측 디바이스 영역(110b)은 워드 라인측 디바이스 영역(110a)이 도 1에서 설명되고 도시되어 있는 바와 같다.
제1 CGWL 스트랩 셀(406a)은 제1 워드 라인(102a), 제1 제어 게이트(120a), 및 제1 소거 게이트(122a)에 의해 부분적으로 규정되는 반면에, 제2 CGWL 스트랩 셀(406b)은 제2 워드 라인(102b), 제2 제어 게이트(120b), 및 제2 소거 게이트(122b)에 의해 부분적으로 규정된다. 일부 실시예들에서, 제1 및 제2 CGWL 스트랩 셀들(406a, 406b)은 도 1의 제1 및 제2 경계 셀들(124a, 124b)과 동일한 단면 또는 유사한 단면을 갖는다. 따라서, 도 2a의 단면도(200A) 및/또는 도 2b의 단면도(200B)는 예를 들어, 도 4b에서의 C 라인을 따라 절단하여 바라본 것일 수 있다.
제1 및 제2 CGWL 스트랩 셀들(406a, 406b)은 제1 및 제2 제어 게이트들(120a, 120b)이 제어 게이트 스트랩 라인들(도시되지 않음)에 전기적으로 결합되는 위치를 제공한다. 예를 들어, 제1 및 제2 제어 게이트들(120a, 120b)은 제어 게이트 스트랩 라인들에 제1 및 제2 제어 게이트들(120a, 120b)을 전기적으로 결합시키기 위해 제1 및 제2 CGWL 스트랩 셀들(406a, 406b)에서의 패드 영역들(408)을 가질 수 있다. 또한, 제1 및 제2 CGWL 스트랩 셀들(406a, 406b)은 제1 및 제2 워드 라인들(102a, 102b)이 워드 라인 스트랩 라인들(도시되지 않음)에 전기적으로 결합되는 위치를 제공한다. 제1 및 제2 CGWL 스트랩 셀들(406a, 406b)로부터 제어 게이트 및 워드 라인 스트랩 라인들로의 전기적 결합은 예를 들어, 제1 및 제2 CGWL 스트랩 셀들(406a, 406b) 상의 복수의 콘택트 비아들(404b)에 의해 부분적으로 수행될 수 있다. 콘택트 비아들(404b) 중 일부만이 라벨표시되어 있음에 유의한다.
제어 게이트 및 워드 라인 스트랩 라인들은 제1 및 제2 제어 게이트들(120a, 120b), 그리고 제1 및 제2 워드 라인들(102a, 102b)과 평행하게 세장화되어 있다. 또한, 제어 게이트 및 워드 라인 스트랩 라인들은 제1 및 제2 제어 게이트들(120a, 120b), 그리고 제1 및 제2 워드 라인들(102a, 102b)보다 더 낮은 저항을 갖는다. 따라서, 제1 및 제2 제어 게이트들(120a, 120b)을 제1 및 제2 CGWL 스트랩 셀들(406a, 406b), 및 제1 및 제2 제어 게이트들(120a, 120b)을 따른 다른 CGWL 스트랩 셀들에서의 제어 게이트 스트랩 라인들에 전기적으로 결합시키는 것은 제1 및 제2 제어 게이트들(120a, 120b)을 따른 저항 및 전압 강하를 감소시킨다. 또한, 제1 및 제2 워드 라인들(102a, 102b)을 제1 및 제2 CGWL 스트랩 셀들(406a, 406b), 및 제1 및 제2 워드 라인들(102a, 102b)을 따른 다른 CGWL 스트랩 셀들에서의 워드 라인 스트랩 라인들에 전기적으로 결합시키는 것은 제1 및 제2 워드 라인들(102a, 102b)을 따른 저항 및 전압 강하를 감소시킨다.
도 4c를 참조하면, 도 1의 강화된 디바이스 영역 레이아웃을 갖는 워드 라인 스트랩 셀들의 쌍을 포함하는 집적 메모리 칩의 일부 실시예들의 평면 레이아웃(400C)이 제공된다. 워드 라인 스트랩 셀들의 쌍은 제1 워드 라인 스트랩 셀(410a)과 제2 워드 라인 스트랩 셀(410b)을 포함한다. 제1 및 제2 워드 라인 스트랩 셀들(410a, 410b)은 워드 라인측 디바이스 영역(110a) 상에 있고, 각각 제1 및 제2 소거측 디바이스 영역들(108a, 108b) 상에 있다. 제1 및 제2 소거측 디바이스 영역들(108a, 108b) 및 워드 라인측 디바이스 영역(110a)은, 제1 및 제2 소거측 디바이스 영역들(108a, 108b)이 각각 (도 1에서의 2개 이상의 위치와 비교하여) 하나 이상의 위치에서 워드 라인 길이(Lwl)와 교차하는 방향으로 돌출해 있다는 것을 제외하고는, 도 1에서 설명되고 도시된 것과 같다.
제1 워드 라인 스트랩 셀(410a)은 제1 워드 라인(102a), 제1 제어 게이트(120a), 및 제1 소거 게이트(122a)에 의해 부분적으로 규정되는 반면에, 제2 워드 라인 스트랩 셀(410b)은 제2 워드 라인(102b), 제2 제어 게이트(120b), 및 제2 소거 게이트(122b)에 의해 부분적으로 규정된다. 일부 실시예들에서, 제1 및 제2 워드 라인 스트랩 셀들(410a, 410b)은 도 1의 제1 및 제2 경계 셀들(124a, 124b)과 동일한 단면 또는 유사한 단면을 갖는다. 따라서, 도 2a의 단면도(200A) 및/또는 도 2b의 단면도(200B)는 예를 들어, 도 4c에서의 D 라인을 따라 절단하여 바라본 것일 수 있다.
제1 및 제2 워드 라인 스트랩 셀들(410a, 410b)은 제1 및 제2 워드 라인들(102a, 102b)이 워드 라인 스트랩 라인들(도시되지 않음)에 전기적으로 결합되는 위치를 제공한다. 제1 및 제2 워드 라인 스트랩 셀들(410a, 410b)로부터 제어 게이트 및 워드 라인 스트랩 라인들로의 전기적 결합은 예를 들어, 제1 및 제2 워드 라인 스트랩 셀들(410a, 410b) 상의 복수의 콘택트 비아들(404c)에 의해 부분적으로 수행될 수 있다. 콘택트 비아들(404c) 중 하나만이 라벨표시되어 있음에 유의한다. 워드 라인 스트랩 라인들은 제1 및 제2 워드 라인들(102a, 102b)과 평행하게 세장화되어 있으며, 제1 및 제2 워드 라인들(102a, 102b)보다 더 낮은 저항을 갖는다. 따라서, 제1 및 제2 워드 라인들(102a, 102b)을 제1 및 제2 워드 라인 스트랩 셀들(410a, 410b), 및 제1 및 제2 워드 라인들(102a, 102b)을 따른 다른 워드 라인 스트랩 셀들에서의 워드 라인 스트랩 라인들에 전기적으로 결합시키는 것은 제1 및 제2 워드 라인들(102a, 102b)을 따른 저항 및 전압 강하를 감소시킨다.
도 4a 내지 도 4c는 도 1에서의 강화된 디바이스 영역 레이아웃의 실시예들을 사용하여 예시되었지만, 도 4a 내지 도 4c는 도 3a 내지 도 3c 중 임의의 하나 또는 그 조합에서의 강화된 디바이스 영역 레이아웃의 실시예들을 대안적으로 사용할 수 있음을 이해해야 한다. 예를 들어, 도 4a 내지 도 4c에서의 제1 및 제2 디바이스 영역 측벽들(114, 116)은 도 3b 또는 도 3c에서 도시된 바와 같이 만곡화될 수 있다. 다른 예로서, 도 4a 및/또는 도 4c의 워드 라인측 디바이스 영역(110a)은 도 3a에서 도시된 바와 같이 제1 및 제2 워드 라인들(102a, 102b) 사이에서 횡측으로 이들로부터 이격되어 있을 수 있다. 또다른 예로서, 도 4b의 워드 라인측 디바이스 영역(110a)과 도 4b의 제2 워드 라인측 디바이스 영역(110b)은 각각 도 3a에서 도시된 바와 같이 제1 및 제2 워드 라인들(102a, 102b) 사이에서 횡측으로 이들로부터 이격되어 있을 수 있다.
도 5를 참조하면, 도 1의 강화된 디바이스 영역 레이아웃을 갖는 메모리 어레이(502)를 포함하는 집적 메모리 칩의 일부 실시예들의 블록도(500)가 제공된다. 메모리 어레이(502)는 복수의 행들과 복수의 열들로 있는 복수의 셀들을 포함한다. 명료화를 위해, 행들은 각각 Rm~Rm+15로 라벨표시되어 있으며, 열들은 각각 C1~Cu+2로 라벨표시되어 있다. 행 라벨들의 아래첨자들은 해당 행 번호를 식별하고, 열 라벨들의 아래첨자들은 해당 열 번호를 식별한다. 또한, m은 메모리 어레이(502) 내에서의 행 번호를 나타내는 정수이고, n 내지 u는 메모리 어레이(502) 내에서의 열 번호를 나타내는 정수이다. 복수의 셀들은 복수의 경계 셀들(124), 복수의 SLEG 스트랩 셀들(402), 복수의 CGWL 스트랩 셀들(406), 복수의 워드 라인 스트랩 셀들(410), 및 복수의 메모리 셀들(504)을 포함한다. 각 유형의 셀들 중의 일부만이 라벨표시되어 있음에 유의한다.
경계 셀들(124)은 메모리 어레이(502)의 경계(예를 들어, C1 열)에 있고, 각각은 2개의 행들에 걸쳐 있다. 예를 들어, 경계 셀들(124)은 각각 도 1의 제1 및 제2 경계 셀들(124a, 124b)이 도시되고 설명된 바와 같을 수 있다. 또한, 도 1의 제1 및 제2 경계 셀들(124a, 124b)은 예를 들어, 박스(W) 내에서 취해질 수 있고, 및/또는 도 1은 예를 들어, 제1 및 제2 경계 셀들(124a, 124b)의 부분들만을 나타낼 수 있다. 상기한 바와 같이, 경계 셀들(124)은 경계로부터 메모리 및 스트랩 셀들을 오프셋시키는, 메모리 어레이의 경계에 있는 더미 셀들이며, 이에 의해 경계에서의 피처 밀도의 큰 변화로부터 메모리 및 스트랩 셀들을 보호한다.
SLEG 스트랩 셀들(402), CGWL 스트랩 셀들(406), 및 워드 라인 스트랩 셀들(410)은 각각의 행을 따라 주기적으로 반복되고, 각각은 2개의 행들에 걸쳐 있다. 예를 들어, SLEG 스트랩 셀들(402)은 C2 열, Cp+1 열, 및 CS+1 열에 있을 수 있고, CGWL 스트랩 셀들(406)은 Cn+1 열, Cq+1 열, 및 Ct+1 열에 있을 수 있고, 워드 라인 스트랩 셀들(410)은 Co+1 열, Cr+1 열, 및 Cu+1 열에 있을 수 있다. SLEG 스트랩 셀들(402)은 예를 들어, 각각 도 4a의 제1 및 제2 SLEG 스트랩 셀들(402a, 402b)이 도시되고 설명된 바와 같을 수 있다. 또한, 도 4a의 제1 및 제2 SLEG 스트랩 셀들(402a, 402b)은 예를 들어, 박스(X) 내에서 취해질 수 있고, 및/또는 도 4a는 예를 들어, 제1 및 제2 SLEG 스트랩 셀들(402a, 402b)의 부분들만을 나타낼 수 있다. CGWL 스트랩 셀들(406)은 예를 들어, 각각 도 4b의 제1 및 제2 CGWL 스트랩 셀들(406a, 406b)이 도시되고 설명된 바와 같을 수 있다. 또한, 도 4b의 제1 및 제2 CGWL 스트랩 셀들(406a, 406b)은 예를 들어, 박스(Y) 내에서 취해질 수 있고, 및/또는 도 4b는 예를 들어, 제1 및 제2 CGWL 스트랩 셀들(406a, 406b)의 부분들만을 나타낼 수 있다. 워드 라인 스트랩 셀들(410)은 예를 들어, 각각 도 4c의 제1 및 제2 워드 라인 스트랩 셀들(410a, 410b)이 도시되고 설명된 바와 같을 수 있다. 또한, 도 4c의 제1 및 제2 워드 라인 스트랩 셀들(410a, 410b)은 예를 들어, 박스(Z) 내에서 취해질 수 있고, 및/또는 도 4c는 예를 들어, 제1 및 제2 워드 라인 스트랩 셀들(410a, 410b)의 부분들만을 나타낼 수 있다. 상기한 바와 같이, 스트랩 셀들은 게이트, 워드 라인, 및 소스 라인을 스트랩 라인에 전기적으로 결합시켜서 저항을 감소시키고, 이에 따라 게이트, 워드 라인, 및 소스 라인을 따른 전압 강하를 감소시킨다.
메모리 셀들(504)은 행을 따라 반복되고, 스트랩 셀들(예를 들어, 워드 라인 스트랩 셀들(410))을 서로 분리시킨다. 예를 들어, 각각의 스트랩 셀은 16개의 메모리 셀들 또는 다른 적절한 수의 메모리 셀들만큼 대응 행을 따라 이웃해 있는 스트랩 셀로부터 분리될 수 있다. 메모리 셀들(504)은 예를 들어, 제3세대 SUPERFLASH(ESF3) 셀 또는 일부 다른 적절한 셀일 수 있거나 또는 이들을 포함할 수 있다.
도 6a를 참조하면, 도 5의 메모리 어레이(502)의 경계 부분을 포함하는 집적 메모리 칩의 일부 실시예들의 평면 레이아웃(600A)이 제공된다. 경계 부분은 예를 들어, 도 5에서의 박스(G)의 상반부 또는 도 5에서의 박스(G)의 하반부에 대응할 수 있다. 복수의 워드 라인들(102), 복수의 제어 게이트들(120), 및 복수의 소거 게이트들(122)은 기판(104) 및 격리 구조물(112) 상에 있다. 기판(104)은 소거측 디바이스 영역(108) 및 복수의 워드 라인측 디바이스 영역들(110)을 갖는다. 워드 라인측 디바이스 영역들(110)의 일부만이 라벨표시되어 있음에 유의한다.
소거측 디바이스 영역(108)이 워드 라인들의 길이와 교차하는 방향으로 (예컨대, Y 차원으로) 돌출해 있고, 워드 라인들(102) 아래에 있는 디바이스 영역 측벽들에서 종결되도록, 소거측 디바이스 영역(108)은 도 1의 제1 및 제2 소거측 디바이스 영역들(108a, 108b)에 대해 설명한 바와 같이 레이아웃되어 있다. 마찬가지로, 워드 라인측 디바이스 영역들(110)이 이웃해 있는 워드 라인들 아래에 놓여 있도록, 워드 라인측 디바이스 영역들(110)은 각각 도 1의 워드 라인측 디바이스 영역(110a)에 대해 설명된 바와 같이 레이아웃되어 있다. 소거측 디바이스 영역(108) 및 워드 라인측 디바이스 영역들(110)을 워드 라인들(102)의 아래에 놓여 있는 디바이스 영역 측벽들까지 돌출시키고 거기에서 종결시킴으로써, 디바이스 영역 측벽들은 워드 라인들(102)에 의해 덮혀진다. 이는 예를 들어, 실리사이드가 디바이스 영역 측벽 상에 형성되는 것을 방지할 수 있고, 이에 따라, 예를 들어 디바이스 영역 측벽들에서의 누설 경로를 방지할 수 있다.
워드 라인들(102), 제어 게이트들(120), 및 소거 게이트들(122)은 제1 차원(예를 들어, X 차원)으로 평행하게 세장화되어 있고, 제2 차원(예를 들어, Y 차원)으로 서로 이격되어 있다. 또한, 워드 라인들(102), 제어 게이트들(120), 및 소거 게이트들(122)은 부분적으로 복수의 셀들을 규정한다. 워드 라인들(102), 제어 게이트들(120), 및 소거 게이트들(122)은 예컨대, 제1 및 제2 워드 라인들(102a, 102b), 제1 및 제2 제어 게이트들(120a, 120b), 및 제1 및 제2 소거 게이트들(122a, 122b)이 도 1, 도 2a, 도 2b, 도 3a 내지 도 3c, 및 도 4a 내지 도 4c 중 임의의 하나 또는 그 조합에서 설명된 바와 같을 수 있다.
복수의 셀들은 경계 셀들(124), SLEG 스트랩 셀들(402), CGWL 스트랩 셀들(406), 워드 라인 스트랩 셀들(410), 및 메모리 셀들(504)을 포함한다. 메모리 셀들(504)의 일부만이 라벨표시되어 있음에 유의한다. 셀들은 C1 행 내지 Co+1 열에 걸쳐 있고, 또한 Rk 행 내지 Rk+3 행에 걸쳐 있으며, 여기서, o와 k는 각각 도 5의 메모리 어레이(502) 내에서의 열과 행을 나타내는 정수이다. 또한, 셀들은 복수의 콘택트 비아들(404)만큼 (단면으로 보았을 때) 셀들 위로 융기되어 있는 와이어들(도시되지 않음)에 전기적으로 결합된다. 콘택트 비아들(404) 중 일부만이 라벨표시되어 있음에 유의한다. 경계 셀들(124), SLEG 스트랩 셀들(402), CGWL 스트랩 셀들(406), 및 워드 라인 스트랩 셀들(410)은 예를 들어, 도 1, 도 2a, 도 2b, 도 3a 내지 도 3c, 및 도 4a 내지 도 4c에서의 각자의 대응물들이 도시되고 설명된 바와 같을 수 있다.
도 6b를 참조하면, 경계 셀들(124) 및 이에 접해있는 SLEG 스트랩 셀들(402)이 워드 라인측 디바이스 영역들(110)을 공유하고 있는, 도 6a의 집적 메모리 칩의 일부 대안적인 실시예들의 평면 레이아웃(600B)이 제공된다.
도 6a와 도 6b는 도 1 및 도 4a 내지 도 4c에서의 강화된 디바이스 영역 레이아웃의 실시예들을 사용하여 예시되었지만, 도 6a와 도 6b는 도 3a 내지 도 3c 중 임의의 하나 또는 그 조합에서의 강화된 디바이스 영역 레이아웃의 실시예들을 대안적으로 사용할 수 있음을 이해해야 한다. 예를 들어, 도 6a와 도 6b에서의 제1 및 제2 디바이스 영역 측벽들(114, 116)은 도 3b 또는 도 3c에서 도시된 바와 같이 만곡화될 수 있다. 다른 예로서, 도 6a와 도 6b에서의 워드 라인측 디바이스 영역들(110)은 도 3a에서 도시된 바와 같이 워드 라인들(102) 사이에서 횡측으로 이들로부터 이격되어 있을 수 있다.
도 7을 참조하면, 도 5의 메모리 어레이(502)의 경계 부분을 포함하는 집적 메모리 칩의 일부 실시예들의 블록도(700)가 제공되며, 여기서는 복수의 와이어들(702) 및 복수의 비아들(704)이 경계 부분 내 셀들을 상호연결시킨다. 예시의 용이화를 위해 경계 부분 아래의 범례에서는 와이어들(702)과 비아들(704)만이 라벨표시되어 있음에 유의한다. 예를 들어, 경계 부분은 도 5의 박스(G) 및/또는 도 5의 일부 다른 유사한 크기의 경계 부분 내에서 취해질 수 있다. 또한, 경계 부분은 예를 들어, 도 5의 메모리 어레이(502)에서의 R1 행 내지 R1+7 행에 대응할 수 있으며, 여기서 l은 행을 나타내는 정수이다. 셀들은 경계 셀들(124), SLEG 스트랩 셀들(402), CGWL 스트랩 셀들(406), 워드 라인 스트랩 셀들(410), 및 메모리 셀들(504)을 포함한다. 각 유형의 셀들 중의 일부만이 라벨표시되어 있음에 유의한다.
와이어들(702)은 복수의 와이어 레벨들로 그룹화되고, 비아들(704)은 복수의 비아 레벨들로 그룹화된다. 레벨은, 집적 메모리 칩을 단면으로 보았을 때 경계 부분이 배열되어 있는 기판 (예를 들어, 도 2a와 도 2b의 기판(104)을 참조하라) 위로의 높이에 대응한다. 복수의 와이어 레벨들은 제1 와이어 레벨(M1), 제2 와이어 레벨(M2), 제3 와이어 레벨(M3), 및 제4 와이어 레벨(M4)을 포함한다. 와이어 레벨들은 와이어들(702)의 두께에 의해 개략적으로 도시되며, 기판 위로의 높이는 와이어 두께에 비례하여 증가한다. 복수의 비아 레벨들은 콘택트 비아 레벨(CO)(즉, 제로 비아 레벨), 제1 비아 레벨(V1), 제2 비아 레벨(V2), 및 제3 비아 레벨(V3)을 포함한다.
비아 레벨들은 형상 및/또는 색상에 의해 개략적으로 도시된다. 예를 들어, 검은색 원은 콘택트 비아 레벨(CO) 내의 비아들에 대응하는 반면에, 흰색 원은 제3 비아 레벨(V3) 내의 비아들에 대응한다. 다른 예로서, 흰색 다이아몬드와 흰색 사각형은 각각 제1 비아 레벨(V1) 및 제2 비아 레벨(V2) 내의 비아들에 대응한다. 콘택트 비아 레벨(CO) 내의 비아들은 셀들로부터 제1 와이어 레벨(M1) 내의 와이어들까지 연장하고, 제1 비아 레벨(V1) 내의 비아들은 제1 와이어 레벨(M1) 내의 와이어들로부터 제2 와이어 레벨(M2) 내의 와이어들까지 연장한다. 또한, 제2 비아 레벨(V2) 내의 비아들은 제2 와이어 레벨(M2) 내의 와이어들로부터 제3 와이어 레벨(M3) 내의 와이어들까지 연장하며, 제3 비아 레벨(V3) 내의 비아들은 제3 와이어 레벨(M3) 내의 와이어들로부터 제4 와이어 레벨(M4) 내의 와이어들까지 연장한다. 비아들이 상이한 레벨들에 있고 직접 중첩되는 곳에서는, 명료화를 위해 개재 와이어들이 도시되어 있지 않음에 유의한다.
복수의 와이어들(702)은 제1 와이어 레벨(M1) 내의 복수의 비트 라인들(706), 소거 게이트 션트 와이어(708), 및 소스 라인 션트 와이어(710)를 포함한다. 비트 라인들(706) 중 일부만이 라벨표시되어 있음에 유의한다. 비트 라인들(706)은 메모리 셀들(504)이 위치해 있고 대응하는 열들을 따라 연장되어 있는 열들(예를 들어, C3 열, Cn 열, Cn+2 열, 및 Co 열)에 대응한다. 또한, 비트 라인들(706)은 콘택트 비아 레벨(CO) 내의 비아들을 통해 대응하는 열들 내의 메모리 셀들에 전기적으로 결합된다. 소거 게이트 션트 와이어(708) 및 소스 라인 션트 와이어(710)는 SLEG 스트랩 셀들(402)이 위치해 있는 열(예를 들어, C2 열)에 대응하고 상기 열을 따라 연장되어 있다. 소거 게이트 션트 와이어(708)는 콘택트 비아 레벨(CO) 내의 비아들을 통해 SLEG 스트랩 셀들(402)에서의 소거 게이트들(도시되지 않음)에 전기적으로 결합된다. 마찬가지로, 소스 라인 션트 와이어(710)는 콘택트 비아 레벨(CO) 내의 비아들을 통해 SLEG 스트랩 셀들(402)에서의 소스 라인들(도시되지 않음)에 전기적으로 결합된다.
추가적으로, 복수의 와이어들(702)은 복수의 워드 라인 스트랩 라인들(712), 복수의 제어 게이트 스트랩 라인들(714), 소거 게이트 스트랩 라인(716), 및 소스 라인 스트랩 라인(718)을 포함한다. 워드 라인 스트랩 라인들(712) 중의 일부와 제어 게이트 스트랩 라인들(714) 중의 일부만이 라벨표시되어 있음에 유의한다. 워드 라인 스트랩 라인들(712)은 제2 와이어 레벨(M2) 내에 있다. 또한, 워드 라인 스트랩 라인들(712)은 대응하는 행들을 따라 연장되고, CGWL 스트랩 셀들(406) 및 워드 라인 스트랩 셀들(410)에서의 대응하는 행들 내의 워드 라인들(도시되지 않음)에 전기적으로 결합된다. 이러한 전기적 결합은 콘택트 비아 레벨(CO) 및 제1 비아 레벨(V1) 내의 비아들을 통해 이루어진다. 제어 게이트 스트랩 라인들(714)은 제3 와이어 레벨(M3) 내에 있다. 또한, 제어 게이트 스트랩 라인들(714)은 대응하는 행들을 따라 연장되고, CGWL 스트랩 셀들(406)에서의 대응하는 행들 내의 제어 게이트들(도시되지 않음)에 전기적으로 결합된다. 이러한 전기적 결합은 콘택트 비아 레벨(CO)과, 제1 및 제2 비아 레벨들(V1, V2) 내의 비아들을 통해 이루어진다. 소거 게이트 및 소스 라인 스트랩 라인들(716, 718)은 제4 와이어 레벨(M4) 내에 있고, 행들(예를 들어, Rl+1 행 및 Rl+5 행)을 따라 연장한다. 소거 게이트 및 소스 라인 스트랩 라인들(716, 718)은 각각 제1, 제2, 및 제3 비아 레벨들(V1, V2, V3) 내의 비아들을 통해 소거 게이트 및 소스 라인 션트 와이어들(708, 710)에 전기적으로 결합된다.
도 8 내지 도 19를 참조하면, 본 발명개시의 양태들에 따라 강화된 디바이스 영역 레이아웃을 갖는 경계 또는 스트랩 셀들의 쌍을 포함하는 집적 메모리 칩을 형성하는 방법의 일부 실시예들의 일련의 단면도들(800~1900)이 제공된다. 본 방법은 도 1, 도 2a, 도 2b, 도 3a 내지 도 3c, 도 4a 내지 도 4c, 및 도 5 내지 도 7의 임의의 하나 또는 이들의 조합으로부터 집적 메모리 칩(들)을 형성하는데 사용될 수 있다. 추가적으로, 단면도들(800~1900)은 예를 들어, 다양한 제조 단계들에서의 도 2a의 단면도(200A)에 대응할 수 있고/있거나, 예를 들어, 도 1에서의 A 라인, 도 3a에서의 B 라인, 도 3b에서의 C 라인, 또는 도 3c에서의 D 라인, 또는 이들의 임의의 조합을 따라 절단하여 바라본 것일 수 있다.
도 8의 단면도(800)에 의해 예시된 바와 같이, 제1 소거측 디바이스 영역(108a), 제2 소거측 디바이스 영역(108b), 워드 라인측 디바이스 영역(110a)을 경계짓는 격리 구조물(112)이 기판(104) 내에 형성된다. 제1 및 제2 소거측 디바이스 영역들(108a, 108b), 워드 라인측 디바이스 영역(110a), 및 격리 구조물(112)은 도 1, 도 3a 내지 도 3c, 및 도 4a 내지 도 4c 중 임의의 하나 또는 이들의 조합으로 예시된 바와 같은 평면 레이아웃을 갖는다. 따라서, 위에서 아래로 바라볼 때, 제1 소거측 디바이스 영역(108a)은 제2 소거측 디바이스 영역(108b)쪽으로 돌출해 있고, 제1 디바이스 영역 측벽(114)에서 종결된다. 마찬가지로, 위에서 아래로 바라볼 때, 제2 소거측 디바이스 영역(108b)은 제1 소거측 디바이스 영역(108a)쪽으로 돌출해 있고, 제2 디바이스 영역 측벽(116)에서 종결된다. 일부 실시예들에서, 제1 및 제2 소거측 디바이스 영역들(108a, 108b)은 단면도(800) 밖에서 연결되어 있다. 그러한 실시예들 중 몇몇에서, 격리 구조물(112)은 도 6a 및/또는 도 6b에서 도시된 바와 같은 평면 레이아웃을 갖는다. 또한, 일부 실시예들에서, 제1 및 제2 소거측 디바이스 영역들(108a, 108b)은 도 6a 및/또는 도 6b의 소거측 디바이스 영역(108)에 의해 예시된 바와 같이 조합된 평면 레이아웃을 갖는다.
일부 실시예들에서, 격리 구조물(112)을 형성하는 공정은, 1) 기판(104) 상에 패드 산화물층을 퇴적하는 단계; 2) 패드 산화물층 상에 패드 질화물층을 퇴적하는 단계; 3) 격리 구조물(112)의 레이아웃으로 패드 산화물층과 패드 질화물층을 패터닝하는 단계; 4) 패드 산화물층과 패드 질화물층을 적소에 위치시킨 상태에서 기판(104) 내로 에칭을 수행하여 격리 개구를 형성하는 단계; 5) 격리 개구를 유전체 물질로 채우는 단계; 및 6) 패드 산화물층과 패드 질화물층을 제거하는 단계를 포함한다. 그러나, 다른 공정들이 사용가능하다.
도 9의 단면도(900)에 의해 예시된 바와 같이, 제1 유전체층(902)과 제1 도전층(904)(이것은 플로우팅 게이트층이라고도 알려짐)이 격리 구조물(112)의 세그먼트들 사이에서, 기판(104) 상에 적층 형성된다. 제1 유전체층(902)과 제1 도전층(904)을 형성하는 공정은, 예를 들어, 1) 기판(104) 상에 제1 유전체층(902)을 퇴적하는 단계; 2) 제1 유전체층(902)과 격리 구조물(112) 상에 제1 도전층(904)을 퇴적하는 단계; 및 3) 격리 구조물(112)에 도달될 때까지 제1 도전층(904)에 대해 평탄화를 수행하는 단계를 포함할 수 있다. 그러나, 다른 공정들이 사용가능하다. 제1 유전체층(902)의 퇴적은 예를 들어, 열 산화 및/또는 일부 다른 적절한 퇴적 공정(들)에 의해 수행될 수 있다. 제1 도전층(904)의 퇴적은 예를 들어, 기상 증착 및/또는 일부 다른 적절한 퇴적 공정(들)에 의해 수행될 수 있다.
도 10의 단면도(1000)에 의해 예시된 바와 같이, 에칭 공정이 수행되어 격리 구조물(112)을 에치백(etch back)한다. 에칭 공정은 예를 들어, 습식 에칭 및/또는 일부 다른 적절한 에칭에 의해 수행될 수 있다. 습식 에칭은 예를 들어, 불화수소(HF)산의 용액 및/또는 일부 다른 적절한 용액(들)을 격리 구조물(112)에 도포시킴으로써 수행될 수 있다.
또한, 도 10의 단면도(1000)에 의해 예시된 바와 같이, 제2 유전체층(1002), 제2 도전층(1004)(이것은 제어 게이트층이라고도 알려짐), 및 하드 마스크층(1006)이 제1 도전층(904)과 격리 구조물(112) 위에 적층 형성된다. 제2 유전체층(1002)과 하드 마스크층(1006)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 일부 다른 적절한 유전체(들), 또는 이들의 임의의 조합일 수 있거나 또는 이들을 포함할 수 있다. 일부 실시예들에서, 제2 유전체층(1002)은 산화물-질화물-산화물(ONO) 막이거나 또는 이것을 포함하고, 및/또는 하드 마스크층(1006)은 ONO 막이거나 또는 이를 포함한다. 제2 도전층(1004)은 예를 들어, 도핑된 폴리실리콘 및/또는 일부 다른 적절한 도전성 물질(들)일 수 있거나 또는 이들을 포함할 수 있다.
도 11의 단면도(1100)에 의해 예시된 바와 같이, 복수의 제어 게이트 스택들(1102)이 제2 유전체층(1002)(도 10 참조), 제2 도전층(1004)(도 10 참조), 및 하드 마스크층(1006)(도 10 참조)으로부터 형성된다. 제어 게이트 스택들(1102)은 개별 제어 게이트 유전체층들(216), 개별 제어 게이트들(120), 및 개별 제어 게이트 하드 마스크들(212)을 포함한다. 제어 게이트들(120)은 각각 제어 게이트 유전체층들(216) 위에 놓여 있고, 제어 게이트 하드 마스크들(212)은 각각 제어 게이트들(120) 위에 놓여 있다. 복수의 제어 게이트 스택들(1102)은 예를 들어, 도 6a 및/또는 도 6b에서의 복수의 제어 게이트들(120)과 동일한 평면 레이아웃을 가질 수 있다. 그러나, 다른 평면 레이아웃들이 사용가능하다.
복수의 제어 게이트 스택들(1102)은 제1 제어 게이트 스택(1102a) 및 제2 제어 게이트 스택(1102b)을 포함하고, 제1 및 제2 제어 게이트 스택들(1102a, 1102b)은 각각 제1 제어 게이트(120a) 및 제2 제어 게이트(120b)를 포함한다. 예를 들어, 제1 제어 게이트 스택(1102a)은 도 1, 도 3a 내지 도 3c, 및 도 4a 내지 도 4c 중 임의의 하나 또는 이들의 조합에서 제1 제어 게이트(120a)를 위해 예시된 바와 같은 평면 레이아웃을 가질 수 있고, 및/또는 제2 제어 게이트 스택(1102b)은 도 1, 도 3a 내지 도 3c, 및 도 4a 내지 도 4c 중 임의의 하나 또는 이들의 조합에서 제2 제어 게이트(120b)를 위해 예시된 바와 같은 평면 레이아웃을 가질 수 있다. 그러나, 다른 평면 레이아웃들이 사용가능하다.
일부 실시예들에서, 제어 게이트 스택(1102)을 형성하는 공정은: 1) 제어 게이트 패턴으로 하드 마스크층(1006)을 패터닝하는 단계; 및 2) 하드 마스크층(1006)을 적소에 위치시킨 상태에서 제2 유전체층(1002)과 제2 도전층(1004) 내로 에칭을 수행하여 제어 게이트 패턴을 전사하는 단계를 포함한다. 그러나, 제어 게이트 스택(1102)을 형성하기 위한 다른 공정들이 사용가능할 수 있다. 패터닝은, 예를 들어, 포토리소그래피/에칭 공정 또는 일부 다른 적절한 패터닝 공정에 의해 수행될 수 있다.
도 12의 단면도(1200)에 의해 예시된 바와 같이, 제어 게이트 측벽 스페이서들(218)이 제어 게이트 스택들(1102)의 측벽 상에 형성된다. 제어 게이트 측벽 스페이서들(218)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 일부 다른 적절한 유전체(들), 또는 이들의 임의의 조합일 수 있거나 또는 이들을 포함할 수 있다. 일부 실시예들에서, 제어 게이트 측벽 스페이서들(218)은 ONO 막이거나 또는 이것을 포함한다. 일부 실시예들에서, 제어 게이트 측벽 스페이서들(218)을 형성하는 공정은: 1) 제어 게이트 스택들(1102)을 덮고 라이닝하는 측벽 스페이서층을 퇴적하는 단계; 및 2) 측벽 스페이서층 내로 에치백을 수행하는 단계를 포함한다. 그러나, 다른 공정들이 사용가능하다.
도 12의 단면도(1200)에 의해 또한 예시된 바와 같이, 제1 도전층(904)(도 11 참조) 및 제1 유전체층(902)(도 11 참조)으로부터 플로우팅 게이트들(210)과 플로우팅 게이트 유전체층들(214)이 형성된다. 플로우팅 게이트들(210)은 각각 제어 게이트들(120) 아래에 놓여 있고, 플로우팅 게이트 유전체층들(214)은 각각 플로우팅 게이트들(210) 아래에 놓여 있다. 일부 실시예들에서, 플로우팅 게이트들(210) 및 플로우팅 게이트 유전체층들(214)을 형성하는 공정은, 1) 제어 게이트 측벽 스페이서들(218)과 제어 게이트 하드 마스크들(212)을 마스크로서 사용하여 제1 도전층(904) 내로 제1 에칭을 수행하는 단계; 및 2) 이어서, 제어 게이트 측벽 스페이서들(218)과 제어 게이트 하드 마스크들(212)을 마스크로서 사용하여 제1 유전체층(902) 내로 제2 에칭을 수행하는 단계를 포함한다. 그러나, 다른 공정들이 사용가능하다. 일부 실시예들에서, 제2 에칭은 또한 격리 구조물(112)을 에치백하고, 및/또는 습식 에칭 및/또는 일부 다른 적절한 에칭에 의해 수행된다. 습식 에칭은 예를 들어, HF 산의 용액 및/또는 일부 다른 적절한 용액(들)을 제1 유전체층(902)에 도포시킴으로써 수행될 수 있다.
도 13의 단면도(1300)에 의해 예시된 바와 같이, 제어 게이트 측벽 스페이서들(218)의 측벽들 및 플로우팅 게이트들(210)의 측벽들 상에, 제3 유전체층(1302)(이것은 게이트 유전체층이라고도 알려짐)이 형성된다. 또한, 제3 유전체층(1302)은 제어 게이트 스택들(1102)의 측부들까지 기판(104)과 격리 구조물(112)을 라이닝하도록 형성된다. 제3 유전체층(1302)은 제어 게이트 스택들(1102)의 측벽들을 따라 소거 게이트 유전체층들(220)을 규정하고, 이 소거 게이트 유전체층들(220)은 소거 게이트들(아직 형성되지 않음)과 접할 것이고, 예를 들어, 실리콘 산화물 및/또는 일부 다른 적절한 유전체(들)일 수 있거나 또는 이들을 포함할 수 있다.
제3 유전체층(1302)을 형성하는 공정은, 예를 들어, 1) 제어 게이트 스택들(1102)을 덮고 라이닝하는 제3 유전체층(1302)의 제1 유전체 부분을 퇴적하는 단계; 2) 제1 유전체 부분을 에치백하는 단계; 및 3) 기판(104) 상에 제3 유전체층(1302)의 제2 유전체 부분을 퇴적하는 단계를 포함할 수 있다. 그러나, 다른 공정들이 사용가능하다. 제1 유전체 부분은 예를 들어, 기상 증착 및/또는 일부 다른 적절한 퇴적 공정(들)에 의해 형성될 수 있고, 및/또는 제2 유전체 부분은 예를 들어, 열 산화 및/또는 일부 다른 적절한 퇴적 공정(들)에 의해 형성될 수 있다. 일부 실시예들에서, 제3 유전체층(1302)을 형성하는 동안, 격리 구조물(112)은 에치백된다. 예를 들어, 제1 유전체 부분의 에치백은 습식 에칭 및/또는 격리 구조물(112)을 에치백하는 일부 다른 적절한 에칭에 의해 수행될 수 있다. 습식 에칭은 예를 들어, HF 산의 용액 및/또는 일부 다른 적절한 용액(들)을 제1 유전체 부분에 도포시킴으로써 수행될 수 있다.
도 13의 단면도(1300)에 의해 또한 예시된 바와 같이, 소스 라인들(206)이 제1 및 제2 소거측 디바이스 영역들(108a, 108b) 상에 각각 형성된다. 소스 라인들(206)은 기판(104)의 인접한 부분들과는 반대되는 도핑 유형을 갖는 기판(104)의 도핑된 부분들이다. 소스 라인들(206)의 형성은, 예를 들어, 제3 유전체층(1302)의 형성 이전, 도중에, 또는 그 후에 수행될 수 있고, 및/또는 예를 들어, 이온 주입 및/또는 일부 다른 적절한 도핑 공정(들)에 의해 수행될 수 있다.
도 14의 단면도(1400)에 의해 예시된 바와 같이, 제3 도전층(1402)(이것은 게이트층이라고도 알려짐) 및 반사방지층(1404)이 기판(104)과 제어 게이트 스택들(1102) 위에 적층 형성되어 이들을 덮는다. 제3 도전층(1402)은 제어 게이트 스택들(1102)에서부터 제어 게이트 스택들(1102) 사이의 공간들까지의 높이 강하로 인해 제어 게이트 스택들(1102)의 측부들에서 만입화된다. 예를 들어, 제1 및 제2 제어 게이트 스택들(1102a, 1102b)에서부터 제1 및 제2 제어 게이트 스택들(1102a, 1102b) 사이의 공간까지의 높이 강하로 인해 제1 및 제2 제어 게이트 스택들(1102a, 1102b) 사이에 제1 만입부(1406)(반사방지층(1404)에 의해 채워짐)가 형성된다.
제3 도전층(1402)은 제1 만입부(1406)에서 균일하거나 실질적으로 균일한 두께(Tgl)를 갖는다. 이는 예를 들어, 컨포멀(conformal) 퇴적 및/또는 일부 다른 적절한 퇴적에 의한 제3 도전층(1402)의 형성에 기인할 수 있다. 또한, 제3 도전층(1402)은 제1 만입부(1406)에서 평면이거나 또는 실질적으로 평면인 최상면(1402t)을 갖는다. 그 이유는 예를 들어, 워드 라인측 디바이스 영역(110a)이 평면이거나 또는 실질적으로 평면인 최상면을 갖고, 격리 구조물(112)을 제1 만입부(1406)의 측부들까지 제한시키기 때문일 수 있다. 워드 라인측 디바이스 영역(110a)이 없었다면, 격리 구조물(112)은 제1 만입부(1406) 바로 아래에 있을 수 있으며, 이로써 격리 구조물(112)의 최상위 만입부는 제3 도전층의 최상면(1402t) 내에서 만입부를 야기시켰을 것이다. 제3 도전층(1402)은 예를 들어, 도핑된 폴리실리콘 및/또는 일부 다른 적절한 도전성 물질일 수 있거나 또는 이들을 포함할 수 있다. 또한, 제3 도전층(1402)은 예를 들어, 기상 증착 및/또는 일부 다른 적절한 퇴적 공정(들)에 의해 형성될 수 있다.
반사방지층(1404)은 평면이거나 또는 실질적으로 평면인 최상면(1404t)을 갖는다. 일부 실시예들에서, 반사방지층(1404)을 형성하는 공정은, 1) 반사방지층(1404)의 최상면(1404t)이 중력에 의해 셀프 레벨링(self-level)되도록 반사방지층(1404)을 유동성 물질로 퇴적하는 단계; 및 2) 후속하여 반사방지층(1404)을 경화시키거나 또는 굳게하는 단계를 포함한다. 이러한 실시예들의 적어도 일부 실시예들에서, 반사방지층(1404)은 예를 들어, 바닥부 반사방지 코팅(bottom antireflective coating; BARC) 물질 및/또는 일부 다른 적절한 반사방지 물질일 수 있거나 또는 이들을 포함할 수 있다. 다른 실시예들에서, 반사방지층(1404)을 형성하는 공정은, 1) 기상 증착 및/또는 일부 다른 적절한 퇴적 공정(들)에 의해 반사방지층(1404)을 퇴적하는 단계; 및 2) 후속하여 반사방지층(1404)에 대해 평탄화를 수행하는 단계를 포함한다. 그러나, 반사방지층(1404)을 형성하기 위한 다른 공정들이 사용가능할 수 있다. 반사방지층(1404)은 평면이거나 또는 실질적으로 평면인 최상면(1404t)을 갖기 때문에, 그리고 제3 도전층(1402)이 제1 만입부(1406)에서 평면이거나 또는 실질적으로 평면인 최상면(1402t)을 갖기 때문에, 반사방지층(1404)은 제1 만입부(1406)에서 균일하거나 또는 실질적으로 균일한 두께(Tarc)를 갖는다. 이하에서 살펴볼 수 있는 바와 같이, 이러한 균일하거나 또는 실질적으로 균일한 두께는 후속하는 워드 라인 에칭으로 전파되어 균일하거나 또는 실질적으로 균일한 에칭 로딩을 야기시킨다.
도 15의 단면도(1500)에 의해 예시된 바와 같이, 제3 도전층(1402) 및 반사방지층(1404) 각각의 최상면은 제어 게이트 스택들(1102)의 최상면 아래로 리세싱된다. 이러한 리세싱은 제3 도전층(1402)으로부터 복수의 소거 게이트들(122)을 형성한다. 복수의 소거 게이트들(122)은 소거 게이트 유전체층들(220) 상에 있고, 제1 및 제2 소거측 디바이스 영역들(108a, 108b) 상에서 각각 제1 소거 게이트(122a)와 제2 소거 게이트(122b)를 포함한다. 소거 게이트들(122)은 예를 들어, 도 6a 및/또는 도 6b에서의 소거 게이트들(122)과 동일한 평면 레이아웃을 가질 수 있다. 제1 및 제2 소거 게이트들(122a, 122b)은 예를 들어, 도 1, 도 3a 내지 도 3c, 및 도 4a 내지 도 4c 중 임의의 하나 또는 이들의 조합에서 각자의 대응물과 동일한 평면 레이아웃을 가질 수 있다. 리세싱은 예를 들어, 에치백 및/또는 일부 다른 적절한 공정(들)에 의해 수행될 수 있다. 에치백은, 예를 들어, 1) 제3 도전층(1402)이 노출될 때까지 반사방지층(1404)을 에칭하는 단계; 및 2) 제3 도전층(1402)의 최상면이 제어 게이트 스택들(1102)의 최상면 아래로 리세싱될 때까지 제3 도전층(1402)과 반사방지층(1404)을 동시에 에칭하는 단계를 포함할 수 있다. 일부 실시예들에서, 반사방지층(1404)의 두께(Tarc)는 예를 들어, 에치백 및/또는 리세싱의 고도의 균일성으로 인해 제1 만입부(1406)에서 균일하거나 또는 실질적으로 균일하게 유지된다.
도 16의 단면도(1600)에 의해 예시된 바와 같이, 제어 게이트 스택들(1102), 제3 도전층(1402), 및 반사방지층(1404) 상에 워드 라인 마스크(1602)가 형성된다. 워드 라인 마스크(1602)는 형성되는 워드 라인들의 워드 라인 패턴을 가지며, 예를 들어, 포토레지스트, 하드 마스크 물질, 일부 다른 적절한 마스크 물질(들), 또는 이들의 임의의 조합일 수 있거나 또는 이들을 포함할 수 있다. 워드 라인 마스크(1602)가 포토레지스트이거나 또는 이것을 포함하는 일부 실시예들에서, 반사방지층(1404)은 포토레지스트를 복사선에 노광시키는 동안 광 반사를 방지하거나 감소시킴으로써 워드 라인 마스크(1602) 내에 워드 라인 패턴을 정확하게 형성하는 것을 도울 수 있다.
도 17의 단면도(1700)에 의해 예시된 바와 같이, 제3 유전체층(1302)(도 16 참조), 제3 도전층(1402)(도 16 참조), 및 반사방지층(1404) 내로 에칭이 수행된다. 에칭은 워드 라인 마스크(1602)로부터 제3 도전층(1402)과 제3 유전체층(1302)으로 워드 라인 패턴을 전사시킴으로써, 복수의 워드 라인들(102)과 복수의 워드 라인 유전체층들(222)을 형성한다. 워드 라인들(102)은 제어 게이트 스택들(1102)의 측벽을 따라 형성되고, 워드 라인 유전체층들(222)은 워드 라인들(102)을 라이닝한다. 복수의 워드 라인들(102)은 제1 및 제2 제어 게이트 스택들(1102a, 1102b)을 따라 각각 존재하는 제1 워드 라인(102a)과 제2 워드 라인(102b)을 포함한다. 워드 라인들(102)은 예를 들어, 도 6a 및/또는 도 6b에서의 복수의 워드 라인들(102)과 동일한 평면 레이아웃을 가질 수 있다. 제1 및 제2 워드 라인들(102a, 102b)은 예를 들어, 도 1, 도 3a 내지 도 3c, 및 도 4a 내지 도 4c 중 임의의 하나 또는 이들의 조합에서 각자의 대응물과 동일한 평면 레이아웃을 가질 수 있다. 그러나, 다른 평면 레이아웃들이 사용가능하다.
도 16과 도 17의 비교를 통해 살펴볼 수 있는 바와 같이, 워드 라인 패턴은 에칭이 제1 만입부(1406)에서 제3 도전층(1402)의 일부분들과 반사방지층(1404)의 일부분들을 제거하도록 한다. 이러한 제거된 부분들은 전술한 바와 같이 균일하거나 또는 실질적으로 균일한 두께(Tarc, Tgl)를 갖기 때문에, 에칭은 제1 만입부(1406)에서 균일하거나 또는 실질적으로 균일한 에칭 로딩을 갖는다. 균일하거나 또는 실질적으로 균일한 에칭 로딩은 에칭 잔류물의 가능성을 감소시킨다. 에칭 잔류물은 제1 및 제2 워드 라인들(102a, 102b)을 전기적으로 함께 단락시킬 가능성을 갖기 때문에, 에칭 잔류물의 가능성이 감소되고, 에칭 잔류물이 제1 및 제2 워드 라인들(102a, 102b)을 전기적으로 함께 단락시킬 가능성이 감소된다. 이것은 결국, 에칭의 공정 윈도우(예를 들어, 탄력성)를 확장시키고, 따라서 수율을 증가시킨다.
도 18의 단면도(1800)에 의해 예시된 바와 같이, 반사방지층(1404)(도 17 참조)이 제거된다. 또한, 워드 라인 마스크(1602)(도 17 참조)는 완전히 또는 부분적으로 제거된다. 예를 들어, 워드 라인 마스크(1602)가 포토레지스트이거나 또는 이것을 포함하는 경우, 포토레지스트는 완전히 제거될 수 있다. 이러한 제거는 예를 들어, 플라즈마 애싱(ashing) 및/또는 일부 다른 적절한 제거 공정(들)에 의해 수행될 수 있다.
도 18의 단면도(1800)에 의해 또한 예시된 바와 같이, 소스/드레인 영역(204)이 제1 및 제2 워드 라인들(102a, 102b) 사이에서, 워드 라인측 디바이스 영역(110a) 상에 형성된다. 소스/드레인 영역(204)은 예를 들어, 기판(104)의 인접한 영역과는 반대되는 도핑 유형을 갖는 기판(104)의 도핑된 부분일 수 있다.
도 19의 단면도(1900)에 의해 예시된 바와 같이, 실리사이드층들(224)이 각각 제1 및 제2 워드 라인들(102a, 102b), 제1 및 제2 소거 게이트들(122a, 122b), 및 소스/드레인 영역(204)을 덮도록 형성된다. 실리사이드층들(224)은 예를 들어, 니켈 실리사이드 및/또는 일부 다른 적절한 실리사이드일 수 있거나 또는 이들을 포함할 수 있다.
전술한 바와 같이, 격리 구조물(112)은 에칭 및/또는 세정 공정 동안 리세싱을 받는다. 예를 들어, 도 10, 도 12, 및 도 13의 동작들은 이러한 리세싱을 야기시킬 수 있다. 이러한 리세싱은 제1 및 제2 소거측 디바이스 영역들(108a, 108b)의 제1 및 제2 디바이스 영역 측벽들(114, 116)이 노출될 정도로 행해질 수 있다. 워드 라인들(102)이 격리 구조물(112) 위에 놓여 있고 제1 및 제2 디바이스 영역 측벽들(114, 116)을 덮기 때문에, 제1 및 제2 디바이스 영역 측벽들(114, 116)은 실리사이드층들(224)의 형성 동안 노출되지 않는다. 따라서, 실리사이드는 제1 및 제2 디바이스 영역 측벽들(114, 116) 상에 형성되지 않는다.
실리사이드가 제1 및 제2 디바이스 영역 측벽들(114, 116) 상에 형성되는 경우, 누설 경로가 기판(104)의 벌크로부터, 제1 및 제2 소거측 디바이스 영역들(108a, 108b)을 따라, 소스 라인들(206)까지 연장될 수 있다. 예를 들어, 누설 경로는 기판(104)의 벌크로부터, 제1 및 제2 소거측 디바이스 영역들(108a, 108b)을 따라, 제1 및 제2 워드 라인들(102a, 102b) 아래에 있는 선택적 도전 채널들(208)까지 연장될 수 있다. 또한, 제1 및 제2 워드 라인들(102a, 102b)과 제1 및 제2 제어 게이트들(120a, 120b)이 적절하게 바이어스된 경우, 누설 경로는 선택적 도전 채널들(208)을 따라 소스 라인들(206)까지 연장될 수 있다. 누설 경로가 기판(104)의 벌크로부터, 제1 및 제2 소거측 디바이스 영역들(108a, 108b)을 따라, 소스 라인들(206)까지 연장되면, 메모리 셀들은 읽기 및/또는 쓰기 교란을 겪어서 잠재적으로 고장을 야기시킬 수 있다. 따라서, 제1 및 제2 소거측 디바이스 영역들(108a, 108b)을 덮는 워드 라인들(102)을 형성함으로써, 소스 라인 누설 경로를 방지할 수 있고, 수율을 향상시킬 수 있다.
도 19의 단면도(1900)에 의해 또한 예시된 바와 같이, 워드 라인들(102), 제어 게이트 스택들(1102), 및 소거 게이트들(122)을 덮는 상호연결 유전체층(202)이 형성된다. 일부 실시예들에서, 복수의 와이어들(도시되지 않음) 및 복수의 비아들(도시되지 않음)이 상호연결 유전체층(202) 내에 형성된다.
방법을 도 8 내지 도 19를 참조하여 설명하지만, 도 8 내지 도 19에서 도시된 구조물들은 본 방법으로 제한되지 않으며, 대신에 본 방법과는 별개로 자립할 수 있다는 것을 알 것이다. 또한, 도 8 내지 도 19는 일련의 동작들로서 설명되지만, 이러한 동작들은 다른 실시예들에서 동작들의 순서가 변경될 수 있다는 점에서 제한적인 것은 아니며, 개시된 방법은 다른 구조물들에도 적용가능하다는 것을 이해할 것이다. 다른 실시예들에서, 도시되고/도시되거나 설명된 일부 동작들은 전체적으로 또는 부분적으로 생략될 수 있다.
도 20을 참조하면, 도 8 내지 도 19의 방법의 일부 실시예들의 블록도(2000)가 제공된다.
동작(2002)에서, 격리 구조물이 기판 내로 연장되도록 형성된다. 격리 구조물은 기판의 소거측 디바이스 영역들의 쌍과 기판의 워드 라인측 디바이스 영역을 경계짓고 전기적으로 분리시킨다. 또한, 워드 라인측 디바이스 영역은 소거측 디바이스 영역들 사이에 있고 이들과 접해 있다. 예컨대, 도 8을 참조하라. 일부 실시예들에서, 소거측 디바이스 영역들은 서로 독립적이다. 다른 실시예들에서, 소거측 디바이스 영역들은 하나이며 동일체다.
동작(2004)에서, 플로우팅 게이트층이 기판 상에 형성된다. 예컨대, 도 9를 참조하라.
동작(2006)에서, 제1 제어 게이트 스택과 제2 제어 게이트 스택이 플로우팅 게이트층 상에 형성되고, 제1 제어 게이트 스택과 제2 제어 게이트 스택 각각은 소거측 디바이스 영역들 위에 놓인다. 예컨대, 도 10과 도 11을 참조하라.
동작(2008)에서, 플로우팅 게이트층을 패터닝하여 제1 및 제2 제어 게이트 스택들 아래에 놓여 있는 플로우팅 게이트들을 형성한다. 예컨대, 도 12를 참조하라.
동작(2010)에서, 제1 및 제2 제어 게이트 스택들의 측부들까지 제1 및 제2 제어 게이트 스택들 및 기판을 라이닝하는 게이트 유전체층이 형성된다. 예컨대, 도 13을 참조하라.
동작(2012)에서, 게이트층과 반사방지 코팅이 제1 및 제2 제어 게이트 스택들과 게이트 유전체층을 덮도록 형성된다. 예컨대, 도 14를 참조하라.
동작(2014)에서, 게이트층의 최상면이 제1 및 제2 제어 게이트 스택들의 최상면 아래에 있을 때까지 게이트층과 반사방지 코팅이 리세싱된다. 예컨대, 도 15를 참조하라.
동작(2016)에서, 워드 라인 마스크가 제1 및 제2 제어 게이트 스택들, 게이트층, 및 반사방지 코팅 상에 형성된다. 예컨대, 도 16을 참조하라.
동작(2018)에서, 제1 및 제2 제어 게이트 스택들과 각각 접하는 제1 워드 라인과 제2 워드 라인을 제1 및 제2 제어 게이트 스택들 사이에 형성하기 위해 워드 라인 마스크를 적소에 위치시킨 상태에서 게이트층과 반사방지 코팅 내로 에칭이 수행된다. 제1 및 제2 워드 라인들은 워드 라인측 디바이스 영역 위에 놓여 있고, 각각 제1 및 제2 소거측 디바이스 영역 위에 놓인다. 예컨대, 도 17을 참조하라.
동작(2020)에서, 소스/드레인 영역이 제1 및 제2 워드 라인들과 접하면서 이들 사이에 있도록, 워드 라인측 디바이스 영역 상에 형성된다. 예컨대, 도 18을 참조하라.
동작(2022)에서, 실리사이드층들이 소스/드레인 영역과, 제1 및 제2 워드 라인들 상에 형성된다. 예컨대, 도 18을 참조하라.
동작(2024)에서, 상호연결 구조물이 제1 및 제2 제어 게이트 스택들과, 제1 및 제2 워드 라인들 위에 형성된다. 예컨대, 도 19를 참조하라.
도 20의 블록도(2000)가 여기서 일련의 동작들 또는 이벤트들로서 예시되고 설명되지만, 이러한 동작들 또는 이벤트들의 나타난 순서는 제한적인 의미로서 해석되어서는 안된다는 것을 알 것이다. 예를 들어, 몇몇의 동작들은 여기서 예시되고 및/또는 설명된 것 이외에 다른 순서로 발생할 수 있고 및/또는 이와 다른 동작들 또는 이벤트들과 동시적으로 발생할 수 있다. 또한, 예시된 모든 동작들이 본 명세서의 설명의 하나 이상의 양태 또는 실시예를 구현하는데 필요한 것은 아니며, 본 명세서에서 도시된 동작들 중의 하나 이상의 동작은 하나 이상의 별개의 동작 및/또는 단계에서 수행될 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 집적 칩에 있어서,
제1 디바이스 영역을 포함하고, 상기 제1 디바이스 영역의 가장자리에 있는 디바이스 영역 측벽을 더 포함하는 기판;
상기 기판 내의 격리 구조물 - 상기 격리 구조물은 상기 제1 디바이스 영역을 둘러싸서 상기 제1 디바이스 영역을 경계짓고(demarcate), 또한 상기 디바이스 영역 측벽에 인접해 있음 -; 및
상기 제1 디바이스 영역 상에 있고 제1 방향으로 서로 이격되어 있는 소거 게이트, 제어 게이트, 및 워드 라인을 포함하고, 상기 제어 게이트는 상기 소거 게이트와 상기 워드 라인 사이에서 이들과 접해 있으며, 상기 디바이스 영역 측벽은 상기 제1 방향을 가로지르는 제2 방향으로 횡측으로 연장되고 상기 워드 라인 아래에 놓여 있는 것인 집적 칩.
실시예 2. 실시예 1에 있어서, 상기 기판은 제2 디바이스 영역을 더 포함하고, 상기 격리 구조물은 폐쇄 경로로 연장되어 상기 제2 디바이스 영역을 완전히 둘러싸서 상기 제2 디바이스 영역을 경계짓고, 상기 워드 라인은 상기 제2 디바이스 영역 위에 놓여 있는 것인 집적 칩.
실시예 3. 실시예 2에 있어서, 상기 기판은 상기 제1 디바이스 영역과 상기 제2 디바이스 영역 상에 각각 있는 제1 소스/드레인 영역과 제2 소스/드레인 영역을 더 포함하고, 상기 제1 소스/드레인 영역은 상기 소거 게이트 아래에 놓여 있고, 상기 제2 소스/드레인 영역은 상기 워드 라인에 접해 있는 것인 집적 칩.
실시예 4. 실시예 1에 있어서, 상기 제1 디바이스 영역은 상기 제2 방향으로 세장화(elongated)되어 있으며, 상기 제1 디바이스 영역은 상기 디바이스 영역 측벽으로 상기 제1 방향으로 돌출해 있는 것인 집적 칩.
실시예 5. 실시예 1에 있어서, 상기 제1 디바이스 영역은 상기 소거 게이트, 상기 제어 게이트, 및 상기 워드 라인 아래에 놓인 H형상 부분을 갖는 것인 집적 칩.
실시예 6. 실시예 1에 있어서, 상기 워드 라인의 바닥면은 상기 기판의 최상면 아래로 상기 격리 구조물 내로 돌출해 있는 것인 집적 칩.
실시예 7. 집적 칩에 있어서,
제1 소스/드레인 영역을 포함하는 기판;
상기 기판 상에 있는 제어 게이트와 워드 라인 - 상기 워드 라인은 상기 제1 소스/드레인 영역과 상기 제어 게이트 사이에 있고 상기 제1 소스/드레인 영역 및 상기 제어 게이트와 접해 있으며, 상기 워드 라인은 상기 워드 라인의 길이를 따라 세장화되어 있음 -; 및
상기 기판 내로 연장되고 제1 격리 구조물 측벽을 갖는 격리 구조물 - 상기 제1 격리 구조물 측벽은 상기 워드 라인의 길이를 따라 횡측으로 연장되고 상기 워드 라인 아래에 놓여 있음 -
을 포함하는 집적 칩.
실시예 8. 실시예 7에 있어서, 상기 격리 구조물은 제2 격리 구조물 측벽을 더 갖고, 상기 제2 격리 구조물 측벽은 상기 워드 라인의 길이를 따라 횡측으로 연장되고, 상기 제2 격리 구조물 측벽은 상기 제1 소스/드레인 영역과 상기 제1 격리 구조물 측벽 사이에 있는 것인 집적 칩.
실시예 9. 실시예 8에 있어서, 상기 제2 격리 구조물 측벽은 상기 워드 라인 바로 아래에 있는 것인 집적 칩.
실시예 10. 실시예 8에 있어서, 상기 격리 구조물의 최상면은 상기 제1 격리 구조물 측벽에서부터 상기 제2 격리 구조물 측벽까지 연속적으로 호(arc) 형상을 갖는 것인 집적 칩.
실시예 11. 실시예 7에 있어서, 상기 격리 구조물은 상기 제1 소스/드레인 영역을 완전히 에워싸도록 폐쇄 경로에서 횡측으로 연장된 것인 집적 칩.
실시예 12. 실시예 7에 있어서, 상기 워드 라인은 상기 제1 소스/드레인 영역과 접하고 상기 워드 라인의 길이를 따라 세장화되어 있는 워드 라인 측벽을 가지며, 상기 워드 라인 측벽은 상기 제1 격리 구조물 측벽으로부터 적어도 10나노미터만큼 오프셋(offset)되어 있는 것인 집적 칩.
실시예 13. 실시예 7에 있어서, 상기 기판은 상기 워드 라인과는 반대쪽의 상기 제어 게이트의 측부 상에서 상기 제어 게이트와 접하는 제2 소스/드레인 영역을 더 포함한 것인 집적 칩.
실시예 14. 실시예 13에 있어서, 상기 격리 구조물은 상기 제1 격리 구조물 측벽에서부터 상기 제2 소스/드레인 영역까지 상기 워드 라인의 길이를 가로질러 연장되는 제2 격리 구조물 측벽을 갖는 것인 집적 칩.
실시예 15. 집적 칩을 형성하는 방법에 있어서,
기판 내로 연장되는 격리 구조물을 형성하는 단계 - 상기 격리 구조물은 상기 기판의 제1 디바이스 영역과 상기 기판의 제2 디바이스 영역을 경계짓고 상기 제1 디바이스 영역과 상기 제2 디바이스 영역을 전기적으로 분리시킴 -;
상기 제1 디바이스 영역 상에 제어 게이트 스택을 형성하는 단계;
상기 제어 게이트 스택, 상기 격리 구조물, 그리고 상기 제1 디바이스 영역과 상기 제2 디바이스 영역을 덮는 게이트층을 퇴적하는 단계; 및
상기 제어 게이트 스택에 접하는 워드 라인을 형성하도록 상기 게이트층을 패터닝하는 단계를 포함하고, 상기 워드 라인은 상기 격리 구조물, 상기 제1 디바이스 영역, 및 상기 제2 디바이스 영역 위에 놓여 있는 것인 집적 칩을 형성하는 방법.
실시예 16. 실시예 15에 있어서, 상기 패터닝하는 단계는,
상기 게이트층의 최상면이 상기 제어 게이트 스택의 최상면 아래에 있을 때까지 상기 게이트층을 에치백(etch back)하는 단계; 및
상기 게이트층 내에 워드 라인 패턴을 형성하기 위해 상기 게이트층 내로 에칭을 수행하는 단계를 포함한 것인 집적 칩을 형성하는 방법.
실시예 17. 실시예 15에 있어서, 상기 격리 구조물은 격리 구조물 측벽들의 쌍을 갖고, 상기 격리 구조물 측벽들은 실질적으로 동일한 횡측 배향을 갖고 각각 상기 제1 디바이스 영역과 상기 제2 디바이스 영역에 인접해 있으며, 상기 워드 라인은 상기 격리 구조물 측벽들 바로 위에 형성된 것인 집적 칩을 형성하는 방법.
실시예 18. 실시예 15에 있어서, 상기 패터닝하는 단계는 상기 워드 라인과는 반대쪽의 상기 제어 게이트 스택의 측부 상에서 상기 제어 게이트 스택과 접하는 소거 게이트를 더 형성하는 것인 집적 칩을 형성하는 방법.
실시예 19. 실시예 15에 있어서,
상기 제어 게이트 스택에 접하는 제1 소스/드레인 영역을 형성하기 위해 상기 제1 디바이스 영역을 도핑하는 단계; 및
상기 워드 라인에 접하는 제2 소스/드레인 영역을 형성하기 위해 상기 제2 디바이스 영역을 도핑하는 단계를 더 포함하는 집적 칩을 형성하는 방법.
실시예 20. 실시예 15에 있어서, 상기 격리 구조물은 제1 격리 구조물 측벽과 제2 격리 구조물 측벽을 갖고, 상기 제1 격리 구조물 측벽과 상기 제2 격리 구조물 측벽은 상기 제2 디바이스 영역의 대향 측부들 상에 있고 상기 제2 디바이스 영역에 인접해 있으며, 상기 게이트층은 상기 제1 격리 구조물 측벽에서부터 상기 제2 격리 구조물 측벽까지 평면 프로파일을 갖는 것인 집적 칩을 형성하는 방법.

Claims (10)

  1. 집적 칩에 있어서,
    제1 디바이스 영역을 포함하고, 상기 제1 디바이스 영역의 가장자리에 있는 디바이스 영역 측벽을 더 포함하는 기판;
    상기 기판 내의 격리 구조물 - 상기 격리 구조물은 상기 제1 디바이스 영역을 둘러싸서 상기 제1 디바이스 영역을 경계짓고(demarcate), 또한 상기 디바이스 영역 측벽에 인접해 있음 -; 및
    상기 제1 디바이스 영역 상에 있고 제1 방향으로 서로 이격되어 있는 소거 게이트, 제어 게이트, 및 워드 라인
    을 포함하고,
    상기 제어 게이트는 상기 소거 게이트와 상기 워드 라인 사이에서 이들과 접해 있으며,
    상기 디바이스 영역 측벽은 상기 제1 방향을 가로지르는 제2 방향으로 횡측으로 연장되고 상기 워드 라인 아래에 놓여 있는 것인 집적 칩.
  2. 제1항에 있어서,
    상기 기판은 제2 디바이스 영역
    을 더 포함하고,
    상기 격리 구조물은 폐쇄 경로로 연장되어 상기 제2 디바이스 영역을 완전히 둘러싸서 상기 제2 디바이스 영역을 경계짓고,
    상기 워드 라인은 상기 제2 디바이스 영역 위에 놓여 있는 것인 집적 칩.
  3. 제1항에 있어서,
    상기 제1 디바이스 영역은 상기 제2 방향으로 세장화(elongated)되어 있으며,
    상기 제1 디바이스 영역은 상기 디바이스 영역 측벽으로 상기 제1 방향으로 돌출해 있는 것인 집적 칩.
  4. 제1항에 있어서,
    상기 워드 라인의 바닥면은 상기 기판의 최상면 아래로 상기 격리 구조물 내로 돌출해 있는 것인 집적 칩.
  5. 집적 칩에 있어서,
    제1 소스/드레인 영역을 포함하는 기판;
    상기 기판 상에 있는 제어 게이트와 워드 라인 - 상기 워드 라인은 상기 제1 소스/드레인 영역과 상기 제어 게이트 사이에 있고 상기 제1 소스/드레인 영역 및 상기 제어 게이트와 접해 있으며, 상기 워드 라인은 상기 워드 라인의 길이를 따라 세장화되어 있음 -; 및
    상기 기판 내로 연장되고 제1 격리 구조물 측벽을 갖는 격리 구조물 - 상기 제1 격리 구조물 측벽은 상기 워드 라인의 길이를 따라 횡측으로 연장되고 상기 워드 라인 아래에 놓여 있음 -
    을 포함하는 집적 칩.
  6. 제5항에 있어서,
    상기 격리 구조물은 제2 격리 구조물 측벽을 더 갖고,
    상기 제2 격리 구조물 측벽은 상기 워드 라인의 길이를 따라 횡측으로 연장되고,
    상기 제2 격리 구조물 측벽은 상기 제1 소스/드레인 영역과 상기 제1 격리 구조물 측벽 사이에 있는 것인 집적 칩.
  7. 제5항에 있어서,
    상기 격리 구조물은 상기 제1 소스/드레인 영역을 완전히 에워싸도록 폐쇄 경로에서 횡측으로 연장된 것인 집적 칩.
  8. 제5항에 있어서,
    상기 워드 라인은 상기 제1 소스/드레인 영역과 접하고 상기 워드 라인의 길이를 따라 세장화되어 있는 워드 라인 측벽을 가지며,
    상기 워드 라인 측벽은 상기 제1 격리 구조물 측벽으로부터 적어도 10나노미터만큼 오프셋(offset)되어 있는 것인 집적 칩.
  9. 제5항에 있어서,
    상기 기판은 상기 워드 라인과는 반대쪽의 상기 제어 게이트의 측부 상에서 상기 제어 게이트와 접하는 제2 소스/드레인 영역을 더 포함한 것인 집적 칩.
  10. 집적 칩을 형성하는 방법에 있어서,
    기판 내로 연장되는 격리 구조물을 형성하는 단계 - 상기 격리 구조물은 상기 기판의 제1 디바이스 영역과 상기 기판의 제2 디바이스 영역을 경계짓고 상기 제1 디바이스 영역과 상기 제2 디바이스 영역을 전기적으로 분리시킴 -;
    상기 제1 디바이스 영역 상에 제어 게이트 스택을 형성하는 단계;
    상기 제어 게이트 스택, 상기 격리 구조물, 그리고 상기 제1 디바이스 영역과 상기 제2 디바이스 영역을 덮는 게이트층을 퇴적하는 단계; 및
    상기 제어 게이트 스택에 접하는 워드 라인을 형성하도록 상기 게이트층을 패터닝하는 단계
    를 포함하고,
    상기 워드 라인은 상기 격리 구조물, 상기 제1 디바이스 영역, 및 상기 제2 디바이스 영역 위에 놓여 있는 것인 집적 칩을 형성하는 방법.
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