TW201448234A - 非揮發性記憶體結構 - Google Patents

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Wei-Ren Chen
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Abstract

一種非揮發性記憶體結構，包含有基底，包含第一、第二以及第三主動區域沿著第一方向排成一列，藉由絕緣區域互相隔開，該絕緣區域包括第一中介絕緣區，介於第一與第二主動區域間，第二中介絕緣區，介於第二與第三主動區域間；第一選擇電晶體，在第一主動區域上；浮置閘極電晶體，在第二主動區域上，與第一選擇電晶體耦合串接，且包含一浮置閘極，完全與第二主動區域重疊，而與第一、第二中介絕緣區部分重疊；以及第二選擇電晶體，在第三主動區域上，與浮置閘極電晶體耦合串接，其中第二選擇電晶體具有一字元線，沿著該第二方向延伸。

Description

非揮發性記憶體結構
本發明係有關於非揮發性記憶體領域，特別是有關於一種具較佳資料保存(data retention)特性的非揮發性記憶體結構。
非揮發性記憶體(nonvolatile memory,NVM)為一種在無電力供應 時亦可保留儲存的資料的記憶體裝置，例如，磁性裝置(magnetic devices)、光碟(optical discs)、快閃記憶體(flash memory)及其他半導體類的記憶體。依據編程次數之限制，非揮發性記憶體可區分為多次編程(multiple time programmable,MTP)記憶體及單次編程(one-time programmable,OTP)記憶體，多次編程記憶體即可多次讀取及寫入資料，例如電子抹除式可複寫唯讀記憶體(EEPROM)及快閃記憶體設有可支援不同操作功能的對應電路，如編程(programming)、抹除(erasing)與讀取(reading)等功能，單次編程記憶體則不須抹除功能的電路，僅需編程及讀取的電路即可維持良好運作，因此，相較於多次編程記憶體，單次編程記憶體電路的製程較簡化，成本較低。
多次編程記憶體及單次編程記憶體具有相同的層疊結構，依其結構而言，現有浮置閘極非揮發性記憶體(floating fate NVM)可區分為雙層堆疊多晶矽之非揮發性記憶體(double-poly non-volatile memory)及單層多晶矽之非揮發性記憶體(single-poly non-volatile memory)。雙層堆疊多晶矽之非揮發性記憶體通常包含一浮置閘極，係用以儲存電荷，一絕緣層(例如氧化矽/氮化矽/氧化矽之複合ONO層)，以及一控制閘極，以控制數據的存取。記憶體單元的操作係依據電容的原理，意即，產生的電荷係儲存於浮置閘極，進而改變 記憶體單元的臨界電壓，以決定"0"及"1"的數據狀態。單層多晶矽之非揮發性記憶體則因與一般互補式金氧半導體製程(CMOS process)相容，而常被應用於嵌入式(embedded)記憶體，例如混合電路及微控制器(如系統整合晶片，SOC)中的嵌入式非揮發性記憶體。
進而言之，當記憶胞單元的尺寸及穿隧氧化層厚度持續減縮，浮置閘極發生資料流失與電流洩漏的情況將日益嚴重，因此，有必要改良非揮發性記憶體的資料保存特性。
本發明之目的係提供一改良的非揮發性記憶體結構，係能改善資料保存特性，且相容於標準化CMOS製程。
根據本發明一實施例，提供一種非揮發性記憶體結構，包含有一第一導電型半導體基底，其上包含有一第一主動區域、一第二主動區域以及一第三主動區域沿著一第一方向排成一列，藉由一絕緣區域在空間上互相隔開前述第一、第二、第三主動區域，其中該絕緣區域包括一第一中介絕緣區，介於該第一主動區域與該第二主動區域之間，以及一第二中介絕緣區，介於該第二主動區域與該第三主動區域之間；一第一選擇電晶體，在該第一主動區域上，具有一選擇閘極沿著一第二方向延伸；一浮置閘極電晶體，在該第二主動區域上，其中該浮置閘極電晶體與該第一選擇電晶體耦合串接，且該浮置閘極電晶體包含有一浮置閘極，完全與下方的該第二主動區域重疊，而與該第一、第二中介絕緣區部分重疊；以及一第二選擇電晶體，在該第三主動區域上，與該浮置閘極電晶體耦合串接，其中該第二選擇電晶體具有一字元線，沿著該第二方向延伸。
根據本發明一實施例，提供一種非揮發性記憶體結構，包含有一第一導電型半導體基底，其上包含有一第一主動區域、一第二主動區域、一第三主動區域、一第四主動區域以及一第五主動區域，其中該第一、第二、第三主動區域沿著一第一方向排成一列，該第二、第四、第五主動區域沿著 一第二方向排成一行，其中該第一、第二、第三主動區域藉由一絕緣區域在空間上互相隔開，該絕緣區域包括一第一中介絕緣區，介於該第一主動區域與該第二主動區域之間、一第二中介絕緣區，介於該第二主動區域與該第三主動區域之間、一第三中介絕緣區，介於該第二主動區域與該第四主動區域之間，以及一第四中介絕緣區，介於該第四主動區域與該第五主動區域之間；一第一選擇電晶體，在該第一主動區域上，具有一選擇閘極沿著一第二方向延伸；一浮置閘極電晶體，在該第二主動區域上，其中該浮置閘極電晶體與該第一選擇電晶體耦合串接，且該浮置閘極電晶體包含有一浮置閘極，完全與下方的該第二、第四、第五主動區域、該第三、第四中介絕緣區重疊，而與該第一、第二中介絕緣區部分重疊；一第六主動區域，與該第四主動區域並列，其中該第六主動區域不與該浮置閘極重疊；以及一第二選擇電晶體，在該第六主動區域上，耦合至一字元線，其中該浮置閘極電晶體另包含有一重摻雜區域，具有該第一導電型，設於該第三主動區域，並耦合至一位元線。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。
1‧‧‧非揮發性記憶胞單元
2‧‧‧非揮發性記憶胞單元
10a‧‧‧第一主動區域
10b‧‧‧第二主動區域
10c‧‧‧第三主動區域
10d‧‧‧第四主動區域
10e‧‧‧第五主動區域
10f‧‧‧第六主動區域
10g‧‧‧第七主動區域
11‧‧‧絕緣區域
11a‧‧‧第一中介絕緣區
11b‧‧‧第二中介絕緣區
11c‧‧‧第三中介絕緣區
11d‧‧‧第四中介絕緣區
11e‧‧‧第五中介絕緣區
11f‧‧‧第六中介絕緣區
20‧‧‧選擇電晶體
30‧‧‧浮置閘極電晶體
40‧‧‧第二選擇電晶體
100‧‧‧半導體基底
102‧‧‧P型區域
103‧‧‧第一N型區域
103a‧‧‧重疊區域
104‧‧‧P型區域或P型井
105‧‧‧第二N型區域
105a‧‧‧重疊區域
106‧‧‧P型區域
202‧‧‧源極摻雜區
202a‧‧‧輕摻雜汲極區域
204‧‧‧汲極摻雜區
204a‧‧‧輕摻雜汲極區域
210‧‧‧通道區
220‧‧‧選擇閘極
230‧‧‧閘極介電層
242‧‧‧側壁子
244‧‧‧襯墊層
310‧‧‧浮置閘極通道
320‧‧‧浮置閘極
320a、320b、320c、320d‧‧‧直線側邊
321‧‧‧延伸段
330‧‧‧浮置閘極介電層
342‧‧‧側壁子
344‧‧‧襯墊層
402‧‧‧源極摻雜區
402a‧‧‧輕摻雜汲極區域
404‧‧‧汲極摻雜區
404a‧‧‧輕摻雜汲極區域
410‧‧‧通道區
420‧‧‧閘極
430‧‧‧閘極介電層
442‧‧‧側壁子
444‧‧‧襯墊層
402’‧‧‧汲極摻雜區
404’‧‧‧源極摻雜區
502‧‧‧N型井
502a‧‧‧N型區域
502b‧‧‧N型區域
503‧‧‧抹除閘極區域
505‧‧‧耦合閘極區域
510‧‧‧深N型井
510a‧‧‧深N型井
510b‧‧‧深N型井
602‧‧‧位元線接觸摻雜區
603a‧‧‧重疊區域
605a‧‧‧重疊區域
607‧‧‧抹除閘極區域
607a‧‧‧重疊區域
702‧‧‧N型井
NW‧‧‧N型井
CL‧‧‧控制線
EL‧‧‧抹除線
BL‧‧‧位元線
SG‧‧‧選擇閘極
SL‧‧‧源極線
WL‧‧‧字元線
PL‧‧‧寫入線
PW1‧‧‧(第一)P型區域
PW2‧‧‧(第二)P型區域
PW3‧‧‧P型區域
VSS‧‧‧接地電壓
VBL‧‧‧位元線電壓
VDD‧‧‧電壓源
VPP‧‧‧第二電壓源
VRD‧‧‧讀取電壓
第1A圖為本發明一實施例的單層多晶矽非揮發性記憶胞單元的平面示意圖。
第1B圖為第1A圖沿著I-I’切線之切面示意圖。
第1C圖為第1A圖沿著II-II’切線之切面示意圖。
第2A圖及第2B圖繪示第1A圖的記憶胞單元的等效電路圖及寫入(PGM)、讀取(READ)、抹除(ERS)操作範例。
第3A至3E圖為依據本發明另一實施例所繪示的單層多晶矽非揮發性記憶胞單元的各剖面示意圖，其中第3A圖為非揮發性記憶胞單元的平面示意圖，第3B圖為第3A圖沿著I-I’切線之切面示意圖，第3C圖為第3A圖沿 著II-II’切線之切面示意圖，第3D圖為第3A圖沿著III-III’切線之切面示意圖，第3E圖為第3A圖沿著IV-IV’切線之切面示意圖。
第4A圖及第4B圖繪示第3A圖的記憶胞單元的等效電路圖及寫入(PGM)、讀取(READ)、抹除(ERS)操作範例。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特詳細說明本發明的構成內容及所欲達成之功效。下文已揭露足夠的細節俾使該領域之一般技藝人士得以具以實施。此外，一些本領域已熟知之物件結構及操作流程將不再贅述。當然，本發明中亦可採行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性、邏輯性及電性上的改變。
同樣地，如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者，且為清楚呈現本發明，部分物件尺寸已被放大。再者，各實施例中相同或相似的物件將以相同標號標記，以便更容易了解本發明。
第1A至1C圖繪示本發明一實施例之非揮發性記憶胞單元，圖中的非揮發性記憶胞單元可以作為多次編程記憶體。如第1A圖所示，非揮發性記憶胞單元1至少包含有三個在空間上互相隔開的主動區域，沿著一第一方向(即參考座標x軸)排成一列，其分別是第一主動區域10a、第二主動區域10b，以及第三主動區域10c，可藉由一形成在半導體基底100主表面上的絕緣區域11來定義出這三個在空間上互相隔開的主動區域，其中，半導體基底100可以例如是P型摻雜矽基底。第二主動區域10b係介於第一主動區域10a以及第三主動區域10c之間。前述的絕緣區域11可以是淺溝絕緣絕緣結構，但不限於此。根據本發明實施例，前述的絕緣區域11可以是在製作邏輯電路內的元件時，例如金氧半導體電晶體元件，同步進行製作，然而，應理解在
其它實施例中，前述的絕緣區域11的製程亦可以與邏輯電路區的絕緣結構的製程分開，而另以其它步驟製作。如第1A圖及第1B圖所示，前述的絕緣區域11包括一第一中介絕緣區11a，介於第一主動區域10a與第二主動區域10b之間，以及一第二中介絕緣區11b，介於第二主動區域10b與第三主動區域10c之間。
在第一主動區域10a上形成有一選擇電晶體20。根據本發明實施例，前述的選擇電晶體20可以是NMOS電晶體，包含一源極摻雜區202，位於一P型區域102內，源極摻雜區202耦合至一源極線SL、一汲極摻雜區204，在空間上與源極摻雜區202相隔開、一通道區210，靠近半導體基底100的主表面，介於源極摻雜區202與汲極摻雜區204之間、一選擇閘極(SG)220位於通道區210上方，以及一閘極介電層230，介於選擇閘極220與通道區210之間。在選擇閘極220的側壁上，可以形成有側壁子242，例如氮化矽側壁子。在側壁子242與選擇閘極220之間，可以形成一襯墊層244，例如矽氧襯墊層。此外，在P型區域102內，側壁子242正下方，可以另形成有輕摻雜汲極(LDD)區域202a及204a。如第1A圖所示，呈直線狀的選擇閘極沿著一第二方向(即參考座標y軸)延伸。
仍參閱第1A圖及第1B圖，在第二主動區域10b上形成有一浮置閘極電晶體30。浮置閘極電晶體30係透過前述的汲極摻雜區204與選擇電晶體20耦合。換言之，前述的汲極摻雜區204係由浮置閘極電晶體30與選擇電晶體20所共用，構成兩串接的電晶體，在此例中，為兩串接的NMOS電晶體。浮置閘極電晶體30包含有一浮置閘極(FG)320，位於第二主動區域10b上。同樣的，在浮置閘極320的側壁上可以形成有側壁子342以及襯墊層344。本發明實施例的主要技術特徵在於：浮置閘極320的側壁以及側壁子342係直接位於絕緣區域11的上方，且前述的側壁以及側壁子342均不與前述任一主動區域重疊(當從上往下看)。換言之，浮置閘極320的整個周緣係直接落在絕緣區域11上，藉此結構特徵，資料保存特性及浮置閘極320漏電 流情形可以明顯改善。
在第三主動區域10c上形成有一第二選擇電晶體40，可用於寫入操作。前述的第二選擇電晶體40可以是NMOS電晶體，包含有一源極摻雜區402，位於一P型區域106內、一汲極摻雜區404，耦接至一位元線BL並在空間上與源極摻雜區402相隔開、一通道區410，靠近半導體基底100的主表面，介於源極摻雜區402與汲極摻雜區404之間、一閘極420位於通道區410上方，以及一閘極介電層430，介於閘極420與通道區410之間。在閘極420的側壁上，可以形成有側壁子442，例如氮化矽側壁子。在側壁子442與閘極420之間，可以形成一襯墊層444，例如矽氧襯墊層。此外，在P型區域106內，側壁子442正下方，可以另形成有輕摻雜汲極(LDD)區域402a及404a。呈直線狀的閘極420沿著第二方向(即參考座標y軸)延伸。電晶體40透過源極摻雜區402與浮置閘極電晶體30串接，如此構成在同一列上串接的三個電晶體20、30、40。
如第1B圖所示，在半導體基底100中形成有一第一N型區域103，使第一N型區域103包圍並涵蓋前述的第一中介絕緣區11a。前述的浮置閘極電晶體30透過第一N型區域103耦接至選擇電晶體20的汲極摻雜區204，其中第一N型區域103在第二主動區域10b與浮置閘極320有部分重疊，而在第一主動區域10a與汲極摻雜區204有部分重疊。圖中，前述的第一N型區域103與浮置閘極320的重疊區域以區域103a來表示。相同的，在半導體基底100中形成有一第二N型區域105，使第二N型區域105包圍並涵蓋前述的第二中介絕緣區11b。前述的浮置閘極電晶體30透過第二N型區域105耦接至第三主動區域10c內的源極摻雜區402，其中第二N型區域105在第二主動區域10b與浮置閘極320有部分重疊，而在第三主動區域10c與源極摻雜區402有部分重疊。圖中，前述的第二N型區域105與浮置閘極320的重疊區域以區域105a來表示。在區域103a與區域105a之間，設有一P型區域或P型井(PW)104，直接位於浮置閘極320下方。在P型區域104中，重 疊區域103a與重疊區域105a之間，定義有一浮置閘極通道310。在半導體基底100的主表面與前述的浮置閘極320之間設有一浮置閘極介電層330。重疊區域103a與重疊區域105a作為浮置閘極電晶體30的汲極源極區域，其可以是N/P型離子井結構，可以在浮置閘極320形成前的井離子佈植製程步驟中完成。
如第1A圖及第1C圖所示，記憶胞單元1可另包含有一第四主動區域10d以及一第五主動區域10e。第二主動區域10b、第四主動區域10d以及第五主動區域10e沿著前述的第二方向(即參考座標y軸)排成一行。根據本發明實施例，前述的絕緣區域11另包含有一第三中介絕緣區11c，介於第二主動區域10b與第四主動區域10d之間，以及一第四中介絕緣區11d，介於第四主動區域10d與第五主動區域10e之間。
前述的浮置閘極320包含一延伸段321，沿著前述的第二方向延伸，並完全覆蓋住下方的第四主動區域10d以及第五主動區域10e，當從上往下看時，浮置閘極320的側壁及側壁子342不會與下方任一主動區域重疊。前述浮置閘極320的延伸段321電容耦合至一耦合閘極區域505，其包含一P型區域PW2，以及一抹除閘極區域503，其由包含一P型區域PW1的第五主動區域10e定義。前述的P型區域PW2與第四主動區域10d部分重疊，前述的P型區域PW1與第五主動區域10e部分重疊。第四主動區域10d與第五主動區域10e均與一N型井502部分重疊，其中前述的N型井502與P型區域PW1、PW2相連。前述的第四主動區域10d、第五主動區域10e、抹除閘極區域503以及耦合閘極區域505可形成在一深N型井(DNW)510內，或直接形成在一N型埋入層(NBL)區域中。深N型井510的作用是將半導體基底100與P型區域PW1、PW2隔離。根據本發明實施例，耦合閘極區域505的表面面積可以大於抹除閘極區域503的表面面積。
在另一實施例中，抹除閘極區域503的位置與耦合閘極區域505的位置可以互相對調。舉例來說，抹除閘極區域503可以位於第四主動區域 10d內，而耦合閘極區域505可以位於第五主動區域10e內。此外，在其它實施例中，抹除閘極區域503與耦合閘極區域505亦可以形成在不同的深N型井內。同樣的，第四主動區域10d與第五主動區域10e可以分別被兩個在空間上相隔開的深N型井包圍。當然，在其它實施例中，在前述的延伸段321下方，也可以有超過兩個耦合閘極、抹除閘極，以及深N型井。
舉例來說，前述的浮置閘極320可以具有一矩形輪廓，且具有四個直線側邊320a、320b、320c、320d，但應理解圖中所示的浮置閘極320形狀僅為例示。側壁子342及襯墊層344係沿著前述的四個直線側邊320a、320b、320c、320d形成。根據本發明實施例，浮置閘極320係與下方的第二主動區域10b、第四主動區域10d及第五主動區域10e完全重疊，而與第一中介絕緣區11a、第二中介絕緣區11b部分重疊。當從上往下看時，前述的四個直線側邊320a、320b、320c、320d與側壁子342不會與任一主動區域重疊。例如，浮置閘極320的兩相對側邊320a及320b係分別直接位於第一中介絕緣區11a及第二中介絕緣區11b上。浮置閘極320與第一中介絕緣區11a及第二中介絕緣區11b的重疊區域大小係可視需要調整並最佳化。
第2A圖及第2B圖繪示第1A圖的記憶胞單元的等效電路圖及寫入(PGM)、讀取(READ)、抹除(ERS)操作範例。如第2A圖及第2B圖所示，寫入操作時，基底(PSub)100、選擇閘極(SG)220、耦合至源極摻雜區202的源極線(SL)、以及耦合至汲極摻雜區404的位元線(BL)均提供一接地電壓VSS。字元線(WL)420係提供一電壓源VDD。耦合至P型區域PW2的控制線(CL)與耦合至P型區域PW1、深N型井DNW的抹除線(EL)則提供一第二電壓源VPP。
進行抹除操作時，基底(PSub)100、選擇閘極(SG)220、耦合至源極摻雜區202的源極線(SL)、以及耦合至汲極摻雜區404的位元線(BL)均提供一接地電壓VSS。字元線(WL)420係提供一電壓源VDD。耦合至P型區域PW2的控制線(CL)係提供一接地電壓VSS。耦合至P型區域PW1、深N 型井DNW的抹除線(EL)則提供一第二電壓源VPP。
進行讀取操作時，基底(PSub)100、耦合至源極摻雜區202的源極線(SL)提供一接地電壓VSS。耦合至汲極摻雜區404的位元線(BL)提供一位元線電壓VBL。選擇閘極220及字元線(WL)420係提供一電壓源VDD。耦合至P型區域PW2的控制線(CL)與耦合至P型區域PW1、深N型井DNW的抹除線(EL)則提供一讀取電壓VRD。
第2B圖列出用於第1A圖的記憶胞單元的偏壓條件。需注意的是，第二電壓源VPP大於電壓源VDD、位元線電壓VBL，以及讀取電壓VRD。
資料存取路徑包括兩個選擇電晶體(20/40)，其作為一電荷感應電晶體，經由類N/P井阻(103/105)或橫向擴散MOS(LDMOS)結構電連接於浮置閘極320一側。
第3A至3E圖為依據本發明另一實施例所繪示的單層多晶矽非揮發性記憶胞單元的各剖面示意圖，其中相同的部位、層或區域仍沿用相同符號表示。圖中所示的非揮發性記憶胞單元可以作為多次編程(MTP)記憶體。如第3A圖所示，同樣的，非揮發性記憶胞單元2至少包含有三個在空間上互相隔開的主動區域，沿著一第一方向(即參考座標x軸)排成一列，其分別是第一主動區域10a、第二主動區域10b，以及第三主動區域10c，可藉由一形成在半導體基底100主表面上的絕緣區域11來定義出這三個在空間上互相隔開的主動區域，其中，半導體基底100可以例如是P型摻雜矽基底。第二主動區域10b係介於第一主動區域10a以及第三主動區域10c之間。前述的絕緣區域11可以是淺溝絕緣絕緣結構，但不限於此。根據本發明實施例，前述的絕緣區域11可以是在製作邏輯電路內的元件時，例如金氧半導體電晶體元件，同步進行製作，然而，應理解在其它實施例中，前述的絕緣區域11的製程亦可以與邏輯電路區的絕緣結構的製程分開，而另以其它步驟製作。
如第3A圖及第3B圖所示，根據本發明實施例，前述的絕緣區域11包括一第一中介絕緣區11a，介於第一主動區域10a與第二主動區域10b 之間，以及一第二中介絕緣區11b，介於第二主動區域10b與第三主動區域10c之間。第一主動區域10a、第二主動區域10b，以及第三主動區域10c可以位於一N型區域(NW)502a中。在N型區域502a下方的半導體基底100中，可提供有一深N型井510a。
在第一主動區域10a上形成有一選擇電晶體20。根據本發明實施例，前述的選擇電晶體20可以是PMOS電晶體，包含一源極摻雜區202，耦合至一源極線SL、一汲極摻雜區204，在空間上與源極摻雜區202相隔開、一通道區210，靠近半導體基底100的主表面，介於源極摻雜區202與汲極摻雜區204之間、一選擇閘極220位於通道區210上方，以及一閘極介電層230，介於選擇閘極220與通道區210之間。在選擇閘極220的側壁上，可以形成有側壁子242，例如氮化矽側壁子。在側壁子242與選擇閘極220之間，可以形成一襯墊層244，例如矽氧襯墊層。此外，在N型區域502a內，側壁子242正下方，可以另形成有輕摻雜汲極(LDD)區域202a及204a。
仍參閱第3A圖及第3B圖，在第二主動區域10b上形成有一浮置閘極電晶體30。浮置閘極電晶體30係透過前述的汲極摻雜區204與選擇電晶體20耦合。換言之，前述的汲極摻雜區204係由浮置閘極電晶體30與選擇電晶體20所共用，構成兩串接的電晶體，在此例中，為兩串接的PMOS電晶體。浮置閘極電晶體30包含有一浮置閘極320，位於第二主動區域10b上。同樣的，在浮置閘極320的側壁上可以形成有側壁子342以及襯墊層344。本發明實施例的主要技術特徵在於：浮置閘極320的側壁以及側壁子342係直接位於絕緣區域11的上方，且前述的側壁以及側壁子342均不與前述任一主動區域重疊(當從上往下看)。換言之，浮置閘極320的整個周緣係直接落在絕緣區域11上，藉此結構特徵，資料保存特性及浮置閘極320漏電流情形可以明顯改善。在第三主動區域10c上，提供有一位元線接觸摻雜區602，例如P+摻雜區。位元線接觸摻雜區602係耦合至一位元線(BL)。
如第3B圖所示，在深N型井510a內形成有一第一P型區域PW1， 使第一P型區域PW1包圍並涵蓋前述的第一中介絕緣區11a。前述的浮置閘極電晶體30透過第一P型區域PW1耦接至選擇電晶體20的汲極摻雜區204，其中第一P型區域PW1在第二主動區域10b與浮置閘極320有部分重疊，而在第一主動區域10a與汲極摻雜區204有部分重疊。圖中，前述的第一P型區域PW1與浮置閘極320的重疊區域以區域603a來表示。相同的，在深N型井510a內形成有一第二P型區域PW2，使第二P型區域PW2包圍並涵蓋前述的第二中介絕緣區11b以及第三主動區域10c。前述的浮置閘極電晶體30透過第二P型區域PW2耦接至第三主動區域10c內的位元線接觸摻雜區602，其中第二P型區域PW2在第二主動區域10b與浮置閘極320有部分重疊，而在第三主動區域10c與位元線接觸摻雜區602有部分重疊。圖中，前述的第二P型區域PW2與浮置閘極320的重疊區域以區域605a來表示。重疊區域603a與重疊區域605a之間，定義有一浮置閘極通道310。在半導體基底100的主表面與前述的浮置閘極320之間設有一浮置閘極介電層330。重疊區域603a與重疊區域605a作為浮置閘極電晶體30的汲極源極區域，其可以是N/P型離子井結構，可以在浮置閘極320形成前的井離子佈植製程步驟中完成。
前述的記憶胞單元2可另包含有一第四主動區域10d以及一第五主動區域10e。第二主動區域10b、第四主動區域10d以及第五主動區域10e沿著前述的第二方向(即參考座標y軸)排成一行。根據本發明實施例，前述的絕緣區域11另包含有一第三中介絕緣區11c，介於第二主動區域10b與第四主動區域10d之間，以及一第四中介絕緣區11d，介於第四主動區域10d與第五主動區域10e之間。在靠近第四主動區域10d處，並列有一第六主動區域10f。在靠近第五主動區域10e處，並列有一第七主動區域10g。根據本發明實施例，前述的絕緣區域11另包含有一第五中介絕緣區11e，介於第四主動區域10d與第六主動區域10f之間，以及一第六中介絕緣區11f，介於第五主動區域10e與第七主動區域10g之間。
同樣的，前述的浮置閘極320可包含一延伸段321，沿著前述的第二方向延伸，並完全覆蓋住下方的第四主動區域10d以及第五主動區域10e，當從上往下看時，浮置閘極320的側壁及側壁子342不會與下方任一主動區域重疊。前述浮置閘極320的延伸段321電容耦合至一抹除閘極區域607，其包含一P型區域PW3。前述的P型區域PW2與第四主動區域10d部分重疊，前述的P型區域PW3設於一N型區域(NW)502b。在半導體基底100內可提供一深N型井510b，位於N型區域502b下方。深N型井510b在空間上與深N型井510a相隔開。前述的P型區域PW3與第五主動區域10e部分重疊，並與第七主動區域10g部分重疊。前述的P型區域PW3包圍第六中介絕緣區11f。前述浮置閘極320的延伸段321與P型區域PW3的重疊區域以區域607a表示。第七主動區域10g係耦合至一抹除線(EL)。
請參閱第3E圖及第3A圖，在第六主動區域10f上形成有一第二選擇電晶體40，可用於寫入操作。前述的第二選擇電晶體40可以是NMOS電晶體，包含有一汲極摻雜區402’，位於基底100中、一源極摻雜區404’，耦接至一寫入線PL並在空間上與汲極摻雜區402’相隔開、一通道區，靠近半導體基底100的主表面，介於汲極摻雜區402’與源極摻雜區404’之間、一閘極420(耦接至一字元線)位於通道區上方。呈直線狀的閘極420沿著第二方向(即第3A圖中參考座標y軸)延伸。第二選擇電晶體40透過汲極摻雜區402’、與汲極摻雜區402’部分重疊的N型井702與浮置閘極電晶體30串接。如第3E圖所示，汲極摻雜區402’耦接至N型井702。
如第3A圖所示，非揮發性記憶胞單元2為三列組態，其中第一、第二、第三主動區域(包括浮置閘極電晶體30及選擇電晶體20)係位於第一列，主要用於讀取操作，第四、第六主動區域(包括電晶體40)位於第二列，主要用於寫入操作，而第五、第七主動區域在第三列，主要用於抹除操作。
第4A圖及第4B圖繪示第3A圖的記憶胞單元的等效電路圖及寫入(PGM)、讀取(READ)、抹除(ERS)操作範例。如第4A圖及第4B圖所示， 寫入操作時，基底(PSub)100及寫入線(PL)係耦合至一接地電壓VSS源極線(SL)以及抹除線(EL)均耦合至一第二電壓源VPP。位元線(BL)浮置。選擇閘極(SG)220及字元線(WL)420係提供一電壓源VDD。
進行抹除操作時，字元線(WL)420係提供電壓VDD。抹除線(EL)係提供一第二電壓源VPP。其它端點均耦接至接地電壓VSS。
進行讀取操作時，字元線(WL)420係提供電壓源VDD。抹除線(EL)及寫入線(PL)係提供一讀取電壓VRD。位元線(BL)係提供一位元線電壓VBL。其它端點均耦接至接地電壓VSS。
第4B圖列出用於第3A圖的記憶胞單元的偏壓條件。需注意的是，第二電壓源VPP大於電壓源VDD、位元線電壓VBL，以及讀取電壓VRD。
資料存取路徑包括選擇電晶體20，其作為一電荷感應電晶體，經由類N/P井阻(PW1)結構或橫向擴散MOS(LDMOS)結構電連接於浮置閘極320一側。本發明另一特徵在於浮置閘極電晶體的源極/汲極區域，即重疊區域(103a/105a或605a/603a)可以是類N/P井結構，其可以在浮置閘極形成之前完成製作。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1‧‧‧非揮發性記憶胞單元
10a‧‧‧第一主動區域
10b‧‧‧第二主動區域
10c‧‧‧第三主動區域
10d‧‧‧第四主動區域
10e‧‧‧第五主動區域
11‧‧‧絕緣區域
11a‧‧‧第一中介絕緣區
11b‧‧‧第二中介絕緣區
11c‧‧‧第三中介絕緣區
11d‧‧‧第四中介絕緣區
20‧‧‧選擇電晶體
30‧‧‧浮置閘極電晶體
40‧‧‧第二選擇電晶體
103‧‧‧第一N型區域
105‧‧‧第二N型區域
202‧‧‧源極摻雜區
204‧‧‧汲極摻雜區
220‧‧‧選擇閘極
320‧‧‧浮置閘極
320a、320b、320c、320d‧‧‧直線側邊
321‧‧‧延伸段
402‧‧‧源極摻雜區
404‧‧‧汲極摻雜區
420‧‧‧閘極
502‧‧‧N型井
503‧‧‧抹除閘極區域
505‧‧‧耦合閘極區域
510‧‧‧深N型井
NW‧‧‧N型井
BL‧‧‧位元線
SG‧‧‧選擇閘極
SL‧‧‧源極線
WL‧‧‧字元線
PW1‧‧‧(第一)P型區域
PW2‧‧‧(第二)P型區域

Claims (28)

  1. 一種非揮發性記憶體結構，包含有：一第一導電型半導體基底，其上包含有一第一主動區域、一第二主動區域以及一第三主動區域沿著一第一方向排成一列，藉由一絕緣區域在空間上互相隔開前述第一、第二、第三主動區域，其中該絕緣區域包括一第一中介絕緣區，介於該第一主動區域與該第二主動區域之間，以及一第二中介絕緣區，介於該第二主動區域與該第三主動區域之間；一第一選擇電晶體，在該第一主動區域上，具有一選擇閘極沿著一第二方向延伸；一浮置閘極電晶體，在該第二主動區域上，其中該浮置閘極電晶體與該第一選擇電晶體耦合串接，且該浮置閘極電晶體包含有一浮置閘極，完全與下方的該第二主動區域重疊，而與該第一、第二中介絕緣區部分重疊；以及一第二選擇電晶體，在該第三主動區域上，與該浮置閘極電晶體耦合串接，其中該第二選擇電晶體具有一字元線，沿著該第二方向延伸。
  2. 如申請專利範圍第1項所述之非揮發性記憶體結構，其中該第一選擇電晶體包含一第二導電型源極摻雜區，耦合至一源極線、一汲極摻雜區，在空間上與該源極摻雜區相隔開、一通道區，介於該源極摻雜區與該汲極摻雜區之間、該選擇閘極位於該通道區上方，以及一閘極介電層，介於該選擇閘極與該通道區之間，其中該浮置閘極電晶體透過該汲極摻雜區與該第一選擇電晶體耦合串接。
  3. 如申請專利範圍第1項所述之非揮發性記憶體結構，其中該浮置閘極的整個周緣係直接落在該絕緣區域上。
  4. 如申請專利範圍第1項所述之非揮發性記憶體結構，其中該第一方向係垂直該第二方向。
  5. 如申請專利範圍第2項所述之非揮發性記憶體結構，其中在該半導體基底中另包含有一第一井區域，具有該第二導電型，包圍並涵蓋該第一中介絕緣區，以及一第二井區域，具有該第二導電型，包圍並涵蓋該第二中介絕緣區，該浮置閘極電晶體係經由該第一井區域與該第一選擇電晶體的該汲極摻雜區耦合，其中該第一井區域在該第二主動區域與該浮置閘極有部分重疊，而在該第一主動區域與該汲極摻雜區有部分重疊。
  6. 如申請專利範圍第5項所述之非揮發性記憶體結構，其中該浮置閘極電晶體透過該第二井區域耦接至該第三主動區域內的該第二選擇電晶體的該源極摻雜區，其中該第二井區域在該第二主動區域與該浮置閘極有部分重疊，而在該第三主動區域與該源極摻雜區有部分重疊。
  7. 如申請專利範圍第6項所述之非揮發性記憶體結構，其中具有該第二導電型的該第一井區域以及具有該第二導電型的該第二井區域作為該浮置閘極電晶體的汲極源極區域。
  8. 如申請專利範圍第7項所述之非揮發性記憶體結構，其中該第一井區域以及該第二井區域是離子井結構，可以在該浮置閘極形成前的井離子佈植製程步驟中完成。
  9. 如申請專利範圍第6項所述之非揮發性記憶體結構，其中該第二選擇電晶體另包含一汲極摻雜區，耦接至一位元線。
  10. 如申請專利範圍第1項所述之非揮發性記憶體結構，其中另包含有：一第四主動區域以及一第五主動區域，其中該第二主動區域、該第四主動區域以及該第五主動區域沿著該第二方向排成一行；以及一屬於該浮置閘極的延伸段，沿著該第二方向延伸，並完全覆蓋住下方的該第四主動區域以及該第五主動區域。
  11. 如申請專利範圍第10項所述之非揮發性記憶體結構，其中該浮置閘極的該延伸段電容耦合至一耦合閘極區域，該耦合閘極區域與該第四主動區域重疊，該浮置閘極的該延伸段並電容耦合至一抹除閘極區域，該抹除閘極區域與該第五主動區域重疊。
  12. 如申請專利範圍第10項所述之非揮發性記憶體結構，其中該第四主動區域及該第五主動區域均被單一離子井區域所包圍涵蓋，其中該離子井區域的導電型與該半導體基底相反。
  13. 如申請專利範圍第10項所述之非揮發性記憶體結構，其中該第四主動區域及該第五主動區域分別被兩個空間上相隔開的離子井區域所包圍涵蓋，其中該兩個空間上相隔開的離子井區域的導電型均與該半導體基底相反。
  14. 如申請專利範圍第11項所述之非揮發性記憶體結構，其中該耦合閘極區域係由該第四主動區域定義出來，其與一第一導電型的第三井區域及一第二導電型的第五井區域部分重疊，而該抹除閘極區域係由該第五主動區域定義出來，其與一第一導電型的第四井區域及該第二導電型的該第五井區域部分重疊。
  15. 一種非揮發性記憶體結構，包含有： 一第一導電型半導體基底，其上包含有一第一主動區域、一第二主動區域、一第三主動區域、一第四主動區域以及一第五主動區域，其中該第一、第二、第三主動區域沿著一第一方向排成一列，該第二、第四、第五主動區域沿著一第二方向排成一行，其中該第一、第二、第三主動區域藉由一絕緣區域在空間上互相隔開，該絕緣區域包括一第一中介絕緣區，介於該第一主動區域與該第二主動區域之間、一第二中介絕緣區，介於該第二主動區域與該第三主動區域之間、一第三中介絕緣區，介於該第二主動區域與該第四主動區域之間，以及一第四中介絕緣區，介於該第四主動區域與該第五主動區域之間；一第一選擇電晶體，在該第一主動區域上，具有一選擇閘極沿著一第二方向延伸；一浮置閘極電晶體，在該第二主動區域上，其中該浮置閘極電晶體與該第一選擇電晶體耦合串接，且該浮置閘極電晶體包含有一浮置閘極，完全與下方的該第二、第四、第五主動區域、該第三、第四中介絕緣區重疊，而與該第一、第二中介絕緣區部分重疊；一第六主動區域，與該第四主動區域並列，其中該第六主動區域不與該浮置閘極重疊；以及一第二選擇電晶體，在該第六主動區域上，耦合至一字元線，其中該浮置閘極電晶體另包含有一重摻雜區域，具有該第一導電型，設於該第三主動區域，並耦合至一位元線。
  16. 如申請專利範圍第15項所述之非揮發性記憶體結構，其中該第一選擇電晶體包含一第一導電型源極摻雜區，耦合至一源極線、一第一導電型汲極摻雜區，在空間上與該源極摻雜區相隔開、一通道區，介於該源極摻雜區與該汲極摻雜區之間、該選擇閘極位於該通道區上方，以及一閘極介電層，介於該選擇閘極與該通道區之間，其中該浮置閘極電晶體透過該汲極摻雜區與該 第一選擇電晶體耦合串接。
  17. 如申請專利範圍第15項所述之非揮發性記憶體結構，其中該第二選擇閘極電晶體包含有一第二導電型源極摻雜區，耦接至一寫入線、一第二導電型汲極摻雜區，其與一和該第四主動區域重疊的一第二導電型井區域耦合、一通道區，介於該汲極摻雜區與該源極摻雜區之間、一選擇閘極位於該通道區上方，以及一閘極介電層。
  18. 如申請專利範圍第17項所述之非揮發性記憶體結構，其中該浮置閘極的整個周緣係直接落在該絕緣區域上。
  19. 如申請專利範圍第16項所述之非揮發性記憶體結構，其中另包含有：一第七主動區域，與該第五主動區域並列；以及一抹除閘極區域，電容耦合至一屬於該浮置閘極的延伸段。
  20. 如申請專利範圍第19項所述之非揮發性記憶體結構，其中在該半導體基底中另包含有一第一井區域，具有該第一導電型，包圍並涵蓋該第一中介絕緣區，以及一第二井區域，具有該第一導電型，包圍並涵蓋該第二中介絕緣區。
  21. 如申請專利範圍第20項所述之非揮發性記憶體結構，其中該抹除閘極區域係由該第五主動區域定義出來，其與一第一導電型的第三井區域及該第二導電型的該第四井區域部分重疊。
  22. 如申請專利範圍第21項所述之非揮發性記憶體結構，其中該抹除閘極區域係經由該第一導電型的第三井區域，其與該第七主動區域部分重疊，耦合至一抹除線。
  23. 如申請專利範圍第15項所述之非揮發性記憶體結構，其中該浮置閘極電晶體的源極/汲極區域包含一類井結構，其形成在該浮置閘極之前。
  24. 如申請專利範圍第19項所述之非揮發性記憶體結構，其中該第一、第二、第三主動區域被一第一離子井區域所包圍涵蓋，該第一離子井區域具有該第二導電型，該第五、第七主動區域被一第二離子井區域所包圍涵蓋，該第二離子井區域具有該第二導電型。
  25. 一種非揮發性記憶體結構，包含有：一第一導電型半導體基底，其上包含有一第一主動區域、一第二主動區域、一第三主動區域、一第四主動區域以及一第五主動區域，其中該第一、第二、第三主動區域沿著一第一方向排成一列，該第二、第四、第五主動區域沿著一第二方向排成一行，其中該第一、第二、第三主動區域藉由一絕緣區域在空間上互相隔開，該絕緣區域包括一第一中介絕緣區，介於該第一主動區域與該第二主動區域之間、一第二中介絕緣區，介於該第二主動區域與該第三主動區域之間、一第三中介絕緣區，介於該第二主動區域與該第四主動區域之間，以及一第四中介絕緣區，介於該第四主動區域與該第五主動區域之間；一浮置閘極電晶體，在該第二主動區域上，其中該浮置閘極電晶體包含有一浮置閘極，其完全與下方的該第二主動區域重疊，以及一類井結構，作為該浮置閘極電晶體的源極/汲極，其中該浮置閘極包含一延伸段，完全覆蓋住下方的該第四主動區域以及該第五主動區域；一耦合閘極區域，位於該半導體基底中，該耦合閘極區域與該第四主動區域重疊，並電容耦合至該延伸段；以及一抹除閘極區域，位於該半導體基底中，該抹除閘極區域與該第五主動 區域重疊，並電容耦合至該延伸段，其中該浮置閘極的整個周緣係直接落在該絕緣區域上。
  26. 如申請專利範圍第25項所述之非揮發性記憶體結構，其中另包含有：一第一選擇電晶體，設於該第一主動區域上，其中該第一選擇閘極電晶體包含有一選擇閘極，其中該浮置閘極電晶體係與該第一選擇電晶體耦合串接。
  27. 如申請專利範圍第26項所述之非揮發性記憶體結構，其中另包含有：一第六主動區域，與該第四主動區域並列，其中該第六主動區域不與該第六主動區域重疊；以及一第二選擇電晶體，設於該第六主動區域上，並耦合至一字元線。
  28. 如申請專利範圍第26項所述之非揮發性記憶體結構，其中另包含有：一第二選擇電晶體，與該浮置閘極電晶體耦合串接，設於該第三主動區域上，其中該第二選擇電晶體包含有一選擇閘極。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9748339B1 (en) 2017-01-06 2017-08-29 Vanguard International Semiconductor Corporation Semiconductor device and method for fabricating the same
TWI597838B (zh) * 2016-11-01 2017-09-01 世界先進積體電路股份有限公司 半導體元件及其製造方法
TWI718222B (zh) * 2016-02-25 2021-02-11 台灣積體電路製造股份有限公司 非揮發性記憶體及其製造方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9087587B2 (en) * 2013-03-15 2015-07-21 GlobalFoundries, Inc. Integrated circuits and methods for operating integrated circuits with non-volatile memory
US9508396B2 (en) 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
TWI593052B (zh) * 2015-01-07 2017-07-21 力旺電子股份有限公司 半導體元件及其製造方法
TWI594420B (zh) * 2015-01-13 2017-08-01 Xinnova Tech Ltd Non-volatile memory components and methods of making the same
TWI546903B (zh) * 2015-01-15 2016-08-21 聯笙電子股份有限公司 非揮發性記憶體單元
TWI606551B (zh) * 2015-02-16 2017-11-21 Xinnova Tech Ltd Non-volatile memory device method
US9711516B2 (en) * 2015-10-30 2017-07-18 Taiwan Semiconductor Manufacturing Company Ltd. Non-volatile memory having a gate-layered triple well structure
KR102359372B1 (ko) * 2016-02-17 2022-02-09 에스케이하이닉스 주식회사 싱글-폴리 불휘발성 메모리 셀
TWI602183B (zh) * 2016-03-10 2017-10-11 力旺電子股份有限公司 記憶體單元及記憶體陣列
US9633734B1 (en) * 2016-07-14 2017-04-25 Ememory Technology Inc. Driving circuit for non-volatile memory
US9882566B1 (en) * 2017-01-10 2018-01-30 Ememory Technology Inc. Driving circuit for non-volatile memory
US10096602B1 (en) * 2017-03-15 2018-10-09 Globalfoundries Singapore Pte. Ltd. MTP memory for SOI process
CN107302003A (zh) * 2017-06-22 2017-10-27 中国电子科技集团公司第五十八研究所 抗辐射Sence‑Switch型nFLASH开关单元结构及其制备方法
TWI652683B (zh) * 2017-10-13 2019-03-01 力旺電子股份有限公司 用於記憶體的電壓驅動器
US11011533B2 (en) 2018-01-10 2021-05-18 Ememory Technology Inc. Memory structure and programing and reading methods thereof
KR102385951B1 (ko) * 2018-02-23 2022-04-14 에스케이하이닉스 시스템아이씨 주식회사 프로그램 효율이 증대되는 원 타임 프로그래머블 메모리 및 그 제조방법
TWI698003B (zh) * 2018-06-15 2020-07-01 卡比科技有限公司 非揮發性記憶體裝置
US11017862B2 (en) * 2018-12-13 2021-05-25 Ememory Technology Inc. Multi-time programming memory cell and memory cell array with erase inhibit capability
KR102524804B1 (ko) 2019-01-04 2023-04-24 삼성전자주식회사 원-타임 프로그램가능한 메모리 셀, 및 이를 구비하는 otp 메모리 및 메모리 시스템
CN111129017B (zh) * 2019-12-26 2022-06-07 华虹半导体(无锡)有限公司 Otp存储器及其制造方法
US11387242B2 (en) 2020-03-03 2022-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory (NVM) cell structure to increase reliability
US11139006B1 (en) * 2020-03-12 2021-10-05 Ememory Technology Inc. Self-biased sense amplification circuit
CN112652347B (zh) * 2020-12-21 2022-03-18 长江存储科技有限责任公司 半导体器件的深阱电压的控制方法
KR20230056275A (ko) * 2021-10-20 2023-04-27 에스케이하이닉스 주식회사 반도체 메모리 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0237778A (ja) 1988-07-27 1990-02-07 Nec Corp 半導体記憶装置の製造方法
US6274898B1 (en) * 1999-05-21 2001-08-14 Vantis Corporation Triple-well EEPROM cell using P-well for tunneling across a channel
US8264039B2 (en) * 2004-04-26 2012-09-11 Synopsys, Inc. High-voltage LDMOSFET and applications therefor in standard CMOS
JP2006344735A (ja) 2005-06-08 2006-12-21 Seiko Epson Corp 半導体装置
KR100660903B1 (ko) * 2005-12-23 2006-12-26 삼성전자주식회사 프로그래밍 속도를 개선한 이이피롬, 이의 제조 방법 및이의 동작 방법
US20070247915A1 (en) * 2006-04-21 2007-10-25 Intersil Americas Inc. Multiple time programmable (MTP) PMOS floating gate-based non-volatile memory device for a general-purpose CMOS technology with thick gate oxide
US7663916B2 (en) * 2007-04-16 2010-02-16 Taiwan Semicondcutor Manufacturing Company, Ltd. Logic compatible arrays and operations
JP5265898B2 (ja) 2007-09-25 2013-08-14 ルネサスエレクトロニクス株式会社 半導体装置
JP2010283110A (ja) 2009-06-04 2010-12-16 Rohm Co Ltd 半導体装置
US8958245B2 (en) * 2010-06-17 2015-02-17 Ememory Technology Inc. Logic-based multiple time programming memory cell compatible with generic CMOS processes
US8477539B2 (en) * 2011-07-15 2013-07-02 Vangaurd International Semiconductor Corporation Non-volatile memory cell and methods for programming, erasing and reading thereof
JP2013102119A (ja) 2011-11-07 2013-05-23 Ememory Technology Inc 不揮発性メモリーセル

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI718222B (zh) * 2016-02-25 2021-02-11 台灣積體電路製造股份有限公司 非揮發性記憶體及其製造方法
US11925017B2 (en) 2016-02-25 2024-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a wall structure surrounding a stacked gate structure
TWI597838B (zh) * 2016-11-01 2017-09-01 世界先進積體電路股份有限公司 半導體元件及其製造方法
US9748339B1 (en) 2017-01-06 2017-08-29 Vanguard International Semiconductor Corporation Semiconductor device and method for fabricating the same

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