TWI602183B - 記憶體單元及記憶體陣列 - Google Patents

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Description

記憶體單元及記憶體陣列
本發明是有關於一種記憶體單元，特別是一種具有電壓傳輸裝置的記憶體單元。
電子式可複寫非揮發性記憶體是一種可在沒有電源的情況下，保存所儲存之資訊的記憶體，並且可在記憶體上件後由其他程式複寫。由於非揮發性記憶體所能應用的範圍相當廣泛，因此將非揮發性記憶體與主要電路嵌入在同一塊晶片的做法也成為一種趨勢，特別是像個人電子裝置這種對於電路面積有嚴格限制的應用中。
先前技術之非揮發性記憶體單元可包含一個用以保存資料的浮接閘極電晶體，以及一或二個用以控制浮接閘極電晶體以執行對應操作的選擇電晶體。由於記憶胞的所有操作，例如寫入操作、清除操作、禁止操作及讀取操作，都須由選擇電晶體控制，因此選擇電晶體常需操作於高電壓，而必須以具高臨界電壓的電晶體來實做。
然而，因為選擇電晶體具有高臨界電壓，所以記憶胞的讀取操作也須以高電壓驅動，因而拉長了讀取資料所需的時間，也增加了不必要的電能損耗。因此如何加速讀取過程，並降低讀取電壓的需求即成為了有待解決的問題。
本發明之一實施例提供一種記憶體單元。記憶體單元包含第一電壓傳輸裝置及第一記憶胞。第一電壓傳輸裝置根據記憶體單元的操作輸出電壓。第一記憶胞包含第一浮接閘極電晶體及第一電容元件。
第一浮接閘極電晶體具有第一端、第二端及浮接閘極。第一浮接閘極電晶體之第一端接收第一位元線訊號。第一電容元件具有第一端、第二端、控制端及基極。第一電容元件之第一端耦接於第一電壓傳輸裝置，第一電容元件之控制端耦接於第一浮接閘極電晶體之浮接閘極，而第一電容元件之基極接收第一控制訊號。
第一電容元件及第一電壓傳輸裝置皆設置於第一Ｎ井區。於第一記憶胞之寫入操作或清除操作期間，第一電容元件的第一端接收第一電壓傳輸裝置輸出之第一電壓。於第一記憶胞之禁止操作期間，第一電容元件的第一端接收第一電壓傳輸裝置輸出之第二電壓。第一電壓大於第二電壓。
本發明之另一實施例提供一種記憶體陣列。記憶體陣列包含至少一列記憶體單元，同一列之每一記憶體單元包含第一電壓傳輸裝置、第二電壓傳輸裝置、第一記憶胞及第二記憶胞。第一電壓傳輸裝置接收禁止操作訊號，並根據第一傳輸閘極控制訊號輸出電壓。第二電壓傳輸裝置接收禁止操作訊號，並根據第二傳輸閘極控制訊號輸出電壓。
第一記憶胞包含第一浮接閘極電晶體、第一電容元件、第一字元線電晶體及第二電容元件。第一浮接閘極電晶體具有第一端、第二端及浮接閘極。第一浮接閘極電晶體之第一端接收第一位元線訊號。第一電容元件具有第一端、第二端、控制端及基極。第一電容元件之第一端耦接於第一電壓傳輸裝置，第一電容元件之控制端耦接於第一浮接閘極電晶體之浮接閘極，而第一電容元件之基極用以接收第一控制訊號。第一字元線電晶體具有第一端、第二端及控制端。第一字元線電晶體之第一端耦接於第一浮接閘極電晶體之第二端，第一字元線電晶體之第二端接收第三電壓，而第一字元線電晶體之控制端接收字元線訊號。第二電容元件耦接於第一浮接閘極電晶體之浮接閘極，並可接收第二控制訊號。
第二記憶胞包含第二浮接閘極電晶體、第三電容元件、第二字元線電晶體及第四電容元件。第二浮接閘極電晶體具有第一端、第二端及浮接閘極。第二浮接閘極電晶體之第一端可接收第二位元線訊號。第三電容元件具有第一端、第二端、控制端及基極。第三電容元件之第一端耦接於第二電壓傳輸裝置，第三電容元件之控制端耦接於第二浮接閘極電晶體之浮接閘極，而第三電容元件之基極用以接收第一控制訊號。第二字元線電晶體具有第一端、第二端及控制端。第二字元線電晶體之第一端耦接於第二浮接閘極電晶體之第二端，第二字元線電晶體之第二端可接收第三電壓，而第二字元線電晶體之控制端可接收字元線訊號。第四電容元件耦接於第二浮接閘極電晶體之浮接閘極，並接收第二控制訊號。
位於同一列之複數個記憶體單元接收相同之禁止操作訊號，相同之第一控制訊號，相同之第二控制訊號，及相同之字元線訊號。位於同一列之複數個記憶體單元接收複數個相異之第一位元線訊號，複數個相異之第二位元線訊號，複數個相異之第一傳輸閘極控制訊號，及複數個相異之第二傳輸閘極控制訊號。
第1圖為本發明一實施例之記憶體單元10的示意圖。記憶體單元10包含第一記憶胞100及第一電壓傳輸裝置130。第一記憶胞100包含第一浮接閘極電晶體FGT1、第一字元線電晶體WLT1、第一電容元件110及第二電容元件120。第一電壓傳輸裝置130可根據記憶體單元10的操作輸出電壓。
第一浮接閘極電晶體FGT1具有第一端、第二端及浮接閘極。第一浮接閘極電晶體FGT1之第一端可接收第一位元線訊號BL。字元線電晶體WLT1具有第一端、第二端及控制端。字元線電晶體WLT1之第一端耦接於第一浮接閘極電晶體FGT1之第二端，字元線電晶體WLT1之第二端接收第三電壓GND，而字元線電晶體WLT1之控制端可接收字元線訊號WL。
第一電容元件110耦接於第一電壓傳輸裝置130及第一浮接閘極電晶體FGT1之浮接閘極。第一電容元件110可接收第一控制訊號CS1及第一電壓傳輸裝置130所輸出的電壓。第二電容元件120耦接於第一浮接閘極電晶體FGT1之浮接閘極，並可接收第二控制訊號CS2。第一電壓傳輸裝置130可在記憶體單元10的不同操作期間輸出不同的電壓，並可協助避免第一記憶胞被寫入或被清除。
第2圖為本發明一實施例之記憶體單元10的佈局俯視圖。在第2圖中，第一電容元件110及第一電壓傳輸裝置130實質上是設置於第一N井區NW1的主動區AA1中。第一浮接閘極電晶體FGT1及第一字元線電晶體WLT1則是部分設置於與第一N井區NW1相鄰之P井區PW1的主動區AA2，且第二電容元件120則是實質上設置於與P井區PW1相鄰之第二N井區NW2的主動區AA3中。主動區AA1、AA2及AA3可包含用以形成記憶體單元10所需之電晶體架構的參雜區。第一浮接閘極電晶體FGT1之浮接閘極FG1會向第一N井區NW1及第二N井區NW2延伸以耦接至第一電容元件110及第二電容元件120。第一電容元件110可自第一N井區NW1直接接收第一控制訊號CS1，而第二電容元件120可自第二N井區直接接收第二控制訊號CS2。
在第2圖中，於第一電容元件110上方之浮接閘極FG1的面積會大於第二電容元件120上方之浮接閘極FG1的面積。然而，在本發明的其他實施例中，於第一電容元件110及第二電容元件120上方之浮接閘極FG1的面積比例亦可根據系統的需求加以調整，以增進寫入操作及/或清除操作的效率。
第3圖為第2圖之第一電容元件110及第一電壓傳輸裝置130的結構示意圖。在第3圖中，第一電容元件110具有第一端、第二端、控制端及基極。第一電容元件110的第一端及第二端可耦接至第一電壓傳輸裝置130，而第一電容元件110的控制端可耦接至第一浮接閘極電晶體FGT1的浮接閘極FG1。第一電容元件110的基極則可為第一N井區NW1的一部分，並可接收第一控制訊號CS1。
第一電壓傳輸裝置130包含第一傳輸閘極電晶體PG1及第二傳輸閘極電晶體PG2。第一傳輸閘極電晶體PG1具有第一端131、第二端132及控制端133。第一傳輸閘極電晶體PG1之第一端131及第二端132可為P型參雜區，而第一傳輸閘極電晶體PG1之控制端133則可為閘極結構。第一傳輸閘極電晶體PG1之第一端131可接收禁止操作訊號INH，第一傳輸閘極電晶體PG1之第二端132可耦接至第一電容元件110之第一端，而第一傳輸閘極電晶體PG1之控制端133可接收第一傳輸閘極控制訊號PL。
第二傳輸閘極電晶體PG2具有第一端134、第二端135及控制端136。第二傳輸閘極電晶體PG2之第一端134及第二端135可為P型參雜區，而第二傳輸閘極電晶體PG2之控制端136則可為閘極結構。第二傳輸閘極電晶體PG2之第一端134可耦接至第一電容元件110之第二端，第二傳輸閘極電晶體PG2之第二端135可接收第一電壓VPP或第一控制訊號CS1，而第二傳輸閘極電晶體PG2之控制端136可接收第二傳輸閘極控制訊號PL’。
透過控制第一傳輸閘極電晶體PG1及第二傳輸閘極電晶體PG2，第一電容元件110可在相異的操作期間接收到相異的電壓，使得第一電容元件110的電容值可以被調整，進而能夠避免第一記憶胞100被寫入或被清除。
表1為本發明一實施例之第一記憶胞100在相異操作期間所接收到的訊號電壓。
表1 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td>   </td><td> 第一控制訊號 CS1 </td><td> 第二控制訊號 CS2 </td><td> 禁止操作訊號 INH </td><td> 字元線訊號 WL </td><td> 第一位元線訊號 BL </td><td> 第一傳輸閘極控制訊號 PL </td><td> 第二傳輸閘極控制訊號 PL’ </td></tr><tr><td> 寫入操作 </td><td> VPP </td><td> VPP </td><td> VZ </td><td> GND to VDD </td><td> GND to VDD </td><td> VPP </td><td> VX </td></tr><tr><td> 禁止寫入操作 </td><td> VPP </td><td> VPP </td><td> VZ </td><td> GND to VDD </td><td> GND to VDD </td><td> VX </td><td> VPP </td></tr><tr><td> 清除操作 </td><td> GND </td><td> VPP </td><td> GND </td><td> VDD </td><td> GND </td><td> GND </td><td> GND </td></tr><tr><td> 讀取操作 </td><td> GND </td><td> GND </td><td> GND </td><td> VDD </td><td> VDD </td><td> GND </td><td> GND </td></tr></TBODY></TABLE>
第三電壓GND小於第四電壓VDD，第四電壓VDD小於第五電壓VX，第五電壓VX小於第二電壓VZ，而第二電壓VZ小於第一電壓VPP。舉例來說，第三電壓GND可為地電壓，即為0V，第二電壓VZ可為4V，第一電壓VPP可為10V，第四電壓VDD可為0.5V至1.2V，而第五電壓VX可為3V。
在表1中，第一電容元件110主要可用於寫入操作，而第二電容元件120則主要可用於清除操作。在記憶體單元10之第一記憶胞100的寫入操作期間，第一控制訊號CS1可為第一電壓VPP，第二控制訊號CS2可為第一電壓VPP，第一位元線訊號BL可為介於第四電壓VDD至第三電壓GND的範圍間，字元線訊號WL可為介於第四電壓VDD至第三電壓GND的範圍間，禁止操作訊號INH可為第二電壓VZ，第一傳輸閘極控制訊號PL可為第一電壓VPP，而第二傳輸閘極控制訊號PL’可為第五電壓VX。
換言之，在第一記憶胞100的寫入操作期間，第一傳輸閘極電晶體PG1會被截止，而第二傳輸閘極電晶體PG2會被導通。因此，第一電容元件110所接收到之第一控制訊號CS1及第一電壓傳輸裝置130所輸出的電壓皆為第一電壓VPP。浮接閘極FG1會被耦合至足以產生福諾電子穿隧注入(Fowler Nordheim electron tunneling)的高電壓。如此一來，第一記憶胞100即可被寫入。
在第一記憶胞100的禁止寫入操作期間，第一控制訊號CS1為第一電壓VPP，第二控制訊號CS2為第一電壓VPP，第一位元線訊號BL為介於第四電壓VDD至第三電壓GND的範圍間，字元線訊號WL為介於第四電壓VDD至第三電壓GND的範圍間，禁止操作訊號INH為第二電壓VZ，第一傳輸閘極控制訊號PL為第五電壓VX，而第二傳輸閘極控制訊號PL’為第一電壓VPP。
也就是說，在第一記憶胞100的禁止寫入操作期間，第一傳輸閘極電晶體PG1會被導通，而第二傳輸閘極電晶體PG2會被截止。因此，第一電容元件110不僅會接收到處於第一電壓VPP之第一控制訊號CS1，還會接收到第一電壓傳輸裝置130所輸出的電壓，亦即第二電壓VZ。由於第二電壓VZ較第一電壓VPP小，浮接閘極FG1不會被耦合到足以產生電子穿隧注入的高電壓，因此第一記憶胞100不會被寫入。
如此一來，第一傳輸閘極控制訊號PL及第二傳輸閘極控制訊號PL’即可控制第一傳輸閘極電晶體PG1及第二傳輸閘極電晶體PG2以完成第一記憶胞100的寫入操作及禁止寫入操作。由於禁止操作可利用第一電壓傳輸裝置130完成，第一字元線電晶體WLT1就不須要接收到任何高電壓。換言之，第一字元線電晶體WLT1會在低電壓中操作，因此也可具有低臨界電壓。舉例來說，先前技術中的字元線電晶體的臨界電壓可能約為0.7V，然而第一字元線電晶體WLT2的臨界電壓則約為0.3V至0.4V。在本發明的部分實施例中，第一字元線電晶體WLT1可透過調整閘極氧化層的厚度、使用原生型元件(native device)或佈植井區的方式來製作。如此一來，記憶胞的讀取過程即可在低電壓下完成，亦即如表1中所示的第三電壓GND及第四電壓VDD。低電壓的操作有助於加速讀取過程，也有助於減少電能損耗。
在本發明的部分實施例中，記憶體單元中的所有記憶胞在起始時可能都會先被清除，因此記憶體單元可以透過寫入操作及禁止寫入操作來控制每個記憶胞的狀態。在此情況下，清除操作即可視為重置操作。也就是說，每一次在記憶胞被寫入之前，每個記憶胞都會先被清除，再進行寫入操作。這類型的記憶體單元即無須禁止清除的操作。
然而，在本發明的部分實施例中，記憶體單元中的所有記憶胞在起始時也可能都會先被寫入。而記憶體單元可以透過清除操作及禁止清除的操作來控制每個記憶胞的狀態。在此情況下，寫入操作即可視為重置操作。表2為本發明另一實施例之第一記憶胞100在相異操作期間所接收到的訊號電壓。在表2中，第一電容元件110主要可用於清除操作，而第二電容元件120主要可用於寫入操作。
表2 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td>   </td><td> 第一控制訊號 CS1 </td><td> 第二控制訊號 CS2 </td><td> 禁止操作訊號 INH </td><td> 字元線訊號 WL </td><td> 第一位元線訊號 BL </td><td> 第一傳輸閘極控制訊號 PL </td><td> 第二傳輸閘極控制訊號 PL’ </td></tr><tr><td> 清除操作 </td><td> VPP </td><td> GND </td><td> VZ </td><td> GND to VDD </td><td> GND to VDD </td><td> VPP </td><td> VX </td></tr><tr><td> 禁止清除操作 </td><td> VPP </td><td> GND </td><td> VZ </td><td> GND to VDD </td><td> GND to VDD </td><td> VX </td><td> VPP </td></tr><tr><td> 寫入操作 </td><td> VPP </td><td> VPP </td><td> VPP </td><td> VDD </td><td> GND </td><td> GND </td><td> GND </td></tr><tr><td> 讀取操作 </td><td> GND </td><td> GND </td><td> GND </td><td> VDD </td><td> VDD </td><td> GND </td><td> GND </td></tr></TBODY></TABLE>
在表2中，於第一記憶胞100的清除操作期間，第一控制訊號CS1為第一電壓VPP，第二控制訊號CS2為第三電壓GND，第一位元線訊號BL可為第四電壓VDD至第三電壓GND之範圍間，字元線訊號WL可為第四電壓VDD至第三電壓GND之範圍間，禁止操作訊號INH為第二電壓VZ，第一傳輸閘極控制訊號PL為第一電壓VPP，而第二傳輸閘極控制訊號PL’可為第五電壓VX。
換言之，在第一記憶胞100的清除操作期間，第一傳輸閘極PG1會被截止，而第二傳輸閘極PG2會被導通。如此一來，第一控制訊號CS1及第一電壓傳輸裝置130所輸出的電壓皆為第一電壓VPP。由於第二電容元件120會接收第三電壓GND，第一電容元件110與第二電容元件120之間的電壓差會引發福諾穿隧效應使得電子被釋放，因此第一記憶胞100即會被清除。
在第一記憶胞100的禁止清除操作期間，第一控制訊號CS1為第一電壓VPP，第二控制訊號CS2為第三電壓GND，第一位元線訊號BL可為第四電壓VDD至第三電壓GND之範圍間，字元線訊號WL可為第四電壓VDD至第三電壓GND之範圍間，禁止操作訊號INH為第二電壓VZ，第一傳輸閘極控制訊號PL為第五電壓VX，而第二傳輸閘極控制訊號PL’可為第一電壓VPP。
也就是說，在第一記憶胞100的禁止清除操作期間，第一傳輸閘極電晶體PG1會被導通，而第二傳輸閘極PG2會被截止。因此第一電容元件110不僅會接收到第一控制訊號CS1，其電壓為第一電壓VPP，還會接收第一電壓傳輸裝置130所輸出的電壓，其電壓為第二電壓VZ。由於第二電壓VZ較第一電壓VPP小，第一電容元件110與第二電容元件120之間的電壓差並不足以產生穿隧效應，因此電子不會自浮接閘極中被釋出，第一記憶胞100即不會被清除。
如此一來，第一傳輸閘極控制訊號PL及第二傳輸閘極控制訊號PL’即可控制第一傳輸閘極電晶體PG1及第二傳輸閘極電晶體PG2以完成第一記憶胞100的清除操作及禁止清除操作。由於禁止操作可透過第一電壓傳輸裝置130來完成，因此第一字元線電晶體WLT1無須接收到高電壓。換言之，第一字元線電晶體WLT1可以在低電壓下操作，並可具有低臨界電壓。因此，記憶體單元10的讀取操作即可在低電壓下完成，例如表2所示的第三電壓GND及第四電壓VDD。低電壓操作有助於加快讀取過程，及減少電能損耗。
在本發明的部分實施例中，記憶體單元可能會需要禁止寫入操作及禁止清除的操作。在此情況下，記憶體單元亦可包含耦接於第二電容元件的第二電壓傳輸裝置。第4圖為本發明另一實施例之記憶體單元20的示意圖。
記憶體單元10及20的架構相似，但記憶體單元20另包含第二電壓傳輸裝置230。記憶體單元20之第二電容元件120可耦接至第二電壓傳輸裝置230，並可接收第二電壓傳輸裝置230輸出的電壓。第二電壓傳輸裝置230可在第一記憶胞100的寫入操作或清除操作期間輸出第一電壓VPP，並可在第一記憶胞100的禁止操作期間輸出第二電壓VZ。換言之，若第一電壓傳輸裝置130根據表1所示的訊號電壓進行禁止寫入操作，則第二電壓傳輸裝置230可根據表2所示的訊號電壓進行禁止清除操作。在此情況下，記憶體單元20可以透過第一電壓傳輸裝置130完成禁止寫入操作，並可透過第二電壓傳輸裝置230完成禁止清除操作。同時，第一字元線電晶體WLT1仍然可以操作於低電壓，因此記憶體單元20在讀取操作時所需的時間及電能損耗都可以被降低。
第5圖為本發明一實施例之記憶體單元30的示意圖。記憶體單元30包含第一記憶胞100、第二記憶胞300、第一電壓傳輸裝置130及第二電壓傳輸裝置330。第二記憶胞300與第一記憶胞100的結構相似，兩者的差別在於所接收的訊號。第二記憶胞300包含第二浮接閘極電晶體FGT2、第二字元線電晶體WLT2、第三電容元件310及第四電容元件320。
第二電壓傳輸裝置330包含第三傳輸閘極電晶體PG3及第四傳輸閘極電晶體PG4。第三傳輸閘極電晶體PG3具有第一端、第二端及控制端。第三傳輸閘極電晶體PG3之第一端可接收禁止操作訊號INH，第三傳輸閘極電晶體PG3之控制端可接收第二傳輸閘極控制訊號PL’。
第四傳輸閘極電晶體PG4具有第一端、第二端及控制端。第四傳輸閘極電晶體PG4之第二端可接收第一電壓VPP或第一控制訊號CS1，而第四傳輸閘極電晶體PG4之控制端可接收第一傳輸閘極控制訊號PL。
第三電容元件310可耦接於第三傳輸閘極電晶體PG3之第二端及第四傳輸閘極電晶體PG4之第一端。第三電容元件310可接收第一控制訊號CS1及第二電壓傳輸裝置330所輸出的電壓。第四電容元件320可接收第二控制訊號CS2。
此外，第二浮接閘極電晶體FGT2具有第一端、第二端及浮接閘極FG2。第二浮接閘極電晶體FGT2之第一端可接收第二位元線訊號BL’，而第二浮接閘極電晶體FGT2之浮接閘極FG2可耦接至第三電容元件310及第四電容元件320。第二字元線電晶體WLT2具有第一端、第二端及控制端。第二字元線電晶體WLT2之第一端耦接於第二浮接閘極電晶體FG2之第二端，第二字元線電晶體WLT2之第二端可接收第三電壓GND，而第二字元線電晶體WLT2之控制端可接收字元線訊號WL。
在本發明的部分實施例中，第一傳輸閘極控制訊號PL及第二傳輸閘極控制訊號PL’可為互補的訊號。由於第一傳輸閘極電晶體PG1會接收第一傳輸閘極控制訊號PL，而第三傳輸閘極電晶體PG3會接收第二傳輸閘極控制訊號PL’，因此第一傳輸閘極電晶體PG1及第三傳輸閘極電晶體PG3會執行相異的操作。舉例來說，當第一傳輸閘極電晶體PG1被導通時，第三傳輸閘極電晶體PG3會被截止。此外，當第一傳輸閘極電晶體PG1被截止時，第三傳輸閘極電晶體PG3會被導通。相似的，由於第二傳輸閘極電晶體PG2及第四傳輸閘極電晶體PG4會分別接收第二傳輸閘極控制訊號PL’及第一傳輸閘極控制訊號PL，因此兩者截止和導通的時機也會相異。換言之，當第一浮接閘極電晶體FGT1之浮接閘極FG1透過第二傳輸閘極電晶體PG2而被寫入時，第二浮接閘極電晶體FGT2之浮接閘極FG2會透過第三傳輸閘極電晶體PG3而被禁止寫入。而當第一浮接閘極電晶體FGT1之浮接閘極FG1透過第一傳輸閘極電晶體PG1而被禁止寫入時，第二浮接閘極電晶體FGT2之浮接閘極FG2會透過第四傳輸閘極電晶體PG4而被寫入。
也就是說，在記憶體單元30的寫入操作完成後，第一記憶胞100及第二記憶胞300會處於相異的狀態。因此，記憶體單元30可以根據系統需求輸出差動訊號。
再者，由於傳輸閘極電晶體能夠控制高電壓VPP的輸出，因此第一電壓傳輸裝置130及第二電壓傳輸裝置330可以共用相同的高電壓驅動電路，進而簡化記憶體單元的設計。換言之，在本發明的部分實施例中，第一電壓傳輸裝置130及第二電壓傳輸裝置330可耦接至相同的高電壓驅動電路以接收高電壓驅動電路產生的第一電壓VPP。
第6圖為本發明一實施例之記憶體陣列40的示意圖。記憶體陣列40包含M個字元W1至WM，每個字元W1至WM包含K個記憶體單元301至30K。每一個記憶體單元與皆與第5圖之記憶體單元30具有相似結構。M個字元W1至WM可接收相異的第一控制訊號CS11至CS1M，相異的第二控制訊號CS21至CS2M，相異的禁止操作訊號INH1至INHM，以及相異的字元線訊號WL1至WLM。因此M個字元W1至WM皆可獨立操作。
此外，同一個字元中的記憶體單元301至30K，例如字元W1中的記憶體單元，會接收到相異的第一位元線訊號BL1至BLK、相異的第二位元線訊號BL’1至BL’K、相異的第一傳輸閘極控制訊號PL1至PLK，以及相異的第二傳輸閘極控制訊號PL’1至PL’K。因此，記憶體單元301至30K亦可獨立操作。
第7圖為本發明一實施例之記憶體單元50的示意圖。記憶體單元50與記憶體單元10具有相似的結構。然而記憶體單元50另包含N個附加記憶胞5001至500N。N個附加記憶胞5001至500N與第一記憶胞100具有相似的結構。每一個附加記憶胞5001至500N包含第一附加電容元件510、第二附加電容元件520、附加浮接閘極電晶體AFGT及附加字元線電晶體AWLT。N為正整數。在本發明的部分實施例中，N個附加記憶胞5001至500N的N個第一附加電容元件510、第一電容元件110及第一電壓傳輸裝置130皆設置於相同的N井區。
N個附加記憶胞5001至500N的N個第一附加電容元件510與第一電容元件110具有相同的結構並設置於相同的N井區。N個附加記憶胞5001至500N的N個第一附加電容元件510可串聯於第一電容元件110之第二端與第二傳輸閘極電晶體PG2之第一端之間。換言之，附加記憶胞5001之附加第一電容元件510的第一端會耦接至第一電容元件110的第二端，附加記憶胞5002之附加第一電容元件510的第一端會耦接至附加記憶胞5001之附加第一電容元件510的第二端，並以此類推。最後，附加記憶胞500N之附加第一電容元件510的第二端會耦接至第二傳輸閘極電晶體PG2的第一端。附加浮接閘極電晶體AFGT具有第一端、第二端及浮接閘極。每一附加浮接閘極電晶體AFGT的第一端會接收到位元線訊號ABL1至ABLN中對應的位元線訊號，而附加浮接閘極電晶體AFGT的浮接閘極會耦接至對應的第一附加電容元件510及對應的第二附加電容元件520。
附加字元線電晶體AWLT具有第一端、第二端及控制端。附加字元線電晶體AWLT的第一端耦接於附加浮接閘極電晶體AFGT之第二端，附加字元線電晶體AWLT的第二端可接收第三電壓GND，而附加字元線電晶體AWLT的控制端可接收字元線訊號AWL1至AWLN中對應的字元線訊號。
由於電壓可經由N井區在第一附加電容元件510及第一電容元件110之間傳輸，因此不同的記憶胞也可以共用相同的電壓傳輸裝置，進而能夠節省所需的電路面積。舉例來說，在第7圖中，當第一傳輸閘極電晶體PG1被導通時，附加記憶胞5001至500N的第一附加電容元件510都會接收到禁止操作訊號INH，其電壓為第二電壓VZ。而當第二傳輸閘極電晶體PG2被導通時，附加記憶胞5001至500N的第一附加電容元件510都會經由第二傳輸閘極電晶體PG2接收到第一控制電壓CS1(或第一電壓VPP)。
在本發明的部分實施例中，N個附加記憶胞5001至500N的N個附加浮接閘極電晶體AFGT可由相異的位元線訊號ABL1至ABLN所控制，而N個附加記憶胞5001至500N的N個附加字元線電晶體AWLT可由相異的字元線訊號AWL1至AWLM所控制。然而，在部分實施例中，N個附加記憶胞5001至500N的N個附加浮接閘極電晶體AFGT亦可接收相同的位元線訊號。而N個附加記憶胞5001至500N的N個附加字元線電晶體AWLT也可接收相同的字元線訊號。在此情況下，N個附加記憶胞5001至500N的N個附加浮接閘極電晶體AFGT會同時且同步地操作，亦即同時被寫入或同時被清除。
第8圖為本發明一實施例之記憶體單元60的示意圖。記憶體單元60與記憶體單元50具有相似的結構。記憶體單元60具有N個附加記憶胞6001至600N，而非附加記憶胞5001至500N。附加記憶胞6001至600N與附加記憶胞5001至500N的具有相似的結構，但有不同的訊號連接。
附加記憶胞6001至600N的第一附加電容元件610與第一電容元件110具有相似的結構並且設置於相同的N井區。每一附加記憶胞6001至600N的第一附加電容元件610具有第一端、第二端及控制端。第一附加電容元件610的第一端耦接至第一電容元件的第一端，第一附加電容元件610的第二端耦接至第二傳輸閘極電晶體PG2的第一端，而第一附加電容元件610的控制端會耦接至對應之附加浮接閘極電晶體AFGT的浮接閘極。
在第8圖中，當第一傳輸閘極電晶體PG1被導通時，每個附加記憶胞6001至600N的第一附加電容元件610都會接收到禁止操作訊號INH。此外，當第二傳輸閘極電晶體PG2被導通時，每個附加記憶胞6001至600N的第一附加電容元件610都會接收到第一控制電壓CS1(或第一電壓VPP)。在此情況下，相異的記憶胞也可以共用相同的電壓傳輸裝置，進而能夠減少所需的電路面積。
再者，記憶體單元50及60還可包含高電壓驅動電路以提供記憶體單元50及60全部所需的第一電壓VPP，如此一來，即可進一步簡化記憶體單元的設計。
第9圖為本發明一實施例之記憶體單元70的示意圖。記憶體單元70包含第一記憶胞100及第一電壓傳輸裝置730。第10圖為第一電容元件110及第一電壓傳輸裝置730的結構示意圖。
在第10圖中，第一電壓傳輸裝置730包含第一傳輸閘極電晶體PG1’。第一傳輸閘極電晶體PG1’具有第一端731，第二端732及控制端733。第一傳輸閘極電晶體PG1’的第一端731及第二端732可為P型參雜區，而第一傳輸閘極電晶體PG1’的控制端則為閘極結構。第一傳輸閘極電晶體PG1’的第一端731可接收禁止控制訊號INH，第一傳輸閘極電晶體PG1’的第二端732耦接於第一電容元件110的第一端，而第一傳輸閘極電晶體PG1’的控制端733可接收第一傳輸閘極控制訊號PL。
在此實施例中，第一電容元件110的第一端會耦接至第一電壓傳輸裝置730，而第一電容元件110的控制端會耦接至第一浮接閘極電晶體FGT1的浮接閘極FG1。第一電容元件110的基極為第一N井區NW1的一部份，並且可以接收第一控制訊號CS1。此外，在第10圖中，第一電容元件110的第二端112可為浮接的P型參雜區。然而，在部分實施例中，第一電容元件110的第二端112亦可以淺溝渠隔離區來實作。
表3為本發明一實施例之記憶體單元70於不同操作期間時的所接收的訊號電壓。
表3 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td>   </td><td> 第一控制訊號 CS1 </td><td> 第二控制訊號 CS2 </td><td> 禁止操作訊號 INH </td><td> 字元線訊號 WL </td><td> 第一位元線訊號 BL </td><td> 第一傳輸閘極控制訊號 PL </td></tr><tr><td> 寫入操作 </td><td> VPP </td><td> VPP </td><td> VPP </td><td> GND to VDD </td><td> GND to VDD </td><td> VX </td></tr><tr><td> 禁止寫入操作 </td><td> VPP </td><td> VPP </td><td> VZ </td><td> GND to VDD </td><td> GND to VDD </td><td> VX </td></tr><tr><td> 清除操作 </td><td> GND </td><td> VPP </td><td> GND </td><td> VDD </td><td> GND </td><td> GND </td></tr><tr><td> 讀取操作 </td><td> GND </td><td> GND </td><td> GND </td><td> VDD </td><td> VDD </td><td> GND </td></tr></TBODY></TABLE>
在表3中，第一電容元件110主要可用於寫入操作，而第二電容元件120則主要可用於清除操作。在第一記憶胞100的寫入操作期間，第一控制訊號CS1可為第一電壓VPP，第二控制訊號CS2可為第一電壓VPP，第一位元線訊號BL可為介於第四電壓VDD至第三電壓GND的範圍間，字元線訊號可為介於第四電壓VDD至第三電壓GND的範圍間，禁止操作訊號INH可為第一電壓VPP，第一傳輸閘極控制訊號PL可為第五電壓VX。
換言之，在記憶體單元70之記憶胞100的寫入操作期間，第一傳輸閘極電晶體PG1’會被導通，且禁止操作訊號INH為第一電壓VPP。因此第一電壓傳輸裝置730輸出的電壓即為第一電壓VPP，使得浮接閘極FG1被耦合到足以產生電子穿隧注入的高電壓，而記憶體單元70之記憶胞100即可被寫入。
在記憶體單元70之記憶胞100的禁止寫入操作期間，第一控制訊號CS1可為第一電壓VPP，第二控制訊號CS2可為第一電壓VPP，第一位元線訊號BL可為介於第四電壓VDD至第三電壓GND的範圍間，字元線訊號可為介於第四電壓VDD至第三電壓GND的範圍間，禁止操作訊號INH可為第二電壓VZ，第一傳輸閘極控制訊號PL可為第五電壓VX。
也就是說，在記憶體單元70之第一記憶胞100的禁止寫入操作期間，第一傳輸閘極電晶體PG1’會被導通，且此時禁止操作訊號INH為第二電壓VZ。因此第一電壓傳輸裝置730輸出的電壓亦為第二電壓VZ。在此情況下，第一電容元件110不僅會接收到處於第一電壓VPP的第一控制訊號CS1，還會接收到第一電壓傳輸裝置730所輸出的第二電壓VZ。由於第二電壓VZ較第一電壓VPP小，浮接閘極FG1將不會被耦合到足以產生電子穿隧注入的高電壓，因此記憶體單元70之第一記憶胞100即不會被寫入。
如此一來，第一傳輸閘極控制訊號PL及禁止操作訊號INH即可用以完成記憶體單元的寫入操作及禁止寫入操作。由於禁止操作可透過第一電壓傳輸裝置730來完成，第一字元線電晶體WLT1即無須接收任何高電壓訊號。也就是說，第一字元線電晶體WLT1可以操作於低電壓並具有低臨界電壓。因此記憶體單元70的讀取過程就可以在例如表3所示之第三電壓GND或第四電壓VDD的低電壓下完成。低電壓的操作有助於加速讀取過程並能夠減少電能損耗。
表4為本發明另一實施例之記憶體單元70於不同操作期間時的所接收的訊號電壓。在表4中，第一電容元件110主要可用於清除操作，而第二電容元件120則主要可用於寫入操作。
表 4 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td>   </td><td> 第一控制訊號 CS1 </td><td> 第二控制訊號 CS2 </td><td> 禁止操作訊號 INH </td><td> 字元線訊號 WL </td><td> 第一位元線訊號 BL </td><td> 第一傳輸閘極控制訊號 PL </td></tr><tr><td> 清除操作 </td><td> VPP </td><td> GND </td><td> VPP </td><td> GND to VDD </td><td> GND to VDD </td><td> VX </td></tr><tr><td> 禁止清除操作 </td><td> VPP </td><td> GND </td><td> VZ </td><td> GND to VDD </td><td> GND to VDD </td><td> VX </td></tr><tr><td> 寫入操作 </td><td> VPP </td><td> VPP </td><td> VPP </td><td> VDD </td><td> GND </td><td> GND </td></tr><tr><td> 讀取操作 </td><td> GND </td><td> GND </td><td> GND </td><td> VDD </td><td> VDD </td><td> GND </td></tr></TBODY></TABLE>
在表4中，於記憶體單元70之第一記憶胞100的清除操作期間，第一控制訊號CS1可為第一電壓VPP，第二控制訊號CS2可為第三電壓GND，第一位元線訊號BL可為介於第四電壓VDD至第三電壓GND的範圍間，字元線訊號可為介於第四電壓VDD至第三電壓GND的範圍間，禁止操作訊號INH可為第一電壓VPP，而第一傳輸閘極控制訊號PL可為第五電壓VX。
也就是說，在記憶體單元70之第一記憶胞100的清除操作期間， 第一傳輸閘極電晶體PG1’會被導通，且此時禁止操作訊號INH為第一電壓VPP。因此第一控制訊號CS1及第一電壓傳輸裝置730輸出的電壓皆為第一電壓VPP。由於第二電容元件120會被耦合至第三電壓GND，因此第一電容元件110和第二電容元件120之間的電壓差即足以造成電子穿隧使電子被釋放，而記憶體單元70之第一記憶胞100即可被清除。
於記憶體單元70之第一記憶胞100的禁止清除操作期間，第一控制訊號CS1可為第一電壓VPP，第二控制訊號CS2可為第三電壓GND，第一位元線訊號BL可為介於第四電壓VDD至第三電壓GND的範圍間，字元線訊號可為介於第四電壓VDD至第三電壓GND的範圍間，禁止操作訊號INH可為第二電壓VZ，而第一傳輸閘極控制訊號PL可為第五電壓VX。
也就是說，在記憶體單元70之第一記憶胞100的禁止清除操作期間，第一傳輸閘極電晶體PG1’會被導通，且此時禁止操作訊號INH為第二電壓VZ。因此第一電容元件110不僅會接收到處於第一電壓VPP的第一控制訊號CS1，還會接收到第一電壓傳輸裝置730所輸出的第二電壓VZ。由於第二電壓VZ較第一電壓VPP小，第一電容元件110和第二電容元件120之間的電壓差將不足以造成電子穿隧，因此電子不會被釋放，而記憶體單元70之第一記憶胞100即不會被清除。
如此一來，第一傳輸閘極控制訊號PL及禁止操作訊號INH即可用以完成記憶體單元的清除操作及禁止清除操作，由於禁止操作可透過第一電壓傳輸裝置730來完成，第一字元線電晶體WLT1即無須接收任何高電壓訊號。也就是說，第一字元線電晶體WLT1可以操作於低電壓並具有低臨界電壓。因此記憶體單元70的讀取過程就可以在例如表4所示之第三電壓GND或第四電壓VDD的低電壓下完成。低電壓的操作有助於加速讀取過程並能夠減少電能損耗。
在本發明的部分實施例中，記憶體單元可能會需要禁止寫入操作及禁止清除操作。在此情況下，記憶體單元可另包含第二電壓傳輸裝置230。第二電壓傳輸裝置230可耦接至第二電容元件120，亦即如第4圖中所示的記憶體單元20。此外，在本發明的部分實施例中，記憶體單元20中的第一電壓傳輸裝置130及第二電壓傳輸裝置230皆可改用與電壓傳輸裝置730相似的結構來實施。透過表3及表4所列的訊號電壓，即可完成禁止寫入操作及禁止清除操作。
第11圖為本發明一實施例之記憶體單元80的示意圖。記憶體單元70及80具有相似的結構。記憶體單元80另包含N個附加記憶胞8001至800N。N為正整數。N個附加記憶胞8001至800N的N個第一附加電容元件810與第一電容元件110具有相同的結構，且皆與第一電壓傳輸裝置730設置於相同的N井區。
N個附加記憶胞8001至800N的N個第一附加電容元件810可與第一電容元件110相串聯。換言之，附加記憶胞8001之的第一附加電容元件810的第一端會耦接至第一電容元件110的第二端，附加記憶胞8002之的第一附加電容元件810的第一端會耦接至附加記憶胞8001之的第一附加電容元件810的第二端，並依此類推。此外，附加記憶胞800N之的第一附加電容元件810的第二端可為浮接狀態。
在第11圖中，當第一傳輸閘極電晶體PG1’被導通時，附加記憶胞8001至800N的第一附加電容元件810都會接收到禁止操作訊號INH。由於電壓可經由N井區之間傳輸，因此不同的記憶胞也可以共用相同的電壓傳輸裝置730，進而能夠節省所需的電路面積。在本發明的部分實施例中，N個附加記憶胞8001至800N的N個附加浮接閘極電晶體AFGT可由相異的位元線訊號ABL1至ABLN所控制，而N個附加記憶胞8001至800N的N個附加字元線電晶體AWLT可由相異的字元線訊號AWL1至AWLN所控制。
然而，在本發明的部分實施例中，N個附加記憶胞8001至800N的N個附加浮接閘極電晶體AFGT及第一浮接閘極電晶體FGT1亦可接收相同的位元線訊號BL。再者，N個附加記憶胞8001至800N的N個附加字元線電晶體AWLT亦可與第一字元線電晶體WLT1接收相同的字元線訊號WL。在此情況下，附加浮接閘極電晶體AFGT會與第一浮接閘極電晶體FGT1同步且同時的操作，亦即同時被寫入或同時被清除。
第12圖為本發明一實施例之記憶體單元90的示意圖。記憶體單元90及80具有相似的結構。記憶體單元90包含N個附加記憶胞9001至900N，而非附加記憶胞8001至800N。附加記憶胞9001至900N的N個第一附加電容元件910與第一電容元件110具有相同的結構，且皆與第一電壓傳輸裝置730設置於相同的N井區。
每一附加記憶胞9001至900N的第一附加電容元件910具有第一端、第二端及控制端。第一附加電容元件910的第一端耦接於第一電容元件110的第一端，第一附加電容元件910的第二端可浮接至第一電容元件110的第二端，而第一附加電容元件910的控制端耦接至附加記憶胞9001至900N中對應的附加浮接閘極電晶體AFGT。
在第12圖中，當第一傳輸閘極電晶體PG1’被導通時，附加記憶胞9001至900N的第一附加電容元件910都會接收到禁止操作訊號INH。在此情況下，不同的記憶胞也可以共用相同的電壓傳輸裝置730，進而能夠節省所需的電路面積。
此外，上述各種實施例之記憶體單元都可另包含複數個選擇電晶體，且每一選擇電晶體可耦接至對應的浮接閘極電晶體以接收對應的位元線訊號，如此亦可允許禁止操作中有不同的偏壓條件的彈性。換言之，浮接閘極電晶體可透過對應的選擇電晶體接收其位元線訊號。
綜上所述，本發明之實施例所提供的記憶體單元能夠透過電壓傳輸裝置來執行禁止操作。因此字元線電晶體能夠操作於低電壓並可具有低臨界壓，進而有助於加速記憶體單元的讀取過程並減少電腦損耗。此外，由於傳輸閘極電晶體能夠控制高電壓訊號，因此同一字元的記憶體單元或同一記憶體單元中的電容元件皆可以共用高電壓電源，進而減少記憶體單元所的電路面積。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10、301至30K、50、60、                           記憶體單元 70、80、90 100                                                                 第一記憶胞 110                                                                 第一電容元件 120                                                                 第二電容元件 130、730                                                       第一電壓傳輸裝置 FGT1                                                              第一浮接閘極電晶體 WLT1                                                             第一字元線電晶體 PG1                                                                第一傳輸閘極電晶體 PG2                                                                第二傳輸閘極電晶體 PL、PL1至PLK                                             第一傳輸閘極控制訊號 PL’、 PL’1至PL’K                                        第二傳輸閘極控制訊號 WL、WL1至WLM、                                    字元線訊號 AWL1至AWLN GND                                                              第三電壓 BL、BL1至BLK、                                        第一位元線訊號 ABL1至ABLN CS1                                                                第一控制訊號 CS2                                                                第二控制訊號 INH                                                                禁止操作訊號 NW1                                                              第一N井區 PW1                                                               P井區 NW2                                                              第二N井區 AA1、AA2、AA3                                        主動區 FG1                                                                浮接閘極 131、731                                                       第一傳輸閘極電晶體之第一端 132、732                                                       第一傳輸閘極電晶體之第二端 133、733                                                       第一傳輸閘極電晶體之控制端 134                                                                 第二傳輸閘極電晶體之第一端 135                                                                 第二傳輸閘極電晶體之第二端 136                                                                 第二傳輸閘極電晶體之控制端 P+                                                                   P型參雜區 230、330                                                       第二電壓傳輸裝置 PG3                                                                第三傳輸閘極電晶體 PG4                                                                第四傳輸閘極電晶體 310                                                                 第三電容元件 320                                                                 第四電容元件 BL’、 BL’1至BL’K                                       第二位元線訊號 FGT2                                                              第二浮接閘極電晶體 WLT2                                                             第二字元線電晶體 40                                                                   記憶體陣列 W1至WM                                                      字元 5001至500N、6001至600N、                      附加記憶胞 8001至800N、9001至900N 510、610、810、910                                   第一附加電容元件 520                                                                 第二附加電容元件 AFGT                                                             附加浮接閘極電晶體 AWLT                                                            附加字元線電晶體
第1圖為本發明一實施例之記憶體單元的示意圖。 第2圖為第1圖之記憶體單元的佈局俯視圖。 第3圖為第2圖之第一電容元件及第一電壓傳輸裝置的結構示意圖。 第4圖為本發明另一實施例之記憶體單元的示意圖。 第5圖為本發明另一實施例之記憶體單元的示意圖。 第6圖為本發明一實施例之記憶體陣列的示意圖。 第7圖為本發明另一實施例之記憶體單元的示意圖。 第8圖為本發明另一實施例之記憶體單元的示意圖。 第9圖為本發明另一實施例之記憶體單元的示意圖。 第10圖為第9圖之第一電容元件及第一電壓傳輸裝置的結構示意圖。 第11圖為本發明另一實施例之記憶體單元的示意圖。 第12圖為本發明另一實施例之記憶體單元的示意圖。
10                                                                   記憶體單元 100                                                                 第一記憶胞 110                                                                 第一電容元件 120                                                                 第二電容元件 130                                                                 第一電壓傳輸裝置 FGT1                                                              第一浮接閘極電晶體 WLT1                                                             第一字元線電晶體 PG1                                                                第一傳輸閘極電晶體 PG2                                                                第二傳輸閘極電晶體 PL                                                                  第一傳輸閘極控制訊號 PL’                                                                 第二傳輸閘極控制訊號 WL                                                                 字元線訊號 GND                                                              第三電壓 BL                                                                  第一位元線訊號 CS1                                                                第一控制訊號 CS2                                                                第二控制訊號 INH                                                                禁止操作訊號

Claims (24)

  1. 一種記憶體單元，包含：一第一電壓傳輸裝置，用以根據該記憶體單元的操作輸出電壓，該第一電壓傳輸裝置包含一第一傳輸閘極電晶體，具有一第一端用以接收一禁止操作訊號，一第二端，及一控制端用以接收一傳輸閘極控制訊號；及一第一記憶胞，包含：一第一浮接閘極電晶體，具有一第一端用以接收一第一位元線訊號，一第二端，及一浮接閘極；及一第一電容元件，具有一第一端耦接於該第一傳輸閘極電晶體之該第二端，一第二端，及一控制端耦接於該第一浮接閘極電晶體之該浮接閘極，及一基極用以接收一第一控制訊號；其中：該第一電容元件及該第一電壓傳輸裝置皆設置於一第一N井區；於該第一記憶胞之一寫入操作或一清除操作期間，該第一電容元件的該第一端接收該第一電壓傳輸裝置輸出之一第一電壓；於該第一記憶胞之一禁止操作期間，該第一電容元件的該第一端接收該第一電壓傳輸裝置輸出之一第二電壓；該第一電壓大於該第二電壓；於該第一記憶胞之該寫入操作期間，該第一控制訊號係為該第一電壓，該第一位元線訊號係介於一第四電壓至一第三電壓的一範圍內，該禁止操作訊號係為該第一電壓，該傳輸閘極控制訊號係為一第五電壓，及該第一傳輸閘極電晶體之該第一端接收該第一電壓；於該第一記憶胞之一禁止寫入操作期間，該第一控制訊號係為該第一電 壓，該第一位元線訊號係介於該第四電壓至該第三電壓的該範圍內，該禁止操作訊號係為該第二電壓，該傳輸閘極控制訊號係為該第五電壓，及該第一傳輸閘極電晶體之該第一端接收該第二電壓；及該第三電壓小於該第四電壓，該第四電壓小於該第五電壓，且該第五電壓小於該第二電壓。
  2. 如請求項1所述之記憶體單元，其中該第一記憶胞還包含：一第一字元線電晶體，具有一第一端耦接於該第一浮接閘極電晶體之該第二端，一第二端用以接收該第三電壓，及一控制端用以接收一字元線訊號；其中：於該第一記憶胞之該寫入操作期間，該字元線訊號係介於該第四電壓至該第三電壓的一範圍內；及於該第一記憶胞之該禁止寫入操作期間，該字元線訊號係介於該第四電壓至該第三電壓的該範圍內。
  3. 如請求項2所述之記憶體單元，其中該第一字元線電晶體具有一低臨界電壓。
  4. 如請求項1所述之記憶體單元，其中該第一記憶胞還包含：一第二電容元件，耦接於該第一浮接閘極電晶體之該浮接閘極，並用以接收至少一第二控制訊號；其中：於該第一記憶胞之該寫入操作期間，該第二控制訊號係為該第一電壓；及於該第一記憶胞之該禁止寫入操作期間，該第二控制訊號係為該第一電壓。
  5. 一種記憶體單元，包含：一第一電壓傳輸裝置，用以根據該記憶體單元的操作輸出電壓，該第一電 壓傳輸裝置包含一第一傳輸閘極電晶體，具有一第一端用以接收一禁止操作訊號，一第二端，及一控制端用以接收一傳輸閘極控制訊號；及一第一記憶胞，包含：一第一浮接閘極電晶體，具有一第一端用以接收一第一位元線訊號，一第二端，及一浮接閘極；及一第一電容元件，具有一第一端耦接於該第一傳輸閘極電晶體之該第二端，一第二端，及一控制端耦接於該第一浮接閘極電晶體之該浮接閘極，及一基極用以接收一第一控制訊號；其中：該第一電容元件及該第一電壓傳輸裝置皆設置於一第一N井區；於該第一記憶胞之一寫入操作或一清除操作期間，該第一電容元件的該第一端接收該第一電壓傳輸裝置輸出之一第一電壓；於該第一記憶胞之一禁止操作期間，該第一電容元件的該第一端接收該第一電壓傳輸裝置輸出之一第二電壓；該第一電壓大於該第二電壓；於該第一記憶胞之該清除操作期間，該第一控制訊號係為該第一電壓，該第一位元線訊號係介於一第四電壓至一第三電壓的一範圍內，該禁止操作訊號係為該第一電壓，該傳輸閘極控制訊號係為一第五電壓，及該第一傳輸閘極電晶體之該第一端接收該第一電壓；於該第一記憶胞之一禁止清除操作期間，該第一控制訊號係為該第一電壓，該第一位元線訊號係介於該第四電壓至該第三電壓的該範圍內，該禁止操作訊號係為該第二電壓，該傳輸閘極控制訊號係為該第五電壓，及該第一傳輸閘極電晶體之該第一端接收該第二電壓；及 該第三電壓小於該第四電壓，該第四電壓小於該第五電壓，且該第五電壓小於該第二電壓。
  6. 如請求項5所述之記憶體單元，其中該第一記憶胞還包含：一第一字元線電晶體，具有一第一端耦接於該第一浮接閘極電晶體之該第二端，一第二端用以接收該第三電壓，及一控制端用以接收一字元線訊號；其中：於該第一記憶胞之該清除操作期間，該字元線訊號係介於該第四電壓至該第三電壓的一範圍內；及於該第一記憶胞之該禁止清除操作期間，該字元線訊號係介於該第四電壓至該第三電壓的該範圍內。
  7. 如請求項6所述之記憶體單元，其中該第一字元線電晶體具有一低臨界電壓。
  8. 如請求項5所述之記憶體單元，其中該第一記憶胞還包含：一第二電容元件，耦接於該第一浮接閘極電晶體之該浮接閘極，並用以接收至少一第二控制訊號；其中：於該第一記憶胞之該清除操作期間，該第二控制訊號係為該第三電壓；及於該第一記憶胞之該禁止清除操作期間，該第二控制訊號係為該第三電壓。
  9. 一種記憶體單元，包含：一第一電壓傳輸裝置，用以根據該記憶體單元的操作輸出電壓，該第一電壓傳輸裝置包含：一第一傳輸閘極電晶體，具有一第一端用以接收一禁止操作訊號，一第二端，及一控制端用以接收一第一傳輸閘極控制訊號；及 一第二傳輸閘極電晶體，具有一第一端，一第二端用以接收一第一電壓或一第一控制訊號，及一控制端用以接收一第二傳輸閘極控制訊號；及一第一記憶胞，包含：一第一浮接閘極電晶體，具有一第一端用以接收一第一位元線訊號，一第二端，及一浮接閘極；及一第一電容元件，具有一第一端耦接於該第一傳輸閘極電晶體之該第二端，一第二端耦接於該第二傳輸閘極電晶體之該第一端，及一控制端耦接於該第一浮接閘極電晶體之該浮接閘極，及一基極用以接收該第一控制訊號；其中：該第一電容元件及該第一電壓傳輸裝置皆設置於一第一N井區；於該第一記憶胞之一寫入操作或一清除操作期間，該第一電容元件的該第一端接收該第一電壓傳輸裝置輸出之該第一電壓；於該第一記憶胞之一禁止操作期間，該第一電容元件的該第一端接收該第一電壓傳輸裝置輸出之一第二電壓；及該第一電壓大於該第二電壓。
  10. 如請求項9所述之記憶體單元，其中：於該第一記憶胞之該寫入操作期間，該第一控制訊號係為該第一電壓，該第一位元線訊號係介於一第四電壓至一第三電壓的一範圍內，該禁止操作訊號係為該第二電壓，該第一傳輸閘極控制訊號係為該第一電壓，及該第二傳輸閘極控制訊號係為一第五電壓；於該第一記憶胞之一禁止寫入操作期間，該第一控制訊號係為該第一電壓，該第一位元線訊號係介於該第四電壓至該第三電壓的該範圍內，該 禁止操作訊號係為該第二電壓，該第一傳輸閘極控制訊號係為該第五電壓，及該第二傳輸閘極控制訊號係為該第一電壓；及該第三電壓小於該第四電壓，該第四電壓小於該第五電壓，且該第五電壓小於該第二電壓。
  11. 如請求項10所述之記憶體單元，其中該第一記憶胞還包含：一第一字元線電晶體，具有一第一端耦接於該第一浮接閘極電晶體之該第二端，一第二端用以接收該第三電壓，及一控制端用以接收一字元線訊號；其中：於該第一記憶胞之該寫入操作期間，該字元線訊號係介於該第四電壓至該第三電壓的一範圍內；及於該第一記憶胞之該禁止寫入操作期間，該字元線訊號係介於該第四電壓至該第三電壓的該範圍內。
  12. 如請求項10所述之記憶體單元，其中該第一記憶胞還包含：一第二電容元件，耦接於該第一浮接閘極電晶體之該浮接閘極，並用以接收至少一第二控制訊號；其中：於該第一記憶胞之該寫入操作期間，該第二控制訊號係為該第一電壓；及於該第一記憶胞之該禁止寫入操作期間，該第二控制訊號係為該第一電壓。
  13. 如請求項9所述之記憶體單元，其中：於該第一記憶胞之該清除操作期間，該第一控制訊號係為該第一電壓，該第一位元線訊號係介於一第四電壓至一第三電壓的一範圍內，該禁止操作訊號係為該第二電壓，該第一傳輸閘極控制訊號係為該第一電壓，及該第二傳輸閘極控制訊號係為一第五電壓； 於該第一記憶胞之一禁止清除操作期間，該第一控制訊號係為該第一電壓，該第一位元線訊號係介於該第四電壓至該第三電壓的該範圍內，該禁止操作訊號係為該第二電壓，該第一傳輸閘極控制訊號係為該第五電壓，及該第二傳輸閘極控制訊號係為該第一電壓；及該第三電壓小於該第四電壓，該第四電壓小於該第五電壓，且該第五電壓小於該第二電壓。
  14. 如請求項13所述之記憶體單元，其中該第一記憶胞還包含：一第一字元線電晶體，具有一第一端耦接於該第一浮接閘極電晶體之該第二端，一第二端用以接收該第三電壓，及一控制端用以接收一字元線訊號；其中：於該第一記憶胞之該清除操作期間，該字元線訊號係介於該第四電壓至該第三電壓的一範圍內；及於該第一記憶胞之該禁止清除操作期間，該字元線訊號係介於該第四電壓至該第三電壓的該範圍內。
  15. 如請求項13所述之記憶體單元，其中該第一記憶胞還包含：一第二電容元件，耦接於該第一浮接閘極電晶體之該浮接閘極，並用以接收至少一第二控制訊號；其中：於該第一記憶胞之該清除操作期間，該第二控制訊號係為該第三電壓；及於該第一記憶胞之該禁止清除操作期間，該第二控制訊號係為該第三電壓。
  16. 如請求項9所述之記憶體單元，其中：該第一記憶胞另包含：一第一字元線電晶體，具有一第一端耦接於該第一浮接閘極電晶體之該 第二端，一第二端用以接收一第三電壓，及一控制端用以接收一字元線訊號；及一第二電容元件，耦接於該第一浮接閘極電晶體之該浮接閘極，並用以接收至少一第二控制訊號；及該記憶體單元另包含：一第二電壓傳輸裝置，包含：一第三傳輸閘極電晶體，具有一第一端用以接收該禁止操作訊號，一第二端，及一控制端用以接收該第二傳輸閘極控制訊號；及一第四傳輸閘極電晶體，具有一第一端，一第二端用以接收該第一電壓或該第一控制訊號，及一控制端用以接收該第一傳輸閘極控制訊號；及一第二記憶胞，包含：一第三電容元件，耦接於該第三傳輸閘極電晶體之該第二端及該第四傳輸閘極電晶體之該第一端，並用以接收該第一控制訊號及該第二電壓傳輸裝置輸出的電壓；一第四電容元件，用以接收該第二控制訊號；一第二浮接閘極電晶體，具有一第一端用以接收一第二位元線訊號，一第二端，及一浮接閘極耦接於該第三電容元件及該第四電容元件；及一第二字元線電晶體，具有一第一端耦接於該第二浮接閘極電晶體之該第二端，一第二端用以接收該第三電壓，及該控制端用以接收該字元線訊號。
  17. 一種記憶體單元，包含：一第一電壓傳輸裝置，用以根據該記憶體單元的操作輸出電壓； 一第一記憶胞，包含：一第一浮接閘極電晶體，具有一第一端用以接收一第一位元線訊號，一第二端，及一浮接閘極；一第一電容元件，具有一第一端耦接於該第一電壓傳輸裝置，一第二端，及一控制端耦接於該第一浮接閘極電晶體之該浮接閘極，及一基極用以接收一第一控制訊號；一第一字元線電晶體，具有一第一端耦接於該第一浮接閘極電晶體之該第二端，一第二端用以接收一第三電壓，及一控制端用以接收一字元線訊號；及一第二電容元件，耦接於該第一浮接閘極電晶體之該浮接閘極，並用以接收至少一第二控制訊號；及N個附加記憶胞，每一附加記憶胞包含：一第一附加電容元件；一第二附加電容元件；一附加浮接閘極電晶體，具有一第一端用以接收對應之一位元線訊號，一第二端，及一浮接閘極耦接於該第一附加電容元件及該第二附加電容元件；及一附加字元線電晶體，具有一第一端耦接於該附加浮接閘極電晶體之該第二端，一第二端用以接收該第三電壓，及一控制端用以接收對應之一字元線訊號；其中：N為正整數；該第一電容元件及該第一電壓傳輸裝置皆設置於一第一N井區；於該第一記憶胞之一寫入操作或一清除操作期間，該第一電容元件的該第 一端接收該第一電壓傳輸裝置輸出之一第一電壓；於該第一記憶胞之一禁止操作期間，該第一電容元件的該第一端接收該第一電壓傳輸裝置輸出之一第二電壓；及該第一電壓大於該第二電壓。
  18. 如請求項17所述之記憶體單元，其中：該第一電壓傳輸裝置包含一第一傳輸閘極電晶體，具有一第一端用以接收一禁止操作訊號，一第二端耦接於該第一電容元件之該第一端，及一控制端用以接收一傳輸閘極控制訊號；及該N個附加記憶胞之N個第一附加電容元件係為電晶體且與該第一電容元件相串聯。
  19. 如請求項17所述之記憶體單元，其中：該第一電壓傳輸裝置包含一第一傳輸閘極電晶體，具有一第一端用以接收一禁止操作訊號，一第二端耦接於該第一電容元件之該第一端，及一控制端用以接收一傳輸閘極控制訊號；及各該第一附加電容元件具有一第一端耦接於該第一電容元件之該第一端，一第二端耦接於該第一電容元件之該第二端，及一控制端耦接於該附加浮接閘極電晶體之該浮接閘極。
  20. 如請求項17所述之記憶體單元，其中：該第一電壓傳輸裝置包含：一第一傳輸閘極電晶體，具有一第一端用以接收一禁止操作訊號，一第二端耦接於該第一電容元件之該第一端，及一控制端用以接收一第一傳輸閘極控制訊號；及一第二傳輸閘極電晶體，具有一第一端，一第二端用以接收該第一電壓或該第一控制訊號，及一控制端用以接收一第二傳輸閘極控制訊 號；及該N個附加記憶胞之N個第一附加電容元件係為電晶體且串聯於該第一電容元件之該第二端與該第二傳輸閘極電晶體之該第一端之間。
  21. 如請求項17所述之記憶體單元，其中：該第一電壓傳輸裝置包含：一第一傳輸閘極電晶體，具有一第一端用以接收一禁止操作訊號，一第二端耦接於該第一電容元件之該第一端，及一控制端用以接收一第一傳輸閘極控制訊號；及一第二傳輸閘極電晶體，具有一第一端，一第二端用以接收該第一電壓或該第一控制訊號，及一控制端用以接收一第二傳輸閘極控制訊號；及各該第一附加電容元件具有一第一端耦接於該第一電容元件之該第一端，一第二端耦接於該第二傳輸閘極電晶體之該第一端，及一控制端耦接於該附加浮接閘極電晶體之該浮接閘極。
  22. 一種記憶體單元，包含：一第一電壓傳輸裝置，用以根據該記憶體單元的操作輸出電壓；一第一記憶胞，包含：一第一浮接閘極電晶體，具有一第一端用以接收一第一位元線訊號，一第二端，及一浮接閘極；及一第一電容元件，具有一第一端耦接於該第一電壓傳輸裝置，一第二端，及一控制端耦接於該第一浮接閘極電晶體之該浮接閘極，及一基極用以接收一第一控制訊號；一第二電壓傳輸裝置，用以於該第一記憶胞之一寫入操作或一清除操作之期間輸出一第一電壓，並於該第一記憶胞之一禁止操作期間輸出 一第二電壓；及一第二電容元件，耦接於該第一浮接閘極電晶體之該浮接閘極及該第二電壓傳輸裝置，並用以接收該第二電壓傳輸裝置輸出的電壓；其中：該第一電容元件及該第一電壓傳輸裝置皆設置於一第一N井區；於該第一記憶胞之該寫入操作或該清除操作期間，該第一電容元件的該第一端接收該第一電壓傳輸裝置輸出之該第一電壓；於該第一記憶胞之該禁止操作期間，該第一電容元件的該第一端接收該第一電壓傳輸裝置輸出之該第二電壓；及該第一電壓大於該第二電壓。
  23. 一種記憶體陣列，包含：至少一列記憶體單元，同一列之每一記憶體單元包含：一第一電壓傳輸裝置，用以接收一禁止操作訊號，並根據一第一傳輸閘極控制訊號輸出電壓；一第二電壓傳輸裝置，用以接收該禁止操作訊號，並根據一第二傳輸閘極控制訊號輸出電壓；一第一記憶胞，包含：一第一浮接閘極電晶體，具有一第一端用以接收一第一位元線訊號，一第二端，及一浮接閘極；一第一電容元件，具有一第一端耦接於該第一電壓傳輸裝置，一第二端，一控制端耦接於該第一浮接閘極電晶體之該浮接閘極，及一基極用以接收一第一控制訊號；一第一字元線電晶體，具有一第一端耦接於該第一浮接閘極電晶體之該第二端，一第二端用以接收一第三電壓，及一控制端用以 接收一字元線訊號；及一第二電容元件，耦接於該第一浮接閘極電晶體之該浮接閘極，並用以接收一第二控制訊號；及一第二記憶胞，包含：一第二浮接閘極電晶體，具有一第一端用以接收一第二位元線訊號，一第二端，及一浮接閘極；一第三電容元件，具有一第一端耦接於該第二電壓傳輸裝置，一第二端，一控制端耦接於該第二浮接閘極電晶體之該浮接閘極，及一基極用以接收該第一控制訊號；一第二字元線電晶體，具有一第一端耦接於該第二浮接閘極電晶體之該第二端，一第二端用以接收該第三電壓，及一控制端用以接收該字元線訊號；及一第四電容元件，耦接於該第二浮接閘極電晶體之該浮接閘極，並用以接收該第二控制訊號；其中：位於同一列之複數個記憶體單元接收一相同之禁止操作訊號，一相同之第一控制訊號，一相同之第二控制訊號，及一相同之字元線訊號；及位於同一列之該些記憶體單元接收複數個相異之第一位元線訊號，複數個相異之第二位元線訊號，複數個相異之第一傳輸閘極控制訊號，及複數個相異之第二傳輸閘極控制訊號。
  24. 如請求項23所述之記憶體陣列，其中：位於相異列之複數個記憶體單元接收複數個相異之禁止操作訊號，複數個相異之第一控制訊號，複數個相異之第二控制訊號，及複數個相異之字元線訊號；及 位於相異列且同一行之複數個記憶體單元接收一相同之第一位元線訊號，一相同之第二位元線訊號，一相同之第一傳輸閘極控制訊號，及一相同之第二傳輸閘極控制訊號。
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