CN113451318A - 一种半导体器件及其形成方法 - Google Patents
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Abstract
本发明公开一种半导体器件及其形成方法，方法包括：提供包括隔离区和器件区的基底，形成贯穿无源栅极结构的控制栅层的切割沟槽，在切割沟槽中、栅极结构侧部的基底上、以及隔离区的控制栅层上依次形成第一介质层和第二介质层，且第二介质层暴露出隔离区的第一介质层；以第二介质层为掩模刻蚀去除隔离区上的第一介质层；回刻蚀第一介质层和第二介质层，直至暴露出控制栅层的顶部区域，且切割沟槽中的底部具有覆盖浮栅层的残余第一介质层。本申请形成了第一介质层和第二介质层，并在回刻蚀之前去除了隔离区上的第一介质层。残余第一介质层能够对切割沟槽进行保护。有效地避免了器件电阻过大的问题，提高了器件的性能。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件及其形成方法。
背景技术
目前的半导体产业中，集成电路产品主要可以分为三大类型：数字电路、模拟电路、数模混合电路，其中，存储器是数字电路中的一个非常重要的类型。近年来，随着半导体工艺的发展，在存储器方面已经开发出了快闪存储器(flsh memory)等存取速度很快的存储器。因为快闪存储器可多次进行信息存入、读取和擦除等动作，且具有掉电保护的特性，因此已经广泛应用于电子设备中。而NAND(与非门)快速存储器作为快速存储器的代表，也因为其存储容量大、性能高的特点，广泛应用于读/写要求较高的领域。
现有的NAND快速存储器通常需要在半导体器件的无源栅极结构的顶部区域形成金属硅化物层(Salicide)，且在有源区(Active Area，AA)的有源栅极结构侧部的基底上不能形成金属硅化物层，因此无源栅极结构的顶部区域需要形成开口以用于沉积金属硅化物，在有源区的衬底上方需要形成隔离结构以隔离金属硅化物。当前在进行前述处理时，由于器件的表面不平整，因此会存在刻蚀处理中部分区域被过刻蚀的问题，从而影响器件的性能。
发明内容
本发明的目的在于解决现有技术中，由于器件的表面不平整，而造成的刻蚀处理时部分区域被过刻蚀，从而影响器件的性能的问题。
本发明提供了一种半导体器件及其形成方法,其中，采用该方法制备得到的半导体器件，当回刻蚀所述第一介质层和所述第二介质层暴露出所述控制栅层的顶部区域的时候，无源栅极结构的切割沟槽中的底部具有覆盖浮栅层的残余第一介质层，因此残余第一介质层能够保护无源栅极结构中浮栅层不会被暴露出来，无源栅极结构中浮栅层的电阻不会受到后续金属硅化处理的影响，能够保持一定的阻值，满足工艺的需要，半导体器件的性能更好。
为解决上述技术问题，本发明的实施方式公开了一种半导体器件的形成方法，包括：
提供基底,所述基底包括隔离区和位于隔离区之间的器件区，器件区上具有若干栅极结构，各所述栅极结构包括浮栅层和位于所述浮栅层上的控制栅层，部分数量的所述栅极结构为无源栅极结构，所述控制栅层还延伸至所述隔离区上，所述隔离区上所述控制栅层的顶部表面低于所述器件区上所述控制栅层的顶部表面；
形成贯穿所述无源栅极结构的所述控制栅层的切割沟槽；
在所述切割沟槽中、所述栅极结构侧部的所述基底上、以及所述隔离区的所述控制栅层上形成第一介质层；
在所述切割沟槽中、所述栅极结构侧部的所述基底上形成位于所述第一介质层上的第二介质层，且所述第二介质层暴露出所述隔离区的所述第一介质层；
以所述第二介质层为掩模刻蚀去除所述隔离区上的所述第一介质层；
刻蚀去除所述隔离区上的所述第一介质层之后，回刻蚀所述第一介质层和所述第二介质层，直至暴露出所述控制栅层的顶部区域，且所述切割沟槽中的底部具有覆盖所述浮栅层的残余第一介质层。
可选的，所述第一介质层的材料包括氧化硅；所述第一介质层的厚度为600埃至700埃。
可选的，所述第二介质层的材料包括氧化硅；所述第二介质层的厚度为5000埃至6000埃。
可选的，所述第二介质层的密度大于所述第一介质层的密度。
可选的，刻蚀去除隔离区上的第一介质层的工艺包括湿法刻蚀工艺。
可选的，刻蚀去除所述隔离区上的所述第一介质层的过程中，对所述第一介质层的刻蚀速率与对所述第二介质层的刻蚀速率的比值为6至20。
可选的，回刻蚀所述第一介质层和所述第二介质层的工艺包括各向异性干法刻蚀工艺。
可选的，还包括：回刻蚀所述第一介质层和所述第二介质层之后，对暴露出的所述控制栅层的顶部区域进行金属硅化处理，使所述控制栅层的顶部区域形成金属硅化物层。
可选的，还包括：形成所述金属硅化物层之后，在所述切割沟槽中形成第三介质层；形成贯穿所述第三介质层和所述残余第一介质层的导电连接层，所述导电连接层与所述控制栅层分立且与所述无源栅极结构中的所述浮栅层电学连接。
可选的，在形成所述第一介质层之前，还包括：在所述切割沟槽的侧部和底部、所述栅极结构的侧部和顶部、所述基底的表面、以及所述隔离区的所述控制栅层上形成刻蚀停止层；
形成所述第一介质层和所述第二介质层的方法包括：在所述切割沟槽中、所述栅极结构侧部的所述基底上、所述栅极结构的顶部、以及所述隔离区的所述控制栅层上形成第一介质膜；在所述切割沟槽中、所述栅极结构侧部的所述基底上、所述栅极结构的顶部、以及所述隔离区的所述控制栅层上形成位于所述第一介质膜上的第二介质膜；平坦化所述第二介质膜和所述第一介质膜直至暴露出位于所述器件区的所述栅极结构顶部的所述刻蚀停止层表面，且使所述第一介质膜形成所述第一介质层，使所述第二介质膜形成所述第二介质层；
刻蚀去除所述隔离区上的所述第一介质层并以隔离区上所述刻蚀停止层为停止层；
在回刻蚀所述第一介质层和所述第二介质层的过程中，还去除了位于所述栅极结构的顶部以及所述栅极结构顶部侧壁的所述刻蚀停止层、以及隔离区的所述控制栅层上的刻蚀停止层。
可选的，形成所述第一介质膜的工艺包括高深宽比沉积工艺或硼磷硅沉积工艺。
可选的，形成所述第二介质膜的工艺包括高密度等离子沉积工艺或等离子体增强型化学气相沉积工艺。
可选的，所述刻蚀停止层的材料包括氮化硅。
可选的，所述基底的所述隔离区中具有隔离结构，所述隔离结构位于所述浮栅层的侧部，所述隔离结构的顶部表面低于所述浮栅层的顶部表面且高于所述基底表面；所述控制栅层还延伸至所述隔离结构上。
本发明的实施方式还提供一种半导体器件，包括：
基底，所述基底包括隔离区和位于所述隔离区之间的器件区，所述器件区上具有若干栅极结构，各所述栅极结构包括浮栅层和位于所述浮栅层上的控制栅层，部分数量的所述栅极结构为无源栅极结构，所述控制栅层还延伸至所述隔离区上，所述隔离区上的所述控制栅层的顶部表面低于所述器件区上的所述控制栅层的顶部表面；
位于所述栅极结构侧部的所述基底上的第一介质层，且所速第一介质层暴露出所述隔离区栅极结构的顶部区域和所述器件区的所述栅极结构的顶部区域；
贯穿所述无源栅极结构的所述控制栅层的切割沟槽；
位于所述切割沟槽底部且覆盖所述浮栅层的残余第一介质层。
可选的，所述栅极结构的顶部区域为金属硅化物层。
可选的，还包括：位于所述切割沟槽中的第三介质层；贯穿所述第三介质层和所述残余第一介质层的导电连接层，所述导电连接层与所述控制栅层分立且与所述无源栅极结构中的所述浮栅层电学连接。
可选的，所述基底的所述隔离区中具有隔离结构，所述隔离结构位于所述浮栅层的侧部，所述隔离结构的顶部表面低于所述浮栅层的顶部表面且高于所述基底表面；所述控制栅层还延伸至所述隔离结构上。
本发明的有益效果在于：
本技术方案中，在切割沟槽中、栅极结构侧部的基底上、以及隔离区的控制栅层上形成了第一介质层，并在切割沟槽中、栅极结构侧部的基底上形成位于第一介质层上的第二介质层，且第二介质层暴露出隔离区的第一介质层。然后以第二介质层为掩模去除了隔离区上的第一介质层。第二介质层能够在去除隔离区上的第一介质层的过程中保护切割沟槽中的第一介质层不受刻蚀影响，且第二介质层在去除隔离区上的第一介质层的过程中受到的刻蚀损耗较小。因此，在回刻蚀第一介质层和第二介质层之后，切割沟槽的底部能够形成残余第一介质层，该残余第一介质层能够保护无源栅极结构中浮栅层不会被暴露出来。无源栅极结构中浮栅层的电阻不会受到后续工艺的影响，能够保持一定的阻值，满足工艺的需要。进一步，回刻蚀所述第一介质层和所述第二介质层之后，对暴露出的所述控制栅层的顶部区域进行金属硅化处理，使所述控制栅层的顶部区域形成金属硅化物层。在进行所述金属硅化物层的过程中，无源栅极结构中浮栅层上具有残余第一介质层，无源栅极结构中浮栅层表面不会形成金属硅化物，因此无源栅极结构中浮栅层的电阻不会受到金属硅化处理的影响而减小，浮栅层的电阻能够保持一定的阻值，满足工艺的需要。
附图说明
图1至图4是一种半导体器件的形成方法中各步骤对应的结构示意图；
图5是本发明实施例提供的半导体器件的形成方法流程图；
图6至图11是与本发明实施例提供的半导体器件的形成方法中各步骤对应的结构示意图。
具体实施方式
以下由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。虽然本发明的描述将结合较佳实施例一起介绍，但这并不代表此发明的特征仅限于该实施方式。恰恰相反，结合实施方式作发明介绍的目的是为了覆盖基于本发明的权利要求而有可能延伸出的其它选择或改造。为了提供对本发明的深度了解，以下描述中将包含许多具体的细节。本发明也可以不使用这些细节实施。此外，为了避免混乱或模糊本发明的重点，有些具体细节将在描述中被省略。需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
应注意的是，在本说明书中，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本实施例的描述中，需要说明的是，术语“上”、“下”、“内”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
在本实施例的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实施例中的具体含义。
正如背景技术所述，由于器件的表面不平整，因此会存在刻蚀处理中部分区域被过刻蚀的问题，从而影响器件的性能。
一种半导体器件的形成方法包括：如图1所示，提供基底，基底包括隔离区1和位于隔离区1之间的器件区2。器件区2上具有若干栅极结构21，各栅极结构21包括浮栅层211和位于浮栅层211上的控制栅层212。部分数量的栅极结构21为无源栅极结构213。且控制栅层212延伸至隔离区1上，且隔离区1上的控制栅层212的顶部表面低于器件区2上的控制栅层212的顶部表面。
继续参考图1，形成贯穿无源栅极结构213的控制栅层212的切割沟槽3，并在栅极结构21的侧壁上形成侧墙7。
参考图2，在切割沟槽3的侧壁和底部、栅极结构21的侧壁和底部，基底的表面以及隔离区1的控制栅层212上形成刻蚀停止层6。
参考图3，在切割沟槽3中、栅极结构21的侧部的基底上、隔离区1的控制栅层212上形成第一介质层4，且第一介质层4的顶部与刻蚀停止层6的顶部平齐。
参考图4，回刻蚀第一介质层4，直至暴露出控制栅层212的顶部区域。且栅极结构21的侧部的基底上残留有部分第一介质层4。
上述半导体器件的形成方法，需要将器件区2和隔离区1上控制栅层212的顶部区域均暴露出来，后续需要对控制栅层212的顶部区域进行金属硅化处理。同时栅极结构21的侧部的基底上残留有部分第一介质层4，目的是保护栅极结构21的侧部的基底，避免在金属硅化处理过程中在基底器件区2表面形成金属硅化物层92。无源栅极结构213中，位于切割沟槽3底部的浮栅层211作为电阻元件，切割沟槽3底部的浮栅层21需要保持一定的电阻阻值。
而隔离区1上的控制栅层212的顶部表面低于器件区2上的控制栅层212的顶部表面，为了使隔离区1上控制栅层212的顶部区域暴露出来，需要去除隔离区1控制栅层212上的第一介质层4。那么需要在回刻蚀第一介质层4的过程中增加对第一介质层4的刻蚀量。
然而，增加第一介质层4的刻蚀量容易导致切割沟槽3中的第一介质层4也被去除进而暴露出切割沟槽3底部的浮栅层211，在对控制栅层212的顶部区域进行金属硅化处理的过程中，也会对切割沟槽3底部的浮栅层211进行金属硅化处理，导致切割沟槽3底部的浮栅层211的电阻降低，无源栅极结构213中的浮栅层21难以满足工艺设计的需要。
为解决上述问题，本发明的实施例提供了一种半导体器件的形成方法，具体地，如图5所示的半导体器件的形成方法流程图。该半导体器件的形成方法包括如下步骤：
步骤S1：提供基底,基底包括隔离区和位于隔离区之间的器件区，器件区上具有若干栅极结构，各栅极结构包括浮栅层和位于浮栅层上的控制栅层，部分数量的栅极结构为无源栅极结构，控制栅层还延伸至隔离区上，隔离区上控制栅层的顶部表面低于器件区上控制栅层的顶部表面；
步骤S2：形成贯穿无源栅极结构的控制栅层的切割沟槽；
步骤S3：在切割沟槽中、栅极结构侧部的基底上、以及隔离区的控制栅层上形成第一介质层；
步骤S4：在切割沟槽中、栅极结构侧部的基底上形成位于第一介质层上的第二介质层，且第二介质层暴露出隔离区的第一介质层；
步骤S5：以第二介质层为掩模刻蚀去除隔离区上的第一介质层；
步骤S6：刻蚀去除隔离区上的第一介质层之后，回刻蚀第一介质层和第二介质层，直至暴露出控制栅层的顶部区域，且切割沟槽中的底部具有覆盖浮栅层的残余第一介质层。
经过上述方法形成的半导体器件，当回刻蚀所述第一介质层和所述第二介质层暴露出所述控制栅层的顶部区域的时候，无源栅极结构的切割沟槽中的底部具有覆盖浮栅层的残余第一介质层，因此残余第一介质层能够保护无源栅极结构中浮栅层不会被暴露出来，无源栅极结构中浮栅层的电阻不会受到后续金属硅化处理的影响，能够保持一定的阻值，满足工艺的需要，半导体器件的性能更好。
下面结合图6至图11示出的半导体器件的形成方法中各步骤对应的结构示意图具体描述本实施例提供的半导体器件的形成方法。
如图6所示，提供基底,基底包括隔离区1和位于隔离区1之间的器件区2，器件区2上具有若干栅极结构21，各栅极结构21包括浮栅层211和位于浮栅层211上的控制栅层212，部分数量的栅极结构21为无源栅极结构213，控制栅层212还延伸至隔离区1上，隔离区1上控制栅层212的顶部表面低于器件区2上控制栅层212的顶部表面。需要注意的是，本实施例附图中仅仅是示意性的示出了栅极结构21以及无源栅极结构213的位置和数量，在本发明的其他实施例中，栅极结构21和无源栅极结构213的设置位置和数量可不仅限于此。
需要说明的是，本实施例中基底的材料包括但不限于硅、锗、锗化硅等，也可以是其他常用的基底材料，本实施例在此不一一列举。
具体的，所述半导体器件为NAND快闪存储器为示例进行说明。
所述器件区2和隔离区1沿第一方向间隔排列，相邻的器件区2被隔离区隔开。所述器件区2和隔离区1均分别沿第二方向延伸，第二方向垂直于第一方向。
需要说明的是，本实施例中图示的器件区2和隔离区1仅仅作为示意，图6中的器件区的2剖面图和隔离区1的剖面图为不同方向的剖面图，图6为了示意的方便，将器件区2的剖面图和隔离区1的剖面图画在一起，图6中图示的器件区2和隔离区1的位置排布并不代表真实的排布。对于器件区2和隔离区1实际的排布，参照说明书内容的文字部分。
器件区2上具有若干栅极结构21，各栅极结构21包括浮栅介质层、位于浮栅介质层上的浮栅层211、位于浮栅层211上的控制栅介质层、以及位于控制栅介质层上的控制栅层212。所述控制栅介质层和控制栅层212构成控制栅极结构。浮栅层211和浮栅介质层构成浮栅极结构。
所述隔离区1中具有隔离结构8，隔离结构8的顶部表面低于所述浮栅层211的顶部表面且高于所述基底表面。
所述浮栅极结构位于部分器件区2上，且位于相邻器件区2上的浮栅极结构被隔离结构8隔开。
所述控制栅极结构还沿着第一方向延伸至隔离区1的隔离结构8上，所述控制栅层212还沿着第一方向延伸至隔离区1上的隔离结构8上。
由于隔离结构8的顶部表面低于所述浮栅层211的顶部表面，因此位于隔离区1上的控制栅层212的顶部表面低于位于浮栅层211上的控制栅层212的顶部表面。即，隔离区1上控制栅层212的顶部表面低于器件区2上控制栅层212的顶部表面。所述器件区2包括存储区22和外围区23，存储区22上的栅极结构21分为存储栅极结构和选择栅极结构。在存储栅极结构中，浮栅层211和控制栅层212被控制栅介质层隔开且不接触。在选择栅极结构中，控制栅层212贯穿部分控制栅介质层并和浮栅层211接触。外围区23上部分数量的栅极结构21为无源栅极结构213，外围区23上部分数量的栅极结构21为逻辑栅极结构，在逻辑栅极结构中，控制栅层212贯穿部分控制栅介质层并和浮栅层211接触。在无源栅极结构213中，控制栅层212和浮栅层211被控制栅介质层隔开且不接触。
本实施例中，所述控制栅介质层为ONO结构。所述控制栅介质层包括第一栅介质层、位于第一栅介质层上的第二栅介质层和位于第二栅介质层上的第三栅介质层。第一栅介质层和第三栅介质层的材料为氧化硅。第二栅介质层的材料为氮化硅。
本实施例中，所述栅极结构的顶部表面还具有栅掩模层(未标示)。所述栅掩模层用作刻蚀形成栅极结构的掩模。所述栅掩模层的材料包括氧化硅。具体的，本实施例中，器件区和隔离区1上的控制栅层212的顶部表面均具有栅掩模层。所述隔离区1的栅掩模层低于所述器件区2上的栅掩模层。
本实施例中，还包括，在外围区23栅极结构的侧壁形成侧墙7，在形成侧墙7的过程中，在存储区22相邻的栅极结构之间形成附加侧墙71，所述附加侧墙71填充满存储区22相邻的栅极结构之间的空间。所述侧墙7和附加侧墙71的材料包括氧化硅。所述侧墙7还覆盖所述栅掩模层的侧部。
本实施例中，还包括：以侧墙7和栅极结构为掩模，在外围区23的栅极结构21两侧的基底中形成源漏掺杂区。
继续参考图6，形成贯穿无源栅极结构213的控制栅层212的切割沟槽3。
本实施例中，形成侧墙7和附加侧墙71之后，形成切割沟槽3，具体的，在形成源漏掺杂区之后，形成切割沟槽3。
本实施例中，刻蚀形成切割沟槽3的过程中，停止在无源栅极结构213中的第二栅介质层表面。
参考图6，在所述切割沟槽3的侧部和底部、所述栅极结构21的侧部和顶部、所述基底的表面、以及所述隔离区1的所述控制栅层212上形成刻蚀停止层6。
具体的，在切割沟槽3的侧部和底部、外围区23的栅极结构21的侧部和顶部、存储区22的栅极结构21的顶部、基底的表面、以及隔离区1的控制栅层212上形成刻蚀停止层6。所述隔离区1的控制栅层212上的刻蚀停止层6低于器件区栅极结构21顶部的刻蚀停止层6。
优选的，本实施例中的刻蚀停止层6的材料包括氮化硅。本实施例中，所述刻蚀停止层6还覆盖栅掩模层和附加侧墙71。
参考图7，在切割沟槽3中、栅极结构21侧部的基底上、以及隔离区1的控制栅层212上形成第一介质层4。
具体的，第一介质层4位于切割沟槽3的底部区域上、栅极结构21侧部的基底上、以及隔离区1的控制栅层212上形成第一介质层4。第一介质层4的表面低于栅极结构21的顶部表面。
优选的，本实施例中，第一介质层4的材料包括氧化硅，还可以是高深宽比沉积工艺(HARP)形成的氧化硅还可以是掺杂硼磷的氧化硅等，本实施例对此不做具体限定。第一介质层4的厚度为600埃至700埃。具体地，第一介质层4的厚度例如可以是600埃、610埃、620埃、630埃、640埃、650埃、660埃、670埃、680埃、690埃、700埃或者其他任何数值，本实施例对此不做具体限定。
继续参考图7，在切割沟槽3中、栅极结构21侧部的基底上形成位于第一介质层4上的第二介质层5，且第二介质层5暴露出隔离区1的第一介质层4。
也就是说，本实施例中，隔离区1的控制栅层212的顶部形成有第一介质层4，而没有第二介质层5。
优选的，本实施例中，第二介质层5的材料包括氧化硅，还可以是等离子体增强正硅酸乙脂、高密度等离子体或者其他的湿法刻蚀高选择比的材料，本实施例对此不做具体限定。第二介质层5的厚度为5000埃至6000埃。具体地，本实施例中第二介质层5的厚度例如可以是5000埃、5100埃、5200埃、5300埃、5400埃、5500埃、5600埃、5700埃、5800埃、5900埃、6000埃，或者其他任何数值，本实施例对此不做具体限定。
需要说明的是，本实施例形成第一介质层4和第二介质层5的方法包括：首先，在切割沟槽3中、栅极结构21侧部的基底上、栅极结构21的顶部、以及隔离区1的控制栅层212上形成第一介质膜。然后，在切割沟槽3中、栅极结构21侧部的基底上、栅极结构21的顶部、以及隔离区1的控制栅层212上形成位于第一介质膜上的第二介质膜。之后，平坦化第二介质膜和第一介质膜直至暴露出位于器件区2的栅极结构21顶部的刻蚀停止层6表面，且使第一介质膜形成第一介质层4，使第二介质膜形成第二介质层5。
第一介质膜位于所述刻蚀停止层6上。
本实施例中的平坦化工艺优选化学机械研磨工艺(Chemical MechanicalPolish，CMP)，当然，本领域技术人员还可以选择其他的平坦化工艺，本实施例对此不做具体限定。
优选的，形成第一介质膜的工艺包括高深宽比沉积工艺(HARP)或硼磷硅沉积工艺(BPSG)；形成第二介质膜的工艺包括高密度等离子沉积工艺(High Density PlasmaChemical Vapor Deposition，HDP CVD)或等离子体增强型化学气相沉积工艺(PlasmaEnhanced Tetra Eth Oxy Silane，PETEOS)。
参考图8，以第二介质层5为掩模刻蚀去除隔离区1上的第一介质层4。
然后，刻蚀去除隔离区1上的第一介质层4并以隔离区1上刻蚀停止层6为停止层。具体地，刻蚀去除隔离区1上的第一介质层4的工艺包括湿法刻蚀工艺。
优选的，本实施例在进行湿法刻蚀工艺时，选用氢氟酸和氟化铵溶液。
需要说明的是，本实施例中，第二介质层5的密度大于第一介质层4的密度。
由于第二介质层5的密度大于第一介质层4的密度，因此，第二介质层5比刻蚀第一介质层4更难刻蚀。位于所述切割沟槽3中的第一介质层4和第二介质层5，第二介质层5位于第一介质层4的顶部，对于相邻栅极结构21之间基底器件区2中存储区22上的第二介质层5和第一介质层4，第二介质层5位于第一介质层4的顶部，因此，在刻蚀去除隔离区1上的第一介质层4的时候，对切割沟槽3中的第二介质层5的损耗较小，且对栅极结构21之间的基底器件区2中存储区22上的第二介质层5的损耗较小。这样切割沟槽3中剩余的第一介质层4和第二介质层5的总厚度较大，器件区2的相邻栅极结构21之间的基底器件区2中存储区22上的第一介质层4和第二介质层5的总厚度较大。
且本实施例中，刻蚀去除隔离区1上的第一介质层4的过程中，对第一介质层4的刻蚀速率与对第二介质层5的刻蚀速率的比值为6至20。具体地，可以是6、8、10、12、14、16、18、20，还可以是其他比值，本实施例对此不做具体限定。
参考图9，刻蚀去除隔离区1上的第一介质层4之后，回刻蚀第一介质层4和第二介质层5，直至暴露出控制栅层212的顶部区域，且切割沟槽3中的底部具有覆盖浮栅层211的残余第一介质层41。
需要说明的是，本实施例在回刻蚀第一介质层4和第二介质层5的过程中，还去除了位于栅极结构21的顶部以及栅极结构21顶部侧壁的刻蚀停止层6、以及隔离区1的所述控制栅层212上的刻蚀停止层6。在回刻蚀第一介质层4和第二介质层5的过程中，还去除了栅掩模层。
优选的，本实施例中，回刻蚀第一介质层4和第二介质层5的工艺包括各向异性干法刻蚀工艺。
需要说明的是，本实施例中，回刻蚀第一介质层4和第二介质层5之后，还包括以下步骤：对暴露出的控制栅层212的顶部区域进行金属硅化处理，使控制栅层212的顶部区域形成金属硅化物层92。
本实施例中的金属硅化处理包括但不限于在暴露出的控制栅层212的顶部区域沉积镍或钴等金属层，然后进行退火工艺，使得金属层与控制栅层212反应生成金属硅化物。
对暴露出的器件区2和隔离区1上的控制栅层212的顶部区域均进行了金属硅化处理。
当回刻蚀所述第一介质层4和所述第二介质层5暴露出所述控制栅层212的顶部区域的时候，无源栅极结构213的切割沟槽3中的底部具有覆盖浮栅层211的残余第一介质层41，因此残余第一介质层41能够保护无源栅极结构213中浮栅层211不会被暴露出来，无源栅极结构213中浮栅层211不会在金属硅化处理的过程中和金属层发生反应，无源栅极结构213中浮栅层211的电阻不会受到金属硅化处理的影响，能够保持一定的电阻阻值，满足工艺的需要。
在进行金属硅化处理的过程中，外围区23的栅极结构21的侧部的基底上具有第一介质层4，且存储区22相邻的栅极结构21之间具有附加侧墙71，存储区22中其他部分的基底上具有第一介质层4，因此能够避免在金属硅化处理过程中在基底器件区表面形成金属硅化物。
无源栅极结构213中，位于切割沟槽3底部的浮栅层211作为电阻元件。还需要说明的是，请参见图10，本实施例中，形成金属硅化物层92之后，还包括以下步骤：在切割沟槽3中形成第三介质层9；形成贯穿第三介质层9和残余第一介质层41的导电连接层91，导电连接层91与控制栅层212分立且与无源栅极结构213中的浮栅层211电学连接。所述导电连接层还贯穿无源栅极结构213中的控制栅介质层。
本实施例中，参考图11，在形成第三介质层之前，还包括：去除所述附加侧墙71；去除所述附加侧墙71之后，形成第三介质层9，第三介质层9还位于第一介质层4上和栅极结构21上、残余第一介质层41上和金属硅化物层92上，在形成第三介质层9的过程中，形成位于第三介质层9中的空隙，所述空隙位于存储区22的栅极结构21之间。
采用上述方案，在切割沟槽中、栅极结构侧部的基底上、以及隔离区的控制栅层上形成了第一介质层，并在切割沟槽中、栅极结构侧部的基底上形成位于第一介质层上的第二介质层，且第二介质层暴露出隔离区的第一介质层。然后以第二介质层为掩模去除了隔离区上的第一介质层。第二介质层能够在去除隔离区上的第一介质层的过程中保护切割沟槽中的第一介质层不受刻蚀影响，且第二介质层在去除隔离区上的第一介质层的过程中受到的刻蚀损耗较小。因此，在回刻蚀第一介质层和第二介质层之后，切割沟槽的底部能够形成残余第一介质层，该残余第一介质层能够保护无源栅极结构中浮栅层不会被暴露出来。无源栅极结构中浮栅层的电阻不会受到金属硅化处理的影响，能够保持一定的阻值，满足工艺的需要。基于上述半导体器件的形成方法，本实施例还提供一种半导体器件。具体可以参考图9和图10。本实施例提供的半导体器件，包括：
基底，基底包括隔离区1和位于隔离区1之间的器件区2，器件区2上具有若干栅极结构21，各栅极结构21包括浮栅层211和位于浮栅层211上的控制栅层212，部分数量的栅极结构21为无源栅极结构213，控制栅层212还延伸至隔离区1上，隔离区1上的控制栅层212的顶部表面低于器件区2上的控制栅层212的顶部表面。
需要注意的是，本实施例仅仅是示意性的示出了无源栅极结构213的位置和数量，在本发明的其他实施例中，无源栅极结构213的设置位置和数量可不仅限于此。
且本实施例中，基底的材料包括但不限于硅、锗、锗化硅等，也可以是其他常用的基底材料，本实施例在此不一一列举。
位于栅极结构21侧部的基底上的第一介质层4，且第一介质层4暴露出隔离区1栅极结构21的顶部区域和器件区2的栅极结构21的顶部区域。
具体地，本实施例中，第一介质层4的材料包括氧化硅；第一介质层4的厚度为600埃至700埃。第二介质层5的材料包括氧化硅。且第二介质层5的厚度为5000埃至6000埃。
贯穿无源栅极结构213的控制栅层212的切割沟槽3。
位于切割沟槽3底部且覆盖浮栅层211的残余第一介质层4。
所述器件区2和隔离区1沿第一方向间隔排列，相邻的器件区2被隔离区1隔开。所述器件区2和隔离区1均分别沿第二方向延伸，第二方向垂直于第一方向。
需要说明的是，本实施例中图示的器件区2和隔离区1仅仅作为示，图中的器件区2的剖面图和隔离区1的剖面图为不同方向的剖面图，图为了示意的方便，将器件区2的剖面图和隔离区1的剖面图画在一起，图中图示的器件区2和隔离区1的位置排布并不代表真实的排布。对于器件区2和隔离区1实际的排布，参照说明书内容的文字部分。
器件区2上具有若干栅极结构21，各栅极结构21包括浮栅介质层、位于浮栅介质层上的浮栅层211、位于浮栅层211上的控制栅介质层、以及位于控制栅介质层上的控制栅层212。所述控制栅介质层和控制栅层212构成控制栅极结构。浮栅层211和浮栅介质层构成浮栅极结构。
所述隔离区1中具有隔离结构8，隔离结构8的顶部表面低于所述浮栅层211的顶部表面且高于所述基底表面。
所述浮栅极结构位于部分器件区2上，且位于相邻器件区2上的浮栅极结构被隔离结构8隔开。
所述控制栅极结构还沿着第一方向延伸至隔离区1的隔离结构8上，所述控制栅层212还沿着第一方向延伸至隔离区1上的隔离结构8上。
由于隔离结构8的顶部表面低于所述浮栅层211的顶部表面，因此位于隔离区1上的控制栅层212的顶部表面低于位于浮栅层211上的控制栅层212的顶部表面。即，隔离区1上控制栅层212的顶部表面低于器件区2上控制栅层212的顶部表面。所述器件区2包括存储区22和外围区23，存储区22上的栅极结构21分为存储栅极结构和选择栅极结构。在存储栅极结构中，浮栅层211和控制栅层212被控制栅介质层隔开且不接触。在选择栅极结构中，控制栅层212贯穿部分控制栅介质层并和浮栅层211接触。外围区23上部分数量的栅极结构21为无源栅极结构213，外围区23上部分数量的栅极结构21为逻辑栅极结构，在逻辑栅极结构中，控制栅层212贯穿部分控制栅介质层并和浮栅层211接触。在无源栅极结构213中，控制栅层212和浮栅层211被控制栅介质层隔开且不接触。
本实施例中，所述控制栅介质层为ONO结构。所述控制栅介质层包括第一栅介质层、位于第一栅介质层上的第二栅介质层和位于第二栅介质层上的第三栅介质层。第一栅介质层和第三栅介质层的材料为氧化硅。第二栅介质层的材料为氮化硅。需要说明的是，本实施例中，栅极结构21的顶部区域为金属硅化物层92。
本实施例提供的半导体器件还包括：位于切割沟槽3中的第三介质层9；贯穿第三介质层9和残余第一介质层41的导电连接层91，导电连接层91与控制栅层212分立且与无源栅极结构213中的浮栅层211电学连接。所述导电连接层91还贯穿无源栅极结构213中的控制栅介质层。
参考图10，本实施例提供的半导体器件，基底的隔离区1中具有隔离结构8，隔离结构8位于浮栅层211的侧部，隔离结构8的顶部表面低于浮栅层211的顶部表面且高于基底表面；控制栅层212还延伸至隔离结构8上。
本实施例中，还包括：位于外围区23的栅极结构侧壁的侧墙7，位于外围区23的栅极结构和侧墙两侧的源漏掺杂区。
本实施例中，第三介质层9还位于第一介质层4上和栅极结构21上、残余第一介质层41上和金属硅化物层92上，第三介质层中具有于存储区22的栅极结构之间的空隙。
虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。本领域技术人员可以在形式上和细节上对其作各种改变，包括做出若干简单推演或替换，而不偏离本发明的精神和范围。
Claims (18)
1.一种半导体器件的形成方法，其特征在于，包括：
提供基底,所述基底包括隔离区和位于隔离区之间的器件区，器件区上具有若干栅极结构，各所述栅极结构包括浮栅层和位于所述浮栅层上的控制栅层，部分数量的所述栅极结构为无源栅极结构，所述控制栅层还延伸至所述隔离区上，所述隔离区上所述控制栅层的顶部表面低于所述器件区上所述控制栅层的顶部表面；
形成贯穿所述无源栅极结构的所述控制栅层的切割沟槽；
在所述切割沟槽中、所述栅极结构侧部的所述基底上、以及所述隔离区的所述控制栅层上形成第一介质层；
在所述切割沟槽中、所述栅极结构侧部的所述基底上形成位于所述第一介质层上的第二介质层，且所述第二介质层暴露出所述隔离区的所述第一介质层；
以所述第二介质层为掩模刻蚀去除所述隔离区上的所述第一介质层；
刻蚀去除所述隔离区上的所述第一介质层之后，回刻蚀所述第一介质层和所述第二介质层，直至暴露出所述控制栅层的顶部区域，且所述切割沟槽中的底部具有覆盖所述浮栅层的残余第一介质层。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一介质层的材料包括氧化硅；所述第一介质层的厚度为600埃至700埃。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二介质层的材料包括氧化硅；所述第二介质层的厚度为5000埃至6000埃。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二介质层的密度大于所述第一介质层的密度。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，刻蚀去除隔离区上的第一介质层的工艺包括湿法刻蚀工艺。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，刻蚀去除所述隔离区上的所述第一介质层的过程中，对所述第一介质层的刻蚀速率与对所述第二介质层的刻蚀速率的比值为6至20。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，回刻蚀所述第一介质层和所述第二介质层的工艺包括各向异性干法刻蚀工艺。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括：回刻蚀所述第一介质层和所述第二介质层之后，对暴露出的所述控制栅层的顶部区域进行金属硅化处理，使所述控制栅层的顶部区域形成金属硅化物层。
9.如权利要求8所述的半导体器件的形成方法，其特征在于，还包括：形成所述金属硅化物层之后，在所述切割沟槽中形成第三介质层；形成贯穿所述第三介质层和所述残余第一介质层的导电连接层，所述导电连接层与所述控制栅层分立且与所述无源栅极结构中的所述浮栅层电学连接。
10.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述第一介质层之前，还包括：在所述切割沟槽的侧部和底部、所述栅极结构的侧部和顶部、所述基底的表面、以及所述隔离区的所述控制栅层上形成刻蚀停止层；
形成所述第一介质层和所述第二介质层的方法包括：在所述切割沟槽中、所述栅极结构侧部的所述基底上、所述栅极结构的顶部、以及所述隔离区的所述控制栅层上形成第一介质膜；在所述切割沟槽中、所述栅极结构侧部的所述基底上、所述栅极结构的顶部、以及所述隔离区的所述控制栅层上形成位于所述第一介质膜上的第二介质膜；平坦化所述第二介质膜和所述第一介质膜直至暴露出位于所述器件区的所述栅极结构顶部的所述刻蚀停止层表面，且使所述第一介质膜形成所述第一介质层，使所述第二介质膜形成所述第二介质层；
刻蚀去除所述隔离区上的所述第一介质层并以隔离区上的所述刻蚀停止层为停止层；
在回刻蚀所述第一介质层和所述第二介质层的过程中，还去除了位于所述栅极结构的顶部以及所述栅极结构顶部侧壁的所述刻蚀停止层、以及隔离区的所述控制栅层上的刻蚀停止层。
11.如权利要求10所述的半导体器件的形成方法，其特征在于，形成所述第一介质膜的工艺包括高深宽比沉积工艺或硼磷硅沉积工艺。
12.如权利要求10所述的半导体器件的形成方法，其特征在于，形成所述第二介质膜的工艺包括高密度等离子沉积工艺或等离子体增强型化学气相沉积工艺。
13.如权利要求10所述的半导体器件的形成方法，其特征在于，所述刻蚀停止层的材料包括氮化硅。
14.如权利要求1所述的半导体器件的形成方法，其特征在于，所述基底的所述隔离区中具有隔离结构，所述隔离结构位于所述浮栅层的侧部，所述隔离结构的顶部表面低于所述浮栅层的顶部表面且高于所述基底表面；所述控制栅层还延伸至所述隔离结构上。
15.一种半导体器件，其特征在于，包括：
基底，所述基底包括隔离区和位于所述隔离区之间的器件区，所述器件区上具有若干栅极结构，各所述栅极结构包括浮栅层和位于所述浮栅层上的控制栅层，部分数量的所述栅极结构为无源栅极结构，所述控制栅层还延伸至所述隔离区上，所述隔离区上的所述控制栅层的顶部表面低于所述器件区上的所述控制栅层的顶部表面；
位于所述栅极结构侧部的所述基底上的第一介质层，且所速第一介质层暴露出所述隔离区栅极结构的顶部区域和所述器件区的所述栅极结构的顶部区域；
贯穿所述无源栅极结构的所述控制栅层的切割沟槽；
位于所述切割沟槽底部且覆盖所述浮栅层的残余第一介质层。
16.如权利要求15所述的半导体器件，其特征在于，所述栅极结构的顶部区域为金属硅化物层。
17.如权利要求15所述的半导体器件，其特征在于，还包括：位于所述切割沟槽中的第三介质层；贯穿所述第三介质层和所述残余第一介质层的导电连接层，所述导电连接层与所述控制栅层分立且与所述无源栅极结构中的所述浮栅层电学连接。
18.如权利要求15所述的半导体器件，其特征在于，所述基底的所述隔离区中具有隔离结构，所述隔离结构位于所述浮栅层的侧部，所述隔离结构的顶部表面低于所述浮栅层的顶部表面且高于所述基底表面；所述控制栅层还延伸至所述隔离结构上。
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2020
- 2020-03-24 CN CN202010214814.0A patent/CN113451318B/zh active Active
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