CN104658979A - 快闪存储器及其形成方法 - Google Patents

Abstract

一种快闪存储器及其形成方法，其中快闪存储器的形成方法，包括：在第一浮栅导电层表面形成第一材料层、第二材料层、以及第三材料层，且所述第二材料层与第一材料层和第三材料层的刻蚀速率不同；在所述第三材料层和第二材料层内形成凹槽，所述凹槽暴露出第二材料层的侧壁；采用对第二材料层刻蚀速率大的第二刻蚀工艺，刻蚀去除部分宽度的第二材料层，使得第一材料层和第三材料层之间形成缺口；形成第二浮栅导电层和第三浮栅导电层，所述第三浮栅导电层填充满所述缺口，且所述第二浮栅导电层与第一浮栅导电层相接触。本发明形成的快闪存储器的浮栅导电层和控制栅导电层的重叠面积大，从而提高快闪存储器的耦合率，降低工作电压和功耗。

Description

快闪存储器及其形成方法

技术领域

本发明涉及半导体制造领域技术，特别涉及快闪存储器及其形成方法。

背景技术

随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器（flash memory）。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。其中，快闪存储器根据阵列结构的不同，主要分与非门快闪存储器和或非门快闪存储器，由于与非门快闪存储器比或非门快闪存储器的集成度高，所以与非门快闪存储器具有更广的应用范围。

典型的与非门快闪存储器以掺杂的多晶硅作为浮动栅极（floating gate）和控制栅极（control gate）；其中，控制栅极形成于浮动栅极上，且通过栅间介质层相隔；浮动栅极形成于衬底上，通过一层隧穿介质层（tunnel oxide）相隔。当对快闪存储器进行信息的写入操作时，通过在控制栅极与源区/漏区施加偏压，使电子注入浮动栅极中；在读取快闪存储器信息时，在控制栅极施加一工作电压，此时浮动栅极的带电状态会影响其下方沟道（channel）的开/关，而此沟道的开/关即为判断信息值0或1的依据；当快闪存储器在擦除信息时，将衬底、源区、漏区或控制栅极的相对电位提高，并利用隧穿效应使电子由浮动栅极穿过隧穿介质层而进入衬底、源区或漏区中，或是穿过栅间介质层而进入控制栅极中。

快闪存储器的工作电压、读取及擦除的速率与浮动栅极和控制栅极间的耦合率（coupling ratio）有关。耦合率是指施加于控制栅极上的电压耦合至浮动栅极的参数。对于快闪存储器储器而言，耦合率越大，操作快闪存储器所需要的工作电压越低，读取以及擦除的速率越高，且快闪存储器的功耗越低。

因此研究具有高耦合率的快闪存储器是当前亟需解决的问题。

发明内容

本发明解决的问题是提供一种优化的快闪存储器及其形成方法，增加浮栅导电层和控制栅导电层的重叠面积，从而增加浮栅导电层和控制栅导电层间的电容，提高快闪存储器的耦合率，降低工作电压和功耗。

为解决上述问题，本发明提供一种快闪存储器的形成方法，包括：提供半导体衬底，在所述半导体衬底表面依次形成隧穿介质层、第一浮栅导电层、第一材料层、第二材料层、以及第三材料层，且所述第二材料层的刻蚀速率与第一材料层以及第三材料层的刻蚀速率不同；采用第一刻蚀工艺，在所述第三材料层和第二材料层内形成凹槽，所述凹槽暴露出第二材料层的侧壁；采用对第二材料层刻蚀速率大且对第三材料层刻蚀速率小的第二刻蚀工艺，沿所述凹槽暴露出的第二材料层的侧壁由外向内的方向，刻蚀去除部分宽度的第二材料层，使得第一材料层和第三材料层之间形成缺口；形成第二浮栅导电层和第三浮栅导电层，所述第三浮栅导电层填充满所述缺口，所述第二浮栅导电层位于凹槽侧壁，且所述第二浮栅导电层与第一浮栅导电层相接触；采用第三刻蚀工艺，去除所述第三材料层、剩余的第二材料层、以及第一材料层；形成覆盖于所述第一浮栅导电层、第二浮栅导电层、以及第三浮栅导电层表面的栅间介质层；形成覆盖于所述栅间介质层表面的控制栅导电层。

可选的，所述第一材料层和第三材料层的材料为氮化硅，所述第二材料层的材料为氧化硅。

可选的，所述第二刻蚀工艺为湿法刻蚀，所述湿法刻蚀的刻蚀液体为氢氟酸溶液。

可选的，在进行所述第二刻蚀工艺之前，所述凹槽底部暴露出第一材料层的表面或第一浮栅导电层的表面。

可选的，所述第一材料层和第三材料层的材料为氧化硅，所述第二材料层的材料为氮化硅。

可选的，所述第二刻蚀工艺为湿法刻蚀，所述湿法刻蚀的刻蚀液体为磷酸溶液。

可选的，在进行所述第二刻蚀工艺之前，所述凹槽底部暴露出第一材料层的表面或第一浮栅导电层的表面或隧穿介质层的表面。

可选的，当所述凹槽底部暴露出第一材料层的表面时，在第二刻蚀工艺之后形成第二浮栅导电层和第三浮栅导电层之前，还包括步骤：对所述凹槽底部进行刻蚀，直至暴露出第一浮栅导电层的表面。

可选的，所述第二浮栅导电层位于第一浮栅导电层表面。

可选的，当所述凹槽底部暴露出第一材料层或第一浮栅导电层的表面时，在第二刻蚀工艺之后形成第二浮栅导电层和第三浮栅导电层之前，还包括步骤：对所述凹槽底部进行刻蚀，直至暴露出隧穿介质层的表面，暴露出第一浮栅导电层的侧壁。

可选的，所述第二浮栅导电层紧挨暴露出的第一浮栅导电层的侧壁。

可选的，所述第一刻蚀工艺刻蚀去除部分厚度的第一浮栅导电层。

可选的，采用等离子体化学气相沉积或液体化学气相沉积工艺形成所述第二浮栅导电层和第三浮栅导电层。

可选的，所述第三刻蚀工艺为湿法刻蚀，所述湿法刻蚀工艺的刻蚀液体为氢氟酸溶液和磷酸溶液。

可选的，在形成所述第二浮栅导电层和第三浮栅导电层之后进行第三刻蚀工艺之前，还包括步骤：对所述凹槽底部进行刻蚀，直至刻蚀去除部分厚度的半导体衬底，形成沟槽；形成填充满所述沟槽的隔离层。

可选的，在形成所述栅间介质层之前，还包括步骤：去除部分厚度的隔离层。

本发明还提供一种快闪存储器，包括：半导体衬底，所述半导体衬底内具有隔离层，且所述隔离层顶部高于半导体衬底表面；隧穿介质层，所述隧穿介质层位于相邻隔离层之间的半导体衬底表面；第一浮栅导电层，所述第一浮栅导电层位于隧穿介质层表面；第二浮栅导电层，所述第二浮栅导电层紧挨隔离层的侧壁，且所述第二浮栅导电层与第一浮栅导电层相接触；第三浮栅导电层，所述第三浮栅导电层紧挨第二浮栅导电层远离隔离层的侧壁，且所述第三浮栅导电层与第一浮栅导电层之间具有空隙；栅间介质层，所述栅间介质层位于第一浮栅导电层、第二浮栅导电层、以及第三浮栅导电层的表面；控制栅导电层，所述控制栅导电层位于栅间介质层的表面。

可选的，所述第二浮栅导电层位于第一浮栅导电层的表面。

可选的，所述第二浮栅导电层位于隧穿介质层的表面，且紧挨第一浮栅导电层的侧壁。

可选的，所述隔离层顶部低于第二浮栅导电层的顶部。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供一种快闪存储器的形成方法，其中，在第一浮栅导电层表面依次形成第一材料层、第二材料层和第三材料层，且第二材料层的刻蚀速率与第一材料层和第三材料层的刻蚀速率不同；刻蚀第三材料层和第二材料层形成凹槽，暴露出第二材料层的侧壁；采用对第二材料层刻蚀速率大的第二刻蚀工艺，沿所述凹槽暴露出的第二材料层侧壁由外向内的方向，刻蚀去除部分宽度的第二材料层，使得第一材料层和第三材料层之间具有缺口；形成第二浮栅导电层和第三浮栅导电层，所述第三浮栅导电层填充满所述缺口，所述第二浮栅导电层位于凹槽和第三浮栅导电层侧壁，且所述第二浮栅导电层与第一浮栅导电层相接触；本发明快闪存储器的浮栅导电层由第一浮栅导电层、第二浮栅导电层和第三浮栅导电层共同形成，则浮栅导电层与控制栅导电层的重叠面积包括：第一浮栅导电层上表面面积，第二浮栅导电层上表面面积、以及未被第三浮栅导电层覆盖的侧壁面积，第三浮栅导电层的上表面面积、下表面面积、以及侧壁面积；与现有技术相比，本发明浮栅导电层与控制栅导电层的重叠面积得到明显的增加，显著提高了快闪存储器的耦合率，从而有效降低了工作电压和功耗。

进一步，在形成栅间介质层之前，去除部分厚度的隔离层，暴露出第二浮栅导电层紧挨隔离层的侧壁，则所述暴露出的第二浮栅导电层也为浮栅导电层和控制栅导电层之间的重叠面积，从而进一步增加浮栅导电层和控制栅导电层间的电容，提高快闪存储器的耦合率，进一步降低工作电压和功耗。

更进一步，所述第一刻蚀工艺可以刻蚀去除部分厚度的第一浮栅导电层，且第一刻蚀工艺形成的凹槽可以暴露出第一材料层的表面或第一浮栅导电层的表面；因此，本发明技术方案中，所述第一刻蚀工艺的刻蚀停止位置具有较大的选择区间，从而降低了刻蚀工艺的刻蚀难度，提高生产效率。

本发明还提供一种快闪存储器，所述快闪存储器结构性能优越，浮栅导电层由第一浮栅导电层、第二浮栅导电层和第三浮栅导电层共同构成，浮栅导电层与控制栅导电层的重叠面积包括：第一浮栅导电层上表面面积，第二浮栅导电层上表面面积、以及未被第三浮栅导电层覆盖的侧壁面积，第三浮栅导电层的上表面面积、下表面面积、以及侧壁面积。与现有技术相比，本发明明显增加了浮栅导电层和控制栅导电层间的电容，提高了快闪存储器的耦合率，降低了工作电压和功耗。

进一步，本发明提供的快闪存储器，隔离层顶部低于第二浮栅导电层的顶部，使得第二浮栅导电层紧挨隔离层的侧壁被暴露出，所述暴露出的第二浮栅导电层的侧壁面积也为浮栅导电层和控制栅导电层重叠面积的一部分，从而进一步提高快闪存储器的耦合率，进一步降低工作电压和功耗。

附图说明

图1为本发明一实施例提供的形成快闪存储器的流程示意图；

图2为快闪存储器单元的等效电路图；

图3至图13为本发明一实施例提供的快闪存储器形成过程的剖面结构示意图；

图14至图19为本发明又一实施例提供的快闪存储器形成过程的剖面结构示意图。

具体实施方式

由背景技术可知，为了降低快闪存储器的工作电压和功耗，需要提高快闪存储器的耦合率。

为解决上述问题，针对现有技术快闪存储器的制作方法进行研究，发现快闪存储器的制作工艺包括如下步骤，请参考图1：步骤S1、提供半导体衬底，所述半导体衬底内形成有浅沟槽隔离结构；步骤S2、形成隧穿介质层，所述隧穿介质层覆盖在半导体衬底和浅沟槽隔离结构表面；步骤S3、对半导体衬底进行掺杂形成阱区；步骤S4、依次在所述隧穿介质层表面形成浮栅导电层、栅间介质层和控制栅导电层；步骤S5、图形化所述控制栅导电层、栅间介质层、浮栅导电层和隧穿介质层，形成栅极结构；步骤S6、对所述栅极结构两侧的半导体衬底进行LDD离子注入和退火处理；步骤S7、在半导体衬底表面形成侧墙，所述侧墙位于栅极结构两侧；步骤S8、在所述栅极结构两侧的半导体衬底内形成源区和漏区以及进行金属硅化物工艺。

上述方法制作的快闪存储器工作电压高且功耗大，读取信息和擦除信息的速率慢，高工作电压和大功耗主要是由快闪存储器的耦合率低造成的。

针对快闪存储器的耦合率进行进一步研究，图2为快闪存储器单元的等效电路图。

请参考图2，CG为控制栅，FG为浮栅，C_ono为浮栅与控制栅间的电容，C_gs为浮栅与源极间的电容，C_gd为浮栅与漏极间的电容，C_gb为浮栅与沟道区间的电容，C_tunnel为浮栅与半导体衬底间的电容，C_total为快闪存储器的总电容，K_ono为快闪存储器的耦合率。C_ono、C_gs、C_gd、C_gb、C_tunnel、C_total以及K_ono间的关系式如下：

C_tunnel=C_gs+C_gb+C_gd    （1）

C_total=C_tunnel+C_ono    （2）

K_ono=C_ono/C_total    （3）

由上述关系式可知，快闪存储器的耦合率K_ono与浮栅和控制栅间的电容C_ono成正比，因此增加浮栅和控制栅间的电容C_ono即可增加快闪存储器的耦合率K_ono；而对于浮栅与控制栅间的电容C_ono来说，电容C_ono与浮栅和控制栅的重叠面积成正比，通过增加浮栅与控制栅的重叠面积，可以提高浮栅与控制栅间的电容C_ono；因此，快闪存储器的耦合率与浮栅和控制栅的重叠面积成正比关系，通过增加浮栅与控制栅的重叠面积，可提高快闪存储器的耦合率，进而降低快闪存储器的工作电压以及功耗。

为此本发明提供一种快闪存储器及其形成方法，在半导体衬底表面依次形成隧穿介质层、第一浮栅导电层、第一材料层、第二材料层、以及第三材料层，且所述第二材料层的刻蚀速率与第一材料层和第三材料层的刻蚀速率不同；刻蚀第三材料层和第二材料层，形成凹槽，所述凹槽暴露出第二材料层的侧壁；沿所述凹槽暴露出的第二材料层的侧壁由外向内的方向，刻蚀去除部分宽度的第二材料层，使得第一材料层和第三材料层之间具有缺口；形成第二浮栅导电层和第三浮栅导电层，所述第二浮栅导电层填充满所述缺口，所述第三浮栅导电层位于凹槽和第二浮栅导电层侧壁，且所述第三浮栅导电层与第一浮栅导电层相接触。本发明快闪存储器的浮栅导电层由第一浮栅导电层、第二浮栅导电层、以及第三浮栅导电层共同形成，增加浮栅导电层与控制栅导电层之间的重叠面积，从而提高浮栅导电层与控制栅导电层之间的电容量，进而提高快闪存储器的耦合率，降低工作电压和功耗。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图3至图13为本发明一实施例提供的快闪存储器形成过程的剖面结构示意图。

请参考图3，提供半导体衬底200，在所述半导体衬底200表面依次形成隧穿介质层201、以及第一浮栅导电层202。

所述半导体衬底200的材料为硅、锗、锗化硅、砷化镓、碳化硅或绝缘体上的硅。

本实施例中，所述半导体衬底200的材料为硅。

所述隧穿介质层201用于隔离半导体衬底200和后续形成的浮栅导电层。所述隧穿介质层201的材料为氧化硅、氮化硅或氮氧化硅，所述隧穿介质层201的形成工艺为热氧化、化学气相沉积或原子层沉积。

本实施例中，所述隧穿介质层201的材料为氧化硅，厚度为50埃至150埃，采用热氧化法形成。

在形成隧穿介质层201之后，对半导体衬底200进行阱区离子掺杂。

具体的，形成的快闪存储器为PMOS快闪存储器时，对半导体衬底200进行N型离子掺杂形成N型阱区；形成的快闪存储器为NMOS快闪存储器时，对半导体衬底200进行P型离子掺杂形成P型阱区。

所述第一浮栅导电层202的材料为多晶硅或掺杂的多晶硅，通过化学气相沉积工艺和扩散工艺形成。

本实施例中，所述第一浮栅导电层202通过淀积多晶硅和磷掺杂形成，所述第一浮栅导电层202的厚度为1000埃至6000埃。

请参考图4，在所述第一浮栅导电层202表面依次形成第一材料层203、第二材料层204、以及第三材料层205，且所述第二材料层204的刻蚀速率与第一材料层203以及第三材料层205的刻蚀速率不同。

在后续工艺过程中，会刻蚀去除部分宽度的第二材料层204；在刻蚀去除部分宽度的第二材料层204时，要求所述刻蚀工艺对第一材料层203和第三材料层205的刻蚀速率小；因此，本实施例中，所述第二材料层204与第一材料层203和第三材料层205的刻蚀速率不同。

本实施例中，所述第一材料层203和第三材料层205的材料为氧化硅，第二材料层204的材料为氮化硅；第一材料层203、第二材料层204、以及第三材料层205的厚度均为100埃至1000埃。

请参考图5，在所述第三材料层205表面形成图形化的掩膜层206，所述图形化的掩膜层206具有开口207。

本实施例中，所述第一材料层203和第三材料层205的材料为氧化硅，所述第二材料层204的材料为氮化硅，则所述图形化的掩膜层206的材料为氮化硅，厚度为200埃至2000埃。

所述图形化的掩膜层206的形成步骤包括：在所述第三材料层205表面形成初始掩膜层；在所述初始掩膜层表面形成图形化的光刻胶层，所述图形化的光刻胶层具有初始开口；以所述图形化的光刻胶层为掩膜，刻蚀所述初始掩膜层，形成图形化的掩膜层206，所述图形化的掩膜层具有开口207。

在本发明其他实施例中，所述图形化的掩膜层也可以为光刻胶层或抗反射涂层与光刻胶层的叠层结构。

请参考图6，采用第一刻蚀工艺，在所述第三材料层205和第二材料层204内形成凹槽208，所述凹槽208暴露出第二材料层204的侧壁。

所述第二材料层204的材料为氮化硅，隧穿介质层201的材料为氧化硅，后续刻蚀去除部分宽度的第二材料层204的刻蚀工艺对隧穿介质层201无影响，因此，所述凹槽208底部暴露出第一材料层203的表面或第一浮栅导电层202的表面或隧穿介质层201的表面，上述三种位置关系均是可行的。

本实施例中，以所述凹槽208暴露出第二材料层204的侧壁，且所述凹槽208底部暴露出隧穿介质层201的表面做示范性说明。具体的，以所述图形化的掩膜层206为掩膜，刻蚀所述第三材料层205、第二材料层204、第一材料层203、以及浮栅导电层202，在所述第三材料层205、第二材料层204、第一材料层203、以及浮栅导电层202内形成凹槽208。

需要说明的是，所述第一刻蚀工艺可以刻蚀去除部分厚度的第一浮栅导电层302。这是由于，后续在形成第二浮栅导电层和第三浮栅导电层时，所形成的第二浮栅导电层可以填补第一浮栅导电层302被去除的区域，使得第二浮栅导电层与第一浮栅导电层302相接触。因此，本发明实施例中，所述第一刻蚀工艺的刻蚀停止位置具有较大的选择区间，从而降低第一刻蚀工艺的刻蚀难度。

所述第一刻蚀工艺为干法刻蚀，作为一个实施例，所述干法刻蚀工艺为反应离子刻蚀，所述反应离子刻蚀工艺的工艺参数为：刻蚀气体为HBr、He和O₂，其中，HBr流量为100sccm至600sccm，He流量为100sccm至600sccm，O₂流量为2sccm至20sccm，反应腔室压强为5托至50托，偏置电压为50V至300V。

在本发明其他实施例中，所述图形化的掩膜层为光刻胶层或抗反射涂层和光刻胶层的叠层结构，则在形成所述凹槽后，去除所述图形化的掩膜层。具体的，采用灰化工艺去除所述图形化的掩膜。

请参考图7，采用对第二材料层204刻蚀速率大且对第三材料层205刻蚀速率小的第二刻蚀工艺，沿凹槽208暴露出的第二材料层204侧壁由外向内的方向，刻蚀去除部分宽度的第二材料层204，使得第一材料层203和第三材料层205之间具有缺口209。

本实施例中，所述图形化的掩膜层206（请参考图6）的材料为氮化硅，所述第一材料层203和第三材料层205的材料为氧化硅，所述第二材料层204的材料为氮化硅；所述图形化的掩膜层206与第二材料层204的材料相同，因此，在刻蚀去除图形化的掩膜层206的过程中，沿第二材料层204侧壁由外向内的方向，所述由外向内的方向为220所示的方向，刻蚀去除部分宽度的第二材料层204，节约了工艺成本，提高生产效率。

作为一个实施例，所述刻蚀去除部分宽度的第二材料层204的工艺为湿法刻蚀，所述湿法刻蚀的刻蚀液体为磷酸溶液，其中，溶液温度为120度至200度，溶液中磷酸的质量百分比为60%至85%。

需要说明的是，当所述凹槽208底部暴露出第一材料层203的表面时，则在第二刻蚀工艺之后后续形成第二浮栅导电层和第三浮栅导电层之前，还包括步骤：对所述凹槽208底部进行刻蚀，直至暴露出第一浮栅导电层202的表面，所述刻蚀工艺也可以刻蚀去除部分厚度的第一浮栅导电层202，后续形成的第二浮栅导电层位于第一浮栅导电层202表面。所述刻蚀工艺的刻蚀停止位置的选择区域较大，可以降低刻蚀工艺难度。

当所述凹槽208底部暴露出第一材料层203或第一浮栅导电层202的表面时，则在第二刻蚀工艺之后后续形成第二浮栅导电层之前，还包括步骤：对所述凹槽208底部进行刻蚀，直至暴露出隧穿介质层201的表面，暴露出第一浮栅导电层202的侧壁，后续形成的第二浮栅导电层紧挨暴露出的第一浮栅导电层202的侧壁。

请参考图8，形成第二浮栅导电层210和第三浮栅导电层211，所述第三浮栅导电层211填充满所述缺口209（请参考图7），所述第二浮栅导电层210位于凹槽208侧壁，且所述第二浮栅导电层210与第一浮栅导电层202相接触。

所述第二浮栅导电层210和第三浮栅导电层211的材料为多晶硅或掺杂的多晶硅，所述第二浮栅导电层210和第三浮栅导电层211为快闪存储器浮栅导电层的一部分。

采用等离子体化学气相沉积（PCVD：Plasma Chemical vapor deposition）或流体化学气相沉积（FCVD：Fluid Chemical vapor deposition）形成所述第二浮栅导电层210和第三浮栅导电层211。作为一个实施例，所述等离子体化学气相沉积工艺的工艺参数为：反应气体包括硅烷和N₂O，其中，硅烷气体为SiH₄或SiH₂Cl₂，硅烷气体流量为200sccm至600sccm，N₂O气体流量为5000sccm至2000sccm反应温度为200度至500度，腔室压强为1托至10托，源功率为400瓦至600瓦。

作为一个实施例，所述第二浮栅导电层210和第三浮栅导电层211的形成步骤包括：形成填充满所述凹槽208的浮栅导电膜，所述浮栅导电膜填充满第一材料层203和第三材料层205之间的缺口209，所述浮栅导电膜还覆盖在第三材料层205表面；采用各向异性刻蚀工艺，回刻蚀所述浮栅导电膜，刻蚀去除位于第三材料层205表面的浮栅导电膜，形成位于凹槽208侧壁的第二浮栅导电层210、以及填充满缺口209的第三浮栅导电层211。

本实施例中，所述凹槽208底部暴露出隧穿介质层201的表面，所述凹槽208暴露出第一浮栅导电层202的侧壁，则形成的第二浮栅导电层210紧挨暴露出的第一浮栅导电层202的侧壁。

在本发明其他实施例中，所述凹槽底部暴露出第一浮栅导电层的表面，则形成的第二浮栅导电层位于第一浮栅导电层的表面。

请参考图9，对所述凹槽208（请参考图8）底部进行刻蚀，直至刻蚀去除部分厚度的半导体衬底200，形成沟槽213。

具体的，形成覆盖第三材料层205、以及第二浮栅导电层210顶部的图形化的第二掩膜层212，以所述图形化的第二掩膜层212为掩膜，刻蚀去除位于凹槽208底部的隧穿介质层201和部分厚度的半导体衬底200。

所述刻蚀工艺为干法刻蚀，作为一个实施例，所述干法刻蚀为等离子体刻蚀工艺，所述等离子刻蚀工艺的工艺参数为：刻蚀气体包括HBr、He、O₂和CF₆，其中，HBr流量为20sccm至50sccm，He和O₂的总流量为20sccm至50sccm，CF₆的流量为1sccm至10sccm，源功率为1000瓦至1300瓦，刻蚀电压为120V至200V，反应腔室压强为10毫托至20毫托。

本实施例中，所述凹槽208暴露出隧穿介质层201的表面，则刻蚀去除位于凹槽208底部的隧穿介质层201和部分厚度的半导体衬底200，形成沟槽213。

在本发明其他实施例中，当所述凹槽暴露出第一浮栅导电层的表面时，则刻蚀去除位于凹槽底部的第一浮栅导电层、隧穿介质层和部分厚度的半导体衬底，形成沟槽。

请参考图10，形成填充满所述沟槽213（请参考图9）的隔离层214。

所述隔离层214用于形成隔离结构，隔离快闪存储器的浮栅导电层。所述隔离层214的材料为氧化硅、氮化硅或氮氧化硅。

本实施例中，所述隔离层214的材料为氧化硅。

作为一个实施例，所述隔离层214的形成步骤包括：形成填充满所述沟槽213的隔离膜，所述隔离膜还位于图形化的第二掩膜层212（请参考图9）表面；采用化学机械抛光工艺（CMP）去除高于第三材料层205顶部的隔离膜，同时去除图形化的第二掩膜层212，形成填充满沟槽213的隔离层214。

请参考图11，采用第三刻蚀工艺，去除所述第三材料层205（请参考图10）、剩余的第二材料层204（请参考图10）、以及第一材料层203（请参考图10）。

本实施例中，所述第三刻蚀工艺为湿法刻蚀，所述湿法刻蚀的刻蚀液体为氢氟酸溶液和磷酸溶液。所述第三材料层205和第一材料层203的材料为氧化硅，去除第三材料层205和第一材料层203的湿法刻蚀的刻蚀液体为氢氟酸溶液；第二材料层204的材料为氮化硅，去除第二材料层204的湿法刻蚀的刻蚀液体为磷酸溶液。由于隔离层214的材料为氧化硅，因此，所述去除第三材料层205和第一材料层203的刻蚀工艺对隔离层214也进行了刻蚀。

在本发明其他实施例中，也可以采用干法刻蚀工艺，刻蚀去除所述第一材料层、剩余的第二材料层、以及第三材料层；具体的，所述干法刻蚀工艺可以为等离子体刻蚀工艺或反应离子刻蚀工艺。

刻蚀去除第一材料层203、第二材料层204和第三材料层205后，暴露出第一浮栅导电层202、第二浮栅导电层210和第三浮栅导电层211的表面，所述暴露出的表面面积为快闪存储器的浮栅导电层和后续形成的控制栅导电层间的重叠面积。与只形成第一浮栅导电层的现有技术相比，本实施例浮栅导电层和控制栅导电层的重叠面积明显增加。

请参考图12，形成覆盖所述第一浮栅导电层202、第二浮栅导电层210、以及第三浮栅导电层211的栅间介质层215。

所述栅间介质层215的材料为氧化硅、氮化硅或氮氧化硅；所述栅间介质层215为单层结构或叠层结构。本实施例中，所述栅间介质层215的材料为氧化硅，所述栅间介质层215的厚度为50埃至200埃。

采用化学气相沉积、原子层沉积或热氧化工艺形成所述栅间介质层215。

请参考图13，形成覆盖所述栅间介质层215的控制栅导电层216。

本实施例中，所述控制栅导电层216的材料为多晶硅或掺杂的多晶硅，所述控制栅导电层216的厚度为500埃至2000埃，采用化学气相沉积形成所述控制栅导电层216。

本实施例中，快闪存储器的浮栅导电层由第一浮栅导电层202、第二浮栅导电层210和第三浮栅导电层211组成。

与只形成第一浮栅导电层的现有技术相比，本实施例第一浮栅导电层202、第二浮栅导电层210、以及第三浮栅导电层211形成的浮栅导电层与控制栅导电层216的重叠面积得到明显的增加，因此控制栅导电层216与浮栅导电层间的电容增大，快闪存储器的耦合率增大，工作电压和功耗降低，读写擦除信息的速率得到提高。

需要说明的是，在形成栅间介质层215之前，还可以包括步骤：去除部分厚度的隔离层214，暴露出第二浮栅导电层210靠近隔离层214的侧壁。则所述第二浮栅导电层210暴露出的侧壁面积也为浮栅导电层和控制栅导电层216间重叠面积的一部分，从而进一步增加浮栅导电层和控制栅导电层216的重叠面积，进一步提高快闪存储器的耦合率，降低工作电压和功耗。

所述隧穿介质层201、第一浮栅导电层202、第二浮栅导电层210、第三浮栅导电层211、栅间介质层215和控制栅导电层216构成了快闪存储器的栅极结构。

后续会在栅极结构两侧的半导体衬底200内形成轻掺杂源漏区（LDD），对半导体衬底200进行退火处理，以消除LDD工艺对半导体衬底200造成的损伤；LDD工艺完成后，在半导体衬底200表面形成侧墙，所述侧墙位于栅极结构两侧；对栅极结构两侧的半导体衬底200内进行掺杂形成源区和漏区；对源区和漏区进行金属硅化物工艺。

图14至图19为本发明又一实施例提供的形成快闪存储器过程的剖面结构示意图。

请参考图14，提供半导体衬底300，在所述半导体衬底300表面依次形成隧穿介质层301、第一浮栅导电层302、第一材料层303、第二材料层304、第三材料层305、以及图形化的掩膜层306，所述掩膜层306具有开口307。

本实施例中，所述第一材料层303和第三材料层305的材料为氮化硅，所述第二材料层304的材料为氧化硅。

所述半导体衬底300以及图形化的掩膜层306的材料以及形成方法参考本发明上一实施例提供的半导体衬底200（请参考图3）以及图形化的掩膜层206（请参考图5），在此不再赘述。

请参考图15，采用第一刻蚀工艺，在所述第三材料层305和第二材料层304内形成凹槽308，所述凹槽308暴露出第二材料层304的侧壁。

所述凹槽308的形成工艺请参考本发明上一实施例提供的凹槽208（请参考图6）的形成工艺，在此不再赘述。

所述第二材料层304和隧穿介质层301的材料相同，均为氧化硅，因此后续在刻蚀去除部分宽度的第二材料层304时，为避免隧穿介质层301被刻蚀去除，凹槽308底部暴露出第一材料层303的表面或第一浮栅导电层302的表面。

本实施例中，以所述凹槽308底部暴露出第一浮栅导电层302的表面做示范性说明；刻蚀所述第三材料层305、第二材料层304、以及第一材料层303，形成凹槽308，所述凹槽308暴露出第二材料层304的侧壁。

在本发明其他实施例中，所述凹槽底部暴露出第一材料层的表面，则刻蚀所述第三材料层和第二材料层，形成凹槽，所述凹槽暴露出第二材料层的侧壁。

请参考图16，采用对第二材料层304刻蚀速率大且对第一材料层303和第三材料层305刻蚀速率小的第二刻蚀工艺，沿所述凹槽308暴露出的第二材料层304侧壁由外向内的方向，刻蚀去除部分宽度的第二材料层304，使得在第一材料层303和第三材料层305之间形成缺口309。

所述由外向内的方向为330所示的方向。

本实施例中，所述第二刻蚀工艺为湿法刻蚀，所述湿法刻蚀的刻蚀液体为氢氟酸溶液。

请参考图17，形成第二浮栅导电层310和第三浮栅导电层311，所述第三浮栅导电层311填充满所述缺口309（请参考图16），所述第二浮栅导电层310位于凹槽308和第三浮栅导电层311侧壁，且所述第二浮栅导电层310与第一浮栅导电层302相接触。

所述第二浮栅导电层310和第三浮栅导电层311的形成工艺和步骤请参考本发明上一实施例提供的第二浮栅导电层210（请参考图8）和第三浮栅导电层211（请参考图8）的形成工艺和步骤，在此不再赘述。

本实施例中，所述凹槽308暴露出第一浮栅导电层302的表面，则形成的第二浮栅导电层310位于第一浮栅导电层202表面。

在本发明其他实施例中，所述凹槽暴露出第一材料层，则在第二刻蚀工艺之后形成第二浮栅导电层和第三浮栅导电层之前，还包括步骤：对所述凹槽底部进行刻蚀，直至暴露出第一浮栅导电层的表面，则形成的第二浮栅导电层位于第一浮栅导电层的表面；当所述凹槽暴露出第一材料层或第一浮栅导电层的表面时，在第二刻蚀工艺之后形成第二浮栅导电层和第三浮栅导电层之前，还包括步骤：对所述凹槽底部进行刻蚀，直至暴露出隧穿介质层的表面，暴露出第一浮栅导电层的侧壁，则形成的第二浮栅导电层紧挨暴露出的第一浮栅导电层的侧壁。

请参考图18，对所述凹槽308（请参考图17）进行刻蚀，直至刻蚀去除部分厚度的半导体衬底300，形成沟槽313。

在所述第三材料层305和第二浮栅导电层310顶部形成图形化的掩膜层312；以所述图形化的掩膜层312为掩膜，对所述凹槽308底部进行刻蚀。

本实施例中，所述凹槽308底部暴露出第一浮栅导电层302，则刻蚀去除位于凹槽308底部的第一浮栅导电层302、隧穿介质层301、以及部分厚度的半导体衬底300，形成沟槽313。

在本发明其他实施例中，所述凹槽底部暴露出隧穿介质层的表面时，则刻蚀去除位于凹槽底部的隧穿介质层以及部分厚度的半导体衬底，形成沟槽。

请参考图19，后续的工艺包括：形成填充满所述沟槽313（请参考图18）隔离层314；去除第一材料层303（请参考图18）、剩余的第二材料层304（请参考图18）、以及第三材料层305（请参考图18）；在所述第一浮栅导电层302、第二浮栅导电层310、以及第三浮栅导电层311表面形成栅间介质层315；形成覆盖所述栅间介质层315的控制栅导电层316。上述后续工艺的形成步骤和工艺可参考本发明上一实施例图10至图13提供的快闪存储器的形成步骤和工艺，在此不再赘述。

本实施例中快闪存储器的浮栅导电层由第一浮栅导电层302、第二浮栅导电层310和第三浮栅导电层311共同组成。与只形成第一浮栅导电层302的现有技术相比，本实施例明显增加了浮栅导电层和控制栅导电层316之间的重叠面积，从而提高浮栅导电层和控制栅导电层316之间的电容量，增加快闪存储器的耦合率，降低工作电压和功耗。

需要说明的是，在形成栅间介质层315之前，还可以包括步骤：去除部分厚度的隔离层314，暴露出第二浮栅导电层310靠近隔离层314的侧壁。则所述第二浮栅导电层310暴露出的侧壁面积也为浮栅导电层和控制栅导电层316间重叠面积的一部分，从而进一步增加浮栅导电层和控制栅导电层316的重叠面积，进一步提高快闪存储器的耦合率，降低工作电压和功耗。

所述隧穿介质层301、第一浮栅导电层302、第二浮栅导电层310、第三浮栅导电层311、栅间介质层315和控制栅导电层316构成了快闪存储器的栅极结构。

后续会在栅极结构两侧的半导体衬底300内形成轻掺杂源漏区（LDD），对半导体衬底300进行退火处理，以消除LDD工艺对半导体衬底300造成的损伤；LDD工艺完成后，在半导体衬底300表面形成侧墙，所述侧墙位于栅极结构两侧；对栅极结构两侧的半导体衬底300内进行掺杂形成源区和漏区；对源区和漏区进行金属硅化物工艺。

综上，本发明提供的快闪存储器的形成方法的技术方案具有以下优点：

首先，本发明实施例中，在第一浮栅导电层表面依次形成第一材料层、第二材料层和第三材料层，且第二材料层与第一材料层和第三材料层的刻蚀速率不同；刻蚀去除部分宽度的第二材料层，使得第一材料层和第三材料层间具有缺口；形成第二浮栅导电层和第三浮栅导电层，所述第三浮栅导电层填充满所述缺口，所述第二浮栅导电层与第一浮栅导电层相接触，且第三浮栅导电层位于第二浮栅导电层的侧壁；因此，本发明快闪存储器的浮栅导电层由第一浮栅导电层、第二浮栅导电层和第三浮栅导电层共同形成，与现有技术相比，本发明实施例形成的浮栅导电层和控制栅导电层间的重叠面积明显增加，从而提高浮栅导电层和控制栅导电层之间的耦合率，降低工作电压和功耗。

其次，本发明实施例中，在形成栅间介质层之前，去除部分厚度的隔离层，使得第二浮栅导电层的侧壁被暴露出，则暴露出的第二浮栅导电层的侧壁也为浮栅导电层和控制栅导电层的重叠面积，进一步提高快闪存储器的耦合率，从而进一步降低工作电压和功耗。

再次，本发明实施例中，当所述第二材料层的材料为氮化硅时，在进行第二刻蚀工艺前，采用第一刻蚀工艺形成的凹槽可以暴露出第一材料层的表面或第一浮栅导电层的表面或隧穿介质层的表面，所述第一刻蚀工艺还可以刻蚀去除部分厚度的第一浮栅导电层；当所述第二材料层的材料为氧化硅时，在进行第二刻蚀工艺前，采用第一刻蚀工艺形成的凹槽可以暴露出第一材料层的表面或第一浮栅导电层的表面，所述第一刻蚀工艺还可以刻蚀去除部分厚度的第一浮栅导电层；同时，在进行第二刻蚀工艺后，若所述凹槽暴露出第一材料层的表面，则对凹槽底部进行刻蚀直至暴露出第一浮栅导电层的表面，所述刻蚀工艺也可以刻蚀去除部分厚度的第一浮栅导电层；因此，本发明实施例提供的刻蚀工艺的刻蚀停止位置选择区域大，降低了刻蚀工艺的刻蚀难度，提高快闪存储器的生产效率。

请参考图19，本发明还提供一种快闪存储器，包括：

半导体衬底300，所述半导体衬底300内具有隔离层314，且所述隔离层314顶部高于半导体衬底300表面；

隧穿介质层301，所述隧穿介质层301位于相邻隔离层314之间的半导体衬底300表面；

第一浮栅导电层302，所述第一浮栅导电层302位于隧穿介质层301表面；

第二浮栅导电层310，所述第二浮栅导电层310紧挨隔离层314的侧壁，且所述第二浮栅导电层310与第一浮栅导电层302相接触；

第三浮栅导电层311，所述第三浮栅导电层311紧挨第二浮栅导电层310远离隔离层314的侧壁，且所述第三浮栅导电层311与第一浮栅导电层302之间具有空隙；

栅间介质层315，所述栅间介质层315位于第一浮栅导电层302、第二浮栅导电层310、以及第三浮栅导电层311的表面；

控制栅导电层316，所述控制栅导电层316位于栅间介质层315的表面。

所述半导体衬底300的材料为硅、锗、锗化硅或砷化镓，所述隔离层314的材料为氧化硅或氮氧化硅，所述隧穿介质层301的材料为氧化硅，所述栅间介质层315的材料为氧化硅或氮化硅，所述第一浮栅导电层302、第二浮栅导电层310、第三浮栅导电层311和控制栅导电层316的材料为多晶硅或掺杂的多晶硅。

本实施例中，所述半导体衬底300的材料为硅，所述隧穿介质层301的材料为氧化硅，所述隔离层314的材料为氧化硅，所述栅间介质层315的材料为氧化硅，所述第一浮栅导电层302、第二浮栅导电层310、第三浮栅导电层311和控制栅导电层316的材料为多晶硅。

所述第二浮栅导电层310与第一浮栅导电层302相接触，具有以下两种实施方式：作为一个实施例，所述第二浮栅导电层310位于第一浮栅导电层302的表面；作为另一实施例，所述第二浮栅导电层310位于隧穿介质层301的表面，且紧挨第一浮栅导电层302的侧壁。

本实施例中，所述快闪存储器的浮栅导电层由第一浮栅导电层302、第二浮栅导电层310和第三浮栅导电层311共同组成。所述浮栅导电层与控制栅导电层316的重叠面积包括：第一浮栅导电层302的上表面面积，第二浮栅导电层的上表面面积以及未被第三浮栅导电层311覆盖的侧壁面积，第三浮栅导电层的上表面面积、下表面面积以及侧壁面积；与只具有第一浮栅导电层的现有技术相比，本实施例明显增加了浮栅导电层和控制栅导电层316之间的重叠面积，提高了浮栅导电层与控制栅导电层316间的电容量，从而增加快闪存储器的耦合率，降低工作电压和功耗。

需要说明的是，在本发明其他实施例中，所述隔离层的顶部可以低于第二浮栅导电层的顶部，暴露出第二浮栅导电层靠近隔离层的侧壁；所述第二浮栅导电层暴露出的侧壁也为浮栅导电层和控制栅导电层的重叠面积，从而进一步增加浮栅导电层和控制栅导电层间的电容，提高快闪存储器的耦合率，进一步降低工作电压和功耗。

综上，本发明提供的快闪存储器的技术方案具有以下优点：

所述快闪存储器结构性能优越，浮栅导电层由第一浮栅导电层、第二浮栅导电层和第三浮栅导电层共同构成，浮栅导电层与控制栅导电层的重叠面积包括：第一浮栅导电层上表面面积，第二浮栅导电层上表面面积、以及未被第三浮栅导电层覆盖的侧壁面积，第三浮栅导电层的上表面面积、下表面面积、以及侧壁面积。与现有技术相比，本发明明显增加了浮栅导电层和控制栅导电层间的电容，提高了快闪存储器的耦合率，降低了工作电压和功耗。

进一步，本发明提供的快闪存储器，隔离层顶部低于第二浮栅导电层的顶部，使得第二浮栅导电层紧挨隔离层的侧壁被暴露出，所述暴露出的第二浮栅导电层的侧壁面积也为浮栅导电层和控制栅导电层重叠面积的一部分，从而进一步提高快闪存储器的耦合率，进一步降低工作电压和功耗

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种快闪存储器的形成方法，其特征在于，包括：

提供半导体衬底，在所述半导体衬底表面依次形成隧穿介质层、第一浮栅导电层、第一材料层、第二材料层、以及第三材料层，且所述第二材料层的刻蚀速率与第一材料层以及第三材料层的刻蚀速率不同；

采用第一刻蚀工艺，在所述第三材料层和第二材料层内形成凹槽，所述凹槽暴露出第二材料层的侧壁；

采用对第二材料层刻蚀速率大且对第三材料层刻蚀速率小的第二刻蚀工艺，沿所述凹槽暴露出的第二材料层的侧壁由外向内的方向，刻蚀去除部分宽度的第二材料层，使得第一材料层和第三材料层之间形成缺口；

形成第二浮栅导电层和第三浮栅导电层，所述第三浮栅导电层填充满所述缺口，所述第二浮栅导电层位于凹槽侧壁，且所述第二浮栅导电层与第一浮栅导电层相接触；

采用第三刻蚀工艺，去除所述第三材料层、剩余的第二材料层、以及第一材料层；

形成覆盖于所述第一浮栅导电层、第二浮栅导电层、以及第三浮栅导电层表面的栅间介质层；

形成覆盖于所述栅间介质层表面的控制栅导电层。

2.根据权利要求1所述的快闪存储器的形成方法，其特征在于，所述第一材料层和第三材料层的材料为氮化硅，所述第二材料层的材料为氧化硅。

3.根据权利要求2所述的快闪存储器的形成方法，其特征在于，所述第二刻蚀工艺为湿法刻蚀，所述湿法刻蚀的刻蚀液体为氢氟酸溶液。

4.根据权利要求2所述的快闪存储器的形成方法，其特征在于，在进行所述第二刻蚀工艺之前，所述凹槽底部暴露出第一材料层的表面或第一浮栅导电层的表面。

5.根据权利要求1所述的快闪存储器的形成方法，其特征在于，所述第一材料层和第三材料层的材料为氧化硅，所述第二材料层的材料为氮化硅。

6.根据权利要求5所述的快闪存储器的形成方法，其特征在于，所述第二刻蚀工艺为湿法刻蚀，所述湿法刻蚀的刻蚀液体为磷酸溶液。

7.根据权利要求5所述的快闪存储器的形成方法，其特征在于，在进行所述第二刻蚀工艺之前，所述凹槽底部暴露出第一材料层的表面或第一浮栅导电层的表面或隧穿介质层的表面。

8.根据权利要求4或7所述的快闪存储器的形成方法，其特征在于，当所述凹槽底部暴露出第一材料层的表面时，在第二刻蚀工艺之后形成第二浮栅导电层和第三浮栅导电层之前，还包括步骤：对所述凹槽底部进行刻蚀，直至暴露出第一浮栅导电层的表面。

9.根据权利要求8所述的快闪存储器的形成方法，其特征在于，所述第二浮栅导电层位于第一浮栅导电层表面。

10.根据权利要求4或7所述的快闪存储器的形成方法，其特征在于，当所述凹槽底部暴露出第一材料层或第一浮栅导电层的表面时，在第二刻蚀工艺之后形成第二浮栅导电层和第三浮栅导电层之前，还包括步骤：对所述凹槽底部进行刻蚀，直至暴露出隧穿介质层的表面，暴露出第一浮栅导电层的侧壁。

11.根据权利要求10所述的快闪存储器的形成方法，其特征在于，所述第二浮栅导电层紧挨暴露出的第一浮栅导电层的侧壁。

12.根据权利要求1所述的快闪存储器的形成方法，其特征在于，所述第一刻蚀工艺刻蚀去除部分厚度的第一浮栅导电层。

13.根据权利要求1所述的快闪存储器的形成方法，其特征在于，采用等离子体化学气相沉积或液体化学气相沉积工艺形成所述第二浮栅导电层和第三浮栅导电层。

14.根据权利要求1所述的快闪存储器的形成方法，其特征在于，所述第三刻蚀工艺为湿法刻蚀，所述湿法刻蚀工艺的刻蚀液体为氢氟酸溶液和磷酸溶液。

15.根据权利要求1所述的快闪存储器的形成方法，其特征在于，在形成所述第二浮栅导电层和第三浮栅导电层之后进行第三刻蚀工艺之前，还包括步骤：对所述凹槽底部进行刻蚀，直至刻蚀去除部分厚度的半导体衬底，形成沟槽；形成填充满所述沟槽的隔离层。

16.根据权利要求15所述的快闪存储器的形成方法，其特征在于，在形成所述栅间介质层之前，还包括步骤：去除部分厚度的隔离层。

17.一种快闪存储器，其特征在于，包括：

半导体衬底，所述半导体衬底内具有隔离层，且所述隔离层顶部高于半导体衬底表面；

隧穿介质层，所述隧穿介质层位于相邻隔离层之间的半导体衬底表面；

第一浮栅导电层，所述第一浮栅导电层位于隧穿介质层表面；

第二浮栅导电层，所述第二浮栅导电层紧挨隔离层的侧壁，且所述第二浮栅导电层与第一浮栅导电层相接触；

第三浮栅导电层，所述第三浮栅导电层紧挨第二浮栅导电层远离隔离层的侧壁，且所述第三浮栅导电层与第一浮栅导电层之间具有空隙；

栅间介质层，所述栅间介质层位于第一浮栅导电层、第二浮栅导电层、以及第三浮栅导电层的表面；

控制栅导电层，所述控制栅导电层位于栅间介质层的表面。

18.根据权利要求17所述的快闪存储器，其特征在于，所述第二浮栅导电层位于第一浮栅导电层的表面。

19.根据权利要求17所述的快闪存储器，其特征在于，所述第二浮栅导电层位于隧穿介质层的表面，且紧挨第一浮栅导电层的侧壁。

20.根据权利要求17所述的快闪存储器，其特征在于，所述隔离层顶部低于第二浮栅导电层的顶部。