KR20030021028A - 플랫 셀 메모리 소자의 실리사이드막 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 52
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 35
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 230000002093 peripheral effect Effects 0.000 claims abstract description 35
- 238000009792 diffusion process Methods 0.000 claims abstract description 24
- 238000005530 etching Methods 0.000 claims abstract description 7
- 125000006850 spacer group Chemical group 0.000 claims abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 31
- 229910052710 silicon Inorganic materials 0.000 claims description 31
- 239000010703 silicon Substances 0.000 claims description 31
- 230000002265 prevention Effects 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 48
- 238000002955 isolation Methods 0.000 description 12
- 238000005468 ion implantation Methods 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 230000009977 dual effect Effects 0.000 description 8
- 150000004767 nitrides Chemical group 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/387—Source region or drain region doping programmed
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/60—Peripheral circuit regions
- H10B20/65—Peripheral circuit regions of memory structures of the ROM only type
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- Computer Hardware Design (AREA)
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Abstract
본 발명은 플랫 셀 메모리 소자의 실리사이드막 제조방법에 관한 것으로, 특히 플랫 셀 어레이 영역의 실리콘 기판에 워드 라인과 비트 확산층을, 주변 회로 영역의 실리콘 기판에 워드 라인과 소오스/드레인 접합을 형성하고, 주변 회로 영역을 제외한 플랫 셀 어레이 영역의 워드 라인 사이에만 갭필 절연막을 매립하고, 실리콘 기판 전면에 절연막을 형성하고 워드 라인 표면과 주변 회로 영역의 기판 표면이 드러날 때까지 절연막을 건식 식각해서 주변 회로 영역의 워드 라인 측벽에 스페이서를 형성하고, 플랫 셀 어레이 영역의 워드 라인 상부에 실리사이드막을 형성함과 동시에, 주변회로 영역의 워드라인 상부 및 기판 표면에 살리사이드막을 형성한다. 따라서, 본 발명은 기판 전체에 워드 라인을 형성하고, 플랫 셀 어레이 영역의 워드 라인을 제외한 활성 영역은 실리사이드 방지막으로 보호하면서 전체 워드 라인 상부와 주변 회로 영역의 활성 영역은 노출시켜 살리사이드 공정을 진행함으로써 워드 라인의 배선 저항뿐만 아니라 주변 회로 영역의 소오스/드레인의 콘택 저항을 낮출 수 있어 고집적 플랫 셀 소자의 속도를 향상시킬 수 있다.
Description
본 발명은 플랫 셀 메모리 소자의 제조방법에 관한 것으로서, 특히 플랫 셀 영역의 활성 영역을 제외하고 플랫 셀의 워드 라인에 실리사이드막과 주변 회로 영역의 워드라인 및 활성 영역에 살리사이드막을 형성하여 고집적 디자인 룰에서 배선의 전기저항을 낮출 수 있는 플랫 셀 메모리 소자의 실리사이드막 제조방법에 관한 것이다.
일반적으로 마스크 롬은 비휘발성 소자의 일종으로 필요한 정보를 소자의 제조 공정에서 마스크 공정을 이용하여 기록한다. 정보 기록을 위한 마스크 공정은 소자 분리 공정 또는 금속 배선 공정에서 진행되는 경우도 있으나, 메모리 셀의 채널 영역에 대한 이온 주입 공정으로 진행되는 것이 대부분이다. 이 경우에, 이온 주입을 한 셀과 이온 주입을 하지 않는 셀은 문턱 전압의 차이가 발생하며 이를 이용해 데이터 기록을 판별한다. 마스크 롬 등의 ROM들은 많은 셀 전류를 흐르게 하여 동작 속도를 향상시키기 위해 플랫 셀(flat cell) 구조를 갖는다.
도 1은 통상적인 플랫 셀 구조의 마스크 롬을 도시한 레이아웃도로서, 마스크 롬의 플랫 셀 어레이 영역(A)에서는 로우 방향으로 소정 간격 이격된 BN+(Buried N+ channel) 확산층(24)이 다수개 배치되어 있고, BN+ 확산층(24)과 교차되면서 칼럼 방향으로 소정 간격 이격된 워드 라인(28)이 다수개 배치되어 있다. 그리고, 마스크 롬의 주변 회로 영역(B)에서는 BN+ 확산층(24)과 이에 접촉된 비트라인 콘택(50)이 형성되어 있다. 미설명된 도면 부호 10은 실리콘 기판의 활성 영역이고 도면 부호 40은 코드 마스크 영역이다. 여기서, BN+ 확산층(24)은 비트 라인(bit line)용 접합(junction)과 셀 트랜지스터의 소스/드레인 접합으로 사용된다. 그리고, 워드 라인(28)의 폭은 메모리 셀의 채널 폭이 된다.
이와 같은 플랫 셀 구조의 마스크 롬은 메모리 셀 어레이 영역내에서 셀 사이를 분리하기 위한 LOCOS(LOCal Oxidation of Silicon) 또는 STI(Shallow Trench Isolation)와 같은 소자 분리막대신에 메모리 셀 어레이 영역 전체를 감싸는 형태의 소자 분리막이 존재하게 된다. 그리고 셀 트랜지스터의 소오스/드레인 접합은 BN+ 확산층(24)을 사용하기 때문에 서로 분리하지 않고 BN+ 확산층(24)으로의 콘택은 메모리 셀 어레이 영역내에는 존재하지 않는 대신에 세그먼트 선택 영역(즉, 주변 회로 영역)에 존재하게 된다. 그러므로, 플랫 셀 구조의 마스크 롬은 메모리 셀 어레이 영역내에 소자 분리 패턴과 콘택이 없기 때문에 메모리 셀의 크기가 4F2(F는 포토리소그래피의 최소 선폭)정도가 되는 고집적 메모리를 만들 수가 있다.
도 2a 내지 도 2f는 종래 기술에 의한 상세 플랫 셀 구조의 마스크 롬의 제조 공정을 나타낸 공정 순서도이다.
먼저, 주변 회로 영역(B)에 대응하는 실리콘 기판에 소자분리(isolation) 공정으로 소자분리막(미도시함)을 형성하고, 실리콘 기판 전체에 이온주입을 통하여 웰(well)을 형성한다. 한편 종래 기술에서 소자분리 공정과 웰 공정은 그 순서를 바꾸어도 상관없다.
그리고 도 2a 및 도 2b에 도시된 바와 같이, 플랫 셀 어레이 영역(A)의 실리콘 기판(10)에 감광막(16)을 형성하고 BN+ 이온주입 공정을 실시한다. 그리고 감광막을 제거한 후에 어닐링 공정을 진행하여 실리콘 기판(10)에 BN+ 확산층(18) 및 BN 산화막(20)을 형성한다. BN 산화막(20)은 후속 BN+ 확산층(18) 접합의 손실 방지와 워드 라인과 접합 사이의 기생정전용량을 감소시키기 위해 필요한 두께만큼 성장시킨다.
그 다음 일련의 로직 공정을 진행하는데, 우선 도 2c에 도시된 바와 같이, 플랫 셀 어레이 영역(A)의 실리콘 기판(10)에 게이트 산화막(22)을 형성하고 그 위에 게이트 전극용 도전체물질로서 도프트 폴리실리콘(24)을 증착하고 그 위에 실리사이드막으로서 텅스텐 실리사이드막(26)을 증착한다. 그리고나서 도 2d에 도시된 바와 같이, 워드라인 마스크를 이용한 식각 공정을 진행하여 순차 적층된 텅스텐 실리사이드막(26), 도프트 폴리실리콘(24) 및 게이트 산화막(22)을 패터닝하여 플랫 셀의 워드라인(28)을 형성한다.
이어서 도 2e에 도시된 바와 같이, 실리콘 기판(10) 전면에 절연막을 증착하고 이를 건식 식각해서 워드 라인(28) 측벽에 스페이서(30)를 형성한다.
이후 도면에 도시되어 있지는 않지만, 플랫 셀 어레이 영역(A)의 실리콘 기판(10)에 셀을 분리하는 이온주입 공정을 진행하고, 주변 회로 영역(B)의 실리콘 기판(10)에 소오스/드레인 이온주입 공정을 진행하여 BN+ 확산층(24)을 형성한 후에, 플랫 셀 어레이 영역(A)에 마스크 및 이온 주입 공정으로 데이타를 코딩시킨다.
그리고나서 도 2f에 도시된 바와 같이, 실리콘 기판(10) 전체에 층간절연막(32)을 형성한 후에 콘택홀 및 배선 제조 공정을 진행하여 비트라인 콘택(50) 및 비트 라인(미도시함)을 형성한다.
이와 같은 종래 기술의 플랫 셀 구조의 메모리 소자에서는 BN+ 확산층(24)의 저항값이 크기 때문에 면저항(sheet resistance)과 접촉저항(contact resistance)이 높아져 소자의 속도가 저하되는 문제점이 있었다. 이를 위해, 워드 라인 상부에는 실리사이드막을 형성하고 있지만, BN+ 확산층(24)에는 실리사이드막을 형성하고 있지 않다. 그 이유는 플랫 셀 어레이 영역의 BN+ 확산층에 실리사이드막이 형성될 경우 인접한 BN+ 확산층 사이에 쇼트가 발생할 문제점이 있었다.
한편, 지금까지 0.35㎛ 기술의 플랫 셀 제조 공정에서는 로직 공정과 호환성을 갖고 있으나, 현재 0.25㎛ 혹은 0.18㎛ 이하의 고집적 기술에서 채택하고 있는 듀얼 게이트 및 살리사이드를 포함한 로직 공정을 플랫 셀의 제조 공정에 적용하는데 어려움이 있었다. 여기서, 듀얼 게이트 공정이란 워드라인 물질로서 n-형 도프트 폴리실리콘과 p-형 도프트 폴리실리콘 두 종류의 물질을 이용하여 종래 n-형 도프트 폴리실리콘을 이용한 P-MOS 특성을 개선한 것이다. 살리사이드 공정은 배선의 전기저항을 낮추기 위하여 실리콘 기판의 활성 영역 및 워드 라인 상부에 실리사이드막을 동시에 형성하는 것을 일컫는 것이다.
그러므로, 0.25㎛ 혹은 0.18㎛ 이하의 플랫 셀 제조 공정시 듀얼 게이트 및 살리사이드 공정을 적용하되, 플랫 셀 어레이 영역의 BN+ 확산층에서 실리사이드막을 형성하지 않고 살리사이드 공정을 진행하는 기술이 요구된다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 기판 전체에 워드 라인을 형성하고, 플랫 셀 어레이 영역의 워드 라인을 제외한 활성 영역은 실리사이드 방지막으로 보호하면서 전체 워드 라인 상부와 주변 회로 영역의 활성 영역은 노출시켜 살리사이드 공정을 진행함으로써 고집적 소자의 속도를 향상시킬 수 있는 플랫 셀 메모리 소자의 실리사이드막 제조방법을 제공하고자 한다.
이러한 목적을 달성하기 위하여 본 발명은 플랫 셀 어레이 영역과 주변 회로 영역을 갖는 메모리 소자의 실리사이드막 제조 방법에 있어서, 플랫 셀 어레이 영역의 실리콘 기판에 워드 라인과 비트 확산층을, 주변 회로 영역의 실리콘 기판에 워드 라인과 소오스/드레인 접합을 형성하는 단계와, 워드 라인 사이에 갭필 절연막을 매립하는 단계와, 주변 회로 영역의 갭필 절연막을 제거하는 단계와, 실리콘 기판 전면에 절연막을 형성하고 워드 라인 표면과 주변 회로 영역의 기판 표면이 드러날 때까지 절연막을 건식 식각해서 주변 회로 영역의 워드 라인 측벽에 스페이서를 형성하는 단계와, 플랫 셀 어레이 영역의 워드 라인 상부에 실리사이드막을 형성함과 동시에, 주변회로 영역의 워드라인 상부 및 기판 표면에 살리사이드막을 형성하는 단계를 포함한다.
도 1은 통상적인 플랫 셀 구조의 마스크 롬을 도시한 레이아웃도,
도 2a 내지 도 2f는 종래 기술에 의한 상세 플랫 셀 구조의 마스크 롬의 제조 공정을 나타낸 공정 순서도,
도 3a 내지 도 3h는 본 발명에 따른 플랫 셀 구조의 마스크 롬의 실리사이드막 제조 공정을 순차적으로 나타낸 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 실리콘 기판 102 : 소자분리막
110 : 게이트 산화막 112 : 도프트 폴리실리콘
114 : 식각 정지막 116 : 워드 라인
118 : 실리사이드 방지막 120 : 갭필 절연막
122 : 감광막 124 : 절연막
126 : 스페이서 128 : 실리사이드막
130 : 살리사이드막
A : 플랫 셀 어레이 영역 B : 주변 회로 영역
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 3a 내지 도 3h는 본 발명에 따른 플랫 셀 구조의 마스크 롬의 실리사이드막 제조 공정을 순차적으로 나타낸 공정 순서도이다.
먼저 도 3a에 도시된 바와 같이, 주변 회로 영역(B)에 대응하는 실리콘 기판(100)에 소자분리 공정으로 소자분리막(102)을 형성하고, 실리콘 기판 전체에 이온주입을 통하여 웰(미도시함)을 형성한다. 한편, 본 발명에서 소자분리 공정과 웰 공정은 그 순서를 바꾸어도 상관없다.
그리고 도면에 미도시되어 있지만, 플랫 셀 어레이 영역(A)의 실리콘 기판(100)에 BN+ 이온주입 공정을 실시하고 어닐링 공정을 진행하여 BN+ 확산층 및 BN 산화막을 형성한다.
그 다음 도 3a에 도시된 바와 같이 실리콘 기판(10) 전면에 게이트 산화막(110)을 형성하고 그 위에 게이트 전극용 도전체물질로서 도프트 폴리실리콘(112)을 증착하고 그 위에 식각 정지막(114)을 증착한다. 이때, 식각 정지막(114)은 이후 형성될 갭필 절연막과 식각 선택성이 있는 물질로 하되, 본 실시예에서는 질화막으로 하고 그 두께는 CMP(Chemical Mechanical Polishing) 공정의 균일도와 이후 형성될 스페이서의 식각 타겟을 고려하여 결정한다. 본 실시예에서는 식각 정지막(114)의 두께를 300Å∼1000Å로 한다.
이어서 듀얼 게이트 마스크를 이용한 식각 공정을 진행하여 순차 적층된 질화막(114), 도프트 폴리실리콘(112) 및 게이트 산화막(110)을 패터닝하여 플랫 셀 어레이 영역(A)과 주변 회로 영역(B)에 플랫 셀의 워드라인(116)을 형성한다.
도면에 도시되어 있지는 않지만, 플랫 셀 어레이 영역에서 셀 사이를 분리하기 위한 이온 주입 공정을 진행한다.
그리고 도 3b에 도시된 바와 같이, 워드 라인(116)이 형성된 실리콘기판(100) 전면에 실리사이드 방지막(118)으로서 질화막을 증착하고, 워드 라인(116) 사이를 갭필 절연막(120)으로서 TEOS막을 매립한다. 이때 실리사이드 방지막(118)과 갭필 절연막(120)은 플랫 셀 어레이 영역(A)의 BN+ 확산층 표면에서 실리사이드가 형성되지 않도록 마스킹하는 역할을 한다. 그리고, 실리사이드 방지막(118)의 두께는 주변 회로 영역(B)의 갭필 절연막(120)을 제거할 때 기판이 손상되는 것을 막고자 식각 선택비를 고려하여 50Å∼1000Å로 한다.
그 다음 도 3c에 도시된 바와 같이, CMP 공정으로 식각 정지용 질화막(114)이 드러날 때까지 TEOS막(120)을 연마한다. 이에 따라 플랫 셀 어레이 영역(A)과 주변 회로 영역(B)의 워드 라인(116) 사이에는 평탄화된 TEOS막(120a)이 채워진다.
이어서 도 3d에 도시된 바와 같이, 플랫 셀 어레이 영역(A)을 감광막(122)으로 마스킹하고 주변 회로 영역(A)의 갭필 절연막(120a)을 습식 식각으로 제거한다. 도 3e에 도시된 바와 같이, 감광막(122)을 제거한다. 이때 감광막(122)은 플랫 셀 어레이 영역을 보호하는 역할도 하지만 필요에 따라 셀의 일정 영역, 예를 들어 비트라인용 BN+ 확산층의 콘택 영역도 오픈하여 이 부분에 실리사이드가 형성될 수 있도록 패턴이 형성된다.
그 다음 도 3f 및 도 3g에 도시된 바와 같이, 실리콘 기판(100) 전면에 절연막으로서 질화막(124)을 증착하고, 전체 워드 라인(116)의 도프트 폴리실리콘(112) 표면과 주변 회로 영역(B)의 기판 표면(즉, 활성 영역)이 드러날 때까지 질화막(124, 114)을 건식 식각해서 주변 회로 영역(B)의 워드 라인(116) 측벽에 스페이서(126)를 형성한다. 이러한 식각 공정에 의해 실리사이드막이 형성될 예정인플랫 셀 어레이 영역(A)의 워드 라인(116)과 살리사이드막이 형성될 예정인 주변 회로 영역(B)의 워드 라인(116) 및 기판 표면이 노출된다.
그리고 도면에 도시되어 있지는 않지만, 주변 회로 영역(B)의 실리콘 기판(10)에 소오스/드레인 이온주입 공정을 진행하여 BN+ 확산층(24)을 형성한다.
그리고나서 도 3h에 도시된 바와 같이, 이후 실리콘 기판(100) 전면에 실리사이드 반응용 금속층으로서 티타늄(Ti)을 증착하고 어닐링하여 플랫 셀 어레이 영역(A)의 워드 라인(116) 상부에 실리사이드막(128)을 형성함과 동시에, 주변회로 영역(B)의 워드라인(116) 상부 및 기판(활성 영역) 표면에 살리사이드막(130)을 형성한다. 어닐링 공정시 실리콘과 반응하지 못한 티타늄을 제거한 후에, 플랫 셀 어레이 영역(A)에 마스크 및 이온 주입 공정으로 데이타를 코딩시키고 실리콘 기판(100) 전체에 층간 절연막, 콘택홀 및 배선 제조 공정을 진행하여 비트라인 콘택 및 비트 라인을 형성한다.
그러므로, 본 발명은 0.25㎛이하의 고집적 소자에서 요구하는 듀얼 게이트 및 살리사이드 공정을 적용하는데 있어서, 플랫 셀 영역에서 BN+ 확산층을 제외하고 듀얼 게이트형 워드 라인 상부와 주변 회로 영역의 활성 영역에 실리사이드막을 형성함으로써 워드라인의 배선 저항과 소오스/드레인의 콘택 저항을 줄일 수 있다.
한편, 본 발명은 플랫 셀 어레이 영역의 워드 라인 사이에 더미 패턴을 추가 형성함으로써 워드 라인 사이에 갭필 절연막을 매립하기 전에 넓은 플랫 셀 어레이 영역의 넓은 활성 영역을 줄일 수 있어 갭필 특성이 양호해진다.
이상 설명한 바와 같이, 본 발명은 0.25㎛ 혹은 0.18㎛ 이하의 고집적 기술에서 요구하는 듀얼 게이트 및 살리사이드의 로직 공정을 적용하여 플랫 셀 구조의 메모리 소자를 제조할 수 있다. 즉, 실리콘 기판 전체에 듀얼 게이트형의 워드 라인을 형성하고, 플랫 셀 어레이 영역에서 워드 라인을 제외한 기판(활성 영역)은 실리사이드 방지막으로 보호하면서 전체 워드 라인 상부면과 주변 회로 영역의 기판은 모두 노출시켜 살리사이드 공정을 진행한다.
그러므로, 본 발명은 플랫 셀 어레이 영역의 BN+ 확산층을 제외하고 살리사이드 공정을 진행하기 때문에 플랫 셀 어레이 영역의 BN+ 확산층에서 실리사이드막이 형성될 경우 서로 인접된 부분에서 쇼트되는 것을 막을 수 있다. 게다가 전체 워드 라인과 주변 회로 영역의 소오스/드레인 접합 부분만 실리사이드막을 형성하기 때문에 워드라인의 배선 저항과 소오스/드레인의 콘택 저항을 줄일 수 있어 고집적 메모리 소자의 속도를 향상시킬 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (5)
- 플랫 셀 어레이 영역과 주변 회로 영역을 갖는 메모리 소자의 실리사이드막 제조 방법에 있어서,상기 플랫 셀 어레이 영역의 실리콘 기판에 워드 라인과 비트 확산층을, 상기 주변 회로 영역의 실리콘 기판에 워드 라인과 소오스/드레인 접합을 형성하는 단계;상기 워드 라인 사이에 갭필 절연막을 매립하는 단계;상기 주변 회로 영역의 갭필 절연막을 제거하는 단계;상기 실리콘 기판 전면에 절연막을 형성하고 상기 워드 라인 표면과 상기 주변 회로 영역의 기판 표면이 드러날 때까지 상기 절연막을 건식 식각해서 상기 주변 회로 영역의 워드 라인 측벽에 스페이서를 형성하는 단계; 및상기 플랫 셀 어레이 영역의 워드 라인 상부에 실리사이드막을 형성함과 동시에, 상기 주변회로 영역의 워드라인 상부 및 기판 표면에 살리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 플랫 셀 메모리 소자의 실리사이드막 제조방법.
- 제 1 항에 있어서, 상기 워드 라인 상부에는 식각 정지막이 추가 형성된 것을 특징으로 하는 플랫 셀 메모리 소자의 실리사이드막 제조방법.
- 제 2 항에 있어서, 상기 식각 정지막은 갭필 절연막과 식각 선택성이 있는 물질인 것을 특징으로 하는 플랫 셀 메모리 소자의 실리사이드막 제조방법.
- 제 1 항에 있어서, 상기 워드 라인 사이에 갭필 절연막을 매립하는 단계이전에, 실리콘 기판 전면에 실리사이드 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플랫 셀 메모리 소자의 실리사이드막 제조방법.
- 제 1 항에 있어서, 상기 워드 라인 사이에 갭필 절연막을 매립하는 단계이전에, 상기 플랫 셀 어레이 영역의 워드 라인 사이에 더미 패턴을 추가 형성하는 것을 특징으로 하는 플랫 셀 메모리 소자의 실리사이드막 제조방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0054460A KR100404682B1 (ko) | 2001-09-05 | 2001-09-05 | 플랫 셀 메모리 소자의 실리사이드막 제조방법 |
| TW091120097A TW557497B (en) | 2001-09-05 | 2002-09-03 | Method for fabricating a silicide layer of flat cell memory |
| JP2002260159A JP2003158206A (ja) | 2001-09-05 | 2002-09-05 | フラットセルメモリ素子のシリサイド膜製造方法 |
| US10/235,773 US6916701B2 (en) | 2001-09-05 | 2002-09-05 | Method for fabricating a silicide layer of flat cell memory |
| CNB021547467A CN1267986C (zh) | 2001-09-05 | 2002-09-05 | 平面单元存储元件的硅化物膜制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0054460A KR100404682B1 (ko) | 2001-09-05 | 2001-09-05 | 플랫 셀 메모리 소자의 실리사이드막 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030021028A true KR20030021028A (ko) | 2003-03-12 |
| KR100404682B1 KR100404682B1 (ko) | 2003-11-07 |
Family
ID=19713969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0054460A KR100404682B1 (ko) | 2001-09-05 | 2001-09-05 | 플랫 셀 메모리 소자의 실리사이드막 제조방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6916701B2 (ko) |
| JP (1) | JP2003158206A (ko) |
| KR (1) | KR100404682B1 (ko) |
| CN (1) | CN1267986C (ko) |
| TW (1) | TW557497B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030053158A (ko) * | 2001-12-22 | 2003-06-28 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100372100C (zh) * | 2004-12-08 | 2008-02-27 | 上海宏力半导体制造有限公司 | 可应用自动对准金属硅化物掩膜式只读存储器的制造方法 |
| KR100674800B1 (ko) * | 2005-04-07 | 2007-01-26 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| US8106463B2 (en) * | 2005-12-06 | 2012-01-31 | Arm, Inc. | Memory cells for read only memories |
| KR100835426B1 (ko) * | 2006-12-28 | 2008-06-04 | 동부일렉트로닉스 주식회사 | 노아 형 로직 컴패터블 플랫 셀 마스크 롬의 제작 방법 |
| CN102651345B (zh) * | 2011-02-24 | 2014-01-08 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的制造方法 |
| CN104701320A (zh) * | 2013-12-10 | 2015-06-10 | 上海华虹宏力半导体制造有限公司 | 低栅极电阻的光罩式只读存储器的结构及制造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100278665B1 (ko) * | 1998-06-08 | 2001-01-15 | 윤종용 | 디램 및 로직 혼합소자에서 화학기계적 연마에 의한 자기정렬 방식의 선택적 실리사이드층 형성방법 |
| KR100317532B1 (ko) * | 1999-04-22 | 2001-12-22 | 윤종용 | 반도체 소자 및 그 제조방법 |
| KR100384062B1 (ko) * | 2001-02-12 | 2003-05-14 | 삼성전자주식회사 | ＭＤＬ(Ｍｅｒｇｅｄ ＤＲＡＭ ａｎｄ ＬＯＧＩＣ)의선택적 실리사이드막 형성방법 |
| US6413861B1 (en) * | 2001-04-18 | 2002-07-02 | Macronix International Co. Ltd. | Method of fabricating a salicide of an embedded memory |
| US6468867B1 (en) * | 2001-07-30 | 2002-10-22 | Macronix International Co., Ltd. | Method for forming the partial salicide |
-
2001
- 2001-09-05 KR KR10-2001-0054460A patent/KR100404682B1/ko not_active IP Right Cessation
-
2002
- 2002-09-03 TW TW091120097A patent/TW557497B/zh not_active IP Right Cessation
- 2002-09-05 JP JP2002260159A patent/JP2003158206A/ja active Pending
- 2002-09-05 US US10/235,773 patent/US6916701B2/en not_active Expired - Fee Related
- 2002-09-05 CN CNB021547467A patent/CN1267986C/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030053158A (ko) * | 2001-12-22 | 2003-06-28 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030045059A1 (en) | 2003-03-06 |
| CN1423319A (zh) | 2003-06-11 |
| US6916701B2 (en) | 2005-07-12 |
| JP2003158206A (ja) | 2003-05-30 |
| CN1267986C (zh) | 2006-08-02 |
| KR100404682B1 (ko) | 2003-11-07 |
| TW557497B (en) | 2003-10-11 |
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Legal Events
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
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|
| FPAY | Annual fee payment |
Payment date: 20120926 Year of fee payment: 10 |
|
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