TW557497B - Method for fabricating a silicide layer of flat cell memory - Google Patents

Description

557497 A7 B7 經 濟 部 智 慧 財 .產 工 消 費 合 作 社 印 製 五、發明說明（） 【發明詳細說明】 【發明所屬技術領域】 本發明係關於平坦式記憶單元元件之製造方法；特別 係關於除平坦式單元區域之活性區域外，對平坦式單元的 字70線形成氧化矽膜、及對周邊電路區域之字元線及活性 區域形成矽氧化膜，俾可形成高集聚設計規格並降低配線 電阻的平坦式記憶單元元件之氧化膜製造方法。 【習知技術】 一般，罩幕式唯讀記憶體（mask肋…係一種非揮發性 凡件，在元件製造步驟中利用罩幕步驟記錄著必要的資訊 。為進行資訊記錄的罩幕步驟雖亦涵蓋著進行元件隔離步 驟或金屬配線步驟的情況，但是大部分係對記憶體單元之 通道區域施行離子植入步驟。此情況下，在經離子植入單 元與未經離子植入單元之間將產生臨限電壓差，利用此現 象而判斷資料記錄。罩幕式准讀記憶體等麵為能流通著 較多的單元電流俾提昇動作速度，而具有平坦式單元（心 c e 1 1)構造。 第1圖所示係通常的平坦式單元構造之軍幕式唯讀記 憶體的佈局圖。在罩幕式唯讀記憶體的平坦式單元陣列區 域(A)令’於行方向上配置著多數個依既定間隔隔離開的 BNKBUriedN+channel)擴散層18 ’與謝擴散層财叉 並在列方向上配置著多數個依既定間隔隔離_字元線 28。在罩幕式唯讀記憶趙的周邊電路區域⑻中，形成膨 (請先M讀背面之注意事項再填寫本頁) 馨丨 I I I ! I 訂·111!1 -*5^ _ - * n ·1 I · 557497 A7 B7 五、發明說明（ (請先閱讀背面之注意事項再填寫本頁) 擴散層18、及接觸其之位元線接觸5〇。圖示編號乃矽 基板的活性區域，圖示編號40則為碼罩幕區域。其中，BN + 擴散層18係使用於位元線（bit Hne)用接合（juncti〇n) 與單元電晶體的源極或汲極接合，方面。字元線28的寬度為 記憶體單元的通道寬度。. 此類平坦式單元構造的罩幕式唯讀記憶體係在記憶體 單元陣列區域内，取代供將單元間予以隔離用的如 LOCOS(L〇cal Oxidation 〇f SiUc〇n)或 sTi(shaii〇w 經濟部智慧財產局員工消費合作社印製

Trench Is〇lation)之類元件隔離膜，而改為覆蓋著整體記 憶體单元陣列區域之形態的元件隔離膜。單元電晶體之源 極//及極接合乃因為使用BN +擴散層18而不致相互隔離， 而對B N +擴散層1 8的接觸則取代未存在於記憶體單元陣列 區域内，而改為存在於片段選擇區域（即，周邊電路區域） 中。所以，平坦式單元構造的罩幕式唯讀記憶體乃因為在 β己憶體單元陣列區域内並未接觸到元件隔離圖案，因此記 憶體單元的大小便可製作成4F2(F係指微影的最小限寬） 程度之高集聚記憶體。 第2A圖至第2F圖所示係第1圖之a — a，線切剖圖，乃 習知技術的平坦式單元構造之罩幕式唯讀記憶體，詳細製 造步驟的步驟順序圖。 首先’雖未圖示，但在矽基板1〇的周邊電路區域（B) 中’利用普通的元件隔離（isolation)步驟形成元件隔離膜 之後’在使離子植入通過整體矽基板而形成阱（well)。此 - ------- --；_第 6苜___ 本紐尺度適財國國家標準（CNS)A4規格（210 X 297公爱） ' A7 557497 —__ B7 _____ 五、發明說明（） 時’上述元件隔離步騍與阱步驟亦可改變其順序。 其次’如第2A圖所示，在矽基板的平坦式單元陣 列區域（A)上’形成既定大小的感光膜圖案16之後，再以 上述感光膜圖案16為罩幕並施行+離子植入步驟。 其次，如第2A圖所示，奔去除上述感光膜圖案之後，在去 除上述感光膜圖案後，對基板整面施行回火步驟而形成 BN +擴散層18及BN氧化膜2〇。此時的上述BN氧化膜20 係在為防止後續的BN +擴散層18接合損失，以及減少與字 元線之接合間的寄生停電電容，而成長必要的厚度。 其次，進行一連串的邏輯步驟，首先如第2C圖所示，在矽 基板1 0之平坦式單元陣列區域（A)上形成閘氧化膜2 2，然 後在上述閘氧化膜2 2上形成當作閘極用導電體物質的摻 雜多晶石夕膜24。接著，在上述摻雜多晶矽膜24上形成矽 化鎢膜2 6。 其次，如第2D圖所示，利用字元線罩幕（未圖示），分 別對上述矽化鎢膜26、摻雜多晶矽膜24及閘氧化膜22施 行蝕刻處理而形成平坦式單元的字元線2 8。 其次，如第2E圖所示，在上述成果物整面上形成絕緣膜之 後’對上述絕緣膜施行回蝕處理而在字元線28側壁上形成 間隙壁3 0。 然後’雖未圖示’對上述成果物基板的平丨曰式單元陣 列區域（A)，施行分離出單元的離子植入步驟，然後對周邊 電路區域（B)的矽基板1〇施行源極/汲極離子植入步驟，而 _______________ 第7頁 _ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公餐] ' ------- (請先Μ讀背面之注意事項再填寫本頁) -L . 經濟部智慧財·!局員工消費合作社印製 « I I ^1 ϋ ϋ A— ·1 I ^ _1 I n I n I I ϋ n n ϋ ϋ ϋ n ϋ ·1 n ϋ ·1 ϋ n 1 557497 A7 B7 五、發明說明（ 經 濟 部 智 慧 財 產 局 貝 工 消 費 合 作 社 印 製 形成BN +擴散層24之後，再對平坦式單元陣列區域（A)利 用罩幕及離子植入步驟俾覆蓋上資料。 其次，如第2F圖所示，在基板整面上形成層間絕緣膜 3 2之後，再對上述層間絕緣膜3 2施行蝕刻處理而形成位 元線接觸（未圖示.）及位牟線（位元線）。 在此類習知技術的平坦式構造記憶體元件中，因為 BN+擴散層的阻抗值較大，因此便將提高面電阻（sheet resistance)與接觸電阻（contact resistance)而降低元 件的速度。所以，雖然為防止上述速度的降低，而在字元 線上面形成矽化物膜，但是對BN +擴散層則並未形成矽化 物膜。此原因乃在平坦式單元陣列區域的BN +擴散層上形 成矽化物層的情況時，恐將在所鄰接的BN +擴散層間產生 短絡現象。 此外’截至目前為止，在0 · 3 5μιη技術的平坦式製造 步驟中，雖具有與邏輯步驟間的互換性，但是在卻頗難轉 目前在0·25 μπι或0.18 μπι以下的高集聚技術下，所採行包 含雙閘極及石夕化物的邏輯步驟，適用於平坦式單元的製造 步驟。此處，所謂雙閘極步驟係指利用當作字元線物質的 Π -型摻雜多晶石夕與ρ -型掺雜多晶碎等二種物質，而改善利 用習知η-型摻雜多晶矽的ρ-M0S特性。矽化物步驟乃為降 低配線的電阻，而在矽基板主動區域與字元線上面同時形 成金屬氧化矽膜。故而便要求在施行〇· 25μπι或0. 1 8μπι以下的平坦式製 ^紙張尺度適財關家標準（CNS)A4規格（210 X 29^) (請先《讀背面之注意事項再填寫本買) % 11 ! 111 訂·！— — — — — I _ ϋ ϋ ϋ I I n ϋ n n n - A7 557497 B7_____ 五、發明說明（） 造步驟時，採用雙閘極及矽化物步驟者，在平坦式單元陣 列區域的BN +擴散層，於未形成金屬矽化膜的情況下進行 石夕化物步驟的技術。 【發明欲解決之課題】 本發明之目的乃為解決習知技術的諸項問題點，而在 基板整面上形成字元線，而平坦式單元陣列區域中，除字 元線外的主動區域則在利用抗矽化物膜予以保護的前提下 ’裸露出整體字元線上面與周圍電路區域的主動區域，然 後再施行矽化物步驟，藉此便可提供可提昇高集聚元件速 度的平坦式記憶體單元元件的矽化物膜之製造方法。 【解決課題之手段】 緣是，為達上述目的，本發明之記憶體元件的矽化物 膜之製造方法係包含有：提供經定義出平坦式單元陣列區 域與周圍電路區域之矽基板的階段；在基板的平坦式單元 陣列區域中形成字元線與位元線擴散層，在周圍電路區域 板中形成字元線與源極/沒極接合的階段；形成埋設字元線 間之填溝絕緣膜的階段；去除周圍電路區域中之填溝絕緣 膜的階段；在基板整面上形成絕緣膜的階段；對絕緣膜施 行乾式蝕刻處理，直到裸露出字元線表面與周圍電路區域 之基板表面為止’而在周圍電路區域的字元線側壁上形成 間隙壁的階段；以及在平坦式單元陣列區域的字元線上面 形成矽化物膜，同時在周圍電路區域的字元線上及基板表 面上形成矽化物膜的階段。 _ __— ·_第 9苜 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) " --— (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 ·11111111 I — — — — — — — — — — LI — 1^1 I I I I I I . 557497

、發明說明 【發明實施形態】 參煦以下所料勵一 不’針對本發明較佳實施例進行說明。 苐3A圖至第311圖 元構造 . 下係依序圖示本發明之平坦式單 圖。 ，冑°己_體的石夕化物膜製造步驟之步驟順序 本發明的平i旦式置； 物M 構造之罩幕式唯讀記憶體的矽化 物膜製造方法，係如 F ^ 弟3A圖所不，在基板100的周邊電路 ^域（B)中，利用並、s从一 1〇2 9 的元件隔離步驟而形成元件隔離膜 ，、後#冑包含上述元件隔離膜102纟内的基板整面 透過離子植入而形成啡（未圖示）。此外，本發明中，元 件隔離步驟與胖步驟亦可改變施行順序。 人雖未圖不，但是對基板的平坦式單元陣列區域 )施行離子植入步驟，並進行回火處理而形成bn +擴散層 與氧化膜。 其次，如第3Α圖所示，在上述棊板上，形成由閘氧化 膜11 〇、閘極用摻雜多晶矽膜丨丨2及蝕刻終止膜丨丨4所構 成的平坦式單元之字元線1丨6。此時，蝕刻終止膜〗1 4係 當作爾後所形成填溝絕緣膜與具選擇性的物質，在本實施 例中則利用氮化膜，並將厚度設為3 0 0A〜1 0 0 0A。上述蝕 刻終止膜114厚度，乃在考慮CMP(Chemi cal Mechanical Polishing)步驟的均勻度與爾後所形成間隙壁的蝕刻把之 情況下而決定的。 之後，雖未圖示，但是在平坦式單元陣列區域中施行 _；_第 1〇 頁_____ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公f " " (請先Μ讀背面之注意事項再填寫本頁) %, I I I ! I 訂·！ I I I — I _ . 經濟部智慧財產局員工消费合作社印製 A7

557497 五、發明說明（） 為將單元間予以隔離用的離子植入步驟。 其次’如第3B圖所示，對含字元線丨丨6在内的基板整 面，蒸鍍上當作抗矽化物膜丨丨8用的氮化膜，並在字元線 11 6間埋設當作填溝絕緣膜1 2〇用的TE〇s膜。此時，抗矽 化物膜11 8與填溝絕緣膜i 2〇係具有在平坦式單元陣列區 域（A)的BN +擴散層表面上不致形成矽化物的遮罩功能。此 外’上述抗石夕化物膜Π8的厚度乃依在去除周邊電路區域 (B)之填溝絕緣膜120時，可防止基板受損傷的前提下，考 慮餘刻選擇率而設定在50A〜loooA的範圍内。 其次’如第3C圖所示，利用CMP步驟對TEOS膜120 施行研磨處理，直到裸露出蝕刻終止膜丨丨4為止。藉此便 可符合在平坦式單元陣列區域（A)與周邊電路區域（B)之字 元線116間，呈平坦化的TEOS膜120a。 然後，如第3D圖所示，對平坦式單元陣列區域（A)遮罩著 感光膜圖案1 2 2 ’然後利用濕式餘刻處理而去除平坦式單 元陣列區域（A)的填溝絕緣膜1 2 0 a。 經 濟 部 智 慧 財 產 局 貝 工 消 费 合 作 社 印 製 此時’亦可在將填溝絕緣膜1 2 〇 a埋設於上述字元線間 之前’於上述平坦式單元陣列區域的字元線間，再形成虛 設圖案。 其次’如第3E圖所示，去除感光膜圖案。此時，感光 膜圖案具有保護保護平坦式單元陣列區域的作用，但是配 合需要的話，亦可開放單元之一定區域（如位元線用bN +擴 散層的接觸區域），並在此部份中形成矽化物。

557497 at B7 五、發明說明（） 其次’如第3F圖及第3G圖所不’在上述基板整面上 蒸鍍當作絕緣膜用的氮化膜124，並對氮化膜124, 114施 行乾式蝕刻處理，直到整體字元線11 6的摻雜多晶矽膜1 j 2 表面與周邊電路區域（B)的基板表面（即，主動區域）裸露出 為止，俾在周邊電路區域,（B)的字元線11 6側壁上形成間隙 壁1 2 6。藉由此種蝕刻步驟，使預定形成矽化物膜的平坦 式皁元陣列區域（A)字元線116、預定形成梦化物膜的周邊 電路區域（B)字元線116、及基板表面裸露出。 然後’雖未圖示’但對基板的周邊電路區域（B)施行源極/ 汲極離子植入步驟，而形成BN +擴散層。 其次’如第3H圖所示’在基板整面上蒸鑛上石夕化物反 應用金屬層的鈦（Ti)並施行回火處理，而在平坦式單元陣 列區域（A)之字元線116上面形成矽化物膜128，同時在周 邊電路區域（B)之字元線116上面及基板（主動區域）表面 上形成石夕化物膜1 3 0。此時，將在上述回火步驟中無法與 矽產生反應的鈦予以去除，然後對平坦式單元陣列區域（A) 利用罩幕與離子植入步驟’覆蓋上資料，然後對^夕基板1 〇 〇 整體施行層間絕緣膜、接觸窗及配線製造步驟，而形成位 元線接觸及位元線。 所以’本發明在採用〇 · 2 5 μπι以下高集聚元件所要求 的雙閘極及氧化物步驟中，藉由在平坦式單元區域中除 ΒΝ +擴散層之外，於雙閘極式字元線上面及周圍電路區域的 主動區域中形成矽化物膜，便可降低字元線的配線電阻及 _— 第12苜 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公餐1-- (請先閲讀背面之注意事項再填寫本頁) -· 經濟部智慧財產局貝工消費合作社印製

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五、發明說明（ 源極/ >及極的接觸電阻。 此外，本發明乃利用在平坦式單元陣列區域的字元線 間更設置虛設圖案，便可在將填溝絕緣膜埋設於字元線間 之前，便減少較廣平坦式單元陣.·列區域的廣大主動區域， 俾使填溝特性變隹。. 【發明效果】 如上述所說明，本發明乃可採用0· 25μιη或0· 18叩以 下兩集聚技術所要求的雙閘極及矽化物之邏輯步驟，而製 造平坦式單元構造的記憶體元件。換句話說，乃進行在矽 基板整體上形成雙閘極式字元線，並在平坦式單元陣列區 域中，除字元線之外的基板（主動區域），於利用抗矽化物 膜進行保護的前提下，使整體字元線上面與周圍電路區域 基板完全裸露出的石夕化物步驟。 所以，本發明乃因為除平坦式單元陣列區域的ΒΝ +擴 散層之外均施行矽化物步驟，因此當利用平坦式單元肆列 區域的ΒΝ +擴散層形成矽化物膜的情況時，便可防止在相 鄰接部分處產生短絡現象。除此之外，因為僅整體字元線 與周圍電路區域的源極/汲極接合部分形成矽化物膜，因此 便可降低字元線的配線電阻與源極/汲極的接觸電阻，而提 昇高集聚記憶體元件的速度。 此外，本發明並未受限於所詳述的實施例，舉凡申請 專利範圍所記載之本發明技術思想範疇内，熟習此技術者 均可進行各種變化。 _；_ 第13頁__ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先'Μ讀背面之注意事項再填寫本頁) % 經濟部智慧財-1局貝工消費合作社印製·

--— — — — — ^- -1-------^ I —^^1 I--!ll·—--Γ I I I___I 557497 A7 B7 五、發明說明（） 【圖式簡單說明】 第1圖係普通平坦式單元構造的罩幕式唯讀記憶體佈 局圖。 第2A圖〜第2F圖係第1圖之a-a’線切剖面示意圖的 步驟剖視圖。 第3A圖〜第3H圖係依序表示本發明平坦式單元構造的 罩幕式唯讀記憶體之矽化物膜製造步驟的步驟順序圖。 【元件編號說明】 (請先閲讀背面之注意事項再填寫本頁) 零 經濟部智慧財產局員工消費合作社印製 10 矽基板 16 感光膜圖案 18 BN +擴散層 20 BN氧化膜 22 閘氧化膜 24 BN +擴散層 26 矽化鎢膜 28 字元線 30 間隙壁 32 層間絕緣膜 40 碼罩幕區域 50 位元線接觸 100 基板 102 元件隔離膜 110 閘氧化膜 112 摻雜多晶矽 114 蝕刻終止膜 116 字元線 118 抗矽化物膜 120 填溝絕緣膜 122 感光膜圖案 124 氮化膜 126 間隙壁 128 矽化物膜 130 矽化物膜 第14頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) ϋ ϋ ϋ I n ϋ 一 δ, I aw Μ·· Μ» I · 線！ 557497 A7 B7 五、發明說明（） 120a TEOS 膜 A 平坦式單元陣列區域 B 周邊電路區域 (請先Μ讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消费合作社印製 頁 5 S· 舞

τ n ϋ ϋ ϋ 1_ 1 ^ ϋ ϋ 1 I ϋ 1 I ft·· ϋ ϋ ϋ n ϋ n I n ϋ i·— ϋ n 11 ϋ ·ϋ n ϋ *ϋ ϋ I I 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

1. 557497 As B8 C8 ____D8 六、申請專利範圍 1 · 一種平坦式記憶單元元件之矽化物膜製造方法，係包含 有： (請先閱讀背面之注意事項再填寫本頁} 提供經定義出平坦式單元陣列區域與周圍電路區域之 矽基板的階段； 在該基板的平坦式單元陣列區域中形成字元線與位元 線擴散層，在該周圍電路區域板中形成字元線與源極/沒極 接合的階段； 形成埋設該字元線間之填溝絕緣膜的階段； 去除該周圍電路區域中之填溝絕緣膜的階段； 在該基板整面上形成絕緣膜的階段； 對該絕緣膜施行乾式蝕刻處理，直到裸露出該字元線 表面與該周圍電路區域之基板表面為止，而在該周圍電路 區域的字元線側壁上形成間隙壁的階段；以及 在該平坦式單元陣列區域的字元線上面形成矽化物膜 ’同時在該周圍電路區域的字元線上及基板表面上形成矽 化物膜的階段。 經濟部智慧財產局員工消費合作社印製 請方 申 造 如製 2. 膜 利’ 利， 專法 專法 之 物 化 。 矽 膜 之止 件終 元刻 元 蝕 單成 憶形 記面 式上 坦線 平元 字 該 1 在 第 ， 圍 中 範 其 物刻 化蝕 矽具 之與 件膜 元緣 元 絕 單溝 憶填 記係 式膜 坦止 平終 之刻 項蝕 2 該 第 ， 圍 中 範其 。 質 物 請方的 申造性 如製擇 3.膜選 頁 6 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐) 557497 A7 B7 五、發明説明（） 4 ·如申請專利範圍第1項之平坦式記憶單元元件之矽化物 膜製造方法，係更包含有在該字元線間埋設填溝絕緣膜的 階段之前，便在上述基板整面上形成抗矽化物膜的階段。 5 _如申請專利範圍第1項之平坦式記憶單元元件之矽化物 膜製造方法，係更包含有在該字元線間埋設填溝絕緣膜的 階段之前，更於該平坦式單元陣列區域的字元線間形成虛 設圖案。 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 第π頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐)