CN1423319A - 平面单元存储元件的硅化物膜制造方法 - Google Patents

平面单元存储元件的硅化物膜制造方法 Download PDF

Info

Publication number
CN1423319A
CN1423319A CN02154746A CN02154746A CN1423319A CN 1423319 A CN1423319 A CN 1423319A CN 02154746 A CN02154746 A CN 02154746A CN 02154746 A CN02154746 A CN 02154746A CN 1423319 A CN1423319 A CN 1423319A
Authority
CN
China
Prior art keywords
word line
peripheral circuit
film
circuit region
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN02154746A
Other languages
English (en)
Other versions
CN1267986C (zh
Inventor
韩昌勋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
DongbuAnam Semiconductor Inc
Original Assignee
TONG-BOO ELECTRONICS Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TONG-BOO ELECTRONICS Co Ltd filed Critical TONG-BOO ELECTRONICS Co Ltd
Publication of CN1423319A publication Critical patent/CN1423319A/zh
Application granted granted Critical
Publication of CN1267986C publication Critical patent/CN1267986C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/38—Doping programmed, e.g. mask ROM
    • H10B20/387—Source region or drain region doping programmed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/60—Peripheral circuit regions
    • H10B20/65—Peripheral circuit regions of memory structures of the ROM only type

Abstract

一种平面单元存储元件硅化物膜制造方法。平面单元阵列区硅基片中形成字线和位扩散层、外围电路区硅基片中形成字线和源/漏结,仅除外围电路区之外平面单元阵列区字线间填平间隙填充(Gap fill)绝缘膜,在整个基片形成绝缘膜,干法蚀刻绝缘膜直至露出字线表面和外围电路区基片表面,在外围电路区字线侧壁形成衬垫,平面单元阵列区字线上部形成硅化物膜同时,外围电路区字线上部及基片表面形成硅化物膜。在整个基片形成字线,采用硅化物防护膜保护平面单元阵列区中除字线之外激活区同时,使全部字线上部和外围电路区激活区露出,进行硅化物工序,可降低字线布线电阻,还可降低外围电路区的源/漏接触电阻,提高高集成度平面单元元件速度。

Description

平面单元存储元件的硅化物膜制造方法
技术领域
本发明涉及平面单元存储元件的制造方法，特别是涉及通过采用高集成度设计规则，在除平面单元区的激活区之外的平面单元的字线上形成硅化物膜和在外围电路区的字线和激活区上形成硅化物膜，能够降低布线电阻的平面单元存储元件的硅化物膜制造方法。
背景技术
一般，掩模只读存储器作为一种非易失元件，利用元件制造工序中的遮掩工序，记录必要的信息。用于信息记录的遮掩工序可以在元件分离工序或者金属布线工序中进行，但大部分是在对存储单元的沟道区实施离子注入工序时进行的。此时，利用进行离子注入的单元与未进行离子注入的单元之间产生阈电压差来判断数据记录。为了提高工作速度，以便流过更多的单元电流，掩模只读存储器等的ROM具有平面单元(flat cell)结构。
图1是展示通常平面单元结构的掩模只读存储器的配置布图，在掩模只读存储器的平面单元阵列区(A)，配置多个在行方向隔开预定间隔的N+埋置沟道BN+(Buried N+ channel)扩散层18，配置多个与BN+扩散层18交叉并且在列方向隔开预定间隔的字线28。而且，在掩模只读存储器的外围电路区(B)，形成BN+扩散层18以及与其接触的位线接触50。设定的附图标记10是硅基片的激活区，附图标记40是编码掩模区。这里，BN+扩散层18用于位线(bit line)用结(junction)和单元晶体管的源/漏结。而且，字线28的宽度构成存储单元的沟道宽度。
这种平面单元结构的掩模只读存储器，存在覆盖存储单元阵列区整体的状态的元件分离膜，以代替在存储单元阵列区内的用于单元之间分离的硅的局部氧化LOCOS(Local oxidation of Silicon)或者浅沟槽隔离STI(ShallowTrench Isolation)那样的元件分离膜。而且，为了使单元晶体管的源/漏结使用BN+扩散层18，而相互不分离，采用在段选择区(即外围电路区)存在向BN+扩散层18的接触，取代在存储单元阵列区内不存在向BN+扩散层18的接触。由此，由于存储单元阵列区内无元件分离图形和接触，所以平面单元结构的掩模只读存储器能够制成存储单元的大小达到4F2(F是光刻法的最小线宽)程度的高度集成存储器。
图2a至图2f展表示了图1的线a-a的剖面图，是表示根据现有技术的详细平面单元结构的掩模只读存储器的制造工序的工序图。
首先，虽然图中未示出，但是在硅基片10的外围电路区(B)，通过通常的元件隔离(isolation)工序形成元件隔离膜之后，通过对硅基片整体离子注入，形成势阱(well)。此时，改变所述的元件隔离工序和势阱工序的顺序也没有关系。
然后，如图2a所示，在硅基片10的平面单元阵列区(A)形成预定大小的感光膜图形16之后，以所述感光膜图形16作为掩模实施BN+离子注入工序。
之后，如图2a所示，去除所述感光膜图形后，对基片进行全面的退火(アナリング)工序，形成BN+扩散层18和BN氧化膜20。此时，为了防止后续的BN+扩散层18结的损耗，并且减少与字线的结之间的寄生停电电容量，所述BN氧化膜20应该生长必要的厚度。
随后，进行一系列的逻辑工序，但首先如图2c所示，在硅基片10的平面单元阵列区(A)形成栅氧化膜22，在所述栅氧化膜22上形成掺杂多晶硅膜24作为栅电极用的导电体物质。之后，在所述掺杂多晶硅膜24上形成硅化钨膜26。
然后，如图2d所示，利用字线掩模(未示出)，分别蚀刻所述硅化钨膜26、掺杂多晶硅膜24和栅氧化膜22，形成平面单元的字线28。
随后，如图2e所示，对所述所得物整体形成绝缘膜后，对所述绝缘膜进行蚀刻，在字线28的侧壁形成衬垫30。
之后，虽然附图未示出，但在所述所得物的基片的平面单元阵列区(A)进行用于隔离单元的离子注入工序，在外围电路区(B)的硅基片10上，进行源/漏离子注入工序，形成BN+扩散层24之后，在平面单元阵列区(A)通过遮掩和离子注入工序对数据进行编码。
然后，如图2f所示，对基片整体形成层间绝缘膜32后，蚀刻所述层间绝缘膜32，形成位线接触(未示出)和位线(未示出)。
在这种现有技术的平面单元结构的存储元件中，由于BN+扩散层的电阻值大，所以表面电阻(sheet resistance)和接触电阻(contact resistance)高，元件速度下降。但是，为了防止所述速度下降，在字线上部形成硅化物膜，但是在BN+扩散层不形成硅化物膜。这是因为担心，在平面单元阵列区的BN+扩散层形成硅化物膜时，相邻BN+扩散层之间会产生短路。
另一方面，虽然在迄今为止的0.35μm技术的平面单元制造工序中具有与逻辑工序的互换性，但是难以把目前的0.25μm或0.18μm以下的高集成度技术中采用的双栅极以及含有硅化物的逻辑工序适用在平面单元的制造工序中。这里，所谓双栅极工序，是利用作为字线物质的n-型掺杂多晶硅和p-型掺杂多晶硅两类物质，改善已有的利用n-型掺杂多晶硅的P-MOS特性。为了降低布线的电阻，硅化物工序在硅基片的激活区和字线上部同时形成硅化物膜。
因此，在0.25μm或0.18μm以下的平面单元制造工序中，虽然适用双栅极和硅化物工序，但是要求在平面单元阵列区的BN+扩散层不形成硅化物膜，进行硅化物工序。
发明内容
本发明的目的在于解决已有技术的问题点，提供一种平面单元存储元件的硅化物膜的制造方法，该方法通过在基片整体上形成字线，采用硅化物防护膜保护除平面单元阵列区的字线之外的激活区的同时，露出全部字线上部和外围电路区的激活区，进行硅化物工序，由此能够提高高集成度元件的速度。
为了实现上述目的，本发明的存储元件的硅化物膜的制造方法，其特征在于，包括以下步骤：提供定义了平面单元阵列区和外围电路区的硅基片；分别在基片的平面单元阵列区形成字线和位扩散层、在外围电路区板形成字线和源/漏结；形成填平字线间的间隙填充绝缘膜；去除外围电路区的间隙填充绝缘膜；在整个基片形成绝缘膜；干法蚀刻绝缘膜直至露出字线表面和外围电路区的基片表面，在外围电路区的字线侧壁形成衬垫；以及在平面单元阵列区的字线上部形成硅化物膜的同时，在外围电路区的字线上部和基片表面形成硅化物膜。
附图说明
图1是现有技术的平面单元结构的掩模只读存储器的布图示意图。
图2a到图2f是表示沿图1的线a-a的剖切面的工序剖面图。
图3a到图3h是顺序表示根据本发明的平面单元结构的掩模只读存储器的硅化物膜制造工序的工序图。
具体实施方式
以下，参照附图说明本发明的优选实施例。
图3a到图3h是顺序表示根据本发明的平面单元结构的掩模只读存储器的硅化物膜制造工序的工序图。
如图3a所示，根据本发明的平面单元结构的掩模只读存储器的硅化物膜的制作方法，通过通常的元件隔离工序，在基片100的外围电路区(B)形成元件隔离膜102后，对包含所述元件隔离膜102的整个基片进行离子注入，形成势阱(未示出)。另一方面，根据本发明，改变元件隔离工序和势阱工序的顺序也没有关系。
然后，图中未示出，在基片的平面单元阵列区(A)实施BN+离子注入工序，进行退火工序，形成BN+扩散层和BN氧化膜。
随后，如图3a所示，在所述基片上形成由栅氧化膜110、栅电极用的掺杂多晶硅膜112和蚀刻阻止膜114构成的平面单元的字线116。此时，虽然蚀刻阻止膜114与以后形成的间隙填充绝缘膜是具有蚀刻选择性的物质，本实施例中是利用氮化膜，其厚度为300～1000。考虑CMP(ChemicalMechanical Polishing：化学机械抛光)工序的均匀性和以后形成的衬垫的蚀刻目标来确定所述蚀刻阻止膜114的厚度。
之后，图中未示出，为了由平面单元阵列区隔离单元之间，而进行离子注入工序。
之后，如图3b所示，对包含字线116的整个基片蒸镀氮化膜作为硅化物阻止膜118，在字线116之间填平TEOS膜，作为间隙填充绝缘膜120。此时，硅化物阻止膜118和间隙填充绝缘膜120起遮掩作用，以便在平面单元阵列区(A)的BN+扩散层表面不形成硅化物。而且，为了防止去除外围电路区(B)的间隙填充绝缘膜120时基片被损伤，并且考虑蚀刻选择比，所述硅化物阻止膜118的厚度设定在50～1000的范围内。
然后，如图3c所示，采用CMP工序研磨TEOS膜120，直到露出蚀刻阻止用氮化膜114。由此，在平面单元阵列区(A)与外围电路区(B)的字线116之间填满平坦化的TEOS膜120a。
之后，如图3d所示，用感光膜图形122遮掩平面单元阵列区(A)，采用湿法蚀刻去除外围电路区(B)的间隙填充绝缘膜120a。
此时，可以在所述字线之间填满间隙填充绝缘膜120a之前，在所述平面单元阵列区的字线之间再形成伪图形。
然后，如图3e所示，去除感光膜图形。此时，感光膜图形起保护平面单元阵列区的作用，但是根据需要，也可以开放单元的一定区域、例如位线用BN+扩散层的接触区，在该部分形成硅化物。
之后，如图3f和图3g所示，在所述整个基片蒸镀氮化膜124作为绝缘膜，对氮化膜124、114进行干法蚀刻，直到露出全部字线116的掺杂多晶硅112的表面和外围电路区(B)的基片表面(即激活区)，在外围电路区(B)的字线116的侧壁形成衬垫126。通过这种蚀刻工序，使形成了硅化物膜的预定平面单元阵列区(A)的字线116和形成了硅化物膜的预定外围电路区(B)的字线116以及基片表面被露出。
之后，附图中虽然未示出，但是在基片的外围电路区(B)进行源/漏离子注入工序，形成BN+扩散层。
之后，如图3h所示，对整个基片表面蒸镀钛(Ti)作为硅化物反应用金属层，进行退火，在平面单元阵列区(A)的字线116的上部形成硅化物膜128，同时在外围电路区(B)的字线116的上部以及基片(激活区)表面形成硅化物膜130。此时，把在所述退火工序时未能与硅反应的钛去除之后，通过遮掩和离子注入工序，在平面单元阵列区(A)对数据进行编码，对硅基片100整体实施层间绝缘膜、接触孔和布线制造工序，形成位线接触和位线。
因此，根据本发明，采用0.25μm以下高集成度元件所要求的双栅极和硅化物工序，通过在除BN+扩散层之外的平面单元区中，在双栅极型字线上部和外围电路区的激活区形成硅化物膜，可以降低字线的布线电阻和源/漏的接触电阻。
另一方面，根据本发明，通过在平面单元阵列区的字线之间还可以形成伪图形，在字线之间填平间隙填充绝缘膜之前，可以使宽的平面单元阵列区的宽的激活区缩小，形成良好的间隙填充特性。
如上所述，根据本发明，可以采用0.25μm或0.18μm以下高集成度技术所要求的双栅极和硅化物逻辑工序，制造平面单元结构的存储元件。亦即，在整个硅基片形成双栅极型的字线，采用硅化物防护膜保护平面单元阵列区中除字线之外的基片(激活区)的同时，使全部字线上部面和外围电路区的基片全部露出，进行硅化物工序。
因此，根据本发明，为了除平面单元阵列区的BN+扩散层之外进行硅化物工序，在平面单元阵列区的BN+扩散层中形成硅化物膜时，可以防止相互邻接的部分发生短路。由于仅在其上、全部字线和外围电路区的源/漏结部分形成硅化物膜，所以字线的布线电阻和源/漏的接触电阻能够降低，可以提高高集成度存储元件的速度。
另一方面，本发明并不限于详细说明的实施例，在权利要求书记载的本发明的技术思想和范围之内，本领域技术人员可以做出各种变形。

Claims (5)

1.一种平面单元存储元件的硅化物膜的制造方法，其特征在于，包括以下步骤：
提供定义了平面单元阵列区和外围电路区的硅基片；
分别在所述基片的平面单元阵列区形成字线和位扩散层、在所述外围电路区板形成字线和源/漏结；
形成填平所述字线间的间隙填充绝缘膜；
去除所述外围电路区的间隙填充绝缘膜；
在所述整个基片形成绝缘膜；
干法蚀刻所述绝缘膜，直至露出所述字线表面和所述外围电路区的基片表面，在所述外围电路区的字线侧壁形成衬垫；以及
在所述平面单元阵列区的字线上部形成硅化物膜的同时，在所述外围电路区的字线上部和基片表面形成硅化物膜。
2.根据权利要求1的平面单元存储元件的硅化物膜制造方法，其特征在于，在所述字线上部形成蚀刻阻止膜。
3.根据权利要求2的平面单元存储元件的硅化物膜制造方法，其特征在于，所述蚀刻阻止膜与所述间隙填充绝缘膜是具有蚀刻选择性的物质。
4.根据权利要求1的平面单元存储元件的硅化物膜制造方法，其特征在于，还包括以下步骤，在所述字线间填平间隙填充绝缘膜的步骤之前，在整个所述基片形成硅化物防护膜。
5.根据权利要求1的平面单元存储元件的硅化物膜制造方法，其特征在于，在所述字线间填平间隙填充绝缘膜的步骤之前，在所述平面单元阵列区的字线间还形成伪图形。
CNB021547467A 2001-09-05 2002-09-05 平面单元存储元件的硅化物膜制造方法 Expired - Fee Related CN1267986C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR54460/2001 2001-09-05
KR54460/01 2001-09-05
KR10-2001-0054460A KR100404682B1 (ko) 2001-09-05 2001-09-05 플랫 셀 메모리 소자의 실리사이드막 제조방법

Publications (2)

Publication Number Publication Date
CN1423319A true CN1423319A (zh) 2003-06-11
CN1267986C CN1267986C (zh) 2006-08-02

Family

ID=19713969

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB021547467A Expired - Fee Related CN1267986C (zh) 2001-09-05 2002-09-05 平面单元存储元件的硅化物膜制造方法

Country Status (5)

Country Link
US (1) US6916701B2 (zh)
JP (1) JP2003158206A (zh)
KR (1) KR100404682B1 (zh)
CN (1) CN1267986C (zh)
TW (1) TW557497B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100372100C (zh) * 2004-12-08 2008-02-27 上海宏力半导体制造有限公司 可应用自动对准金属硅化物掩膜式只读存储器的制造方法
CN102651345A (zh) * 2011-02-24 2012-08-29 中芯国际集成电路制造(上海)有限公司 晶体管的制造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030053158A (ko) * 2001-12-22 2003-06-28 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR100674800B1 (ko) * 2005-04-07 2007-01-26 매그나칩 반도체 유한회사 반도체 소자의 제조방법
US8106463B2 (en) * 2005-12-06 2012-01-31 Arm, Inc. Memory cells for read only memories
KR100835426B1 (ko) * 2006-12-28 2008-06-04 동부일렉트로닉스 주식회사 노아 형 로직 컴패터블 플랫 셀 마스크 롬의 제작 방법
CN104701320A (zh) * 2013-12-10 2015-06-10 上海华虹宏力半导体制造有限公司 低栅极电阻的光罩式只读存储器的结构及制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100278665B1 (ko) * 1998-06-08 2001-01-15 윤종용 디램 및 로직 혼합소자에서 화학기계적 연마에 의한 자기정렬 방식의 선택적 실리사이드층 형성방법
KR100317532B1 (ko) * 1999-04-22 2001-12-22 윤종용 반도체 소자 및 그 제조방법
KR100384062B1 (ko) * 2001-02-12 2003-05-14 삼성전자주식회사 ＭＤＬ(Ｍｅｒｇｅｄ ＤＲＡＭ ａｎｄ ＬＯＧＩＣ)의선택적 실리사이드막 형성방법
US6413861B1 (en) * 2001-04-18 2002-07-02 Macronix International Co. Ltd. Method of fabricating a salicide of an embedded memory
US6468867B1 (en) * 2001-07-30 2002-10-22 Macronix International Co., Ltd. Method for forming the partial salicide

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100372100C (zh) * 2004-12-08 2008-02-27 上海宏力半导体制造有限公司 可应用自动对准金属硅化物掩膜式只读存储器的制造方法
CN102651345A (zh) * 2011-02-24 2012-08-29 中芯国际集成电路制造(上海)有限公司 晶体管的制造方法
CN102651345B (zh) * 2011-02-24 2014-01-08 中芯国际集成电路制造(上海)有限公司 晶体管的制造方法

Also Published As

Publication number Publication date
JP2003158206A (ja) 2003-05-30
US6916701B2 (en) 2005-07-12
US20030045059A1 (en) 2003-03-06
KR100404682B1 (ko) 2003-11-07
TW557497B (en) 2003-10-11
KR20030021028A (ko) 2003-03-12
CN1267986C (zh) 2006-08-02

Similar Documents

Publication Publication Date Title
US7511332B2 (en) Vertical flash memory
JP4276510B2 (ja) 半導体記憶装置とその製造方法
US7592667B2 (en) Semiconductor device including nonvolatile memory and method for fabricating the same
KR100297456B1 (ko) 메모리디바이스에비트를저장,제거및판독하는방법
JP3056983B2 (ja) 電気的に消去可能なプログラマブル・メモリの製造方法
US5420060A (en) Method of making contract-free floating-gate memory array with silicided buried bitlines and with single-step defined floating gates
US5110753A (en) Cross-point contact-free floating-gate memory array with silicided buried bitlines
US7518915B2 (en) Nonvolatile semiconductor storage device
US7084477B2 (en) Semiconductor device and manufacturing method of the same
KR102342550B1 (ko) 반도체 장치
JPH11354749A (ja) 半導体集積回路装置およびその製造方法
US9780107B2 (en) Methods of forming integrated circuit devices
US7995369B2 (en) Semiconductor memory device
US8952536B2 (en) Semiconductor device and method of fabrication
US5025494A (en) Cross-point contact-free floating-gate memory array with silicided buried bitlines
US5028553A (en) Method of making fast, trench isolated, planar flash EEPROMS with silicided bitlines
US20090039412A1 (en) Semiconductor device including nonvolatile memory and method of fabricating the same
US20100120213A1 (en) Embedded DRAM with multiple gate oxide thicknesses
CN1267986C (zh) 平面单元存储元件的硅化物膜制造方法
US5238855A (en) Cross-point contact-free array with a high-density floating-gate structure
US6455886B1 (en) Structure and process for compact cell area in a stacked capacitor cell array
US6008516A (en) Non-volatile flash layout
US20100197108A1 (en) Method for manufacturing nonvolatile semiconductor memory device structure
US20050164456A1 (en) Method for fabricating an NROM memory cell array
JP2009071325A (ja) 半導体装置の製造方法及び半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: DONGBUANAM SEMICONDUCTOR INC.

Free format text: FORMER OWNER: DONGBOO ELECTRONICS CO., LTD.

Effective date: 20050527

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20050527

Address after: Seoul City, Korea

Applicant after: Dongbuanam Semiconductor Inc.

Address before: Seoul City, Korea

Applicant before: Tong-Boo Electronics Co., Ltd.

C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060802

Termination date: 20130905