CN101308813A - 元件的制造方法 - Google Patents

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Abstract

本发明涉及一种元件的制造方法。提供基底，包括多个芯片，芯片间是以切割线区域分隔，其中基底上至少形成一结构层。以黄光光刻和蚀刻工艺移除切割线区域中的部分结构层，形成多个开口。沿着切割线区域切割基底。在另一个实施例中，提供第一基底，其中第一基底上至少形成第一结构层。图形化第一结构层，于第一切割线区域中形成多个第一开口。提供第二基底，其中第二基底上至少形成第二结构层。图形化第二结构层，于第二切割线区域中形成多个第二开口。接合第一基底和第二基底，形成堆叠结构。沿着第一切割线区域和第二切割线区域切割堆叠结构。本发明提出的半导体元件的制造方法可减少切割工艺产生的剥离、崩缺或脱层等问题，改善生产合格率。

Description

元件的制造方法
技术领域
本发明涉及一种半导体元件制造方法，特别涉及一种半导体元件的切割工艺。
背景技术
半导体技术持续的致力于缩减集成电路的尺寸和制造成本。检测集成电路性能的方法使晶体管以最大的时钟速度(clock speed)进行运作，其取决于晶体管能开关多快与信号能传递多快。
半导体工业面临以下问题，当集成电路持续的微缩，其性能会受限于集成电路中内连接的信号延迟时间(signal delay time)。集成电路是以绝缘材料包围的次微米尺寸的三维金属线，其内连接延迟可定义如下：内连接延迟为内连接电阻R，与内连接金属对于相邻层的寄生电容C的乘积。因为集成电路持续的微缩，金属线相当接近，进而造成寄生电容C显著增加，且由于线路剖面缩小，内连接电阻R也显著增加。因此，需要使用低介电材料降低内连接RC延迟时间。
半导体工艺使用低介电材料遇到许多问题，图1A～图1C显示低介电材料在切割工艺遇到的问题。如图1A所示，晶片100包括多个芯片102、104、106和108，而芯片间以切割线区域110分隔。图1B为图1A的放大图，其显示芯片102、104、106和108由切割线区域110分隔。芯片包括金属的密封条112(seal ring)，以保护芯片中的元件。请参照图1C，在完成芯片102、104、106和108的半导体元件的工艺步骤后，对晶片100进行切割以分隔芯片102、104、106和108，形成切割路径114，然而由于应力集中的效应，很容易于芯片102、104、106和108的边角产生剥离118(peeling)和崩缺116(chipping)，特别当半导体元件的金属间介电层使用低介电常数材料时，更容易发生剥离118，且也可能发生脱层(delamination)的问题。
请参照图1D，晶片100于切割线区域110中还包括多个测试键122(testkey)，以于半导体工艺的中间步骤检测半导体元件的电性。如图所示，在切割工艺中，可能会于邻近测试键122的位置产生剥离、崩缺或脱层120，而所述缺陷有时会跨过密封条112，造成半导体元件合格率降低。
发明内容
本发明的目的在于提出一种半导体元件制造方法。
根据上述问题，本发明提供一种元件的制造方法。提供基底，包括多个芯片，芯片间是以切割线区域分隔，其中基底上至少形成一结构层。以黄光光刻和蚀刻工艺移除切割线区域中的部分结构层，形成多个开口，沿着切割线区域，以穿过上述开口的方式切割基底。
如上所述的元件的制造方法，其中以该黄光光刻和蚀刻工艺移除该切割线区域中的部分结构层，形成所述开口的步骤包括：形成光致抗蚀剂层于该基底上；以光刻工艺定义该光致抗蚀剂层，形成一光致抗蚀剂图案；以及以该光致抗蚀剂图案为掩模，蚀刻该结构层，形成所述开口。
如上所述的元件的制造方法，其中所述至少一结构层包括介电层和导电层。
如上所述的元件的制造方法，其中所述开口仅邻近所述芯片的边角。
如上所述的元件的制造方法，其中所述开口是十字形。
如上所述的元件的制造方法，其中该基底于该切割线区域中还包括多个测试键，且以该黄光光刻和蚀刻工艺移除该切割线区域中的部分结构层，形成所述开口的步骤将所述测试键移除。
本发明提供一种元件的制造方法。提供基底，包括多个芯片，芯片间是以切割线区域分隔，其中基底上至少形成一结构层。图形化结构层，形成多个开口，其中上述开口仅相邻上述芯片的边角。沿着切割线区域，以穿过上述开口的方式，切割基底。
如上所述的元件的制造方法，其中所述开口暴露该基底。
如上所述的元件的制造方法，其是采用光刻和蚀刻工艺图形化所述结构层。
本发明提供一种元件的制造方法。提供第一基底，包括多个第一芯片，上述芯片间是以第一切割线区域分隔，其中第一基底上至少形成一第一结构层。图形化第一结构层，于第一切割线区域中形成多个第一开口。提供第二基底，包括多个第二芯片，上述芯片间是以第二切割线区域分隔，其中第二基底上至少形成一第二结构层。图形化第二结构层，于第二切割线区域中形成多个第二开口。接合第一基底和第二基底，形成堆叠结构。沿着第一切割线区域和第二切割线区域，以穿过上述第一开口和第二开口的方式，切割堆叠结构。
如上所述的元件的制造方法，其中在接合该第一基底和该第二基底时，该第一切割线区域对准该第二切割线区域。
如上所述的元件的制造方法，其中在接合该第一基底和该第二基底时，所述第一结构层接触所述第二结构层。
如上所述的元件的制造方法，其中在接合该第一基底和该第二基底时，该第二基底接触所述第一结构层。
因此，本发明提出的半导体元件的制造方法可减少切割工艺产生的剥离、崩缺或脱层等问题，改善生产合格率。
附图说明
图1A～图1C显示低介电材料在切割工艺遇到的问题。
图1D显示切割工艺遇到的另一问题。
图2A～图2C以平面图的方式，显示本发明一个实施例减少剥离、崩缺或脱层的方法。
图3A～图3B以平面图的方式，显示本发明另一个实施例减少剥离、崩缺或脱层的方法。
图4A～图4B以平面图的方式，显示本发明另一个实施例减少剥离、崩缺或脱层的方法。
图5A～图5D以剖面图的方式，显示本发明一个实施例减少剥离、崩缺或脱层的方法。
图6A～图6E以剖面图的方式，显示本发明另一个实施例减少剥离、崩缺或脱层的方法。
图7A～图7C以剖面图的方式，显示本发明一个实施例减少分割系统级封装晶片产生剥离、崩缺或脱层的方法。
图8A～图8B以剖面图的方式，显示本发明另一个实施例减少分割系统级封装晶片产生剥离、崩缺或脱层的方法。
并且，上述附图中的各附图标记说明如下：
100  晶片            102  芯片
104  芯片            106  芯片
108  芯片            110  切割线区域
112  密封条          114  切割路径
116  崩缺            118  剥离
120  脱层            122  测试键
200  晶片            202  芯片
204  芯片            205  保护环
206  芯片            208  芯片
210  切割线区域      214  开口
216  切割路径        302  开口
307  边角            402  测试键
404  开口            502  基底
504  内连接层        506  接合垫
508  保护层          510  光致抗蚀剂图案
514  开口            516  切割刀片
602  基底            604  内连接层
606  保护层          608  接合垫
610  凸块下金属层    612  光致抗蚀剂图案
614  开口            616  焊锡球
620  切割刀片        702  第一基底
704  第一结构层      706  第一切割线区域
708  第一开口        710  第二结构层
712  第二基底        714  第二切割线区域
716  第二开口        718  凹穴
720  堆叠结构        722  激光束
750  芯片            760  芯片
770  芯片            780  芯片
800  堆叠结构        802  激光束。
具体实施方式
以下详细讨论本发明优选实施例，然而，根据本发明的概念，其可包括或运用于更广泛的技术范围。须注意的是，实施例仅用以揭示本发明制造和使用的特定方法，并不用以限定本发明。
图2A～图2C显示本发明一个实施例减少剥离、崩缺或脱层的方法，请参照图2A，一晶片200包括多个芯片202、204、206和208，各芯片是以切割线区域210分隔，每个芯片中包括多个半导体元件，半导体元件可以是逻辑元件、存储元件或两者均包括。半导体元件可包括基底、栅极介电层、栅极堆叠、电容器、金属导线、插塞、金属间介电层和/或层间介电层，为简洁，附图中并未图示所述元件。在一个实施例中，金属间介电层和/或层间介电层是低介电材料所组成，以降低半导体元件的RC延迟时间，其中低介电材料的介电常数优选约小于2.8，更优选约小于2.5。
图2B是图2A的局部放大图，其显示芯片202、204、206和208由切割线区域210分隔。每个芯片中形成有金属所组成的保护环205，以保护芯片中的元件。本实施例在沿切割线区域210切割基底之前，以黄光光刻和蚀刻工艺移除基底上切割线区域210中部分的单一或堆叠结构层，形成开口214。上述结构层可以是在形成元件的栅极介电层、金属间介电层和/或层间介电层时所伴随形成的层，此外结构层也可包括形成金属线时伴随形成的导电层。如图2C所示，由于本实施例在沿切割线区域210切割基底之前，以黄光光刻和蚀刻工艺移除基底上切割线区域中部分的单一或堆叠结构层，切割工艺可直接对基底进行切割，且切割216可不影响到上述结构层，因此较不容易发生剥离、崩缺和/或脱层的问题。特别当结构层是高应力层或例如低介电材料层的较脆弱的层时，本实施例的优点更为突出。
图3A～图3B显示本发明另一个实施例减少剥离、崩缺或脱层的方法。如图3A所示，类似于以上的实施例，本实施例每个芯片202、204、206和208中包括多个半导体元件，半导体元件可以是逻辑元件、存储元件或两者均包括。半导体元件可包括基底、栅极介电层、栅极堆叠、电容器、金属导线、插塞、金属间介电层和/或层间介电层，为简洁，附图中并未图示所述元件。在一个实施例中，金属间介电层和/或层间介电层是低介电材料所组成，以降低半导体元件的RC延迟时间。
如同公知技术所描述的问题，在芯片切割时，由于邻近芯片202、204、206和208边角307的切割道会切割两次(包括水平方向切割和垂直方向切割)，而在芯片边角造成应力的集中，使得芯片边角容易产生剥离、崩缺或脱层的问题。在沿着切割线区域210进行切割之前，本实施例以黄光光刻和蚀刻工艺移除基底上切割线区域210中且邻近芯片202、204、206和208边角307的部分结构层，形成开口302。请注意，开口302可以是十字形，且以暴露基底为优选。由于基底上切割线区域210中且邻近芯片202、204、206和208边角307的部分结构层已被移除，本实施例可显著的减少切割216工艺所产生的缺陷，如图3B所示。
图4A～图4B显示本发明另一个实施例减少剥离、崩缺或脱层的方法。类似于以上的实施例，本实施例每个芯片202、204、206和208中包括多个半导体元件，半导体元件可以是逻辑元件、存储元件或两者。半导体元件可包括基底、栅极介电层、栅极堆叠、电容器、金属导线、插塞、金属间介电层和/或层间介电层，为简洁，附图中并未图示所述元件。在一个实施例中，金属间介电层和/或层间介电层是低介电材料所组成，以降低半导体元件的RC延迟时间。此外，本实施例的晶片于切割线区域210中还包括多个测试键402，以检测芯片202、204、206和208中半导体元件在制造过程中的电性。
如同公知技术所描述的问题，在芯片切割时，很容易于邻近测试键402的位置产生剥离、崩缺或脱层。本实施例在切割基底之前，以黄光光刻和蚀刻工艺移除基底上切割线区域210中且邻近测试键402的部分结构层，形成多个开口404，如图4B所示。请注意开口404以暴露基底为优选，且可移除对应的测试键402。由于基底上切割线区域210中且邻近测试键402的部分结构层已被移除，本实施例可显著的减少切割工艺所产生的缺陷。
以下以剖面图5A～图5D描述本发明一个实施例减少剥离、崩缺或脱层的方法。请参照图5A，提供基底502，基底502可包括基础半导体(例如单晶硅、复晶硅和/或锗)、复合半导体(例如碳化硅、和/或砷化稼)、合金半导体(例如SiGe、GaAsP、AlInAs、AlGaAs、GaInP和/或GaInP)。此外，基底502也可以是硅块材料(可包括外延硅层)、绝缘层上有半导体(例如绝缘层上有硅)或薄膜晶体管基底。在本实施例中，基底502以硅为优选。
接着，于基底502上形成多个晶体管、电容器和/或其它电子单元，晶体管可包括源极、漏极、栅极和栅极介电层(为简洁，附图中未图示所述电子单元)。于电子单元上形成内连接层504，其可包括金属线、插塞、金属间介电层和/或层间介电层。金属间介电层和层间介电层可以为氧化硅、氮化硅或氮氧化硅组成，或低介电常数材料组成，例如类钻石碳、氟硅玻璃(FSG)、DowChemical所开发的SILKTM、Trikon Technologies所开发的OrionTM，Honeywell所开发的FLARETM、JSR Micro所开发的LKD、Xerogel、Aerogel、多晶氟化碳和/或其它材料。接着，于内连接层504上形成多个接合垫506，并于接合垫506和内连接层504上形成例如氮化硅的保护层508。接着以黄光光刻和蚀刻技术图形化保护层508，以暴露部分的接合垫506。
请参照图5B，于保护层508和接合垫506上形成光致抗蚀剂层，接着以光刻工艺定义光致抗蚀剂层，形成光致抗蚀剂图案510。光致抗蚀剂图案5 10遮盖芯片202、204，但暴露芯片202、204间的切割线区域210。继之，请参照图5C，以光致抗蚀剂图案510为掩模，蚀刻基底502上的结构层(包括内连接层504和保护层508)，于切割线区域210中形成多个暴露基底502的开口514，并于后续的步骤移除光致抗蚀剂图案510。请参照图5D，以切割刀片516切割晶片，由于基底502上切割线区域210中的部分结构层已于前述步骤移除，切割刀片516可直接切割基底502，而不影响到结构层504、508。因此，可减少切割工艺中因结构层504、508所产生的缺陷。
以下以剖面图6A～6E描述本发明另一个实施例减少剥离、崩缺或脱层的方法。首先，提供基底602，于基底602上形成晶体管、电容器和/或其它电子单元，其中晶体管可包括源极、漏极、栅极和栅极介电层，为简洁，附图中未图示上述电子单元。形成包括金属导线、插塞、金属间介电层和/或层间介电层的内连接层604，覆盖上述电子单元，金属间介电层和/或层间介电层为氧化硅、氮化硅、氮氧化硅，但以低介电材料为优选，例如类钻石碳、氟硅玻璃(FSG)、Dow Chemical所开发的SILKTM、Trikon Technologies所开发的OrionTM、Honeywell所开发的FLARETM、JSR Micro所开发的LKD、Xerogel、Aerogel、多晶氟化碳和/或其它材料。接着，形成接合垫608于内连接层604上，并形成例如氮化硅的保护层606于接合垫608和内连接层604上。接着，以光刻和蚀刻工艺图形化保护层606，暴露部分的接合垫608，后续于接合垫608和保护层606上形成凸块下金属层610(under bump metal，UBM)。
请参照图6B，形成一光致抗蚀剂层(未图示)于凸块下金属层610上，并以光刻工艺定义光致抗蚀剂层，形成光致抗蚀剂图案612。请注意光致抗蚀剂图案612覆盖芯片202、204，但暴露芯片202、204间的切割线区域210。继之，请参照图6C，使用光致抗蚀剂图案612作为掩模，蚀刻基底602上的结构层(包括内连接层604和保护层606)，于切割线区域210中形成暴露基底602的开口614。请参照图6D，移除光致抗蚀剂图案，形成焊锡球616于凸块下金属层610上。请参照图6E，以切割刀片620切割晶片，由于在进行切割工艺之前，已事先移除基底602上切割线区域210中的部分结构层，切割刀片620可直接切割基底602，而不影响结构层604、606和610。因此，可有效减少切割工艺影响结构层604、606和610所产生的缺陷。
本发明实施例以光刻和蚀刻工艺，移除切割线区域中例如低介电材料层的较脆弱的结构层，且另外移除高应力区域(例如邻近芯片边角)，和容易产生破裂区域(例如邻近测试键)的部分结构层。因此，可减少切割工艺产生的剥离、崩缺或脱层等问题，改善生产合格率。
图7A～图7C以剖面图的方式，显示本发明一个实施例，减少切割系统级封装晶片所产生剥离、崩缺或脱层的方法。请参照图7A，提供一例如晶片的第一基底702，并于其上形成第一结构层704。第一基底702包括多个芯片750、760，芯片中包括多个晶体管、电容器和/或其它电子单元，晶体管可包括源极、漏极、栅极和栅极介电层。第一结构层704可包括金属线、插塞、金属间介电层和/或层间介电层。金属间介电层和层间介电层可以为氧化硅、氮化硅或氮氧化硅组成(为简洁，附图中未详细图示上述单元)。接着，以黄光光刻和蚀刻工艺图形化基底上的第一结构层704，于切割线区域706中形成多个第一开口708，第一开口708以暴露第一基底702为优选。
类似上述方法，提供包括芯片770、780的第二基底712，并于其上形成第二结构层710。接着，以黄光光刻和蚀刻工艺图形化第二基底712上的第二结构层710，于切割线区域714中形成多个第二开口716，第二开口716以暴露第二基底712优选。接着，如图7B所示，将第二基底712以上下倒置的方式接合第一基底702，使第二结构层710接触第一结构层704。在本发明一个实施例中，于接合步骤中，第一切割线区域706对准第二切割线区域714，且第一开口708和第二开口716以彼此对齐，形成堆叠结构720中的凹穴718。
继之，请参照图7C，沿着对准的第一和第二切割线区域706、714，切割堆叠结构720(以使用激光束722照射方式为优选)，将堆叠结构分隔成多个接合芯片(bonded die)。激光束722以穿过图形化第一和第二结构704、710层形成的凹穴718为优选。因此，在进行上述切割工艺时，可不影响第一和第二结构层704、710，而减少应力产生的剥离、崩缺或脱层等问题。另外，前述步骤以移除切割道的部分第一和第二结构层704、710，使用较低的激光束722能量即可分割堆叠结构720，可降低生产成本。
图8A～图8B以剖面图的方式，显示本发明另一个实施例，减少切割系统级封装晶片所产生的剥离、崩缺或脱层的方法。本实施例的方法和图7A～7C实施例的方法类似，其中类似的单元使用相同的标号。本实施例和前述实施例的差异在于，本实施例在第二基底712接合第一基底702形成堆叠结构800时，是采用第二基底712接触第一结构层704的方式。此外，在接合过程中，第一切割线区域706也对准第二切割线区域714。请参照图8B，以例如激光束802照射的方式，沿着第一和第二切割线区域706、714分割堆叠结构800。激光束802以穿过图形化第一和第二结构层704、710形成的第一和第二开口708、716。本实施例在进行切割工艺时，同样可不影响第一和第二结构层704、710，因而减少应力产生的剥离、崩缺或脱层等问题。
以上提供的实施例用以描述本发明不同的技术特征，但根据本发明的概念，其可包括或运用于更广泛的技术范围。须注意的是，实施例仅用以揭示本发明工艺、装置、组成、制造和使用的特定方法，并不用以限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，当可作一些改动与润饰。因此，本发明的保护范围，当视后附的权利要求所界定的范围为准。

Claims (13)

1.一种元件的制造方法，包括：
提供基底，包括多个芯片，所述多个芯片间是以切割线区域分隔，其中该基底上至少形成一结构层；
以黄光光刻和蚀刻工艺移除该切割线区域中的部分结构层，形成多个开口及暴露该基底；以及
沿着该切割线区域，以穿过所述多个开口的方式，切割该基底。
2.如权利要求1所述的元件的制造方法，其中以该黄光光刻和蚀刻工艺移除该切割线区域中的部分结构层，形成所述多个开口的步骤包括：
形成光致抗蚀剂层于该基底上；
以光刻工艺定义该光致抗蚀剂层，形成光致抗蚀剂图案；以及
以该光致抗蚀剂图案为掩模，蚀刻该结构层，形成所述多个开口。
3.如权利要求1所述的元件的制造方法，其中所述至少一结构层包括介电层和导电层。
4.如权利要求1所述的元件的制造方法，其中所述多个开口仅邻近所述多个芯片的边角。
5.如权利要求4所述的元件的制造方法，其中所述多个开口是十字形。
6.如权利要求1所述的元件的制造方法，其中该基底于该切割线区域中还包括多个测试键，且以该黄光光刻和蚀刻工艺移除该切割线区域中的部分结构层，形成所述多个开口的步骤将所述多个测试键移除。
7.一种元件的制造方法，包括：
提供基底，包括多个芯片，所述多个芯片间是以切割线区域分隔，其中该基底上至少形成一结构层；
图形化所述结构层，形成多个十字形开口，其中所述多个十字形开口仅相邻所述多个芯片的边角；以及
沿着该切割线区域，以穿过所述多个十字形开口的方式，切割该基底。
8.如权利要求7所述的元件的制造方法，其中所述多个开口暴露该基底。
9.如权利要求7所述的元件的制造方法，其是采用光刻和蚀刻工艺图形化所述结构层。
10.一种元件的制造方法，包括：
提供第一基底，包括多个第一芯片，所述多个芯片间是以第一切割线区域分隔，其中该第一基底上至少形成第一结构层；
图形化所述第一结构层，于该第一切割线区域中形成多个第一开口；
提供第二基底，包括多个第二芯片，所述多个芯片间是以第二切割线区域分隔，其中该第二基底上至少形成第二结构层；
图形化所述第二结构层，于该第二切割线区域中形成多个第二开口；
接合该第一基底和该第二基底，形成堆叠结构；以及
沿着该第一切割线区域和该第二切割线区域，以穿过所述多个第一开口和第二开口的方式，切割该堆叠结构。
11.如权利要求10所述的元件的制造方法，其中在接合该第一基底和该第二基底时，该第一切割线区域对准该第二切割线区域。
12.如权利要求10所述的元件的制造方法，其中在接合该第一基底和该第二基底时，所述第一结构层接触所述第二结构层。
13.如权利要求10所述的元件的制造方法，其中在接合该第一基底和该第二基底时，该第二基底接触所述第一结构层。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102034720A (zh) * 2010-11-05 2011-04-27 南通富士通微电子股份有限公司 芯片封装方法
CN102315168A (zh) * 2010-07-09 2012-01-11 瑞鼎科技股份有限公司 集成电路晶圆切割方法
CN102544035A (zh) * 2010-11-24 2012-07-04 美商豪威科技股份有限公司 使用切割道蚀刻的晶圆切片
CN104218003A (zh) * 2013-04-12 2014-12-17 马克西姆综合产品公司 具有缓冲材料和加强层的半导体器件
CN105575916A (zh) * 2014-10-17 2016-05-11 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
US9362173B2 (en) 2010-11-05 2016-06-07 Nantong Fujitsu Microelectronics Co., Ltd. Method for chip package
CN105728956A (zh) * 2016-05-09 2016-07-06 环维电子(上海)有限公司 一种sip模组的镭射切割方法及系统
CN108133928A (zh) * 2017-12-25 2018-06-08 豪威科技(上海)有限公司 划片槽及图像传感器晶圆
CN112509976A (zh) * 2019-09-13 2021-03-16 铠侠股份有限公司 半导体装置的制造方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5451747B2 (ja) * 2009-03-24 2014-03-26 日本電気株式会社 半導体ウェハ及び半導体装置の製造方法
FR2956244A1 (fr) * 2010-02-05 2011-08-12 St Microelectronics Crolles 2 Plaquette comprenant des puces electroniques permettant une decoupe amelioree
JP5531794B2 (ja) * 2010-06-09 2014-06-25 日亜化学工業株式会社 半導体発光素子の製造方法
TWI433227B (zh) * 2010-07-01 2014-04-01 Raydium Semiconductor Corp 積體電路晶圓切割方法
KR101254153B1 (ko) 2011-09-14 2013-04-18 앰코 테크놀로지 코리아 주식회사 웨이퍼 레벨 패키지용 노광 마스크 및 이를 이용한 패키지 제작 방법
CN103841506B (zh) * 2012-11-20 2017-09-01 清华大学 热致发声器阵列的制备方法
CN103841507B (zh) * 2012-11-20 2017-05-17 清华大学 热致发声装置的制备方法
CN105453250A (zh) * 2013-08-08 2016-03-30 夏普株式会社 半导体元件衬底及其制造方法
US9059273B2 (en) * 2013-08-30 2015-06-16 Infineon Technologies Ag Methods for processing a semiconductor wafer
EP3171399B1 (en) * 2015-11-18 2020-06-03 IMEC vzw Method for singulating a stack of semiconductor wafers
JP6579981B2 (ja) * 2016-03-11 2019-09-25 三菱電機株式会社 半導体ウエハおよびその製造方法
US9905466B2 (en) * 2016-06-28 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer partitioning method and device formed
CN109449120A (zh) * 2018-09-29 2019-03-08 中国电子科技集团公司第十研究所 一种优化划片质量的方法
CN110027123B (zh) * 2018-12-27 2021-03-16 李宗杰 石英光刻化晶圆及切割技术
JP2020150168A (ja) * 2019-03-14 2020-09-17 キオクシア株式会社 半導体装置および半導体装置の製造方法
US11088041B2 (en) * 2019-09-17 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages with shortened talking path
US11742320B2 (en) * 2021-03-11 2023-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer bonding alignment

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5691248A (en) 1995-07-26 1997-11-25 International Business Machines Corporation Methods for precise definition of integrated circuit chip edges
KR100462980B1 (ko) * 1999-09-13 2004-12-23 비쉐이 메저먼츠 그룹, 인코포레이티드 반도체장치용 칩 스케일 표면 장착 패키지 및 그 제조공정
US6607941B2 (en) * 2002-01-11 2003-08-19 National Semiconductor Corporation Process and structure improvements to shellcase style packaging technology
EP1635390B1 (en) * 2002-03-12 2011-07-27 Hamamatsu Photonics K. K. Substrate dividing method
CN1241253C (zh) 2002-06-24 2006-02-08 丰田合成株式会社 半导体元件的制造方法
US7126225B2 (en) 2003-04-15 2006-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for manufacturing a semiconductor wafer with reduced delamination and peeling
US7160756B2 (en) * 2004-10-12 2007-01-09 Agency For Science, Techology And Research Polymer encapsulated dicing lane (PEDL) technology for Cu/low/ultra-low k devices
JP4694263B2 (ja) * 2005-06-03 2011-06-08 Ｏｋｉセミコンダクタ株式会社 接合基板の切断方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102315168A (zh) * 2010-07-09 2012-01-11 瑞鼎科技股份有限公司 集成电路晶圆切割方法
CN102034720A (zh) * 2010-11-05 2011-04-27 南通富士通微电子股份有限公司 芯片封装方法
US9362173B2 (en) 2010-11-05 2016-06-07 Nantong Fujitsu Microelectronics Co., Ltd. Method for chip package
CN102034720B (zh) * 2010-11-05 2013-05-15 南通富士通微电子股份有限公司 芯片封装方法
US8883627B2 (en) 2010-11-05 2014-11-11 Nantong Fujitsu Microelectronics Co., Ltd. Method for chip packaging
CN102544035B (zh) * 2010-11-24 2015-03-04 美商豪威科技股份有限公司 使用切割道蚀刻的晶圆切片
CN102544035A (zh) * 2010-11-24 2012-07-04 美商豪威科技股份有限公司 使用切割道蚀刻的晶圆切片
CN104218003A (zh) * 2013-04-12 2014-12-17 马克西姆综合产品公司 具有缓冲材料和加强层的半导体器件
CN104218003B (zh) * 2013-04-12 2020-04-14 马克西姆综合产品公司 具有缓冲材料和加强层的半导体器件
CN105575916A (zh) * 2014-10-17 2016-05-11 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN105728956A (zh) * 2016-05-09 2016-07-06 环维电子(上海)有限公司 一种sip模组的镭射切割方法及系统
CN105728956B (zh) * 2016-05-09 2017-07-04 环维电子(上海)有限公司 一种sip模组的镭射切割方法及系统
CN108133928A (zh) * 2017-12-25 2018-06-08 豪威科技(上海)有限公司 划片槽及图像传感器晶圆
CN108133928B (zh) * 2017-12-25 2020-04-10 豪威科技(上海)有限公司 划片槽及图像传感器晶圆
CN112509976A (zh) * 2019-09-13 2021-03-16 铠侠股份有限公司 半导体装置的制造方法

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Publication number Publication date
US20080286938A1 (en) 2008-11-20
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