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  1. 誘電体層を有する基板を準備するステップと、
    前記誘電体層の上面にハードマスク層を形成するステップと、
    前記ハードマスク層内に開口部を形成するステップと、
    前記ハードマスク層によって保護されていない前記誘電体層内に、側壁及び底部を有するトレンチを形成するステップと、
    前記ハードマスク層の下で前記トレンチの前記側壁を凹ませるステップと、
    前記トレンチ及び前記ハードマスク層の全ての露出面上に、共形の導電性ライナを形成するステップと、
    前記トレンチをコア導電体で充填するステップと、
    前記誘電体層の前記上面の上に延びている前記導電性ライナの一部を除去し、前記マスク層を除去するステップと、
    前記コア導電体の上面に導電性キャップを形成するステップと
    を含む方法。
  2. 前記トレンチの前記側壁と接触している前記導電性ライナ上に誘電体ライナを形成するステップをさらに含む、請求項1に記載の方法。
  3. 前記誘電体ライナを形成する前記ステップは、
    前記トレンチを前記コア導電体で充填する前記ステップの前に、前記導電性ライナの露出面上に誘電体ライナを形成するステップと、
    前記トレンチの前記底面と接触している前記導電性ライナの表面から、前記誘電体ライナを除去するステップと
    を含む、請求項2に記載の方法。
  4. 共形の導電性ライナを形成する前記ステップは、
    前記トレンチの前記側壁上に、金属層を同時に堆積させ、スパッタ・エッチングするステップを含む、請求項1に記載の方法。
  5. 共形の導電性ライナを形成する前記ステップは、前記同時に堆積させ、スパッタ・エッチングした後、前記トレンチの前記側壁の前記金属層上に、別の金属層を堆積させるステップをさらに含む、請求項4に記載の方法。
  6. スパッタ・エッチングする前記ステップは、Ar、He、Ne、Xe、N、H、NH、N及びこれらの組合せからなる群から選択される気体からスパッタリング種を生成する、請求項4に記載の方法。
  7. 前記金属層は、Ta、TaN、Ti、TiN、TiSiN、W、Ru及びこれらの組合せからなる群から選択される材料を含む、請求項4に記載の方法。
  8. 前記導電性ライナ及び前記導電性キャップは、前記コア導電体を構成する1つ又は複数の材料に対する拡散障壁である、請求項1に記載の方法。
  9. 前記ハードマスク層は、SiO、Si、SiC、SiON、SiOC、SiCOH、PSiN及びSiC(N,H)からなる群から選択される材料を含む、請求項1に記載の方法。
  10. 前記誘電体層は、4以下の誘電率を有する誘電体材料、水素シルセスキオキサン・ポリマー、メチル・シルセスキオキサン・ポリマー、ポリフェニレン・オリゴマー、SiO及びこれらの組合せからなる群から選択される材料を含む、請求項1に記載の方法。
  11. 前記導電性ライナは、Ta、TaN、Ti、TiN、TiSiN、W、Ru及びこれらの組合せからなる群から選択される材料を含む、請求項1に記載の方法。
  12. 前記コア導電体は、Al、AlCu、Cu、W、Ag、Au及びこれらの組合せからなる群から選択される材料を含む、請求項1に記載の方法。
  13. 前記導電性キャップは、CoWP、CoSnP、CoP、Pd、又はこれらの組合せからなる群から選択される材料を含む、請求項1に記載の方法。
  14. 前記誘電体層は、第2の誘電体層の上面に形成された第1の誘電体層を含み、前記第1の誘電体層は、前記コア導電体を構成する1つ又は複数の材料に対する拡散障壁である、請求項1に記載の方法。
  15. 導電性キャップを形成する前記ステップは、前記導電性キャップの少なくとも一部の無電解めっきを含む、請求項1に記載の方法。
  16. 誘電体層を有する基板を準備するステップと、
    前記誘電体層の上面にハードマスク層を形成するステップと、
    前記ハードマスク層内に開口部を形成するステップと、
    前記ハードマスク層によって保護されていない前記誘電体層内に、側壁及び底部を有するトレンチを形成するステップであって、前記トレンチの前記側壁が前記ハードマスク層内の前記開口部と位置合わせされている、ステップと、
    前記トレンチの前記側壁及び底部の等方性エッチングを行うステップであって、前記等方性エッチングは、前記ハードマスク層をアンダーカットし、前記トレンチの上に突出するハードマスク張出し部を形成する、ステップと、
    前記トレンチの全ての露出面及び前記ハードマスク層の全ての露出面上に、上部が前記ハードマスク張出し部と物理的に接触している共形の導電性ライナを形成し、前記トレンチの上に突出する導電性張出し部を形成するステップと、
    前記導電性ライナの上に、前記トレンチを充填するコア導電体を形成するステップと、
    化学機械研磨を行って、前記ハードマスク層と、前記誘電体層の前記上面の上に延びている全てのコア導電体とを除去するステップであって、前記化学機械研磨は、前記誘電体層の上面、前記導電性ライナの上面及び前記トレンチ内の前記コア導電体の上面を同一平面上にし、前記導電性層は、前記コア導電体の上に延び、かつ、これと物理的に直接接触している、ステップと、
    前記コア導電体の前記上面に導電性キャップを形成するステップと
    を含む方法。
  17. 前記導電性ライナの露出面上に誘電体ライナを形成するステップと、
    前記トレンチの前記底面と接触している前記導電性ライナの表面から、前記誘電体ライナを除去するステップと
    をさらに含む、請求項16に記載の方法。
  18. 共形の導電性ライナを形成する前記ステップは、
    前記トレンチの前記側壁上に、金属層を同時に堆積させ、スパッタ・エッチングするステップを含む、請求項16に記載の方法。
  19. 共形の導電性ライナを形成する前記ステップは、同時に堆積させ、スパッタ・エッチングする前記ステップの後、前記トレンチの前記側壁の前記金属層上に、別の金属層を堆積させるステップをさらに含む、請求項18に記載の方法。
  20. 前記導電性ライナ及び前記導電性キャップは、前記コア導電体を構成する1つ又は複数の材料に対する拡散障壁である、請求項16に記載の方法。
  21. 導電性キャップを形成する前記ステップは、前記導電性キャップの少なくとも一部の無電解めっきを含む、請求項16に記載の方法。
  22. 前記誘電体層は、第2の誘電体層の上面に形成された第1の誘電体層を含み、前記第1の誘電体層は、前記コア導電体を構成する1つ又は複数の材料に対する拡散障壁である、請求項16に記載の方法。
  23. 前記導電性ライナは、Ta、TaN、Ti、TiN、TiSiN、W、Ru及びこれらの組合せからなる群から選択される材料を含み、
    前記コア導電体は、Al、AlCu、Cu、W、Ag、Au及びこれらの組合せからなる群から選択される材料を含み、
    前記導電性キャップは、CoWP、CoSnP、CoP、Pd、又はこれらの組合せからなる群から選択される材料を含む、
    請求項16に記載の方法。
  24. 上面、反対側の底面、及び前記上面と前記底面との間の側部を有するコア導電体と、
    前記コア導電体の前記底面及び前記側部と物理的に直接接触し、かつ、これらを覆っている導電性ライナであって、前記導電性ライナの埋め込まれた部分は、前記コア導電体の前記上面及び前記側部の両方に隣接した前記コア導電体の領域において、前記コア導電体と物理的に直接接触し、かつ、この上に延びている、導電性ライナと、
    前記導電性ライナの前記埋め込まれた部分間に露出された、前記コア導電体の前記上面と物理的に直接接触している導電性キャップと
    を備える、構造体。
  25. 前記コア導電体と物理的に直接接触し、かつ、この上に延びている前記導電性ライナの前記部分は、前記コア導電体の前記側部間の距離の3%から48%のまでの間の距離だけ、前記コア導電体の前記側部の対向する側部の対から前記コア導電体の上に延びる、請求項24に記載の構造体。
  26. 前記コア導電体と物理的に直接接触し、かつ、この上に延びている前記導電性ライナの前記部分の上面は、前記コア導電体の前記上面と同一平面上にある、請求項24に記載の構造体。
  27. 前記導電性キャップは、前記導電性ライナの前記埋め込まれた部分と重ならない、請求項24に記載の構造体。
  28. 前記導電性ライナは、Ta、TaN、Ti、TiN、TiSiN、W、Ru及びこれらの組合せからなる群から選択される材料を含む、請求項24に記載の構造体。
  29. 前記コア導電体は、Al、AlCu、Cu、W、Ag、Au及びこれらの組合せからなる群から選択される材料を含む、請求項24に記載の構造体。
  30. 前記導電性キャップは、CoWP、CoSnP、CoP、Pd、又はこれらの組合せからなる群から選択される材料を含む、請求項24に記載の構造体。
  31. 上面、反対側の底面、及び前記上面と前記底面との間の側部を有するコア導電体と、
    前記コア導電体の前記側部上に形成された誘電体ライナと、
    前記コア導電体の前記底面及び前記誘電体ライナと物理的に直接接触し、かつ、これらを覆っている導電性ライナであって、前記導電性ライナの埋め込まれた部分は、前記コア導電体の前記上面及び前記側部の両方に隣接した前記コア導電体の領域において、前記誘電体ライナ及び前記コア導電体の上に延びている、導電性ライナと、
    前記導電性ライナの前記埋め込まれた部分間に露出された、前記コア導電体の前記上面と物理的に直接接触している導電性キャップと
    を備える、構造体。
  32. 前記コア導電体と物理的に直接接触し、かつ、この上に延びている前記導電性ライナの前記部分は、前記コア導電体の前記側部間の総距離の3%から48%までの間の距離だけ、前記コア導電体の前記側部の対向する側部対から前記コア導電体の上に延びる、請求項31に記載の構造体。
  33. 前記コア導電体と物理的に直接接触し、かつ、この上に延びている前記導電性ライナの前記部分の上面は、前記コア導電体の前記上面と同一平面上にある、請求項31に記載の構造体。
  34. 前記導電性キャップは、前記導電性ライナの前記埋め込まれた部分と重ならず、かつ、前記導電性ライナの前記埋め込まれた部分と前記コア導電体との間で露出された前記誘電体ライナの如何なる縁部とも重ならない、請求項31に記載の構造体。
  35. 前記誘電体ライナは、SiO、Si、SiC、SiON、SiOC、水素がドープされた石英グラス(SiCOH)、プラズマ強化されたシリコン窒化物(PSiN)、又はNBLoK(SiC(N,H))及びこれらの組合せからなる群から選択される材料を含み、
    前記導電性ライナは、Ta、TaN、Ti、TiN、TiSiN、W、Ru及びこれらの組合せからなる群から選択される材料を含み、
    前記コア導電体は、Al、AlCu、Cu、W、Ag、Au及びこれらの組合せからなる群から選択される材料を含み、
    前記導電性キャップは、CoWP、CoSnP、CoP、Pd、又はこれらの組合せからなる群から選択される材料を含む、
    請求項31に記載の構造体。
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Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100744424B1 (ko) * 2006-08-29 2007-07-30 동부일렉트로닉스 주식회사 반도체소자의 제조방법
JP4740080B2 (ja) * 2006-09-26 2011-08-03 三洋電機株式会社 空気除菌装置
US20080157268A1 (en) * 2006-12-30 2008-07-03 Kim Deok-Kee Fuse Element Using Low-K Dielectric
JP2009111251A (ja) * 2007-10-31 2009-05-21 Tohoku Univ 半導体装置およびその製造方法
JP2009146958A (ja) * 2007-12-12 2009-07-02 Panasonic Corp 半導体装置及びその製造方法
US20090166867A1 (en) * 2007-12-31 2009-07-02 Harsono Simka Metal interconnect structures for semiconductor devices
JP2009182181A (ja) * 2008-01-31 2009-08-13 Toshiba Corp 半導体装置
US8354751B2 (en) * 2008-06-16 2013-01-15 International Business Machines Corporation Interconnect structure for electromigration enhancement
US7955971B2 (en) * 2009-06-11 2011-06-07 International Business Machines Corporation Hybrid metallic wire and methods of fabricating same
US20110084372A1 (en) 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Package carrier, semiconductor package, and process for fabricating same
US8786062B2 (en) * 2009-10-14 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package and process for fabricating same
KR101315173B1 (ko) * 2009-12-28 2013-10-08 후지쯔 가부시끼가이샤 배선 구조 및 그 형성 방법
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
KR20110089731A (ko) * 2010-02-01 2011-08-09 삼성전자주식회사 배선 랜더를 포함하는 반도체 소자 및 그 제조 방법
US20110207323A1 (en) * 2010-02-25 2011-08-25 Robert Ditizio Method of forming and patterning conformal insulation layer in vias and etched structures
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
FR2963160A1 (fr) * 2010-07-22 2012-01-27 St Microelectronics Crolles 2 Procede de realisation d'un niveau de metallisation et d'un niveau de via et circuit integre correspondant
US8610285B2 (en) 2011-05-30 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. 3D IC packaging structures and methods with a metal pillar
US8916405B2 (en) 2011-10-11 2014-12-23 International Business Machines Corporation Light emitting diode (LED) using carbon materials
US9190316B2 (en) * 2011-10-26 2015-11-17 Globalfoundries U.S. 2 Llc Low energy etch process for nitrogen-containing dielectric layer
US9349689B2 (en) 2012-04-20 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices including conductive features with capping layers and methods of forming the same
US10217644B2 (en) * 2012-07-24 2019-02-26 Infineon Technologies Ag Production of adhesion structures in dielectric layers using photoprocess technology and devices incorporating adhesion structures
US8835305B2 (en) * 2012-07-31 2014-09-16 International Business Machines Corporation Method of fabricating a profile control in interconnect structures
US9837701B2 (en) 2013-03-04 2017-12-05 Advanced Semiconductor Engineering, Inc. Semiconductor package including antenna substrate and manufacturing method thereof
US9142456B2 (en) * 2013-07-30 2015-09-22 Lam Research Corporation Method for capping copper interconnect lines
US9349636B2 (en) 2013-09-26 2016-05-24 Intel Corporation Interconnect wires including relatively low resistivity cores
US9135719B1 (en) * 2014-06-26 2015-09-15 Amazon Technologies, Inc. Color name generation from images and color palettes
US9553044B2 (en) * 2014-11-05 2017-01-24 International Business Machines Corporation Electrically conductive interconnect including via having increased contact surface area
US10727122B2 (en) * 2014-12-08 2020-07-28 International Business Machines Corporation Self-aligned via interconnect structures
KR20160122364A (ko) * 2015-04-14 2016-10-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
WO2017111803A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Techniques for forming electrically conductive features with improved alignment and capacitance reduction
WO2017111847A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Techniques for forming electrically conductive features with improved alignment and capacitance reduction
KR102582671B1 (ko) 2016-12-22 2023-09-25 삼성전자주식회사 반도체 소자
US10224285B2 (en) 2017-02-21 2019-03-05 Raytheon Company Nitride structure having gold-free contact and methods for forming such structures
US10096550B2 (en) 2017-02-21 2018-10-09 Raytheon Company Nitride structure having gold-free contact and methods for forming such structures
US10510657B2 (en) * 2017-09-26 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with interconnecting structure and method for manufacturing the same
US11004735B2 (en) * 2018-09-14 2021-05-11 International Business Machines Corporation Conductive interconnect having a semi-liner and no top surface recess
TWI801631B (zh) * 2018-11-09 2023-05-11 台灣積體電路製造股份有限公司 半導體裝置的製造方法和半導體裝置
US11094580B2 (en) * 2019-10-01 2021-08-17 International Business Machines Corporation Structure and method to fabricate fully aligned via with reduced contact resistance
WO2021174415A1 (en) * 2020-03-03 2021-09-10 Yangtze Memory Technologies Co., Ltd. Protection structures in semiconductor chips and methods for forming the same
US12057395B2 (en) * 2021-09-14 2024-08-06 International Business Machines Corporation Top via interconnects without barrier metal between via and above line
TWI825516B (zh) * 2021-11-30 2023-12-11 南亞科技股份有限公司 製造半導體裝置的方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
JP2663902B2 (ja) * 1995-03-17 1997-10-15 日本電気株式会社 微細トレンチの埋め込み方法、微細電極の製造方法、微細ホールの埋め込み方法、及び微細金属配線の製造方法
KR100189967B1 (ko) * 1995-07-20 1999-06-01 윤종용 반도체장치의 다층배선 형성방법
US5976970A (en) * 1996-03-29 1999-11-02 International Business Machines Corporation Method of making and laterally filling key hole structure for ultra fine pitch conductor lines
JP3399786B2 (ja) * 1996-06-04 2003-04-21 シーメンス アクチエンゲゼルシヤフト 原動機付き車両内の回路装置
US5695810A (en) * 1996-11-20 1997-12-09 Cornell Research Foundation, Inc. Use of cobalt tungsten phosphide as a barrier material for copper metallization
US5930669A (en) * 1997-04-03 1999-07-27 International Business Machines Corporation Continuous highly conductive metal wiring structures and method for fabricating the same
US6140226A (en) * 1998-01-16 2000-10-31 International Business Machines Corporation Dual damascene processing for semiconductor chip interconnects
US6211084B1 (en) * 1998-07-09 2001-04-03 Advanced Micro Devices, Inc. Method of forming reliable copper interconnects
JP2000049116A (ja) * 1998-07-30 2000-02-18 Toshiba Corp 半導体装置及びその製造方法
US6333560B1 (en) 1999-01-14 2001-12-25 International Business Machines Corporation Process and structure for an interlock and high performance multilevel structures for chip interconnects and packaging technologies
US6342733B1 (en) * 1999-07-27 2002-01-29 International Business Machines Corporation Reduced electromigration and stressed induced migration of Cu wires by surface coating
US6197681B1 (en) * 1999-12-31 2001-03-06 United Microelectronics Corp. Forming copper interconnects in dielectric materials with low constant dielectrics
US6482733B2 (en) * 2000-05-15 2002-11-19 Asm Microchemistry Oy Protective layers prior to alternating layer deposition
JP5350571B2 (ja) * 2000-08-21 2013-11-27 ダウ グローバル テクノロジーズ エルエルシー マイクロ電子デバイス製造に使用する有機ポリマー絶縁膜用ハードマスクとしての有機シリケート樹脂
US6461963B1 (en) * 2000-08-30 2002-10-08 Micron Technology, Inc. Utilization of disappearing silicon hard mask for fabrication of semiconductor structures
TW471107B (en) * 2000-11-27 2002-01-01 Nanya Technology Corp Dual damascene manufacturing method of porous low-k dielectric material
US6674170B1 (en) * 2000-12-18 2004-01-06 Advanced Micro Devices, Inc. Barrier metal oxide interconnect cap in integrated circuits
US6624066B2 (en) * 2001-02-14 2003-09-23 Texas Instruments Incorporated Reliable interconnects with low via/contact resistance
US6486059B2 (en) * 2001-04-19 2002-11-26 Silicon Intergrated Systems Corp. Dual damascene process using an oxide liner for a dielectric barrier layer
US6696222B2 (en) * 2001-07-24 2004-02-24 Silicon Integrated Systems Corp. Dual damascene process using metal hard mask
JP3648480B2 (ja) * 2001-12-26 2005-05-18 株式会社東芝 半導体装置およびその製造方法
JP3812891B2 (ja) * 2002-01-30 2006-08-23 株式会社荏原製作所 配線形成方法
JP2004128239A (ja) * 2002-10-03 2004-04-22 Renesas Technology Corp スタティック型半導体記憶装置
US7023093B2 (en) * 2002-10-24 2006-04-04 International Business Machines Corporation Very low effective dielectric constant interconnect Structures and methods for fabricating the same
US6706625B1 (en) * 2002-12-06 2004-03-16 Chartered Semiconductor Manufacturing Ltd. Copper recess formation using chemical process for fabricating barrier cap for lines and vias
US6975032B2 (en) 2002-12-16 2005-12-13 International Business Machines Corporation Copper recess process with application to selective capping and electroless plating
US6784105B1 (en) * 2003-04-09 2004-08-31 Infineon Technologies North America Corp. Simultaneous native oxide removal and metal neutral deposition method
JP4057972B2 (ja) * 2003-07-25 2008-03-05 富士通株式会社 半導体装置の製造方法
US7094669B2 (en) * 2004-08-03 2006-08-22 Chartered Semiconductor Manufacturing Ltd Structure and method of liner air gap formation
US7332428B2 (en) * 2005-02-28 2008-02-19 Infineon Technologies Ag Metal interconnect structure and method
US20060205204A1 (en) * 2005-03-14 2006-09-14 Michael Beck Method of making a semiconductor interconnect with a metal cap

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