CN114032592B - 铜互连结构的形成方法 - Google Patents

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Abstract

本申请公开了一种铜互连结构的形成方法，包括：在介质层中形成沟槽，介质层形成于衬底上方，衬底表面形成有半导体器件；在介质层和沟槽表面形成阻挡层；在阻挡层表面形成种籽层；通过电镀工艺在种籽层表面依次形成第一铜层和掺杂层；在掺杂层上形成第二铜层；进行平坦化处理，去除沟槽外的阻挡层、种籽层、第一铜层、掺杂层和第二铜层，使沟槽外的介质层暴露。本申请通过在铜层之间形成包含杂质元素的掺杂层，且该掺杂层形成的区域靠近沟槽表面，从而能够优化掺杂元素在铜层中的分布，在降低EM效应的同时不会明显增加器件的电阻，进而提高了器件的可靠性与良率。

Description

铜互连结构的形成方法
技术领域
本申请涉及半导体制造技术领域，具体涉及一种后端(back end of line，BEOL)工艺中的铜互连结构的形成方法。
背景技术
对于半导体器件来说，电迁移(electromigration，EM)是其主要失效机理之一。半导体器件的金属互连结构通常包括将电极端引出的金属层和各层金属连线之间的介质层，为了降低EM效应，通常的做法是在金属层的下底表面形成合金种籽(alloy seed)层，以降低金属层之间的电迁移。
然而，合金种籽层会明显的增加金属互连结构的电阻，从而降低器件的电学性能。鉴于此，相关技术中提供了一种铜表面掺杂(dopant from Cu surface)工艺，其通过在铜层的下底表面进行掺杂，以降低铜层之间的电迁移。然而，铜表面掺杂工艺需要进行长时间的热处理，对于热性能参数较差的器件，容易造成器件的失效，从而降低了器件的可靠性和良率。
发明内容
本申请提供了一种铜互连结构的形成方法，可以解决相关技术中提供的金属互连结构的形成方法中通过在金属层的下底表面形成合金种籽层以降低EM效应会明显增加铜互连结构的电阻从而降低器件的电学性能的问题。
一方面，本申请实施例提供了一种铜互连结构的形成方法，包括：
在介质层中形成沟槽，所述介质层形成于衬底上方，所述衬底表面形成有半导体器件；
在所述介质层和所述沟槽表面形成阻挡层；
在所述阻挡层表面形成种籽层；
通过电镀工艺在所述种籽层表面依次形成第一铜层和掺杂层；
在所述掺杂层上形成第二铜层；
进行平坦化处理，去除所述沟槽外的阻挡层、种籽层、第一铜层、掺杂层和第二铜层，使所述沟槽外的介质层暴露。
可选的，所述通过电镀工艺在所述种籽层表面依次形成第一铜层和掺杂层，包括：
通过第一电镀工艺在所述种籽层上沉积铜形成所述第一铜层；
通过第二电镀工艺在所述第一铜层上沉积铜和杂质元素形成所述掺杂层；
其中，所述第二电镀工艺的电流大于所述第一电镀工艺的电流。
可选的，所述第二电镀工艺中使用脉冲直流电流。
可选的，所述第一电镀工艺的标准电极电位与所述第二电镀工艺的标准电极电位的差值大于0.2伏特(V)。
可选的，所述第二电镀工艺的标准电极电位为负。
可选的，所述在所述种籽层表面形成第一铜层之后，所述第一铜层在所述沟槽中的高度为所述沟槽高度的1/3至1/2。
可选的，所述杂质元素包括锰(Mn)。
可选的，所述第二电镀工艺中的电流的值大于30安培(A)。
可选的，所述第一电镀工艺中的电流的取值范围为1安培至5安培。
可选的，所述在所述掺杂层上形成第二铜层，包括：
通过第三电镀工艺在所述掺杂层上沉积铜形成所述第二铜层，所述第三电镀工艺的电流小于所述第一电镀工艺的电流。
本申请技术方案，至少包括如下优点：
通过在半导体器件的铜互连结构的形成过程中，在形成金属层的沟槽后，依次形成阻挡层和种籽层，通过电镀工艺在种籽层表面依次形成第一铜层和掺杂层，在掺杂层上形成第二铜层，通过平坦化去除沟槽外的各层金属层，形成金属连线或接触孔，由于掺杂层形成于铜层之间，且掺杂层形成的区域靠近沟槽表面，从而能够优化掺杂元素在铜层中的分布，在降低EM效应的同时不会明显增加器件的电阻，进而提高了器件的可靠性与良率。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请一个示例性实施例提供的铜互连结构的形成方法的流程图；
图2至图8是本申请一个示例性实施例提供的铜互连结构的形成示意图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
参考图1，其示出了本申请一个示例性实施例提供的铜互连结构的形成方法的流程图，该方法包括：
步骤S1，在介质层中形成沟槽。
参考图2，其示出了在介质层中形成沟槽的剖面示意图。示例性的，如图2所示，介质层210形成于衬底(图2中未示出)上方，衬底表面形成有半导体器件(图2中未示出)，可通过光刻工艺在介质层210上覆盖光阻，暴露出沟槽200所对应的区域，进行刻蚀，刻蚀至预定深度，去除光阻，从而形成沟槽200。
步骤S2，在介质层和沟槽表面形成阻挡层(barrier layer)。
参考图3，其示出了形成阻挡层的剖面示意图。示例性的，如图3所示，阻挡层211包括氮化钽(TaN)层或氮化钛(TiN)层或至少一层复合层，该复合层包括氮化钽层和钽层(TaN/Ta)。可通过物理气相沉积(physical vapor deposition，PVD)工艺沉积形成阻挡层211。
步骤S3，在阻挡层表面形成种籽(seed)层。
参考图4，其示出了形成种籽层的剖面示意图。示例性的，如图4所示，可通过PVD工艺沉积铜形成种籽层212。
步骤S4，通过电镀工艺在种籽层表面依次形成第一铜层和掺杂层。
参考图5，其示出了形成第一铜层的剖面示意图；参考图6，其示出了形成掺杂层(如图6中虚线所示)的剖面示意图。
可选的，步骤S4包括但不限于：通过第一电镀工艺在种籽层212上沉积铜形成第一铜层2131；通过第二电镀工艺在第一铜层2131上沉积铜和杂质元素形成掺杂层214。其中，掺杂层214中杂质元素的原子占比为0.1％至1％。
其中，通过将第二电镀工艺的电流设置为大于第一电镀工艺的电流，且在第二电镀工艺中使用脉冲直流电流，能够在第二电镀工艺中达到较高的沉积速率，使杂质元素掺杂沉积在铜层中，形成具有合金成分的掺杂层214。同时，由于掺杂层214形成于铜层(第一铜层2131和图7中的第二铜层2132)中间，且掺杂的区域不在沟槽200表面(靠近其表面)，因此能够优化掺杂元素在铜层中的分布，不会明显增加后端结构的电阻。
可选的，在步骤S4中，第一电镀工艺的标准电极电位与第二电镀工艺的标准电极电位的差值大于0.2伏特，第二电镀工艺的标准电极电位为负；可选的，在种籽层212表面形成第一铜层2131之后，第一铜层2131在沟槽200中的高度为其高度的1/3至1/2，从而避免被后续的平坦化工艺去除；可选的，杂质元素包括锰，电镀溶液中杂质元素的浓度为1克/升(g/L)至40克/升。
可选的，在步骤S4中，第一电镀工艺中的电流的取值范围为1安培至5安培；第二电镀工艺中的电流的值大于30安培，电镀时间为0.1秒(s)至0.5秒。
步骤S5，在掺杂层上形成第二铜层。
参考图7，其示出了形成第二铜层的剖面示意图。示例性的，如图7所示，可通过第三电镀工艺在掺杂层214上沉积铜形成第二铜层2132。其中，第三电镀工艺的电流小于第一电镀工艺的电流。可选的，在第三电镀工艺中，可分为两个阶段的电镀，在第一阶段，电镀的电流为第一电流，在第二阶段，电镀的电流为第二电流，第一电流小于第二电流，通过较低的电流进行填充，较高的电流进行沉积，能够优化杂质元素在铜层中的分布，兼顾降低电阻和降低EM效应。可选的，第三电镀工艺中的电流的取值范围为1安培至10安培。
步骤S6，进行平坦化处理，去除沟槽外的阻挡层、种籽层、第一铜层、掺杂层和第二铜层，使沟槽外的介质层暴露。
参考图8，其示出了进行平坦化处理后的剖面示意图。示例性的，如图8所示，可通过化学机械研磨(chemical mechanical polishing，CMP)工艺进行平坦化，去除沟槽200外的阻挡层、种籽层、第一铜层、掺杂层和第二铜层，使沟槽200外的介质层210暴露。
综上所述，本申请实施例中，通过在半导体器件的铜互连结构的形成过程中，在形成金属层的沟槽后，依次形成阻挡层和种籽层，通过电镀工艺在种籽层表面依次形成第一铜层和掺杂层，在掺杂层上形成第二铜层，通过平坦化去除沟槽外的各层金属层，形成金属连线或接触孔，由于掺杂层形成于铜层之间，且掺杂层形成的区域靠近沟槽表面，从而能够优化掺杂元素在铜层中的分布，在降低EM效应的同时不会明显增加器件的电阻，进而提高了器件的可靠性与良率。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (5)

1.一种铜互连结构的形成方法，其特征在于，包括：
在介质层中形成沟槽，所述介质层形成于衬底上方，所述衬底表面形成有半导体器件；
在所述介质层和所述沟槽表面形成阻挡层；
在所述阻挡层表面形成种籽层；
通过第一电镀工艺在所述种籽层上沉积铜形成第一铜层，所述第一铜层在所述沟槽中的高度为所述沟槽高度的1/3至1/2；
通过第二电镀工艺在所述第一铜层上沉积铜和杂质元素形成掺杂层，所述第二电镀工艺的电流大于所述第一电镀工艺的电流，所述第二电镀工艺中使用脉冲直流电流，所述第一电镀工艺的标准电极电位与所述第二电镀工艺的标准电极电位的差值大于0.2伏特，所述第二电镀工艺的标准电极电位为负；
在所述掺杂层上形成第二铜层；
进行平坦化处理，去除所述沟槽外的阻挡层、种籽层、第一铜层、掺杂层和第二铜层，使所述沟槽外的介质层暴露。
2.根据权利要求1所述的方法，其特征在于，所述杂质元素包括锰。
3.根据权利要求1所述的方法，其特征在于，所述第二电镀工艺中的电流的值大于30安培。
4.根据权利要求3所述的方法，其特征在于，所述第一电镀工艺中的电流的取值范围为1安培至5安培。
5.根据权利要求1至4任一所述的方法，其特征在于，所述在所述掺杂层上形成第二铜层，包括：
通过第三电镀工艺在所述掺杂层上沉积铜形成所述第二铜层，所述第三电镀工艺的电流小于所述第一电镀工艺的电流。
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