CN112382610A - 铜互联工艺中电镀铜填充方法及铜互联结构 - Google Patents

铜互联工艺中电镀铜填充方法及铜互联结构 Download PDF

Info

Publication number
CN112382610A
CN112382610A CN202011251727.9A CN202011251727A CN112382610A CN 112382610 A CN112382610 A CN 112382610A CN 202011251727 A CN202011251727 A CN 202011251727A CN 112382610 A CN112382610 A CN 112382610A
Authority
CN
China
Prior art keywords
copper
layer
metal ions
impurity metal
electroplating process
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011251727.9A
Other languages
English (en)
Inventor
鲍宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Original Assignee
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Integrated Circuit Manufacturing Co Ltd filed Critical Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority to CN202011251727.9A priority Critical patent/CN112382610A/zh
Publication of CN112382610A publication Critical patent/CN112382610A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53233—Copper alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H01L2221/1073—Barrier, adhesion or liner layers
    • H01L2221/1084—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明涉及铜互联工艺中电镀铜填充方法，涉及半导体集成电路制造技术，包括在第一介质层中形成凹槽；在所述凹槽的底部表面和侧面形成阻挡层，并在阻挡层上形成籽晶层；进行铜电镀工艺，其中在铜电镀工艺过程中，在电镀液中间歇加入杂质金属离子，以使对于一片晶圆，在铜电镀工艺开始时，在电镀液中加入有杂质金属离子，以在籽晶层表面形成一层合金层，在合金层的形成过程中杂质金属离子完全消耗，而后进入纯铜电镀工艺阶段，通过纯铜电镀工艺将所述凹槽填充而构成铜互联结构的主体铜结构，可大大减小铜导线电阻值，并可提升EM，且可使工艺简化。

Description

铜互联工艺中电镀铜填充方法及铜互联结构
技术领域
本发明涉及半导体集成电路制造技术，尤其涉及一种铜互联工艺中电镀铜填充方法。
背景技术
在半导体集成电路中，两层以上的多层金属互连技术广泛使用。金属互连层包括金属互连结构和层间介质层(Inter-layer dielectric，ILD)。金属互连层的制作方法通常包括在层间介质层中形成沟槽(trench)和通孔(via)，然后在上述沟槽和通孔内形成阻挡层和籽晶层，最后填充铜金属经过研磨形成铜互联结构，阻挡层防止铜金属层向层间介质层中扩散。通常选用氧化硅作为层间介质层材料。
随着半导体技术的发展，集成电路芯片的集成度越来越高，器件尺寸越来越小，金属铜线尺寸不断缩小，金属的电迁移(ElectroMigration，EM)成为挑战。业界在工艺节点达到28nm时，采用铜合金(Cu alloy)籽晶(seed)来改善EM性能，也即将铜籽晶层换为铜合金籽晶层，然而铜合金籽晶层会使铜导线电阻增加，这是因为大量的合金元素留在籽晶层层中，然而提升EM主要是要把合金元素分布在铜的上表面。
发明内容
本发明在于提供一种铜互联工艺中电镀铜填充方法，包括：S1：在第一介质层中形成凹槽；S2：在所述凹槽的底部表面和侧面形成阻挡层，并在阻挡层上形成籽晶层；以及S3：进行铜电镀工艺，其中在铜电镀工艺过程中，在电镀液中间歇加入杂质金属离子，以使对于一片晶圆，在铜电镀工艺开始时，在电镀液中加入有杂质金属离子，以在籽晶层表面形成一层合金层，在合金层的形成过程中杂质金属离子完全消耗，而后进入纯铜电镀工艺阶段，通过纯铜电镀工艺将所述凹槽填充而构成铜互联结构的主体铜结构。
更进一步的，所述第一介质层为层间膜。
更进一步的，所述籽晶层采用纯铜材料。
更进一步的，在步骤S3中加入的杂质金属离子的溶液浓度为1g/L至40g/L之间。
更进一步的，在步骤S3中单次加入杂质金属离子溶液体积小于50ml。
更进一步的，加入杂质金属离子后电镀液中杂质金属离子的浓度为0.1g/L至5g/L之间。
更进一步的，加入杂质金属离子后电镀液中杂质金属离子的浓度为0.1g/L至5g/L之间。
更进一步的，还包括S4：进行平坦化工艺，而铜互联结构。
本发明还提供一种铜互联结构，包括：凹槽，形成于第一介质层中；阻挡层，形成在所述凹槽的底部表面和侧面，并在阻挡层上形成有籽晶层；合金层，形成有在所述籽晶层上，在合金层上形成有主体铜结构，主体铜结构将凹槽填充。
更进一步的，所述合金层为银铜合金层，所述主体铜结构为纯铜材料。
附图说明
图1至图3为本发明一实施例的电镀铜填充过程中器件结构示意图。
图4为本发明一实施例的在电镀液中间歇加入杂质金属离子的示意图。
图5为本发明一实施例中的铜互联结构示意图。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
应当理解，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大，自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
本发明一实施例中，在于提供一种铜互联工艺中电镀铜填充方法，包括：S1：在第一介质层中形成凹槽；S2：在所述凹槽的底部表面和侧面形成阻挡层，并在阻挡层上形成籽晶层；以及S3：进行铜电镀工艺，其中在铜电镀工艺过程中，在电镀液中间歇加入杂质金属离子，以使对于一片晶圆，在铜电镀工艺开始时，在电镀液中加入有杂质金属离子，以在籽晶层表面形成一层合金层，在合金层的形成过程中杂质金属离子完全消耗，而后进入纯铜电镀工艺阶段，通过纯铜电镀工艺将所述凹槽填充而构成铜互联结构的主体铜结构。
具体的，请参阅图1至图3，图1至图3为本发明一实施例的电镀铜填充过程中器件结构示意图。本发明一实施例的铜互联工艺中电镀铜填充方法，包括：
S1：如图1所示，在第一介质层100中形成凹槽110；
在一实施例中，所述第一介质层100为层间膜，所述凹槽110为连接上下金属层的通孔。
S2：如图2所示，在所述凹槽110的底部表面和侧面形成阻挡层120，并在阻挡层120上形成籽晶层130；
在一实施例中，所述阻挡层120的材料为TaN。
在一实施例中，所述籽晶层130的材料为铜。更具体的，所述籽晶层130采用纯铜材料。
S3：如图3所示，进行铜电镀工艺，其中在铜电镀工艺过程中，在电镀液中间歇加入杂质金属离子，以使对于一片晶圆，在铜电镀工艺开始时，在电镀液中加入有杂质金属离子，以在籽晶层130表面形成一层合金层141，在合金层141的形成过程中杂质金属离子完全消耗，而后进入纯铜电镀工艺阶段，通过纯铜电镀工艺将所述凹槽110填充而构成铜互联结构的主体铜结构142。
也即铜电镀工艺包括合金电镀工艺阶段和位于其后的纯铜电镀工艺阶段，在合金电镀工艺阶段中在电镀液中加入了杂质金属离子，而使得首先在籽晶层130表面形成一层合金层141，并加入的杂质金属离子在合金电镀工艺阶段完全消耗，而后进入铜电镀工艺的纯铜电镀工艺阶段，而通过纯铜电镀工艺将所述凹槽110填充而构成铜互联结构的主体铜结构142。
如此通过本发明的铜互联工艺中电镀铜填充方法形成的铜互联结构包括位于籽晶层130表面的合金层141以及将凹槽110填充的主体铜结构142，并主体铜结构142为纯铜材料。相对于现有技术中的将铜籽晶层换为铜合金籽晶层，本发明仅在籽晶层130的表面形成有一层合金层141，而大大减小铜导线电阻值，并可提升EM。且本发明的合金层141通过在铜电镀工艺开始时在电镀液中加入杂质金属离子而形成，因与其相邻的籽晶层130也为铜材料，即也由铜电镀工艺形成，因此可使工艺简化。而现有技术中，铜合金籽晶层采用合金电镀工艺形成，铜层采用铜电镀工艺形成，因此工艺较复杂。
在一实施例中，加入的杂质金属离子的溶液浓度为1g/L至40g/L之间。在一实施例中，单次加入杂质金属离子溶液体积小于50ml。以使加入杂质金属离子后电镀液中杂质金属离子的浓度为0.1g/L至5g/L之间。
在一实施例中，加入的杂质金属离子优选为在铜电镀工艺中能优先沉积的杂质金属离子，以使能在籽晶层130表面优先形成一层合金层141，而后形成主体铜结构142。在一实施例中，杂质金属离子为Ag。
具体的，可参阅图4，图4为本发明一实施例的在电镀液中间歇加入杂质金属离子的示意图。如图4所示，在每片晶圆的铜电镀工艺开始时，在电镀液中加入有杂质金属离子银(Ag)，而形成合金电镀工艺阶段，在合金电镀工艺阶段即电镀过程初期杂质金属离子Ag被完全消耗，以在籽晶层130表面形成一层合金层141，而后进入纯铜电镀工艺阶段，而形成铜互联结构的主体铜结构142。如图4所示，在电镀工艺过程中，铜离子的浓度基本不变，仅是在每片晶圆电镀工艺开始前进行杂质金属离子dose，也即在电镀液中间歇加入杂质金属离子。
更进一步的，本发明一实施例的铜互联工艺中电镀铜填充方法还包括S4：进行平坦化工艺，而形成如图5所示的铜互联结构150，其中图5为本发明一实施例中的铜互联结构示意图。
在本发明一实施例中，还提供一种铜互联结构，具体的，可参阅图5。该铜互联结构包括：凹槽110，形成于第一介质层100中；阻挡层120，形成在所述凹槽110的底部表面和侧面，并在阻挡层120上形成有籽晶层130；合金层141，形成在所述籽晶层130上，在合金层141上形成有主体铜结构142，主体铜结构142将凹槽110填充。
在一实施例中，所述合金层141为银铜合金层，所述主体铜结构142为纯铜材料。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种铜互联工艺中电镀铜填充方法，其特征在于，包括：
S1：在第一介质层中形成凹槽；
S2：在所述凹槽的底部表面和侧面形成阻挡层，并在阻挡层上形成籽晶层；以及
S3：进行铜电镀工艺，其中在铜电镀工艺过程中，在电镀液中间歇加入杂质金属离子，以使对于一片晶圆，在铜电镀工艺开始时，在电镀液中加入有杂质金属离子，以在籽晶层表面形成一层合金层，在合金层的形成过程中杂质金属离子完全消耗，而后进入纯铜电镀工艺阶段，通过纯铜电镀工艺将所述凹槽填充而构成铜互联结构的主体铜结构。
2.根据权利要求1所述的铜互联工艺中电镀铜填充方法，其特征在于，所述第一介质层为层间膜。
3.根据权利要求1所述的铜互联工艺中电镀铜填充方法，其特征在于，所述籽晶层采用纯铜材料。
4.根据权利要求1所述的铜互联工艺中电镀铜填充方法，其特征在于，在步骤S3中加入的杂质金属离子的溶液浓度为1g/L至40g/L之间。
5.根据权利要求1或4任一项所述的铜互联工艺中电镀铜填充方法，其特征在于，在步骤S3中单次加入杂质金属离子溶液体积小于50ml。
6.根据权利要求5所述的铜互联工艺中电镀铜填充方法，其特征在于，加入杂质金属离子后电镀液中杂质金属离子的浓度为0.1g/L至5g/L之间。
7.根据权利要求1所述的铜互联工艺中电镀铜填充方法，其特征在于，加入杂质金属离子后电镀液中杂质金属离子的浓度为0.1g/L至5g/L之间。
8.根据权利要求1所述的铜互联工艺中电镀铜填充方法，其特征在于，还包括S4：进行平坦化工艺，而铜互联结构。
9.一种铜互联结构，其特征在于，包括：
凹槽，形成于第一介质层中；
阻挡层，形成在所述凹槽的底部表面和侧面，并在阻挡层上形成有籽晶层；
合金层，形成有在所述籽晶层上，在合金层上形成有主体铜结构，主体铜结构将凹槽填充。
10.根据权利要求9所述的铜互联结构，其特征在于，所述合金层为银铜合金层，所述主体铜结构为纯铜材料。
CN202011251727.9A 2020-11-11 2020-11-11 铜互联工艺中电镀铜填充方法及铜互联结构 Pending CN112382610A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011251727.9A CN112382610A (zh) 2020-11-11 2020-11-11 铜互联工艺中电镀铜填充方法及铜互联结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011251727.9A CN112382610A (zh) 2020-11-11 2020-11-11 铜互联工艺中电镀铜填充方法及铜互联结构

Publications (1)

Publication Number Publication Date
CN112382610A true CN112382610A (zh) 2021-02-19

Family

ID=74578654

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011251727.9A Pending CN112382610A (zh) 2020-11-11 2020-11-11 铜互联工艺中电镀铜填充方法及铜互联结构

Country Status (1)

Country Link
CN (1) CN112382610A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114032592A (zh) * 2021-10-21 2022-02-11 上海华力集成电路制造有限公司 铜互连结构的形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030129828A1 (en) * 1999-10-02 2003-07-10 Uri Cohen Methods for making multiple seed layers for metallic interconnects
US20080000678A1 (en) * 2006-06-30 2008-01-03 Johnston Steven W Integrating a bottomless via to promote adsorption of antisuppressor on exposed copper surface and enhance electroplating superfill on noble metals
CN102790009A (zh) * 2011-05-16 2012-11-21 中芯国际集成电路制造(上海)有限公司 降低铜电镀工艺中边缘效应的方法及铜互连结构制造方法
CN109637977A (zh) * 2018-12-05 2019-04-16 上海华力集成电路制造有限公司 铜填充的凹槽结构及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030129828A1 (en) * 1999-10-02 2003-07-10 Uri Cohen Methods for making multiple seed layers for metallic interconnects
US20080000678A1 (en) * 2006-06-30 2008-01-03 Johnston Steven W Integrating a bottomless via to promote adsorption of antisuppressor on exposed copper surface and enhance electroplating superfill on noble metals
CN102790009A (zh) * 2011-05-16 2012-11-21 中芯国际集成电路制造(上海)有限公司 降低铜电镀工艺中边缘效应的方法及铜互连结构制造方法
CN109637977A (zh) * 2018-12-05 2019-04-16 上海华力集成电路制造有限公司 铜填充的凹槽结构及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114032592A (zh) * 2021-10-21 2022-02-11 上海华力集成电路制造有限公司 铜互连结构的形成方法

Similar Documents

Publication Publication Date Title
US10249588B2 (en) Designs and methods for conductive bumps
US8698318B2 (en) Superfilled metal contact vias for semiconductor devices
US12087685B2 (en) Semiconductor interconnect structure with double conductors
US20120161320A1 (en) Cobalt metal barrier layers
US7763519B2 (en) Method for fabricating an interconnect arrangement with increased capacitive coupling and associated interconnect arrangement
JP7182834B2 (ja) 超伝導金属シリコン貫通ビアを有する半導体デバイスのための製造方法および構造
US9269615B2 (en) Multi-layer barrier layer for interconnect structure
KR20080007400A (ko) 무결함 도전체로 깊고 넓은 개구를 매립하는 방법
US9793206B1 (en) Heterogeneous metallization using solid diffusion removal of metal interconnects
US8053894B2 (en) Surface treatment of metal interconnect lines
CN112382610A (zh) 铜互联工艺中电镀铜填充方法及铜互联结构
US20140217591A1 (en) Multi-layer barrier layer for interconnect structure
US8970027B2 (en) Metallization mixtures and electronic devices
US7696092B2 (en) Method of using ternary copper alloy to obtain a low resistance and large grain size interconnect
US20060228934A1 (en) Conductive materials for low resistance interconnects and methods of forming the same
CN100490113C (zh) 金属互连结构及其制作方法
CN116130411A (zh) 一种具备防止铜扩散结构的半导体制造方法
EP1537599A1 (en) Dopant interface formation of an interconnect
US20040061237A1 (en) Method of reducing voiding in copper interconnects with copper alloys in the seed layer
US20040084320A1 (en) Copper interconnect by immersion/electroless plating in dual damascene process
KR20010085519A (ko) 높은 항복 강도와 개선된 접착력을 제공하는, 집적회로에서의 금속 증착용 전기 도금액
KR20020051155A (ko) 전기 도금법을 이용한 반도체 장치의 구리 배선 제조 방법
US20040196697A1 (en) Method of improving surface mobility before electroplating
US20090065365A1 (en) Method and apparatus for copper electroplating
WO2004030089A1 (en) Method of forming a copper interconnect with concentrated alloy atoms at copper-passivation interface

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20210219

RJ01 Rejection of invention patent application after publication