KR20080007400A - 무결함 도전체로 깊고 넓은 개구를 매립하는 방법 - Google Patents

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에이에스엠 누툴, 아이엔씨.
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Abstract

집적 회로의 금속 배선 공정의 상대적으로 큰 개구들 또는 형상들(102) 또는 패키징의 비아는 연속하는 2 개의 도금 또는 전기퇴적 공정에 의해 매립된다. 제 1 전기퇴적 공정은 크고 높은 종횡비를 갖는 형상(102)을 제 1 층(104)으로 균일하게 라이닝하여, 내부 캐비티(116)를 한정한다. 제 2 층(118)을 적층하기 위해 제 2 전기퇴적 공정은 다른 용액을 사용하여, 제 1 전기퇴적 공정에 의해 형성된 내부 캐비티(116)를 상향식으로 매립한다. 어느 공정에서든지 레벨러, 가속제 및 억제제 중 어느 하나의 첨가제가 사용될 수 있지만, 일반적으로, 제 1 전기퇴적 공정 동안에는 레벨러를 사용함으로써 균일도가 유도되며, 제 2 전기퇴적 공정 동안에는 상향식 매립을 촉진하기 위해 가속제 및 억제제가 사용될 수 있다.
전기 도금, 비아, 보이드(void), 심(seam)

Description

무결함 도전체로 깊고 넓은 개구를 매립하는 방법{Filling deep and wide openings with defect-free conductor}
(관련 출원)
본 출원은 2005년 5월 6일자로 출원된 미국 임시출원 제60/678,303호를 기초로 미국법 35 U.S.C. §119(e)에 따른 우선권을 주장한다.
(발명의 분야)
본 발명은 반도체 집적회로 기술에 관한 것이며, 더욱 상세하게는, 전기도금 공정에 관한 것이다.
일반적으로, 종래의 반도체 소자 또는 집적 회로(ICs)는 통상 실리콘 기판인 반도체 기판 및 연속적으로 형성된 복수의 유전체층들 및 도전성 경로 또는 도전성 재료로 형성된 배선을 포함한다. 통상적으로, IC 배선들은 상기 유전체층에 형성된 형상들 또는 캐비티들 내로 구리와 같은 도전성 재료를 매립함으로써 형성된다. 이러한 형상들은 라인, 패드 및 콘택을 한정하기 위해 매립되는 비아 및 트렌치를 포함하지만, 이들에 한정되는 것은 아니다. 집적 회로에서, 다층 레벨을 갖는 배선 네트워크들은 상기 기판의 표면에 대하여 측방향으로 연장된다. 다른 층들에 형성된 배선들은 콘택으로 매립되는 비아를 사용하여 전기적으로 연결된다.
최근까지, 집적 회로 시스템을 위한 고밀도 및 저용량의 수직 배선 기술을 개선시키기 위한 연구가 수행되어 왔다. 이러한 웨이퍼 레벨의 집적 및 패키징 기술은, 무게 및 부피를 감소시키면서도, 속도와 감소된 전력 소모의 관점에서 IC 시스템의 성능을 향상시키는 것을 목표로 하고 있다. 상기 수직 배선은 다른 재료들로 제조되는 다양한 소자를 갖는 ICs의 다층 배선들의 3차원 이종 집적(3-D heterogeneous integration)뿐만 아니라, ICs의 다층 배선들의 3차원 동종 집적(3-D homogeneous integration)을 가능하게 한다. 따라서, 3차원 집적은 칩 레벨 또는 웨이퍼 레벨 중 어느 하나에서 복수의 ICs를 집적하는 단계를 포함한다. 그 결과물인 다층 배선 구조는, 높은 인덕턴스, 낮은 속도, 낮은 배선 밀도 및 높은 크로스토크(crosstalk)를 보여 온 종래의 와이어 본딩 기술과 비교시, 최적의 짧은 배선 경로와 층간 신호를 위한 넓은 대역을 제공한다.
표준적인 IC 배선 구조와 비교시, 3차원 수직 배선 구조는 깊이 및 폭의 관점에서 더 큰 형상들을 포함한다. 표준적인 IC 배선 구조는 하위 금속층에서 서브-마이크론 폭의 비아와 트렌치를 포함하며, 특히 최상위 금속층들에서는 50 마이크론(㎛) 내지 100 마이크론의 폭을 갖는 라인 및 본드-패드들을 가질 수도 있다. 일반적인 IC 배선에 있어서, 형상의 깊이는 하부 금속 레벨의 경우 0.15 ㎛ 내지 0.6 ㎛의 범위 내일 수 있으며, 상부 금속 레벨에서는 1 ㎛ 내지 3 ㎛의 범위 내일 수 있다. 즉, IC 배선에서 작거나 좁은 형상들의 종횡비(aspect ratio; depth-to-width ratios)는 1보다 더 클 수 있지만, (상기 예에서 약 3 ㎛보다 더 넓은) 더 큰 형상들의 종횡비는 1 보다 더 작다. 이와 달리, 3차원 집적 구조들은 더 깊다. 일반적으로, 이들은 3 ㎛ 내지 100 ㎛ 또는 그 이상의 직경 또는 폭을 갖고 약 10까지의 종횡비(깊이대폭의 비)를 갖는 비아들을 포함한다. 이 경우, 심지어 3 ㎛ 폭의 비아들은 1.0 보다 더 크고, 일반적으로는 3.0 보다 더 큰 종횡비를 갖는다. 따라서, IC 배선의 좁은 형상들을 금속으로 매립하는데 적용될 수 있는 공정이, 3차원 배선의 더 넓고 더 깊은, 즉, 더 큰 형상을 매립하기 위해 반드시 적용되는 것은 아니다.
IC 배선 구조 내로 도전체를 매립하기 위한 가장 널리 알려진 공정적 접근은 전기화학적 퇴적 공정(electrochemical deposition) 또는 전기도금 공정(electroplating)이다. 전기도금 기술은 상대적으로 저비용이며, 이는 후술하는 바와 같이 상향식(bottom-up fashion)으로 좁은 형상들을 매립할 수 있으므로, 상기 형상들 내에 보이드 및 다른 결함들이 형성되지 않는다. 도금 공정에서, 구리와 같은 도전성 재료가 퇴적되어 이러한 형상들을 매립한다. 이 후, 웨이퍼의 상부 표면으로부터 과잉된 금속 또는 불필요한 금속을 평탄화하고 제거하기 위하여, 화학기계적 연마법과 같은 재료 제거를 위한 기술을 수행하여, 상기 형상들 내에만 도전성 물질을 잔존시킨다.
표준적인 전기도금 기술은 웨이퍼의 표면 상의 좁은 형상들에 대한 상향식 매립 공정을 촉진시킬 수 있는 유기성 또는 무기성 첨가제를 함유하는 특별한 전해질을 사용한다. 일반적으로, 이들 전해질은 구리 황화물(copper sulfide), 황산(sulfuric acid), 염화물(chloride), 억제제(suppressor), 가속제(accelerator) 및 선택적으로는 레벨러(leveler)를 포함할 수 있다. 억제제는 성장하는 구리 표 면에 부착되어 분극을 증가시킨다(그에 따라, 전압이 일정한 경우 퇴적 전류 밀도가 감소됨). 가속제는 억제제에 노출된 구리 표면의 분극을 감소시킨다. 도 1에 도시된 바와 같이, 상향식 매립 공정 또는 수퍼-매립 공정(super-filling)에서, 구리와 같은 도금된 재료의 퇴적은 형상의 저부로부터 형상의 상부를 향하여 높은 속도로 일어난다. 도 1은 1 보다 더 큰 종횡비를 갖는 IC 배선 구조의 좁은 형상(2)을 예시한다. 도 1의 좁은 형상(2)은, 예를 들면 0.04 ㎛ 내지 0.2 ㎛의 폭을 가질 수 있으며, 깊이는 상기 폭의 적어도 2 배일 수 있다. 좁은 형상(2)은 저부 영역(3) 및 넥(neck) 영역(4)을 포함하며, 좁은 형상(2)은 장벽층(5) 및 일반적으로는 상부에 도전성 재료의 퇴적이 개시될 수 있는 시드 또는 접착층(seed 또는 glue layer; 미도시)으로 라이닝(lining)된다. 전술한 첨가제를 갖는 특정 전해질을 사용하여 좁은 형상(2) 내로 구리가 전기도금되는 경우, 2 mA/cm2 내지 10 mA/cm2의 퇴적 전류 밀도로, 3초 내지 15 초와 같은 짧은 퇴적 주기 후의 구리 표면 프로파일을 도시하는 점선 프로파일(6)로 지시된 바와 같이, 퇴적은 상향식으로 일어난다. 프로파일(6)로 도시된 바와 같이, 넥 영역(4)에서의 구리의 성장은 저부 영역(3)에서의 구리의 성장에 비해 감소되며, 즉, 상기 형상의 저부로부터의 구리 성장 속도는 상기 형상의 벽의 상부 단부 상의 구리 성장 속도보다 훨씬 더 크다. 퇴적이 지속되면서, 구리는 보이드 또는 심(seam)과 같은 어떠한 결함도 없이 전체 형상(점선 프로파일; 7)을 매립한다.
IC 배선 구조의 좁은 형상을 양호하게 상향식으로 매립하기 위해서는, 구리 도금 전해질이 Cl- 이온, 억제제 및 가속제 종들을 함유할 필요가 있다. 상기 가속제는 좁은 형상 내로 구리의 상향식 매립을 달성하는 것을 용이하게 한다. 상기 억제제는 넥 영역의 구리 성장을 억제하여, 상기 형상의 개구가 조기에 폐쇄되고 내부에 보이드를 잔존시키지 않도록 한다. 염소 분자는 도금 전해질에서 상기 억제제의 효과를 증가시키는 것으로 추측된다. 또한, 일부 전해질들은, 좁은 형상이 구리로 완전히 매립된 후에 상기 좁은 형상 위로 구리 범프가 형성되는 것을 회피하기 위하여, 레벨러를 함유한다. 상술한 특징들을 갖는 구리 도금 전해질 및 첨가제는 롬(Rohm), 하스(Haas) 및 엔손(Enthone)과 같은 회사로부터 구할 수 있다.
IC 배선 구조의 표준 크기를 갖는 비아 및 트렌치를 매립하기 위한 현재의 전기도금 기술과 전해질의 응용이 만족할만한 결과를 제공하지만, 일반적으로 3 ㎛ 내지 100 ㎛의 폭과 10 ㎛ 내지 200 ㎛의 깊이를 갖는 큰 형상을 갖는 3차원 집적 구조용 형상을 매립하기 위해 이러한 기술이 직접 적용될 경우에는 그러하지 않다. 이는, 큰 형상의 경우 큰 종횡비를 갖는 형상에 대한 매립 공정 상의 어려움(예를 들면, 개구가 좁아지면서 폐쇄되고 보이드가 형성되는 경향)이 잔존하면서도, 후술하는 바와 같이 개구가 넓은 경우, 종래의 첨가제가 상부 표면과 내부 비아 표면 사이에 차이를 두지 못하기 때문이다.
도 2a는 매립될 3차원 집적 구조의 형상을 포함하는 예시적인 기판(10)을 도시한다. 시드층(14)과 같은 도전층이 형상(12)의 내부 및 기판(10)의 표면을 피복하여, 전기도금이 개시될 수 있는 기저(base)를 형성한다. 도 2a에서 도시하지 아 니 하였으나, 시드층(14)의 하부에는 하나 이상의 접착층(glue layer), 장벽층 및 핵생성층과 같은 부가층들이 존재할 수 있다. 도 2a에 도시된 바와 같은 형상(12)과 같은 깊게 관통하는 캐비티가 수반되는 경우, 시드층(14) 상에서 전류 밀도의 균일한 분포는 불가능하다. 도 2a의 시드층(14)에 전위가 인가될 때, 기판(10)의 표면과 형상(12)의 입구 주위의 전류 밀도는 형상(12)의 내부 및, 특히, 형상(12)의 하측 단부의 전류 밀도와 다를 수 있다. 도 2a에서, 고전류 수용 영역은 'A'로 지시되며, 저전류 수용 영역은 'B'로 지시된다. 기하학적 인자들로 인한 주된 전류 분포 측면에서, 이러한 상황은 표준적인 IC 배선의 좁은 형상의 경우에도 유사하며, 즉, 도 1에 도시된 좁은 형상(2)의 넥 영역(4)에서의 전류 밀도는 형상(2) 내에서 더 깊은 곳의 전류 밀도보다 더 클 수 있다. 그러나, 전술되고 도 1에 도시된 바와 같이, 억제제 및 가속제 분자의 존재는 이러한 상황을 변화시킨다. 도 1에 도시된 형상(2)은 좁기 때문에, 첨가제 종들이 내외로 자유롭게 확산할 수 없다. 형상(2)의 저부(3)에서 가속제의 표면 농도는 억제제의 표면 농도가 더 높은 넥 영역(4)에 비하여 향상되며, 이로 인하여, 상향식 성장이 달성된다.
그러나, 도 2a의 형상(12)을 매립하기 위하여 억제제 및 가속제를 함유하는 동일한 전해질이 사용되는 경우, 동일한 상향식 매립 메커니즘이 발생되지 않는다. 도 2a에 도시된 형상(12)에서, 기하학적 요인은 영역(B)에 비하여 영역(A)에서 주된 전류 분포가 더 크도록 한다. 형상(12)이 넓기 때문에, 첨가제들은 상기 형상의 내외로 자유롭게 확산하고, 형상(12)의 캐비티의 내부 표면 상에 퇴적된 구리 상에 다소 균일하게 흡착될 수 있다. 즉, 영역들(A 및 B) 주위의 억제제 및 가속 제의 표면 농도는 실질적으로 동일하다. 상향식 성장은 상기 형상의 저부에서 더 큰 가속제 표면 농도를, 그리고 형상의 상부 개구 또는 넥 영역에서는 더 큰 억제제 표면 농도를 필요로 한다. 이들 조건이 충족되는 도 1에 도시된 좁은 형상(2)의 경우와 달리, 도 2a에 도시된 바와 같은 넓고 깊은 형상(12)의 경우에는, 이들 조건이 충족되지 않는다.
결론적으로, 도 2b에 예시한 바와 같이, 영역들(A 및 B) 사이의 전류 밀도의 차이는, 시드층(14) 상에 도전층(16)을 형성하기 위하여 후속하는 퇴적 공정 동안, 퇴적 속도의 차이를 초래한다. 도전층(16) 내의 점선으로 도시된 바와 같이, 고전류 수용 영역(A) 상의 재료 성장은 저전류 수용 영역(B) 보다 더 크다. 도금 공정이 진행되면서, 형상(12)의 입구 주변에서 얻어지는 재료층의 더 빠른 성장으로 인하여, 형상(12)이 완전히 매립되기 전에 상기 입구가 폐쇄되어, 상기 형상 내의 도전층(16) 내부에 미매립 부분(18)을 남긴다. 미매립 부분(18)은 동작시 전기저항을 증가시키고 3차원 집적 구조의 신뢰성을 감소시키는 보이드 결함이다.
상술한 바로부터, 3차원 집적 구조체를 결함이 없이 매립할 수 있는 새로운 도금 공정이 필요하다.
본 발명의 일 태양에 따르면, 피처리체의 표면에 형성된 형상 내에 도전성 재료를 전기화학적으로 매립하는 방법이 제공된다. 상기 방법은, 적어도 2 ㎛의 폭과 상기 폭의 적어도 2배의 깊이를 갖는 형상을 갖는 피처리체를 제공하는 단계를 포함한다. 상기 피처리체의 형상 및 표면은 시드층으로 라이닝된다. 상기 도전성 재료의 제 1 전기퇴적 공정은 상기 시드층 상에 실질적으로 균일한 도전층을 형성한다. 상기 균일한 도전층은 상기 형상을 부분적으로 매립하고 상기 피처리체의 상기 표면 상으로 연장된다. 제 2 전기퇴적 공정은 상기 형상의 나머지를 도전성 재료로 상향식으로 완전히 매립한다.
본 발명의 다른 태양에 따르면, 웨이퍼의 표면에 형성된 형상 내에 도전성 재료를 전기화학적으로 매립하는 방법이 제공된다. 상기 방법은 2 보다 더 큰 종횡비를 갖는 상기 형상을, 상기 형상의 내부를 코팅하는 균일한 도전체로 부분적으로 매립하여 내부 캐비티가 형성되도록, 제 1 용액으로부터 상기 표면 상에 도전성 재료를 전기퇴적시키는 단계를 포함한다. 상기 도전성 재료는 제 1 용액과 다른 제 2 용액으로부터 상기 균일한 도전체 상으로 전기퇴적되어, 상기 내부 캐비티를 상향식으로 완전히 매립한다.
본 발명의 또 다른 태양에 따르면, 피처리체의 표면에 형상된 형상 내에 도전성 재료를 전기화학적으로 매립하는 방법이 제공된다. 상기 방법은 상기 형상을 부분적으로 매립하는 실질적으로 균일한 도전층을 형성하는 제 1 전기퇴적 공정을 수행하는 단계를 포함한다. 상기 형상은 그 폭의 적어도 2 배인 깊이를 갖는다. 상기 제 1 전기퇴적 공정 후에, 상기 실질적으로 균일한 도전층은 상기 형상 내에 내부 캐비티를 한정하고, 상기 내부 캐비티는 1 ㎛ 보다 더 작은 폭을 갖는다. 상기 제 1 공정과 다른 제 2 전기퇴적 공정은 상기 내부 캐비티를 도전성 재료로 완전히 매립한다.
도 1은 특정 첨가제들을 사용하는 상향식 전기화학적 퇴적 공정을 설명하기 위해, 집적 회로 내의 서브마이크론 크기를 갖는 하위 레벨의 형상(예를 들면, 비아)을 개략적으로 도시하는 단면도이다.
도 2a 및 도 2b는 상기 구조의 상부와 내부 표면 사이에 차이를 두지 못하는 도금 첨가제로 인한 상향식 매립 거동의 결여를 설명하기 위하여, 상대적으로 넓은 개구 및 높은 종횡비를 갖는 집적 회로 금속 배선의 상위 레벨의 형상 또는 패키징 비아를 개략적으로 도시하는 단면도이다.
도 3 및 도 4는 본 명세서에 개시된 바람직한 실시예에 따른 우수한 매립 특성을 설명하기 위하여, 상위 레벨의 집적 회로 또는 패키징 배선을 위한 넓고 큰 종횡비를 갖는 형상을 연속적으로 도시하는 단면도이다.
이하에서는, 상세한 설명과 도면들을 참조하여 본 발명의 다양한 특징들을 더욱 완전히 개시한다. 그러나, 상세한 설명과 도면들은 예시적인 것이며, 본 발명을 한정하기 위한 것으로 해석되어서는 아니 된다.
바람직한 실시예들은, 예를 들면 3차원의 집적 및 패키징 구조에서와 같이 큰 폭과 깊이를 갖는 캐비티를 매립하는 경우 발생하는 결함을 감소시킬 수 있는 전기화학적 퇴적 방법을 제공한다. 바람직하게는, 상기 방법은 적어도 2 이상의 종횡비를 갖는 형상들 내에 도전성 재료를 전기화학적으로 매립한다. 상기 방법은 적어도 2 단계로 수행될 수 있으며, 상기 2 단계는 도전체로 상기 캐비티를 부분적으로 매립하고 상기 캐비티의 폭과 깊이를 감소시키는 균일한 층을 형성하는 제 1 전기퇴적 단계; 및 상기 균일한 층에 의해 한정된 공간 내에 도전체를, 바람직하게는, 상향식으로 완전히 매립하는 제 2 전기퇴적 단계를 포함한다.
상기 제 1 단계는, 상기 형상의 넥(neck) 영역 또는 개구에서의 성장을 감소시키고 상기 형상 내에 상기 도전성 재료의 균일한 성장을 촉진하며 상기 형상을 완전히 매립하지 않으면서 상기 형상 내에 균일한 층을 형성할 수 있는 화학적 특성(chemistry)을 갖는 제 1 공정 용액을 사용하여 수행될 수 있다. 이와 달리, 제 2 단계는 상기 제 1 단계의 균일한 퇴적에 의해 남겨진 더욱 좁아진 공간을 상향식으로 매립하는 공정을 촉진하는 제 2 화학적 특성을 갖는 제 2 공정 용액을 사용하여 수행될 수도 있다. 본 실시예에서, 이들 2개의 공정 단계에서 퇴적된 도전체는 구리 또는 구리 합금일 수 있다. 그러나, 상기 공정의 상기 제 1 또는 제 2 단계에서 다른 재료를 사용하는 것도 가능하며, 이로 인하여, 구리 및 다른 재료로 이루어진 이형(heterogeneous) 구조를 형성할 수도 있다. 상기 공정의 제 1 또는 제 2 공정에 사용될 수 있는 저저항 재료의 예로서, 은(Ag) 또는 은 합금 또는 상기 3차원 배선 구조의 신뢰성을 개선시킬 수 있는 다른 도전성 재료들이 있다.
도 3은 예시적인 개구 또는 형상(102)을 갖는 기판(100)을 도시하며, 본 발명의 실시예에 따른 방법의 제 1 단계 동안 형상(102)은 실질적으로 균일한 층인 제 1 층(104)으로 부분적으로 매립된다. 형상(102)은 초기에는 도 2a에 도시된 매립전의 형상(12)과 유사하다. 그러나, 도 3에서는, 명확한 설명을 위하여 다른 참조 부호들이 사용된다. 바람직하게는, 상기 형상은 3차원 집적을 위해 약 1 ㎛ 내지 100 ㎛의 범위 또는 그 이상의 폭을 가지며, 상위 레벨의 IC 금속 배선을 위해 서 일반적으로는 1 ㎛ 내지 50 ㎛이고, 더욱 바람직하게는 2 ㎛ 내지 10 ㎛의 범위 내인 폭을 가진다. 어느 경우에도, 상기 폭은 일반적으로는 2 ㎛보다 크고, 더욱 바람직하게는 5 ㎛보다 더 크다. 상기 비아의 깊이는 일반적으로 상위 레벨의 IC 금속 배선을 위해 3 ㎛ 내지 10 ㎛의 범위 내이고, 3차원 집적을 위해 20 ㎛ 내지 200 ㎛의 범위 내이며, 일반적으로는 25 ㎛보다 더 크고 경우에 따라 50 ㎛보다 더 크다. 따라서, 종횡비는 바람직하게는 2 보다 더 크고, 더욱 바람직하게는 3보다 더 크다. 이러한 비아 또는 형상(102)은 일반적으로 3차원 집적 구조이지만, 일부 금속 배선 공정과 특히, 패키징 금속 배선 공정에서도 나타나는데, 이들 형상(102)은 너무 넓고 깊어서 종래의 상향식 매립 공정 또는 균일한(conformal) 매립 공정만을 효과적으로 사용할 수 없다.
기판(100)은 유전층(105) 또는 반도체 웨이퍼 또는 피처리체(미도시) 상에 형성된 층의 일부로 이루어질 수 있다. 또한, 형상(102)의 하부가 연결될 수 있는 다른 구조들(미도시)이 배치될 수도 있다. 도 3에 도시된 바와 같이, 본 실시예에 따른 공정의 제 1 단계에서는, 바람직하게는 형상(102) 및 유전체층(106)의 상부 표면(110)을 코팅하는 시드층(108) 상으로 균일한 층(104)이 형성된다. 도 3에 도시된 바와 같이, 시드층(108)은 형상(102)의 내측 표면(112)과 바닥 표면(114)을 코팅한다. 시드층(108)은 일반적으로 유전체층 또는 Ta, TaN, Ti, TiN 등과 같은 내화 재료(refractory material)를 포함하는 층과 같은 장벽층(미도시) 상에 형성된다. 시드층(108)은 원자층증착(ALD), 화학기상증착(CVD), 금속 유기 CVD(MOCVD) 또는 물리기상증착(PVD)과 같은 기술을 사용하여 증착된 구리 박막일 수 있다.
제 1 층(104)은 바람직하게는 전기화학적 퇴적 공정(electrochemical deposition process; ECD)을 사용하여 형성될 수 있다. 본 실시예에서, 제 1 층(104)은, (상향식에 반대되는) 균일한 층 형성제 또는 분자들을 포함하는 제 1 퇴적 용액 또는 전해질로부터 시드층(108) 상으로 구리를 전기퇴적함으로써 형성된다. 당업자에게 자명한 바와 같이, 우선 "균일한(conformal) 층"은 유전체층(106)의 상부 표면(110) 상에서도, 형상(102) 내의 층이 갖는 두께와 실질적으로 동일한 두께를 갖는다. 상기 전기화학적 퇴적은, 전해 용액으로 시드층(108)과 애노드를 침지시키고 시드층(108)과 애노드 사이에 다른 전위를 인가함으로써 수행될 수 있다. 기판(100)은 지지부재(미도시)에 의해 지지될 수 있으며, 상기 공정 동안 움직일 수 있다. 본 실시예에서, 균일한 층 형성제는 레벨러일 수 있다. 따라서, 예시적인 제 1 용액의 조성은 구리 황화물(copper sulfate), 물, 황산, Cl- 이온 및 레벨러를 포함하면서, 가속제(accelerator) 및 억제제(suppressor)를 포함하지 않을 수 있다. 예시적인 레벨러의 농도는 엔손 비아폼 레벨러(Enthone Viaform LevelerTM)의 2 milliliters/liter (ml/l) 내지 20 ml/l 일 수 있다. 선택적으로, 제 1 용액의 대체적인 조성은 레벨러와 함께 가속제 및 억제제를 포함할 수도 있다. 예를 들면, 상기 제 1 용액은, 고산도 엔손 비아폼 구리 황화물 용액으로서, 0 ml/l 내지 4 ml/l의 가속제 농도, 0 ml/l 내지 12 ml/l의 억제제 농도 및 2 ml/l/ 내지 20 ml/l의 레벨러 농도를 가질 수 있다.
용액 내의 레벨러 분자는 고전류를 수용하는 기판 상의 영역에 끌리는 성질 을 갖는다. 이점과 관련하여, 좁은 형상에 대한 상향식 매립 공정은 상기 좁은 형상의 바닥에서 높은 전류 밀도(이로 인한 더 높은 성장 속도)를 수반하기 때문에, 종래에는 도금 전해질에 너무 많은 레벨러를 첨가하는 것이 회피되어 왔다; 상기 전해질 조성에 너무 많은 레벨러가 존재하는 경우, 상기 레벨러는 높은 전류 밀도 영역으로 끌리고 상기 상향식 메커니즘을 파괴시킬 수 있다. 따라서, 종래 기술에서는 도금 용액의 레벨러 농도가 신중하게 조절되어 왔다. 예를 들면, 고산도의 엔손 비아폼 화학 물질에서는, 상기 레벨러 농도가 일반적으로 2 ml/l 내지 3 ml/l의 범위 내로 유지되고, 일단 좁은 형상이 구리로 완전히 매립된 경우 상기 레벨러는 좁은 형상을 과매립하거나 좁은 형상 위로 범핑되는 것을 회피할 목적으로 사용된다. 또한, 이러한 종래의 화학 물질은 2 ml/l 내지 4 ml/l의 가속제 농도 및 8 ml/l 내지 12 ml/l의 억제제 농도를 포함할 수도 있다. 그러나, 도 3에 도시된 실시예는 레벨러의 균일한 퇴적 특성을 장려하며, 이러한 특성이 이점이 되도록 효과적으로 사용한다. 이하에서 설명한 바와 같이, 본 방법의 제 1 단계 동안, 형상(102)의 상부 개구가 조기에 폐쇄되는 것을 회피하도록 설정된 높은 레벨러 농도를 갖는 제 1 퇴적 전해질을 사용하여, 무결함 매립 공정을 효과적으로 달성할 수 있다.
전술한 바와 같이, 상기 제 1 용액의 레벨러 분자들은, 도시된 바와 같은 넓고 깊은 형상의 경우 상부 표면(110) 상으로 그리고 측부 표면(112)의 상부 단부 주위로 도시된 영역들(A)인 고전류 수용 영역으로 끌리는 특성을 가지며, 이들 영역들 상에서의 빠른 재료 성장을 억제한다. 레벨러를 사용함으로써, 제 1 층(104) 이 실질적으로 균일한 두께를 갖도록 실질적으로 균일한(conformal) 방식으로 성장될 수 있으며, 이로 인하여 도 2b에 도시된 바와 같이 통상적인 도금 용액의 사용으로 형상 입구가 조기에 폐쇄되어, 보이드(18)가 남게 되는 종래 기술의 문제점을 피할 수 있다. 제 1 층(104)은 형상(102)의 폭에 따라, 바람직하게는 0.5 ㎛ 내지 25 ㎛의 범위 내의, 더욱 바람직하게는, 1 ㎛ 내지 20 ㎛의 범위 내의 두께를 가진다. 퇴적 단계 동안의 전류 밀도는, 바람직하게는, 2 mA/cm2 내지 60 mA/cm2의 범위 내이며, 형상(102) 내에서 가장 균일한 퇴적을 달성하거나 형상(102)의 넥 영역에서 구리 퇴적을 감소시킬 수 있는 능력에 기초하여 상기 전류 밀도가 선택된다. 바람직하게는, 상기 증착 공정의 상기 제 1 단계는, 제 1 층(104)이 바닥 표면(114)과 함께 측부 표면(112)을 균일하게 코팅하여 폭 'W'를 갖는 내부 캐비티(116)를 형성함으로써, 형상(102)을 부분적으로 매립할 때까지 지속된다. 내부 캐비티(11)의 소정의 폭(W)은, 바람직하게는, 1 ㎛보다 더 작으며, 더욱 바람직하게는, 0.6 ㎛ 보다 더 작으며, 상기 제 1 전기퇴적 이후에 남게 되는 내부 캐비티(116)의 종횡비는, 바람직하게는 2:1 보다 더 크고, 더욱 바람직하게는, 4:1이다. 상기 소정의 폭(W)은, 바람직하게는, 제 2 단계에서 수행될 상향식 매립 공정을 위한 조건을 만족시킨다.
도 4에 도시된 바와 같이, 본 발명의 제 2 전기퇴적 단계에서는, 내부 캐비티(116) 내에 구리가 상향식으로 퇴적되어, 내부 캐비티(116)를 완전히 매립하는 제 2 층(118)을 형성한다. 상기 제 2 단계는, 바람직하게는, 상기 제 1 용액과 다 른 제 2 용액 또는 전해질을 사용하는 전기화학적 퇴적 공정을 사용하여 수행되며, 상기 제 2 용액은 가속제 및 억제제 분자와 같은 상향식 매립을 촉진하는 퇴적제(deposition agent)를 포함한다. 선택적으로는, 상기 제 2 전해질은 가속제, 억제제 및 소량의 레벨러를 포함할 수 있다. 상기 형상이 완전히 매립된 후에 상기 형상의 상부 개구 상으로 구리가 범핑되는 것을 피하기 위하여 레벨러가 사용된다. 예를 들면, 상용인 엔손 비아폼 상표의 고산도 황화 구리 도금 용액(high acid copper sulfate plating solution)과 같은 제 2 용액은 2 ml/l 내지 10 ml/l의 가속제, 4 ml/l 내지 20 ml/l의 억제제 및 0 ml/l 내지 3 ml/l의 레벨러 농도를 포함할 수 있다.
다음의 예들에서는, 대체적인 실시예들이 제공된다. 하기의 실시예들에서 퇴적 공정들은 DC 또는 펄스 전력을 사용하는 전기화학적 퇴적 공정(ESD) 또는 전기화학기계적 퇴적 공정(electrochemical mechanical deposition process; ECMD)을 이용하여 수행될 수 있다. 또한, 상기 전기퇴적 공정 동안, 피처리체에 인가되는 전압 또는 전류는 변할 수 있다. ECMD 공정에서, 전해질이 상기 패드에 전달되고 기판의 표면(110)과 애노드 사이에 전위차가 인가되면서, 기판의 표면(도 3 및 4에 도시된 상부 표면(110)은 예를 들면, 3M사에 의해 제공되는 고정형 마찰 패드(fixed abrasive pad) 또는 로델(Rodel)에 의해 제공되는 IC-1000 패드와 같은 폴리머계 패드와 같은 패드에 의해 스위핑(sweeping)된다. 일실시예에서, 상기 패드는 전기장 및 전해질의 흐름을 가능하게 하는 개구 또는 공극(porosity)을 갖는 연마 패드일 수 있다. 예시적인 ECMD 장치 및 공정은 이하의 특허들: "전기화학기계적 퇴적을 위한 방법 및 장치(Method and Apparatus for Electro Chemical Mechanical Deposition)"란 제하의 미국특허 제6,176,992호; "다용도 재료 가공 장치를 위한 패드 설계 및 구조(Pad Designs and Structures for a Versatile Materials Processing Apparatus)"란 제하의 미국특허 제6,413,388호; 및 "도금 방법 및 외부 영향을 이용하여 피처리체의 상부 표면 및 캐비티 표면 상에 배치되는 첨가제 사이의 편차를 생성하는 장치(Plating Method and Apparatus that Creates a differential Between Additives Disposed on a Top Surface and a Cavity Surface of a Workpiece Using an External Influence)"란 제하의 미국특허 제6,534,116호에 개시되어 있다. 상기 ECMD 평탄화 도금 공정 및 장치를 설명하기 위해, 전술한 특허들의 전체 개시 사항들은 참조에 의해 모두 본 명세서에 포함된다.
제 2 실시예에서는, 도 3을 참조하여 개시한 바와 같이 균일한 제 1 층(104)을 형성하고 내부 캐비티(116)를 한정하기 위해 제 1 처리 용액을 사용하여, 본 발명의 제 1 (균일한) 퇴적 단계가 수행된다. 바람직하게는, 상기 제 1 퇴적 단계 이후에, 제 1 층(104)의 표면은 제 3 또는 처리 용액으로 처리되거나 침지된다. 바람직하게는, 상기 제 3 용액의 조성은 가속제와 같은 상향식 매립 촉진제를 포함한다. 예를 들면, 제 3 용액은 2 ml/l 내지 20 ml/l 가속제 농도를 가질 수 있다. 상기 제 3 용액은 물 또는 머캅토 화합물 (mercapto compounds) 또는 비스 (소듐설포프로필) 이황화물 (bis (sodiumsulfopropyl) disulfide) 등과 같은 공지의 가속제 종들을 포함하는 산성 용액일 수 있다. 바람직하게는 약 2 초 내지 60 초 동안 지속되는 제 1 층(104)의 표면 처리 후에, 제 2 퇴적 단계 이전에 기판(100)이 건조될 수 있다. 제 3 용액으로 처리하는 단계는, 가속제들이 제 1 층의 표면, 특히, 상기 형상의 캐비티 내의 표면 상에 흡착되도록 함으로써, 제 2 퇴적 단계를 위해 제 1 층(104)의 표면을 준비한다. 흡착된 가속제들은 보이드와 같은 결함을 남기지 않고서 내부 캐비티(116)의 상향식 매립을 더욱 촉진한다. 도 4를 참조하면, 본 실시예의 상기 제 2 단계에서는 전술한 실시예와 유사하게, 내부 캐비티(116) 내에 제 2 용액을 사용하여 제 2 층(118)이 형성된다. 본 실시예에서는, 제 1 층이 가속제로 이미 처리되었기 때문에, 상기 제 2 용액은 상기 가속제 분자릍 포함하거나 포함하지 않을 수 있다. 즉, 본 실시예의 제 2 용액은 첨가제로서. 억제제만을 포함하거나. 억제제 및 가속제 분자 모두를 포함할 수도 있다. 향상된 상향식 성장을 위하여, 상기 처리 단계 및 제 2 퇴적 단계는 1 회 이상 반복될 수 있다는 것을 주의할 필요가 있다. 또한, 일반적으로 공지된 억제제 종들은 다양한 분자량을 갖는 폴리에틸렌 글리콘(polyethylene glycol; PEG)계 폴리머라는 것을 주의할 필요가 있다.
제 3 실시예에 따르면, 도 3을 참조하여 상술한 바와 같이 제 1 (균일한) 퇴적 단계가 수행된다. 상기 제 1 단계 이후에, 제 2 단계에서는 바람직하게는, 제 2 용액으로 ECMD 공정을 사용하여 제 2 층(118)이 퇴적된다. 본 실시예의 상기 제 2 단계 동안에는, 구리가 퇴적되는 동안, 바람직하게는, 패드가 제 1 층(104)의 표면 부분(104A), 즉, 유전체층(106)의 상부 표면(110)의 상부를 스위핑한다. 제 1 층의 부분(104A)에 대한 스위핑 동작은, 구리가 상향식으로 내부 캐비티(116) 내에 퇴적되는 동안, 표면의 일부 (104A) 상에서의 구리의 성장을 감소시키거나 방해한다. 도 4를 참조하면, ECMD는 표면 부분(104A) 상의 제 1 층 상의 두께 't'를 최소화한다. 또한, 스위핑 동작은 내부 캐비티(116)의 상향식 매립을 향상시킨다.
제 4 실시예에서는, 도 3을 참조하여 상술한 바와 같이 제 1 (균일한) 퇴적 단계가 수행된다. 상기 제 1 퇴적 단계 이후에, 제 1 층(104)의 표면은 바람직하게는 제 2 실시예에 관하여 개시한 제 3 용액으로 처리되거나 침지된다. 제 3 용액의 조성은, 바람직하게는, 가속제와 같은 상향식 매립 촉진제를 포함한다. 제 1 층(104)의 표면을 처리한 후에, 제 2 퇴적 단계 이전에 기판(100)이 건조될 수 있다. 상기 제 2 퇴적 단계에서는, 바람직하게는 제 2 용액으로 ECMD 공정을 이용하여 제 2 층(118)이 퇴적된다. 바람직하게는, 본 실시예의 제 2 단계 동안, 패드가 제 1 층(104)의 표면 부분(104A, 도 4를 참조)을 스위핑한다. 전술한 바와 같이, 제 1 층 부분(104A)에 대한 스위핑 동작은, 구리가 내부 캐비티(116) 내에 상향식으로 퇴적되는 동안, 표면 부분(104A) 상에서의 구리의 성장을 감소시키거나 방해한다. 도 4를 참조하면, ECMD는 표면 부분(104A) 상의 제 2 층 상의 두께 't'를 최소화한다. 제 1 층(104)이 이미 가속제로 처리되었기 때문에, 본 실시예에서는, 제 2 용액이 가속제 분자를 포함하거나 포함하지 않을 수 있다. 즉, 본 실시예의 경우 제 2 용액은 첨가제로서 억제제 분자만을, 또는 억제제 및 가속제 분자 모두를 포함할 수도 있다. 향상된 상향식 성장을 위하여, 상기 처리 단계 및 제 2 퇴적 단계는 1 회 이상 반복될 수 있다.
제 5 실시예에서는, 도 3을 참조하여 개시한 바와 같이 제 1 (균일한) 퇴적 단계가 수행된다. 바람직하게는, 본 실시예의 제 1 퇴적 단계 이후에, 제 2 실시예와 관련하여 개시한 제 3 용액으로 제 1 층(104)의 표면이 처리되거나 침지될 수 있다. 바람직하게는, 상기 제 3 용액의 조성은 가속제와 같은 상향식 매립 촉진제를 포함한다. 바람직하게는, 상기 처리 후에, 패드가 제 1 층(104)의 표면 부분(104A, 도 4를 참조)을 스위핑하여, 표면 부분(104A)으로부터 가속제를 실질적으로 제거한다. 또한, 이러한 패드 스위핑 단계 동안, 제 1 층(104)의 표면은 물로 세정될 수도 있다. 제 2 퇴적 단계 이전에 상기 기판이 건조될 수 있다. 도 4를 참조하면, 제 2 퇴적 단계에서는, 상향식으로 내부 캐비티(116)를 매립하기 위하여, 제 2 전해질로 ECD 또는 ECMD를 이용하여 제 2 층(118)이 퇴적된다. 전술한 바와 같이, 제 1 층의 표면이 가속제 함유 용액으로 처리되었기 때문에, 제 2 전해질은 억제제만을 또는 억제제 및 가속제 모두를 포함할 수도 있다. 이러한 처리 단계가 수행되지 않은 경우에는, 바람직하게는 제 2 전해질은 가속제 및 억제제를 포함할 수 있다. 본 실시예에서, 제 2 퇴적 단계 이전에 제 1 층(104)의 표면을 스위핑하는 단계는 스위핑된 상부 표면에서의 가속제 표면 농도를 감소시킨다. 상기 패드에 의해 캐비티는 스위핑되지 않기 때문에, 내부 캐비티(116) 내의 가속제 농도는 영향을 받지 않는다. 이 가속제의 표면 농도 구배(내부 캐비티 표면이 상부 표면에 비하여 가속제가 더 풍부함)는 내부 캐비티(116)의 상향식 매립을 향상시키고 상부 표면(104A) 상에서 구리의 성장 속도를 감소시켜, 상부 표면 두께 "t"를 감소시킨다.
다양한 실시예들과 최적 실시예가 상세하게 개시되었으나, 당업자에게 있어 서, 본 발명의 신규한 가르침과 이점으로부터 실질적으로 벗어나지 않고서도 이들 예시적인 실시예에 관한 다양한 변형이 가능함은 자명하다.
본 발명의 다양한 실시예들에 따르면, 결함이 없이 도전성 재료로 3차원 집적 구조체를 전기화학적으로 매립하는 방법이 제공된다.

Claims (37)

  1. 피처리체의 표면에 형성된 형상 내에 도전성 재료를 전기화학적으로 매립하는 방법으로서,
    적어도 2 ㎛의 폭과 상기 폭의 적어도 2배의 깊이를 갖는 형상을 가지며 상기 형상과 상기 피처리체의 상기 표면이 시드층으로 라이닝(lining)된 상기 피처리체를 제공하는 단계;
    실질적으로 균일한 도전층을 형성하기 위해, 상기 시드층 상에 상기 형상을 부분적으로 매립하고 상기 피처리체의 상기 표면 상으로 연장되는 도전성 재료의 제 1 전기퇴적 공정을 수행하는 단계; 및
    상기 도전성 재료로 상기 형상의 나머지를 상향식으로 완전히 매립하는 제 2 전기퇴적 공정을 수행하는 단계를 포함하는 전기화학적 매립 방법.
  2. 제 1 항에 있어서,
    상기 제 1 전기퇴적 공정을 수행하는 단계는 제 1 용액을 사용하는 전기화학적 퇴적 공정을 수행하는 단계를 포함하는 전기화학적 매립 방법.
  3. 제 2 항에 있어서,
    상기 제 1 용액은 균일도 촉진종을 포함하는 전기화학적 매립 방법.
  4. 제 3 항에 있어서,
    상기 균일도 촉진종은 레벨러(leveler)를 포함하는 전기화학적 매립 방법.
  5. 제 4 항에 있어서,
    상기 제 1 용액은 2 ml/l 내지 20 ml/l의 레벨러 농도를 갖는 전기화학적 매립 방법.
  6. 제 2 항에 있어서,
    상기 제 2 전기퇴적 공정을 수행하는 단계는 상기 제 1 용액과 다른 제 2 용액을 사용하여 전기화학적 퇴적 공정을 수행하는 단계를 포함하는 전기화학적 매립 방법.
  7. 제 6 항에 있어서,
    상기 제 2 용액은 상향식 매립 촉진종을 포함하는 전기화학적 매립 방법.
  8. 제 7 항에 있어서,
    상기 상향식 매립 촉진종은 가속제를 포함하는 전기화학적 매립 방법.
  9. 제 8 항에 있어서,
    상기 제 2 용액은 2 ml/l 내지 10 ml/l의 가속제 농도를 갖는 전기화학적 매 립 방법.
  10. 제 1 항에 있어서, 상기 제 2 전기퇴적 공정을 수행하는 단계 이전에,
    처리 용액으로 상기 균일한 도전층 표면을 처리하는 단계를 더 포함하며,
    상기 용액은 상향식 매립 촉진종을 포함하는 전기화학적 매립 방법.
  11. 제 10 항에 있어서, 상기 처리하는 단계 이후에,
    상기 균일한 도전층의 표면 부분을 스위핑(sweeping)하는 단계를 더 포함하며,
    상기 표면 부분은 상기 피처리체의 표면 상에 있는 전기화학적 매립 방법.
  12. 제 10 항에 있어서, 상기 처리하는 단계 이후에,
    상기 균일한 도전층을 건조시키는 단계를 더 포함하는 전기화학적 매립 방법.
  13. 제 10 항에 있어서,
    상기 상향식 매립 촉진종은 가속제를 포함하는 전기화학적 매립 방법.
  14. 제 13 항에 있어서,
    상기 처리 용액은 2 ml/l 내지 20 ml/l의 가속제 농도를 갖는 전기화학적 매 립 방법.
  15. 제 1 항에 있어서,
    상기 제 2 전기퇴적 공정을 수행하는 단계는 전기화학기계적 퇴적공정을 수행하는 단계를 포함하는 전기화학적 매립 방법.
  16. 제 1 항에 있어서,
    상기 제 1 전기퇴적 공정을 수행하는 단계에 의해, 폭을 갖는 내부 캐비티가 초래되는 전기화학적 매립 방법.
  17. 제 16 항에 있어서,
    상기 폭은 1 ㎛ 보다 더 작은 전기화학적 매립 방법.
  18. 제 16 항에 있어서,
    상기 폭은 0.6 ㎛ 보다 더 작은 전기화학적 매립 방법.
  19. 제 1 항에 있어서,
    상기 형상은 50 ㎛보다 더 큰 깊이를 갖는 전기화학적 매립 방법.
  20. 웨이퍼의 표면에 형성된 형상 내에 도전성 재료를 전기화학적으로 매립하는 방법으로서,
    2 이상의 종횡비를 갖는 상기 형상을, 상기 형상의 내부를 코팅하는 균일한 도전체로 부분적으로 매립하여, 내부 캐비티가 형성되도록, 제 1 용액으로부터 상기 표면 상에 도전성 재료를 전기퇴적시키는 단계; 및
    상기 내부 캐비티를 상향식으로 완전히 매립하도록, 상기 제 1 용액과 다른 제 2 용액으로부터 상기 균일한 도전체 상으로 도전성 재료를 전기퇴적시키는 단계를 포함하는 전기화학적 매립 방법.
  21. 제 20 항에 있어서,
    상기 내부 캐비티의 폭은 1 ㎛ 보다 더 작은 전기화학적 매립 방법.
  22. 제 20 항에 있어서,
    상기 내부 캐비티의 폭은 0.6 ㎛ 보다 더 작은 전기화학적 매립 방법.
  23. 제 20 항에 있어서,
    상기 제 1 용액은 균일도 촉진종을 포함하는 전기화학적 매립 방법.
  24. 제 23 항에 있어서,
    상기 균일도 촉진종은 레벨러를 포함하는 전기화학적 매립 방법.
  25. 제 24 항에 있어서,
    상기 제 1 용액은 2 ml/l 내지 20 ml/l의 레벨러 농도를 갖는 전기화학적 매립 방법.
  26. 제 20 항에 있어서,
    상기 제 2 용액은 상향식 매립 촉진종을 포함하는 전기화학적 매립 방법.
  27. 제 26 항에 있어서,
    상기 상향식 매립 촉진종은 가속제를 포함하는 전기화학적 매립 방법.
  28. 제 27 항에 있어서,
    상기 제 2 용액은 2 ml/l 내지 10 ml/l의 가속제 농도를 갖는 전기화학적 매립 방법.
  29. 피처리체의 표면에 형상된 형상 내에 도전성 재료를 전기화학적으로 매립하는 방법으로서,
    폭에 대하여 적어도 2 배 이상의 깊이를 갖는 상기 형상을 부분적으로 매립하는 실질적으로 균일한 도전층을 형성하고, 이후 상기 실질적으로 균일한 도전층이 상기 형상 내에 1 ㎛ 보다 더 작은 폭을 갖는 내부 캐비티를 한정하도록, 제 1 전기퇴적 공정을 수행하는 단계; 및
    도전성 재료로 상기 내부 캐비티를 완전히 매립하기 위해, 상기 제 1 공정과 다른 제 2 전기퇴적 공정을 수행하는 단계를 포함하는 전기화학적 매립 방법.
  30. 제 29 항에 있어서,
    상기 실질적으로 균일한 도전층은 약 1 ㎛ 내지 10 ㎛의 두께를 갖는 전기화학적 매립 방법.
  31. 제 29 항에 있어서,
    상기 제 1 전기퇴적 공정을 수행하는 단계는 레벨러를 포함하는 제 1 용액을 사용하는 전기화학적 퇴적 공정을 수행하는 단계를 포함하는 전기화학적 매립 방법.
  32. 제 31 항에 있어서,
    상기 제 2 전기퇴적 공정을 수행하는 단계는 상기 제 1 용액과 다른 제 2 용액을 사용하는 전기화학적 매립 방법.
  33. 제 32 항에 있어서,
    상기 제 2 용액은 가속제를 포함하는 전기화학적 매립 방법.
  34. 제 29 항에 있어서, 상기 제 1 전기퇴적 공정을 수행하는 단계 이전에,
    상기 형상은 억제제 및 가속제가 상기 형상의 내부 표면들과 상기 피처리체의 상부 표면들에 차이를 두지 못하도록 넓은 개구를 갖는 전기화학적 매립 방법.
  35. 제 34 항에 있어서, 상기 제 1 전기퇴적 공정을 수행하는 단계 이전에,
    상기 형상은 2 ㎛ 보다 더 큰 폭을 갖는 전기화학적 매립 방법.
  36. 제 35 항에 있어서, 상기 제 1 전기퇴적 공정을 수행하는 단계 이전에,
    상기 형상은 5 ㎛ 보다 더 큰 폭을 갖는 전기화학적 매립 방법.
  37. 제 29 항에 있어서,
    상기 도전성 재료 및 상기 균일한 도전층은 모두 구리를 포함하는 전기화학적 매립 방법.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7091124B2 (en) 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
US7083425B2 (en) 2004-08-27 2006-08-01 Micron Technology, Inc. Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US20070089995A1 (en) * 2005-10-24 2007-04-26 Jennifer Loo Damascene copper plating for coils in thin film heads
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
KR100791078B1 (ko) * 2006-09-25 2008-01-02 삼성전자주식회사 전기 도금법을 사용하여 리세스된 영역을 채우는 금속배선을 형성하는 방법
US20080110759A1 (en) * 2006-11-14 2008-05-15 Tower Semiconductor Ltd. Self Terminating Overburden Free Plating (STOP) Of Metals On Patterned Wafers
US20080242078A1 (en) * 2007-03-30 2008-10-02 Asm Nutool, Inc. Process of filling deep vias for 3-d integration of substrates
JP2009041097A (ja) * 2007-08-10 2009-02-26 Rohm & Haas Electronic Materials Llc 銅めっき方法
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7872332B2 (en) 2008-09-11 2011-01-18 Micron Technology, Inc. Interconnect structures for stacked dies, including penetrating structures for through-silicon vias, and associated systems and methods
US8030780B2 (en) 2008-10-16 2011-10-04 Micron Technology, Inc. Semiconductor substrates with unitary vias and via terminals, and associated systems and methods
US7884016B2 (en) * 2009-02-12 2011-02-08 Asm International, N.V. Liner materials and related processes for 3-D integration
CN111247633A (zh) * 2017-10-19 2020-06-05 朗姆研究公司 单一金属的多浴电镀

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4808273A (en) * 1988-05-10 1989-02-28 Avantek, Inc. Method of forming completely metallized via holes in semiconductors
US4978639A (en) * 1989-01-10 1990-12-18 Avantek, Inc. Method for the simultaneous formation of via-holes and wraparound plating on semiconductor chips
US6013948A (en) * 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
WO1999016936A1 (en) * 1997-09-30 1999-04-08 Semitool, Inc. Electroplating system having auxiliary electrode exterior to main reactor chamber for contact cleaning operations
US6174811B1 (en) * 1998-12-02 2001-01-16 Applied Materials, Inc. Integrated deposition process for copper metallization
US6197181B1 (en) * 1998-03-20 2001-03-06 Semitool, Inc. Apparatus and method for electrolytically depositing a metal on a microelectronic workpiece
US6319384B1 (en) * 1998-10-14 2001-11-20 Faraday Technology Marketing Group, Llc Pulse reverse electrodeposition for metallization and planarization of semiconductor substrates
US6176992B1 (en) * 1998-11-03 2001-01-23 Nutool, Inc. Method and apparatus for electro-chemical mechanical deposition
US6413388B1 (en) * 2000-02-23 2002-07-02 Nutool Inc. Pad designs and structures for a versatile materials processing apparatus
US6534116B2 (en) * 2000-08-10 2003-03-18 Nutool, Inc. Plating method and apparatus that creates a differential between additive disposed on a top surface and a cavity surface of a workpiece using an external influence
KR100278662B1 (ko) * 1998-12-02 2001-02-01 윤종용 다마신 금속배선 및 그 형성방법
US6268660B1 (en) * 1999-03-05 2001-07-31 International Business Machines Corporation Silicon packaging with through wafer interconnects
US6319831B1 (en) * 1999-03-18 2001-11-20 Taiwan Semiconductor Manufacturing Company Gap filling by two-step plating
US6627542B1 (en) * 1999-07-12 2003-09-30 Applied Materials, Inc. Continuous, non-agglomerated adhesion of a seed layer to a barrier layer
US6620725B1 (en) * 1999-09-13 2003-09-16 Taiwan Semiconductor Manufacturing Company Reduction of Cu line damage by two-step CMP
JP2001144090A (ja) * 1999-11-11 2001-05-25 Nec Corp 半導体装置の製造方法
US6478936B1 (en) * 2000-05-11 2002-11-12 Nutool Inc. Anode assembly for plating and planarizing a conductive layer
KR100775159B1 (ko) * 2000-05-15 2007-11-12 에이에스엠 인터내셔널 엔.붸. 집적회로의 생산 공정
US6346479B1 (en) * 2000-06-14 2002-02-12 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor device having copper interconnects
US6433402B1 (en) * 2000-11-16 2002-08-13 Advanced Micro Devices, Inc. Selective copper alloy deposition
US6548395B1 (en) * 2000-11-16 2003-04-15 Advanced Micro Devices, Inc. Method of promoting void free copper interconnects
US6946066B2 (en) * 2001-07-20 2005-09-20 Asm Nutool, Inc. Multi step electrodeposition process for reducing defects and minimizing film thickness
US6943112B2 (en) * 2002-07-22 2005-09-13 Asm Nutool, Inc. Defect-free thin and planar film processing
US6458696B1 (en) * 2001-04-11 2002-10-01 Agere Systems Guardian Corp Plated through hole interconnections
US6482656B1 (en) * 2001-06-04 2002-11-19 Advanced Micro Devices, Inc. Method of electrochemical formation of high Tc superconducting damascene interconnect for integrated circuit
TW584899B (en) * 2001-07-20 2004-04-21 Nutool Inc Planar metal electroprocessing
TWI236092B (en) * 2001-10-05 2005-07-11 Semiconductor Tech Acad Res Ct Electroless plating process, and embedded wire and forming process thereof
US6703712B2 (en) * 2001-11-13 2004-03-09 Agere Systems, Inc. Microelectronic device layer deposited with multiple electrolytes
US6599778B2 (en) * 2001-12-19 2003-07-29 International Business Machines Corporation Chip and wafer integration process using vertical connections
KR20030057133A (ko) * 2001-12-28 2003-07-04 삼성전자주식회사 금속 패턴 형성용 유기금속 전구체 및 이를 이용한 금속패턴 형성방법
US6975016B2 (en) * 2002-02-06 2005-12-13 Intel Corporation Wafer bonding using a flexible bladder press and thinned wafers for three-dimensional (3D) wafer-to-wafer vertical stack integration, and application thereof
US6750144B2 (en) * 2002-02-15 2004-06-15 Faraday Technology Marketing Group, Llc Method for electrochemical metallization and planarization of semiconductor substrates having features of different sizes
US6762076B2 (en) * 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US6709970B1 (en) * 2002-09-03 2004-03-23 Samsung Electronics Co., Ltd. Method for creating a damascene interconnect using a two-step electroplating process
US7084509B2 (en) * 2002-10-03 2006-08-01 International Business Machines Corporation Electronic package with filled blinds vias
SG111972A1 (en) * 2002-10-17 2005-06-29 Agency Science Tech & Res Wafer-level package for micro-electro-mechanical systems
US6852627B2 (en) * 2003-03-05 2005-02-08 Micron Technology, Inc. Conductive through wafer vias
US6897148B2 (en) * 2003-04-09 2005-05-24 Tru-Si Technologies, Inc. Electroplating and electroless plating of conductive materials into openings, and structures obtained thereby
US7067407B2 (en) * 2003-08-04 2006-06-27 Asm International, N.V. Method of growing electrical conductors
US7019402B2 (en) * 2003-10-17 2006-03-28 International Business Machines Corporation Silicon chip carrier with through-vias using laser assisted chemical vapor deposition of conductor
US20060003566A1 (en) * 2004-06-30 2006-01-05 Ismail Emesh Methods and apparatuses for semiconductor fabrication utilizing through-wafer interconnects

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