KR101239430B1 - 전해 연마를 이용한 기판의 평탄화 방법 및 이를 포함하는 반도체 소자의 제조 방법 - Google Patents

Abstract

기판을 평탄화시키는 방법은 관통하는 홀이 형성된 기판에 씨드(seed)용 금속을 증착하여 상기 기판의 표면 및 상기 홀의 안쪽면 각각에 서로 연결된 제1 및 제2 씨드층들을 형성하는 단계, 상기 제1 씨드층을 음극에 연결한 상태로 제1 전해액에 담가 전해 도금을 실시하여 상기 제2 씨드층으로부터 상기 홀의 내부를 채우면서 성장하는 전극을 형성하는 단계, 상기 전극이 형성된 기판의 제1 씨드층을 양극에 연결한 상태로 제2 전해액에 담가 전해 연마를 실시 가능한 전기적인 연결이 분리되는 순간까지 실시하여 상기 전극 중 상기 홀의 외부로 돌출된 부분을 제거함으로써 상기 기판을 평탄화시키는 단계를 포함한다.

Description

전해 연마를 이용한 기판의 평탄화 방법 및 이를 포함하는 반도체 소자의 제조 방법{METHOD FOR PLANARIZING A SUBSTRATE USING ELECTRO-POLISHING AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE INCLUDING THE SAME}

본 발명은 기판의 평탄화 방법 및 이를 포함하는 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 기판의 상부 및 하부에 형성되는 상부 회로 패턴과 하부 회로 패턴을 전기적으로 연결하는 관통 전극을 형성하면서 기판을 평탄화시키는 방법 및 이 방법을 포함하여 반도체 소자를 제조하는 방법에 관한 것이다.

일반적으로, 반도체 소자에 대한 패키징 기술은 소형화에 대한 요구 및 실장 효율성을 만족시키기 위해 지속적으로 발전되어 왔다. 최근에 들어서는 전기/전자 제품의 소형화 및 고성능화가 요구됨에 따라 2배 이상의 메모리 용량도 가지면서 실장 면적 사용의 효율성도 높일 수 있는 적층형의 반도체 소자가 널리 사용되고 있다.

이러한 적층형 반도체 소자는 기본적으로, 적층 구조의 적어도 둘 이상의 적층 구조를 갖는 제1 및 제2 회로 패턴들을 포함한다. 이에, 상기 반도체 소자는 상기 제1 및 제2 회로 패턴들의 사이에서 이들을 전기적으로 연결하면서 분리하는 인터포져(interposer), 예컨대 실리콘(silicon) 기판이 배치된다. 또한, 상기 실리콘 기판에는 상기 제1 및 제2 회로 패턴들을 서로 전기적으로 연결시키기 위한 관통 전극이 형성된다. 이때, 상기 관통 전극을 제외한 다른 부분에는 상기 제1 및 제2 회로 패턴들이 단락되지 않도록 절연막이 형성된다.

이에, 상기 관통 전극을 형성하는 과정을 간단하게 살펴보면, 상기 실리콘 기판에 상기 제1 및 제2 회로 패턴들에 따라 비아 홀을 형성한다. 이어, 상기 비아 홀이 형성된 실리콘 기판을 산화 처리하여 절연막을 형성한다. 이어, 상기 비아 홀에 씨드(seed)를 통한 전해 도금을 실시하여 상기 관통 전극을 형성한다. 이어, 화학 기계적 연마(Chemical Mechanical Polishing; 이하, CMP) 공정을 통해 상기 관통 전극의 상기 비아 홀로부터 외부로 돌출된 부분을 제거하면서 상기 실리콘 기판을 평탄화시킨다.

그러나, 상기 CMP 공정은 연마제를 포함한 슬러리를 상기 실리콘 기판에 공급하면서 연마 패드로 물리적 연마를 실시함에 따라 정밀한 연마가 불가능하여 상기 실리콘 기판의 절연막도 제거되므로, 이 절연막을 다시 한번 형성해야 하는 공정 상 불편한 문제점이 있다. 또한, 상기 CMP 공정은 물리적인 연마를 실시함에 따라, 상기 기판을 파손시킬 수 있는 우려도 있다.

본 발명의 목적은 절연막의 제거 없이 관통 전극을 형성하면서 기판을 평탄화시킬 수 있는 방법을 제공하는 것이다.

본 발명의 다른 목적은 상기한 방법을 포함하여 반도체 소자를 제조하는 방법을 제공하는 것이다.

상술한 본 발명의 목적을 달성하기 위하여, 일 특징에 따른 기판을 평탄화시키는 방법은 관통하는 홀이 형성된 기판에 씨드(seed)용 금속을 증착하여 상기 기판의 표면 및 상기 홀의 안쪽면 각각에 서로 연결된 제1 및 제2 씨드층들을 형성하는 단계, 상기 제1 씨드층을 음극에 연결한 상태로 제1 전해액에 담가 전해 도금을 실시하여 상기 제2 씨드층으로부터 상기 홀의 내부를 채우면서 성장하는 전극을 형성하는 단계, 상기 전극이 형성된 기판의 제1 씨드층을 양극에 연결한 상태로 제2 전해액에 담가 전해 연마를 실시 가능한 전기적인 연결이 분리되는 순간까지 실시하여 상기 전극 중 상기 홀의 외부로 돌출된 부분을 제거함으로써 상기 기판을 평탄화시키는 단계를 포함한다.

이때, 상기 제1 및 제2 씨드층들을 형성하기 이전에는 상기 기판을 산화 처리하여 상기 기판의 표면과 상기 홀의 안쪽면에 절연막을 형성할 수 있다.

또한, 상기 전해 도금을 실시하는 단계 이전에는 상기 제1 씨드층 상에 절연 필름을 형성할 수 있다.

상술한 본 발명의 다른 목적을 달성하기 위하여, 일 특징에 따른 반도체 소자의 제조 방법은 기판에 비아 홀을 형성하는 단계, 상기 비아 홀에 관통 전극을 형성하면서 전해 연마를 통하여 상기 기판을 평탄화시키는 단계 및 상기 기판의 상부 및 하부 각각에 상기 관통 전극을 통해 서로 전기적으로 연결되도록 상부 회로 패턴 및 하부 회로 패턴을 형성하는 단계를 포함한다. 이때, 상기 관통 전극은 상술한 본 발명의 목적을 달성하기 위한 관통 전극의 제조 방법을 통해 형성된다.

이러한 전해 연마를 이용한 기판의 평탄화 방법 및 이를 포함하는 반도체 소자의 제조 방법에 따르면, 관통 전극의 비아 홀로부터 돌출된 부분만을 전해 연마를 통해 제거하여 상기 관통 전극을 상기 기판의 표면과 평탄화시킴으로써, 다른 부분에 형성된 절연막이 제거되는 것을 방지할 수 있다. 이에 따라, 배경 기술의 CMP 공정과 같이 절연막을 다시 형성해야하는 공정이 제거됨에 따라 공정 효율성을 향상시킬 수 있다.

또한, 상기 전해 연마는 상기 기판의 표면에 물리적인 힘을 가하지 않으므로, 배경 기술의 CMP 공정과 같이 상기 기판을 파손시킬 우려도 없다. 이에, 상기 기판의 불량률도 획기적으로 감소시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 나타낸 도면이다.
도 2 내지 도 8은 도 1에 도시된 반도체 소자의 관통 전극을 형성하면서 기판을 평탄화시키는 방법을 설명하기 위한 도면들이다.

이하, 본 발명은 본 발명의 실시예들을 보여주는 첨부 도면들을 참조하여 더욱 상세하게 설명된다. 그러나, 본 발명은 하기에서 설명되는 실시예들에 한정된 바와 같이 구성되어야만 하는 것은 아니며 이와 다른 여러 가지 형태로 구체화될 수 있을 것이다. 하기의 실시예들은 본 발명이 온전히 완성될 수 있도록 하기 위하여 제공된다기보다는 본 발명의 기술 분야에서 숙련된 당업자들에게 본 발명의 범위를 충분히 전달하기 위하여 제공된다.

하나의 요소가 다른 하나의 요소 또는 층 상에 배치되는 또는 연결되는 것으로서 설명되는 경우 상기 요소는 상기 다른 하나의 요소 상에 직접적으로 배치되거나 연결될 수도 있으며, 다른 요소들 또는 층들이 이들 사이에 게재될 수도 있다. 이와 다르게, 하나의 요소가 다른 하나의 요소 상에 직접적으로 배치되거나 연결되는 것으로서 설명되는 경우, 그들 사이에는 또 다른 요소가 있을 수 없다. 다양한 요소들, 조성들, 영역들, 층들 및/또는 부분들과 같은 다양한 항목들을 설명하기 위하여 제1, 제2, 제3 등의 용어들이 사용될 수 있으나, 상기 항목들은 이들 용어들에 의하여 한정되지는 않을 것이다.

하기에서 사용된 전문 용어는 단지 특정 실시예들을 설명하기 위한 목적으로 사용되는 것이며, 본 발명을 한정하기 위한 것은 아니다. 또한, 달리 한정되지 않는 이상, 기술 및 과학 용어들을 포함하는 모든 용어들은 본 발명의 기술 분야에서 통상적인 지식을 갖는 당업자에게 이해될 수 있는 동일한 의미를 갖는다. 통상적인 사전들에서 한정되는 것들과 같은 상기 용어들은 관련 기술과 본 발명의 설명의 문맥에서 그들의 의미와 일치하는 의미를 갖는 것으로 해석될 것이며, 명확히 한정되지 않는 한 이상적으로 또는 과도하게 외형적인 직감으로 해석되지는 않을 것이다.

본 발명의 실시예들은 본 발명의 이상적인 실시예들의 개략적인 도해들인 단면 도해들을 참조하여 설명된다. 이에 따라, 상기 도해들의 형상들로부터의 변화들, 예를 들면, 제조 방법들 및/또는 허용 오차들의 변화들은 예상될 수 있는 것들이다. 따라서, 본 발명의 실시예들은 도해로서 설명된 영역들의 특정 형상들에 한정된 바대로 설명되어지는 것은 아니라 형상들에서의 편차들을 포함하는 것이며, 도면들에 설명된 영역들은 전적으로 개략적인 것이며 이들의 형상들은 영역의 정확한 형상을 설명하기 위한 것이 아니며 또한 본 발명의 범위를 한정하고자 하는 것도 아니다.

반도체 소자 제조 방법

도 1은 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 나타낸 도면이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100)는 인터포져 역할을 수행하기 위한 기판(200)의 상부 및 하부 각각에 상부 회로 패턴(300)과 하부 회로 패턴(400)이 형성된 적층형 구조를 갖는다. 이러한 적층형 반도체 소자(100)는 전기/전자 제품의 소형화 및 고성능화가 요구됨에 따라 2배 이상의 메모리 용량도 가지면서 실장 면적 사용의 효율성도 구현할 수 있다.

상기 반도체 소자(100)를 제조하기 위해서는 우선 상기 기판(200)을 준비한다. 이때, 상기 기판(200)은 실리콘 재질로 이루어질 수 있다. 이어, 상기 기판(200)에 상기 상부 회로 패턴(300) 및 상기 하부 회로 패턴(400)에 따라 관통하는 비아 홀(210)을 형성한다.

이어, 상기 비아 홀(210)에 상기 상부 회로 패턴(300)과 상기 하부 회로 패턴(400)을 전기적으로 연결시키기 위한 관통 전극(220)을 형성하면서 상기 기판(200)을 평탄화시킨다. 이때, 상기 기판(200)을 평탄화시키는 방법에 대해서는 이하의 도 2 내지 도 8을 참조하여 보다 상세하게 설명하고자 한다. 이어, 상기 기판(200)의 상부 및 하부 각각에 상부 회로 패턴(300)과 하부 회로 패턴(400)이 형성하여 상기 반도체 소자(100)를 제조할 수 있다. 이때, 상기 기판(200)의 표면에는 상기 상부 회로 패턴(300)과 상기 하부 회로 패턴(400)이 상기 관통 전극(220) 이외의 부분에서 단락되지 않도록 절연막(260)을 형성한다.

기판의 평탄화 방법

도 2 내지 도 8은 도 1에 도시된 반도체 소자의 관통 전극을 형성하면서 기판을 평탄화시키는 방법을 설명하기 위한 도면들이다.

도 2를 참조하면, 상기 비아 홀(210)이 형성된 기판(200)을 산화 처리하여 상기 기판(200)의 표면과 상기 비아 홀(210)의 안쪽면에 모두 절연막(260)을 형성한다.

상기 절연막(260)은 상기 상부 회로 패턴(300) 및 상기 하부 회로 패턴(400)이 이하에서 형성된 관통 전극(220) 이외의 부분에서 서로 단락되지 않도록 한다. 이는, 상기 기판(200)이 실리콘 재질로써 일부 절연성을 가지고 있으나 완전한 절연체가 아니기 때문이다. 또한, 상기 기판(200)이 두께도 매우 얇아 더욱 단락될 가능이 더 높기 때문에, 상기 절연막(260)은 반드시 필요하다.

도 3을 참조하면, 이어 상기 절연막(260)이 형성된 기판(200)에 씨드용 금속을 증착하여 상기 기판(200)의 표면 및 상기 비아 홀(210)의 안쪽면 각각에 서로 전기적으로 연결된 제1 및 제2 씨드층(230, 240)들을 형성한다.

이때, 상기 씨드용 금속은 가격 대비하여 전도성이 우수한 구리(Cu)를 포함할 수 있다. 이와 달리, 상기 씨드용 금속은 은(Ag),금(Au), 알루미늄(Al), 마그네슘(Mg), 아연(Zn), 니켈(Ni), 철(Fe) 및 안티몬(Sb) 중 어느 하나 또는 둘 이상이 혼합된 합금 형태를 포함할 수 있다.

또한, 상기 제1 및 제2 씨드층(230, 240)들은 물리 기상 증착(Physical Vapor Deposition; PVD) 장비를 이용하여 증착할 수 있다. 이와 달리, 상기 제1 및 제2 씨드층(230, 240)들은 원자층 증착(Atomic Layer Deposition; ALD) 장비를 이용하여 증착할 수 있다.

이때, 상기 절연막(260)과 상기 제1 및 제2 씨드층(230, 240)들 사이에는 상기 씨드용 금속의 확산을 방지하기 위한 확산 방지막(미도시)이 형성될 수 있다. 상기 확산 방자막은 탄탈륨나이트라이드(TaN), 탄탈륨(Ta) 또는 티타늄(Ti) 등을 포함할 수 있다.

도 4를 참조하면, 이어 상기 제1 씨드층(230) 상에 절연 필름(250)을 형성한다. 상기 절연 필름(250)은 이하의 도 5를 참조한 전해 도금 공정에서 도금층이 상기 제1 씨드층(230) 상에 불필요하게 형성되는 것을 방지한다.

이에 따라, 상기 관통 전극(220)이 상기 비아 홀(210)에서만 형성되도록 상기 절연 필름(250)을 통해 유도할 수 있다. 이러한 절연 필름(250)은 감광성 소재인 DFR(dry film photo resist)을 포함할 수 있다.

도 5를 참조하면, 이어 상기 절연 필름(250)이 형성된 기판(200)을 제1 전해액에 담근다. 여기서, 상기 제1 전해액은 일 예로, 탈이온수(DI), 황산(H₂SO₄) 및 염화 이온(Cl^-)을 혼합하여 조성될 수 있다.

상기 제1 전해액의 음극에는 상기 제1 씨드층(230)을 전기적으로 연결하고, 양극에는 도금을 위한 제1 구리(Cu) 전극이 전기적으로 연결된다. 이에, 상기 제1 전해액의 음극과 양극에 전압을 제공하면 상기 제1 씨드층(230)에는 상기 절연 필름(250)에 의해서 도금층이 형성되지 못하고, 상기 비아 홀(210)의 안쪽면에서 상기 제1 씨드층(230)과 연결된 제2 씨드층(240)에는 도금층이 형성되기 시작한다.

이렇게 형성되는 도금층은 상기 비어 홀의 내부를 완전히 채우도록 성장하면서 외부로 일부가 돌출되어 관통 전극(220)을 형성시킨다. 이후, 상기 관통 전극(220)이 형성된 기판(200)을 상기 제1 전해액으로부터 꺼낸다.

도 6 및 도 7을 참조하면, 이어 상기 제1 전해액으로부터 꺼낸 기판(200)을 제2 전해액에 담근다. 상기 제2 전해액은 일 예로, 탈이온수(DI) 및 인산(H₃PO₄)을 혼합하여 조성될 수 있다. 이때, 탈이온수(DI)와 인산(H₃PO₄)은 약 1:9의 비율로 혼합될 수 있다.

상기 제2 전해액의 양극에는 상기 제1 씨드층(230)을 전기적으로 연결하고, 음극에는 연마를 위한 제2 구리(Cu) 전극이 전기적으로 연결된다. 이에, 상기 제2 전해액의 음극과 양극에 전압을 제공하면 상기 관통 전극(220)의 상기 비아 홀(210)로부터 돌출된 부분부터 전해 연마가 시작된다. 이때, 상기 전압은 약 20V로 제공될 수 있다.

이렇게 전해 연마가 시작되어 상기 관통 전극(220)의 돌출된 부분이 제거되다가 도 7에서와 같이 상기 제2 전해액의 양극과 전기적으로 연결된 제1 씨드층(230)과 상기 제2 씨드층(240)의 전기적인 연결이 분리되는 순간 상기 비아 홀(210)의 내부에서는 자동적으로 전해 연마가 중단된다.

즉, 상기 제1 및 제2 씨드층(230, 240)들이 서로 연결되는 상기 기판(200)의 표면에서 상기 관통 전극(220)의 전해 연마가 자동적으로 중단됨에 따라 상기 관통 전극(220)의 돌출된 부분만 자연스럽게 제거할 수 있다. 이로써, 상기 관통 전극(220)을 상기 기판(200)의 표면과 평탄화시킬 수 있다.

이와 같이, 상기 관통 전극(220)의 비아 홀(210)로부터 돌출된 부분만을 전해 연마를 통해 제거하여 상기 관통 전극(220)을 상기 기판(200)의 표면과 평탄화시킴으로써, 다른 부분에 형성된 절연막(260)이 제거되는 것을 방지할 수 있다. 이에 따라, 배경 기술의 CMP 공정과 같이 절연막(260)을 다시 형성해야하는 공정이 제거됨에 따라 공정 효율성을 향상시킬 수 있다.

또한, 상기 전해 연마는 상기 기판(200)의 표면에 물리적인 힘을 가하지 않으므로, 배경 기술의 CMP 공정과 같이 상기 기판(200)을 파손시킬 우려도 없다. 이에, 상기 기판(200)의 불량률도 획기적으로 감소시킬 수 있다.

도 8을 참조하면, 이어 상기 전해 연마에 의해 상기 관통 전극(220)이 상기 기판(200)의 표면과 평탄화된 상태에서 연속적으로 제2 전해 연마를 실시하여 상기 제1 씨드층(230) 자체를 제거할 수 있다.

이어, 상기 제1 씨드층(230)으로부터 도금층이 형성되는 것을 방지하기 위한 절연 필름(250)을 제거하여 도 1에서 설명한 적층형 반도체 소자(100)에서 인터포져 역할을 수행하는 기판(200)의 관통 전극(220)을 자연스럽게 상기 기판(200)의 표면과 평탄화된 상태로 형성할 수 있다.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100 : 반도체 소자 200 : 기판
210 : 비아 홀 220 : 관통 전극
230 : 제1 씨드층 240 : 제2 씨드층
250 : 절연 필름 260 : 절연막
300 : 상부 회로 패턴 400 : 하부 회로 패턴

Claims (7)

1. 관통하는 홀이 형성된 기판에 씨드(seed)용 금속을 증착하여 상기 기판의 표면 및 상기 홀의 안쪽면 각각에 서로 연결된 제1 및 제2 씨드층들을 형성하는 단계;
   상기 제1 씨드층을 음극에 연결한 상태로 제1 전해액에 담가 전해 도금을 실시하여 상기 제2 씨드층으로부터 상기 홀의 내부를 채우면서 성장하는 전극을 형성하는 단계; 및
   상기 전극이 형성된 기판의 제1 씨드층을 양극에 연결한 상태로 제2 전해액에 담가 전해 연마를 실시 가능한 상기 제1 및 제2 씨드층들의 전기적인 연결이 분리되는 순간까지 실시하여 상기 전극 중 상기 홀의 외부로 돌출된 부분을 제거함으로써 상기 기판을 평탄화시키는 단계를 포함하는 전해 연마를 이용한 기판의 평탄화 방법.
2. 제1항에 있어서, 상기 제1 및 제2 씨드층들을 형성하기 이전에,
   상기 기판을 산화 처리하여 상기 기판의 표면과 상기 홀의 안쪽면에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전해 연마를 이용한 기판의 평탄화 방법.
3. 제1항에 있어서, 상기 전해 도금을 실시하는 단계 이전에,
   상기 제1 씨드층 상에 절연 필름을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전해 연마를 이용한 기판의 평탄화 방법.
4. 제1항에 있어서, 상기 씨드용 금속은 구리(Cu)를 포함하는 것을 특징으로 하는 전해 연마를 이용한 기판의 평탄화 방법.
5. 제1항에 있어서, 상기 제1 전해액과 상기 제2 전해액 각각의 양극과 음극에는 구리(Cu) 전극이 연결된 것을 특징으로 하는 전해 연마를 이용한 기판의 평탄화 방법.
6. 제1항에 있어서, 상기 전해 연마를 실시한 다음에, 연속적으로 제2 전해 연마를 실시하여 상기 제1 씨드층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 전해 연마를 이용한 기판의 평탄화 방법.
7. 기판에 비아 홀을 형성하는 단계;
   상기 비아 홀에 전해 연마를 통하여 관통 전극을 형성하면서 상기 기판을 평탄화시키는 단계; 및
   상기 기판의 상부 및 하부 각각에 상기 관통 전극을 통해 서로 전기적으로 연결되도록 상부 회로 패턴 및 하부 회로 패턴을 형성하는 단계를 포함하며,
   상기 기판을 평탄화시키는 단계는,
   상기 기판에 씨드(seed)용 금속을 증착하여 상기 기판의 표면 및 상기 비아 홀의 안쪽면 각각에 서로 연결된 제1 및 제2 씨드층들을 형성하는 단계;
   상기 제1 씨드층을 음극에 연결한 상태로 제1 전해액에 담가 전해 도금을 실시하여 상기 제2 씨드층으로부터 상기 비아 홀의 내부를 채우면서 성장하는 상기 관통 전극을 형성하는 단계; 및
   상기 관통 전극이 형성된 기판의 제1 씨드층을 양극에 연결한 상태로 제2 전해액에 담가 전해 연마를 실시 가능한 상기 제1 및 제2 씨드층들의 전기적인 연결이 분리되는 순간까지 실시하여 상기 관통 전극 중 상기 비아 홀의 외부로 돌출된 부분을 제거함으로써 상기 기판을 평탄화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.

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