CN103456772A - 半导体装置及其制备方法 - Google Patents

半导体装置及其制备方法 Download PDF

Info

Publication number
CN103456772A
CN103456772A CN2013102191988A CN201310219198A CN103456772A CN 103456772 A CN103456772 A CN 103456772A CN 2013102191988 A CN2013102191988 A CN 2013102191988A CN 201310219198 A CN201310219198 A CN 201310219198A CN 103456772 A CN103456772 A CN 103456772A
Authority
CN
China
Prior art keywords
semiconductor device
electric conducting
material layer
substrate
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2013102191988A
Other languages
English (en)
Inventor
邱钰珊
梁雯萍
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN103456772A publication Critical patent/CN103456772A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了一种半导体装置及其制备方法，半导体装置包含一基板、一导电材料及一材料层。基板包含通孔。导电材料填充于该通孔内。材料层形成于该导电材料内，其中该导电材料的电阻值低于该材料层的电阻值。导电材料是以新的快速填充方法所填充，并且导电材料具有高品质及无缝或无隙。

Description

半导体装置及其制备方法
技术领域
本发明关于一种半导体装置及其制备方法；特别关于一种具有硅穿孔的半导体装置及其制备方法。
背景技术
几十年来，持续进步的晶体管技术带来更小且强大的晶片。具有较高的介电系数新材料，配合金属栅极，可降低漏电流和提升驱动电流。应变硅技术(strained silicon technology)可让晶体管开关较快。新的晶体管结构(例如：双栅或三栅晶体管(double or tri-gate transistors))可进一步增快开关速度，且同时降低漏电流。
除改进晶体管外，互连部分的效能也能利用一些垂直连接构造来改善。较受期待的垂直连接构造之一是硅贯穿通路(through silicon vias；TSVs)。硅贯穿通路技术可提供最高的垂直连接密度。TSVs穿过硅晶片，以提供硅晶片的相对两侧间短的电连接路径。通常，TSVs是在深的通孔内沉积金属来形成。电镀工艺是采用最为广泛之制备方法。
通常，TSVs大且深。因此，利用电镀工艺将金属填满是相当费时的。
发明内容
鉴于前述问题，新的半导体装置及其制备方法被提出。
本发明一实施例揭示一种半导体装置，其包含一基板、一导电材料及一材料层。基板包含通孔。导电材料填充于该通孔内。材料层形成于该导电材料内，其中该导电材料的电阻值低于该材料层的电阻值。
本发明另一实施例揭示一种半导体装置，其包含一基板、一种子层、一材料层及一导电材料。基板包含一通孔和一侧壁，其中该侧壁界定该通孔。种子层形成于基板的该侧壁上。材料层部分覆盖该种子层。导电材料填充于该通孔内。
本发明一实施例揭示一种半导体装置的制备方法，其包含：于一基板上形成一开孔；于该开孔内形成一种子层；形成一覆盖该种子层的上方部分的材料层；以电镀填充电阻值低于该材料层的电阻值的一导电材料于该开孔的下方部分；以及依由下而上的电镀方法以该导电材料填充该开孔内未填充的部分。
本发明实施例揭示的制备方法可快速地填充基板上的开孔，并可在开孔内制作出高品质、无空隙、无缝的导电体。
附图说明
图1为本发明一实施例的半导体装置的示意图。
图2至图7为剖视图，其例示在本发明一实施例的半导体装置的制备方法。
其中，附图标记说明如下：
1   半导体装置
10  硅贯穿通路
11  基板
12  基板
13  通孔
14  绝缘层
15  隔离层
16  种子层
17  材料层
18  导电材料
19、20  接垫
21  导线
22  焊球
25  开孔
31  第一前驱物质层
131 侧壁
251 侧壁
具体实施方式
图1为本发明一实施例的半导体装置1的示意图。如图1所示，半导体装置1可包含一基板12，其中基板12包含一通孔13。通孔13可为一侧壁131所界定。多层形成于该侧壁131上，其包含一绝缘层14、一隔离层15及一种子层16。通孔13是以导电材料18来填充。再者，材料层17形成于种子层16和导电材料18之间，且部分覆盖种子层16。材料层17的电阻值可高于导电材料18的电阻值。在一些实施例中，种子层16是利用用来形成导电材料18的材料来制作。如此，材料层17是嵌入在导电材料18中。
在一些实施例中，基板12可包含硅。在一些实施例中，基板12可原则上为硅基板。在一些实施例中，基板12可以任意半导体材料制作而成。
绝缘层14形成于界定通孔13之侧壁131上。绝缘层14可电性隔离硅贯穿通路(TSV)10和基板12。绝缘层14可包含二氧化硅(silicon dioxide)、氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、五氧化二钽(tantalum pentoxide)和氧化铝(aluminum oxide)等材料中之一者。或者，绝缘层14可包含聚亚酰胺(polyimide)、苯并环丁烯(benzocyclobutene)、聚苯恶唑(polybenzoxazole)或其他合适的绝缘材料。
隔离层15形成于绝缘层14上。隔离层15可用于阻止导电材料18向基板12迁移。隔离层15也可改善导电材料18与绝缘层14间的固着(adhesion)。在一些实施例中，隔离层15可包含氮化钛(titanium nitride)、氮化钽(tantalumnitride)、钽(tantalum)、钛(titanium)或其他。在一些实施例中，隔离层15包含钨(tungsten)、氮化钨(tungsten nitride)、铬(chromium)、铌(niobium)、钴(cobalt)、镍(nickel)、铂(platinum)、钌(ruthenium)、钯(palladium)、金(gold)或其他。在一些实施例中，隔离层15可包含磷化钴(cobalt phosphide)、钴钨磷化物(cobalttungsten phosphide)、磷化镍(nickel phosphide)、镍钨磷化物(nickel tungstenphosphide)、镍钨硼化物(nickel tungsten boride)或其他。
种子层16沉积在隔离层15上。种子层16可用一导体来形成。在一些实施例中，种子层16包含铜。在一些实施例中，种子层16包含铜基合金(copper-based alloy)。种子层16可利用物理气相沉积(physical vapor deposition；PVD)或化学气相沉积(chemical vapor deposition；CVD)来形成。其他的替代技术(例如：化学气相沉积钨或钴等金属或电接枝(electrograft)铜等技术)亦可运用来形成种子层16。
材料层17形成于种子层16上，并部分覆盖着种子层16。材料层17可形成于通孔13的上方部分(upper portion)内；或者，材料层17覆盖种子层16的上方部分。材料层17的电阻值高于导电材料18的电阻值，如此当运用适合的沉积工艺，通孔13的下方部分(lower portion)可充分地以导电材料18来填充，而不产生无法接受的缺陷。材料层17可包含金属或非金属层。材料层17亦可用绝缘材料来形成。在一些实施例中，材料层17包含钽(tantalum)、氮化钽(tantalum nitride)、钛(titanium)、氮化钛(titanium nitride)、氮化钽碳(tantalumcarbon nitride)、钌(ruthenium)、锰(manganese)中的至少一种。
在一些实施例中，导电材料18可用电化学电镀法(electrochemical platingprocess)来填充通孔13。导电材料18可为导体。在一些实施例中，导电材料18包含铜。在一些实施例中，导电材料18包含钨(tungsten)、铝(aluminum)、金(gold)、银(silver)或其他。
再参图1所示，接垫19和20分别形成于基板12的上和下表面，连接TSV10。焊球22可形成于接垫20上，并用于电性连接另一装置或基板11。导线21可接合接垫19，以进行电性连接。另外，基板12可包含一电路，该电路可经由TSV10连接一外部装置或基板。
图2至图7为剖视图，其例示在本发明一实施例的半导体装置1的制备方法中之步骤。如图2所示，TSV开孔25形成于一基板12。TSV开孔25通常不贯穿基板12。TSV开孔25可利用蚀刻工艺来形成。TSV开孔25可蚀刻至一定深度或蚀刻至一蚀刻停止层为止。蚀刻工艺可为电浆蚀刻工艺(plasmaetch process)、湿蚀刻工艺、雷射钻孔工艺(laser drilling process)或任何适合的蚀刻工艺。另外，蚀刻工艺可为深式反应离子蚀刻工艺(deep reactive ion etchingprocess)。TSV开孔25可具有垂直或倾斜侧壁251。
参照图1与图2所示，绝缘材料沉积在TSV开孔25的侧壁251上，以形成绝缘层14。绝缘材料可包含二氧化硅(silicon dioxide)、氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、氧化钽(tantalum pentoxide)、氧化铝(aluminumoxide)、聚亚酰胺(polyimide)、苯并环丁烯(benzocyclobutene)、聚苯恶唑(polybenzoxazole)或其他合适的绝缘材料。绝缘材料可使用物理气相沉积、化学气相沉积或热氧化(thermal oxidation)等工艺来沉积。
沉积可预防导电材料18向基板12迁移及/或改善导电材料18和绝缘层14间的固着(adhesion)等的材料于绝缘层14上，以形成隔离层15。在一些实施例中，该材料可包含氮化钛(titanium nitride)、氮化钽(tantalum nitride)、钽(tantalum)、钛(titanium)、钨(tungsten)、氮化钨(tungsten nitride)、铬(chromium)、铌(niobium)、钴(cobalt)、镍(nickel)、铂(platinum)、钌(ruthenium)、钯(palladium)或金(gold)。在一些实施例中，该材料包含磷化钴(cobalt phosphide)、钴钨磷化物(cobalt tungsten phosphide)、磷化镍(nickel phosphide)或镍钨磷化物(nickeltungsten phosphide)。该材料可利用物理气相沉积、化学气相沉积、原子层沉积(atomic layer deposition)或电镀(electroplating)等工艺来沉积。
导电材料沉积在隔离层15上，以获得一种子层16。在一些实施例中，该导电材料包含铜。在一些实施例中，该导电材料包含铜基合金。在一些实施例中，该导电材料包含钨或钴。导电材料可利用物理气相沉积、化学气相沉积或电接枝等工艺来沉积。
参照图1与图2所示，较佳地材料层17可以沉积工艺来形成，其中在该沉积工艺中，反应物(reactant species)重复地依序导入，并在重复的步骤间以惰性气体(inert gas)进行清洗(purge)。如图2所示，导入第一前驱物质(precursormaterial)。气态状(gaseous)的第一前驱物质的反应压力或流量被是适当地控制，使得第一前驱物质遮盖在基板12的上表面上的种子层16及进入TSV开孔25的上方部分。其结果是，如图3所示，形成第一前驱物质层31的第一前驱物质分子被在基板12的上表面及TSV开孔25的上方部分的种子层16所吸收。在第一前驱物质层31形成后，第一前驱物质从基板12所在处被抽离，接着以惰性气体(inert gas)清洗(purge)基板12。
参照图4所示，如图5所示，导入第二前驱物质。第二前驱物质和以化学方式吸附(chemisorbed)在种子层16上的第一前驱物质反应，而形成材料层17，其中材料层17覆盖在基板12的上表面和在TSV开孔25的上方部分的种子层16。于材料层17形成后，将第二前驱物质从基板12所在之处抽离，接着导入清除气体(purge gas)。第一和第二前驱物质以重复方式依序导入，并在反应步骤间以惰性气体清洗，直到获得所欲厚度的材料层17。
适合的第一和第二前驱物质可用来形成具有电阻值高于导电材料18的电阻值的材料层17。材料层17可包含金属或非金属层。在一些实施例中，材料层17包含钽(tantalum)、氮化钽(tantalum nitride)、钛(titanium)、氮化钛(titanium nitride)、氮化钽碳(tantalum carbon nitride)、钌(ruthenium)、锰(manganese)中的至少一种。另外，在一些实施例中，材料层17亦可用绝缘材料来形成。
参照图1、图5和图6所示，TSV开孔25的下方部分先进行填充，如图5所示。TSV开孔25的下方部分可利用电镀工艺以导电材料18(例如：铜、铜基合金、钨或钴)来填充。该电镀工艺可较由下而上之电镀方法(bottom-upelectroplating process)有较快的电镀速率。在一些实施例中，该电镀工艺可为保形电镀工艺(conformal electroplating process)。材料层17仍保留从TSV开孔25外部延伸至TSV开孔25的下方部分的扩散路径给在电镀液(electrolyte)中的金属离子。在基板12的上表面上的材料层17可用于降低覆盖层(overburden)的厚度。之后，进行可提供较佳电镀品质的由下而上的电镀方法，以填充TSV开孔25中尚未被填充的部分，如图6所示。
参照图7所示，移除位在基板12的上表面上的部分(其包括：绝缘层14、隔离层15和材料层17)。以例言，移除方法可为化学式机械研磨法(chemicalmechanical polishing process)。然后薄化基板12，以露出TSV10的底部。
至少部分实施例例示一种新的形成TSVs的方法。相较于保形电镀工艺，新的方法可提供较佳品质的TSV，避免在形成TSV时在TSV内部产生空隙或缝。相较于由下而上的电镀方法，新的方法可较为快速地填充TSV开孔。
本揭示的技术内容及技术特点已揭示如上，然而本领域技术人员仍可能基于本揭示的教示及揭示而作种种不背离本揭示精神的替换及修饰。因此，本揭示的保护范围应不限于实施范例所揭示者，而应包括各种不背离本揭示的替换及修饰，并为以下的申请专利权利要求范围所涵盖。

Claims (19)

1.一种半导体装置，包含：
一基板，包含一通孔；
一导电材料，填充于该通孔内；以及
一材料层，形成于该导电材料内，其中该导电材料的电阻值低于该材料层的电阻值。
2.根据权利要求1所述的半导体装置，其中该材料层位于该通孔的上方部分内。
3.根据权利要求1所述的半导体装置，其中该材料层包含金属层或非金属层。
4.根据权利要求1所述的半导体装置，其中该材料层包含钽、氮化钽、钛、氮化钛、氮化钽碳、钌、锰中的至少一种。
5.根据权利要求1所述的半导体装置，其中该导电材料包含铜。
6.根据权利要求5所述的半导体装置，还包含一隔离层，其中该隔离层形成于该通孔的一侧壁。
7.根据权利要求6所述的半导体装置，还包含一绝缘层，其中该绝缘层位于该隔离层和该通孔的该侧壁之间。
8.一种半导体装置，包含：
一基板，包含一通孔和一侧壁，其中该侧壁界定该通孔；
一种子层，形成于该基板的该侧壁上；
一材料层，部分覆盖该种子层；以及
一导电材料，填充于该通孔内。
9.根据权利要求8所述的半导体装置，其中该材料层覆盖该种子层的上方部分。
10.根据权利要求8所述的半导体装置，其中该材料层包含金属层或非金属层。
11.根据权利要求8所述的半导体装置，其中该材料层包含钽、氮化钽、钛、氮化钛、氮化钽碳、钌、锰中的至少一种。
12.根据权利要求8所述的半导体装置，其中该导电材料包含铜。
13.根据权利要求8所述的半导体装置，还包含一隔离层，其中该隔离层形成于该基板的该侧壁。
14.根据权利要求13项所述的半导体装置，还包含一绝缘层，其中该绝缘层位于该隔离层和该基板的该侧壁之间。
15.一种半导体装置的制备方法，包含：
于一基板上形成一开孔；
于该开孔内形成一种子层；
形成一覆盖该种子层的上方部分的材料层；
以电镀填充电阻值低于该材料层的电阻值的一导电材料于该开孔的下方部分；以及
依由下而上的电镀方法以该导电材料填充该开孔内未填充的部分。
16.根据权利要求15所述的制备方法，其中该材料层包含金属层或非金属层。
17.根据权利要求15所述的制备方法，其中该材料层包含钽、氮化钽、钛、氮化钛、氮化钽碳、钌、锰中的至少一种。
18.根据权利要求15所述的制备方法，其中该导电材料包含铜。
19.根据权利要求15所述的制备方法，其中该种子层包含铜。
CN2013102191988A 2012-06-04 2013-06-04 半导体装置及其制备方法 Pending CN103456772A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/488,208 US20130320540A1 (en) 2012-06-04 2012-06-04 Semiconductor device and method for manufacturing the same
US13/488,208 2012-06-04

Publications (1)

Publication Number Publication Date
CN103456772A true CN103456772A (zh) 2013-12-18

Family

ID=49669241

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2013102191988A Pending CN103456772A (zh) 2012-06-04 2013-06-04 半导体装置及其制备方法

Country Status (3)

Country Link
US (1) US20130320540A1 (zh)
CN (1) CN103456772A (zh)
TW (1) TW201351595A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9905658B2 (en) * 2013-11-26 2018-02-27 Nxp Usa, Inc. Transistors with field plates resistant to field plate material migration and methods of their fabrication

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5674787A (en) * 1996-01-16 1997-10-07 Sematech, Inc. Selective electroless copper deposited interconnect plugs for ULSI applications
CN101312154A (zh) * 2007-01-18 2008-11-26 三星电子株式会社 具有金属互连的半导体器件、制造方法及半导体集群设备
CN101882598A (zh) * 2009-05-04 2010-11-10 南亚科技股份有限公司 电性通透连接及其形成方法
CN102376689A (zh) * 2011-09-09 2012-03-14 华中科技大学 具有台阶的硅通孔结构及其制备工艺

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5674787A (en) * 1996-01-16 1997-10-07 Sematech, Inc. Selective electroless copper deposited interconnect plugs for ULSI applications
CN101312154A (zh) * 2007-01-18 2008-11-26 三星电子株式会社 具有金属互连的半导体器件、制造方法及半导体集群设备
CN101882598A (zh) * 2009-05-04 2010-11-10 南亚科技股份有限公司 电性通透连接及其形成方法
CN102376689A (zh) * 2011-09-09 2012-03-14 华中科技大学 具有台阶的硅通孔结构及其制备工艺

Also Published As

Publication number Publication date
TW201351595A (zh) 2013-12-16
US20130320540A1 (en) 2013-12-05

Similar Documents

Publication Publication Date Title
US9040407B2 (en) Sidewalls of electroplated copper interconnects
TWI529852B (zh) 製造具有釕襯裏銅的積體電路的方法
TWI406361B (zh) 於互連應用中形成可靠介層接觸之結構及方法
JP5498751B2 (ja) 半導体装置の製造方法
US20100206737A1 (en) Process for electrodeposition of copper chip to chip, chip to wafer and wafer to wafer interconnects in through-silicon vias (tsv)
JPH11274157A (ja) 微細配線形成方法
JP4552770B2 (ja) 半導体基板への貫通配線の形成方法
KR101841199B1 (ko) 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치
CN103109365B (zh) 微观特征中的种子层沉积
CN105990216A (zh) 互连结构的形成方法
CN102683270B (zh) 半导体器件制造方法以及半导体器件
CN103456772A (zh) 半导体装置及其制备方法
KR100283108B1 (ko) 반도체소자의 구리배선 형성방법
CN115312451A (zh) 超导衬底穿孔
CN102804373A (zh) 藉由表面合金化以强化半导体装置之金属化系统中铜线之电子迁移表现
CN103094193B (zh) 一种铜互连结构的制造方法
KR101239430B1 (ko) 전해 연마를 이용한 기판의 평탄화 방법 및 이를 포함하는 반도체 소자의 제조 방법
CN111005043B (zh) 电镀铜工艺方法及包括其形成的铜互连层的半导体器件
KR100559032B1 (ko) 반도체 소자의 콘택 플러그 형성 방법
KR20090020243A (ko) 반도체 소자의 인덕터 제조방법
TWI314592B (en) Copper plating of semiconductor devices using intermediate immersion step
US20090137115A1 (en) Method of manufacturing metal interconnection
KR100816227B1 (ko) 반도체 장치 형성 방법
KR20090113621A (ko) 증착 및 식각을 통한 반도체 소자의 금속배선 형성방법
KR20050122630A (ko) 전기도금 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20131218