KR100816227B1 - 반도체 장치 형성 방법 - Google Patents
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Abstract
구리 MIM 캐퍼시터의 하부 전극을 이루는 구리층을 도금으로 형성하는 단계가, 황산구리 등 구리염이 용해되어 구리 이온을 가지는 황산(H2SO4)과 염산(HCl0 용액에 설포프로필 설파이드(Sulphopropyl sulphide, 이하 SPS라 한다), 멜캡토프로패인 설포닉(Mercaptopropane sulphonic, 이하 MPS라 한다), 폴리프로필렌 글리콘(Polypropylene glycol) 가운데 적어도 하나를 주된 구성성분으로 하는 제1 유기 첨가제를 넣어 형성한 제1 도금액 내에서 도금을 진행하는 갭 필 도금 단계와, 구리이온을 가지는 구리황산(H2SO4)과 염산(HCl0 용액에 폴리이미드(Polyimide) 및 폴리아민(polyamine) 가운데 적어도 하나를 주된 구성성분으로 하는 제2 유기 첨가제를 넣어 조성한 제2 도금액 내에서 도금을 진행하는 평탄화 도금 단계를 구비하여 이루어지는 반도체 장치 형성 방법이 개시된다.
따라소, 후속 열공정이 진행되어도 보이드가 막 내에서 유발되고 유전막 계면으로 집중되어 하부 구리 전극과 유전막 계면에서 보이드로 인해 캐퍼시터 용량이 감소되고, 계면에서 두 막의 접착력이 떨어지는 문제를 경감시킬 수 있다.
Description
도 1 및 도2는 종래에 구리 도금막 위에 실리콘 질화막을 화학기상증착 방식으로 증착한 후 관찰한 SEM 평면 사진 및 구리/실리콘 질화막 계면에 존재하는 보이드를 TEM으로 관찰한 사진,
도3은 반도체 장치 내에 형성되는 구리 MIM 캐퍼시터의 일 구성형태를 나타내는 공정 단면도,
도4 및 도5는 본 발명의 일 실시예의 각 단계에서 도금으로 구리 MIM 하부 전극을 형성하기 위해 홀 및 트랜치가 채워지는 상태를 도시한 공정 단면도이다.
본 발명은 반도체 장치 형성 방법에 관한 것으로, 보다 상세하게는 반도체 장치의 구리 금속 절연체 금속(MIM:metal insulator metal) 캐퍼시터 형성 방법에 관한 것이다.
일반적으로, 고용량 커패시터가 PIP(Polysilicon/Insulator/Polysilicon) 구조일 경우에는 상부 전극 및 하부 전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극/하부전극과 절연체 박막 계면에서 산화반응이 일어나 자연 산화막이 형성되어 전체 커패시턴스의 용량이 줄어드는 단점이 있다.
이를 해결하기 위하여 커패시터의 구조가 MIM(Metal/Insulator/Metal)로 변경되었는데, MIM형 커패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생 커패시턴스가 없기 때문에 높은 Q(quality factor) 값을 요구하는 고성능 반도체 소자, 예를 RF CMOS 장치에서 많이 이용되고 있다.
현재 일반적으로 사용되는 구리(Cu) MIM 구조는 T형, U형 및 비대칭(Asymmetric) MIM 등이 있다. 비대칭 MIM 의 경우 공정 단계가 단순해 다른 T형 및 U형 MIM 보다 공정적인 측면에서 유리하다.
그러나, 구리 금속을 하부 전극으로 하는 MIM 의 경우 MIM 의 유전막이 실리콘 질화막(SiN) 또는 실리콘 탄화막(SiC)이 된다. 이때, 구리는 통상 도금(electro plating)에 의해 형성되고, 도금막의 특성상 도금막 내에 존재하는 불순물에 의해 구리 그레인 경계(grain boundary)에 수많은 공극(vacancy)들이 존재하게 된다.
도 1 및 도2는 실제 실험을 통해 구리 도금막 위에 400℃ 에서 실리콘 질화막(SiN) 500Å을 화학기상증착(CVD) 방식으로 증착한 후 관찰한 SEM 평면 사진 및 구리/실리콘 질화막 계면에 존재하는 보이드를 TEM으로 관찰한 사진이다. SEM 평면 사진에서는 얇은 실리콘 질화막이 투과되어 하부 구리표면 구조가 드러나므로 사진의 검은 점은 구리 표면 혹은 구리/실리콘 질화막 계면의 보이드 형성 상태를 나타내는 것이다. 한편 도2에서는 단면에서 보이드의 형태를 나타내며, 밝은 삼각형 부분이 보이드이다.
이러한 공극들은 구리 금속 적층 이후 SiN 또는 SiC 유전막 계면으로 이동하여 계면에 보이드(void)를 형성하게 된다. 이런 보이드가 형성된 영역에서는 캐퍼시터 작용이 제대로 이루어지지 못하므로 MIM 구조의 정전 용량 값이 작아질 수 있다. 따라서, MIM 구조의 신뢰성도 떨어질 수 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로, 구리 도금막을 하부 전극으로 하는 MIM을 형성할 때 하부 전극과 캐퍼시터의 유전막의 경계에 보이드가 발생하여 정전 용량을 감소시키고, 반도체 장치의 신뢰성을 떨어뜨리는 문제를 해결할 수 있는 반도체 장치 형성 방법을 제공하는 것을 목적으로 한다.
본 발명은 구리 MIM 형성시 하부 전극인 구리층을 도금으로 형성할 때 구리 도금막 내에 공극 형성의 원인이 되는 불순물을 줄여 이후 MIM 캐퍼시터의 하부 전극과 유전막 계면에 발생하는 보이드를 억제하여 MIM 캐퍼시터의 전전 용량을 안정적으로 높일 수 있는 반도체 장치 형성 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치 형성 방법은,
구리 MIM 캐퍼시터의 하부 전극을 이루는 구리층을 도금으로 형성하는 단계가, 황산구리 등 구리염이 용해되어 구리 이온을 가지는 황산(H2SO4)과 염산(HCl0 용액에 설포프로필 설파이드(Sulphopropyl sulphide, 이하 SPS라 한다), 멜캡토프로패인 설포닉(Mercaptopropane sulphonic, 이하 MPS라 한다), 폴리프로필렌 글리콘(Polypropylene glycol) 가운데 적어도 하나를 주된 구성성분으로 하는 제1 유기 첨가제를 넣어 형성한 제1 도금액 내에서 도금을 진행하는 갭 필 도금 단계와
구리이온을 가지는 구리황산(H2SO4)과 염산(HCl0 용액에 폴리이미드(Polyimide) 및 폴리아민(polyamine) 가운데 적어도 하나를 주된 구성성분으로 하는 제2 유기 첨가제를 넣어 조성한 제2 도금액 내에서 도금을 진행하는 평탄화 도금 단계를 구비하여 이루어지는 것을 특징으로 한다.
본 발명에서 구리 MIM 캐퍼시터의 하부 전극은 별도의 구조로 형성될 수 있으나, 동일층 내의 비아 콘택홀과 배선용 트랜치를 채우는 구리 비아 콘택 및 구리 배선과 함께 형성되는 것일 수 있다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.
도3을 참조하면서, 반도체 장치에서 비대칭형 구리 MIM 캐퍼시터를 형성하는 방법을 살펴보면, 먼저, 하부 구조 위로 절연막이 형성되고 평탄화가 이루어진 기판(10)에 트랜치 및 비아홀을 형성하는 2중의 식각 공정을 실시한다. 이때, MIM 캐퍼시터의 하부 전극이 형성될 위치에도 트랜치를 형성하여 하부 전극이 형성될 수 있도록 한다. 단, 이 하부 전극 아래에는 별도의 도전 패턴이 연결되지 않고, 하부 전극은 아래쪽 메탈층, 도전층과는 절연막을 통해 고립된 형태를 이룬다.
비아홀 및 트랜치가 형성된 기판에 전해 도금(electro plating)을 이용하여 구리층을 채운다. 이 과정에서 구리층은 평탄화된 절연막 표면에도 적층될 수 있지만 구리 CMP를 통해 절연막 표면에 적층된 구리막은 제거한다. 이로써 MIM 캐퍼시터 하부 전극(25)과 구리로 이루어지는 비아 콘택 및 메탈 배선(21)이 형성된다.
그리고, 기판 전면에 얇은 유전막층(30)을 적층하고, 도전층 및 상부 베리어층을 형성한 뒤 패터닝 작업을 통해 상부 전극(35) 및 배리어 패턴(37)을 형성한다. 한편, 이런 예와 달리 상부 전극도 유전막층(30) 위로 다른 절연막을 적층한 뒤 패터닝을 통해 상부 전극(35)이 형성될 위치에 홀을 설치하는 단계와 이 홀에 전해 도금 구리막을 채워넣는 다마신 공정을 통해 형성될 수도 있다.
상부 전극(35)이 형성된 기판 전면에 제1 층간 절연막(40)을 적층하고, 스토퍼층(50) 및 제2 층간 절연막(60)을 적층한다.
제2 층간 절연막(60)에 트랜치를 형성하고, 제1 층간 절연막(40)에는 비아 홀을 형성한다. 비아 홀과 트랜치에 도전층을 채워 넣는다. 이때, 트랜치를 형성하는 단계에서 스토퍼층은(50) 트랜치 식각을 중단시키는 스토퍼 역할을 한다. 그리고, 배리어 패턴(37)과 유전막층(30)은 비아 홀 형성의 스토퍼 역할을 할 수 있다.
배리어 패턴(37)과 유전막층(30)에도 비아홀이 형성된 뒤에 트랜치와 비아홀을 도전막으로 채우는 공정이 실시된다. 이에 따라 제1 비아 콘택(75)는 캐퍼시터 하부 전극(25)에 일정 전압을 인가하고, 제1 비아 콘택(73)은 캐퍼시터 상부 전극(35)에 일정 전압을 인가하여 캐퍼시터 사이의 전위차를 형성하도록 한다. 동시에 하부 메탈 패턴(21)과 상부 메탈 배선을 연결하는 제3 비아 콘택(71)도 형성된 다.
도4 및 도5는 본 발명의 갭필 도금 단계와 평탄화 도금 단계에서 기판의 비아 홀 및 트랜치를 채우는 형태를 나타내는 공정 단면도이다.
도4에서, 미도시된 하부 구조 위로 절연층이 형성되어 이루어진 기판(110)에 비아 홀 및 배선용 트랜치가 식각을 통해 형성된다.
구리 CVD를 통해 기판 위에 구리 시드층(seed layer:120)이 적층된다. 구리 시드층(120)은 상대적으로 낮은 적층속도로, 기판의 드러난 표면에 얇고 균일하게 형성되며, 스퍼터링으로 형성될 수도 있다. 그리고, 구리 시드층(120)이 형성된 기판 표면을 도금 용액이 담긴 액조에 넣어 도금을 통해 기판에 제1도금층(130)을 형성하다.
구리 다마신(Cu damascene) 공정에서는 구리 도금시 나노 스케일의 비아홀 및 좁은 트랜치에 구리를 채우기 위해 황산 베이스 용액에 구리염으로 황산구리, 미량의 염산, 유기 첨가제들을 첨가할 수 있다. 이때 사용되는 유기 첨가제(additive)로는 구리 도금시 좁은 비아 홀 및 트렌치를 바닥부터 위로 보이드 없이 점진적으로 채울 수 있도록 도와주는 설포프로필 설파이드(SPS), Mercaptopropane sulphonic (MPS), 폴리프로필렌 글리콘, 폴리이미드, 폴리아민 및 이들의 혼합물을 사용할 수 있다.
그러나, 이때, 폴리이미드 및 폴리아민은 좁은 홀이나 트렌치를 첨차적으로 채우는 특성과는 큰 상관이 없고, 좁은 공간에 대한 갭 필(gap-fill) 후 도금된 구리 표면을 평탄화하는 역할을 주로 한다. 또한, 이들 폴리이미드 및 폴리아민은 공 정 기판의 표면에 흡착되어 염소 이온을 흡착하는 특성이 있다. "Influence of copper purity on microstructure and electromigration, G.B. Alers et al., IITC2004"에 의하면 구리 도금막 내에 염소 이온의 농도가 높아지면 열처리후 구리 막내에 공극(vacancy)이 증가하는 것을 알 수 있다.
따라서, 본 발명에서는 구리 도금시 도금액을 달리하는 두 개의 도금 액조를 설치하고, 각 도금 액조에는 유기 첨가제 성분을 달리하여 공정 기판이 두 도금 액조를 거치면서 순차적으로 도금이 이루어지도록 한다. 즉, 제1 도금 액조의 제1 도금액 내에는 황산 베이스 용액에 염산 및 유기 첨가제를 포함시키되 유기 첨가제는 SPS, MPS, 폴리프로필렌 글리콜 가운데 적어도 하나를 주된 내용물로 구성되도록 한다. 제2 도금 액조의 제2 도금액 내에는 다른 성분은 동일하도록 하되 유기 첨가제는 폴리이미드 및 폴리아민 가운데 적어도 하나를 주된 내용물로 구성되도록 한다.
본 발명의 일 실시예로서, 제1 도금액은 황산(H2SO4)의 농도는 5g/liter ~ 15g/liter, 구리(Cu)의 농도는 30g/liter~50g/liter, 그리고 염소(Cl)의 농도는 35~65mg/liter가 되도록 하며, SPS 및 MPS는 각각 2~20ml/liter, 폴리포로필렌 글리콜(Polypropylene glycol)은 1~5ml/liter의 농도를 사용할 수 있다.
또한, 제2 도금액은 황산(H2SO4)의 농도는 5g/liter ~ 15g/liter, 구리(Cu)의 농도는 30g/liter~50g/liter, 그리고 염소(Cl)의 농도는 35~65mg/liter가 되도록 하며, 폴리이미드(Polyimide) 및 폴리아민(polyamine)은 각각 1~5ml/liter의 농 도가 되도록 하여 사용할 수 있다.
본 발명의 구성에 따르면 공정 기판에 구리 MIM 캐퍼시터의 하부전극으로 구리층을 도금 형성할 때 제1 도금 액조에서는 갭 필 성능이 우수한 유기 첨가제에 의해 갭 필이 보이드 없이 진행된다. 이때, 염소를 흡착하는 성분은 제거되어 있으므로 염소가 유기 첨가제를 매개로 기판에 대한 흡착되어 후에 열공정에서 보이드를 발생시키는 문제는 경감된다.
이어서, 도4와 같이 제1 도금층(130)으로 갭필이 이루어진 공정 기판은 제2 도금 액조에서 도금 공정을 계속하게 된다. 이때에는 도5와 같이 폴리이미드나 폴리아민의 작용으로 평탄한 제2 도금층(140) 형성하게 된다. 단, 이때에는 이들 유기 첨가제의 영향으로 구리층 내에 염소가 흡착될 수 있지만 이 부분은 대개 구리 CMP공정을 통해 제거되는 부분이므로 후에 열공정을 통해 MIM 캐퍼시터의 유전막과 경계에서 보이드를 형성하는 문제는 발생하지 않게 된다.
본 발명에 따르면, 갭필된 구리 도금층에 보이드를 유발하는 염소 성분이 경감된다. 따라서, 이후 MIM 캐퍼시터 유전막이 형성되고, 후속 열공정이 진행되어도 보이드가 막 내에서 유발되고 유전막 계면으로 집중되어 하부 구리 전극과 유전막 계면에서 보이드로 인해 캐퍼시터 용량이 감소되고, 계면에서 두 막의 접착력이 떨어지는 문제를 방지할 수 있다.
Claims (5)
- 공정 기판에 도금으로 구리 하부 전극을 형성하고, 구리 하부 전극 위에 유전막을 형성하고, 상기 유전막 위에 금속 상부 전극을 형성하여 구리 MIM 캐퍼시터를 형성함에 있어서,상기 구리 MIM 캐퍼시터의 하부 전극을 이루는 구리층을 도금으로 형성하는 단계가,구리염이 용해된 황산(H2SO4)과 염산(HCl) 용액에 설포프로필 설파이드(SPS), 멜캡토프로패인 설포닉(MPS), 폴리프로필렌 글리콘(Polypropylene glycol) 가운데 적어도 하나를 주된 구성성분으로 포함하는 유기 첨가제를 넣어 조성한 제1 도금액 내에서 도금을 진행하는 갭 필 도금 단계와구리염이 용해된 황산(H2SO4)과 염산(HCl0 용액에 폴리이미드(Polyimide) 및 폴리아민(polyamine)가운데 적어도 하나를 주된 구성성분으로 포함하는 유기 첨가제를 넣어 조성한 제2 도금액 내에서 도금을 진행하는 평탄화 도금 단계를 구비하여 이루어지는 것을 특징으로 하는 반도체 장치 형성 방법.
- 제 1 항에 있어서,상기 하부 전극은 상기 갭필 도금 단계 이전에 구리 시드층 형성 단계를 가지면 상기 구리 시드층은 화학기상증착이나 스퍼터링으로 이루어지는 것을 특징으 로 하는 반도체 장치 형성 방법.
- 제 1 항에 있어서,상기 갭 필 도금 단계는 절연막에 형성된 홀이나 트랜치를 채우기까지 실시되는 것을 특징으로 하는 반도체 장치 형성 방법.
- 제 1 항에 있어서,상기 제1 도금액은 황산(H2SO4)의 농도는 5g/liter ~ 15g/liter, 구리(Cu)의 농도는 30g/liter~50g/liter, 그리고 염소(Cl)의 농도는 35~65mg/liter가 되도록 하며, SPS 및 MPS는 각각 2~20ml/liter, 폴리포로필렌 글리콜(Polypropylene glycol)은 1~5ml/liter의 농도가 되도록 조성된 것이며,상기 제2 도금액은 황산(H2SO4)의 농도는 5g/liter ~ 15g/liter, 구리(Cu)의 농도는 30g/liter~50g/liter, 그리고 염소(Cl)의 농도는 35~65mg/liter가 되도록 하며, 폴리이미드(Polyimide) 및 폴리아민(polyamine)은 각각 1~5ml/liter의 농도가 되도록 조성된 것임을 특징으로 하는 반도체 장치 형성 방법.
- 제 1 항에 있어서,상기 갭필 도금 단계와 상기 평탄화 도금 단계는 제1 도금 액조와 제2 도금 액조를 별도로 준비하고, 상기 제1 도금 액조와 상기 제2 도금 액조에 각각 상기 제1 도금액과 상기 제2 도금액을 넣어 순차적, 연속적으로 진행되는 것을 특징으로 하는 반도체 장치 형성 방법.
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Citations (5)
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| KR20040019119A (ko) * | 2002-08-21 | 2004-03-05 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 커패시터 제조 방법 |
| KR20040041879A (ko) * | 2002-11-12 | 2004-05-20 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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2007
- 2007-05-04 KR KR1020070043562A patent/KR100816227B1/ko not_active IP Right Cessation
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