JP4300179B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4300179B2
JP4300179B2 JP2004336503A JP2004336503A JP4300179B2 JP 4300179 B2 JP4300179 B2 JP 4300179B2 JP 2004336503 A JP2004336503 A JP 2004336503A JP 2004336503 A JP2004336503 A JP 2004336503A JP 4300179 B2 JP4300179 B2 JP 4300179B2
Authority
JP
Japan
Prior art keywords
copper
concentration
plating
conductive layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004336503A
Other languages
English (en)
Other versions
JP2006147882A (ja
Inventor
剛司 神吉
紀嘉 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2004336503A priority Critical patent/JP4300179B2/ja
Publication of JP2006147882A publication Critical patent/JP2006147882A/ja
Application granted granted Critical
Publication of JP4300179B2 publication Critical patent/JP4300179B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Electroplating And Plating Baths Therefor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、一般に半導体装置の製造方法に関し、特に銅の配線層を有する半導体装置の製造方法に関する。
従来、半導体装置の配線には、アルミニウムの配線層が広く使用されてきたが、半導体装置の高性能化、高速化、微細化等の観点から、今後の半導体装置の配線に銅の配線層を使用することが有望視されている。しかしながら、銅の配線層は、アルミニウム配線のように、ドライエッチングでパターン形成を行なうことが容易ではない。このため、銅の配線層は、いわゆるダマシン法によって行われるのが一般的である。ダマシン法では、絶縁性の領域に窪み、トレンチ又は溝を所望の形状に形成し、その窪みの中に銅を電解めっき法で充填して導電層を成膜し、その導電層を研磨することによって、配線層を作成するのが一般的である。この種のめっき法は、例えば、特許文献1に記載されている。
図1は、多層配線構造を有する半導体装置の製造方法において、ダマシン法を用いて銅の配線層を形成する様子を示す。
図1(a)に示される工程では、層間絶縁膜102に導電層104,106が既に形成されている。層間絶縁膜102は、半導体基板であってもよい。更に、層間絶縁膜102上に更なる層間絶縁膜108が成膜されている。層間絶縁膜108には、後に銅の配線層を形成する箇所に、ビア(溝、トレンチ、窪み等とも呼ばれる)が形成される。図中右側の第1領域112には、幅広の開口を有する1つのビアが形成されており、図中左側の第2領域122には、狭い開口を有する細長い複数のビアが形成されている。
図1(b)に示される工程では、構造の全面にバリアメタル124が成膜される。バリアメタル124には、例えばタンタルナイトライド(TaN)、チタニウムナイトライド(TiN)、タングステン(W)等のような導電性の材料が使用されてもよい。バリアメタル124は、以後に充填される銅が、層間絶縁膜108内に拡散することを抑制するためのものである。更に、バリアメタル124の上に、銅のシード126が成膜される。シード126は、めっきを行なう際の電極の一方として機能する。バリアメタル124やシード126は、スパッタリング法、CVD法のような当該技術分野で周知の薄膜形成技術を用いて成膜できる。
図1(c)に示される工程では、電解めっきが行なわれ、銅の導電層130が全面に成膜される。めっき液は、基本浴(VMS:virgin make−up solution)に所定の添加剤を添加したものである。基本浴は、硫酸銅(CuSO)、硫酸(HSO)及び塩酸(HCl)を主成分とする。添加剤は、銅の膜成長を促進する光沢剤(ブライトナー)、銅の膜成長を抑制する抑止剤(ポリマー)、膜を平滑化する平滑剤(レベラー)を主成分とし、ブライトナーは、硫黄系化合物である。ポリマーは、ポリエチレングリコールやポリプロピレングリコールのような重合体である。レベラーは、アミン系化合物である。これらの添加剤を基本浴に添加することで、充填性の優れためっきを行なうことが可能になるが、その反面、後述されるようなオーバープレート及びアンダープレートによる段差が導電層130に形成されてしまう。
図1(d)に示される工程では、例えば化学機械研磨(CMP)法により、導電層130が平坦化される。
図1(e)に示される工程では、キャップ層132が全面に成膜される。キャップ層132には、シリコンカーバイト(SiC)、SiOC,SiO等の絶縁性材料が使用可能である。
特許第3374130号明細書
半導体装置が微細化するにつれて、密集した微細な配線の近くに幅広の配線を設けることがしばしば必要とされる。このため、異なるアスペクト比を有する溝が比較的近接して形成される。アスペクト比は、例えば、溝の深さと開口の寸法とで定められる。
図2は、密集した微細な配線の近くに幅広の配線を形成する様子を示す。図示されているように、半導体基板には、例えば3μm程度の広い底部及び0.3μm程度の深さを有する第1の窪みを有する第1領域10と、例えば0.1μm程度の狭いピッチで並び、各々が0.3μm程度の深さを有する複数の第2の窪みを有する第2領域20とが、半導体基板又は層間絶縁膜に形成されている。図1上側には、このような半導体構造に、銅の配線層を電解めっき法で成膜した様子が示されている。この場合に、広い開口を有する窪みを含む第1領域10では、窪みに応じた起伏12が導電層にも反映される一方、狭い開口を有する窪みの並ぶ第2領域20では、逆に、第2領域20上に隆起した形状22の導電層が形成されることが知られている。導電層にこのような段差が生じるのは、ボトムアップ法又はオーバーフィリング法と呼ばれるめっき法が採用されることに起因する。ボトムアップ法では、狭く深い溝でも銅を充分に充填することができるように、めっき液に所定の添加剤が導入されている。このような起伏を有する導電層のうち、溝の形成されていない領域に積層された導電層表面(図中、破線で示される高さの面であり、基準面と呼ぶことにする。)よりも高度の低い領域は、アンダープレートと呼ばれ、高度の高い領域は、オーバープレートと呼ばれる。ある添加剤をめっき液に添加することで、充填性の優れためっきを行なうことが可能になるが、その反面、オーバープレート及びアンダープレートによる段差が導電層に形成されてしまう。導電層が堆積された後に、例えば化学機械研磨(CMP)により、導電層が研磨され、平坦化され、配線層が形成される。
しかしながら、上記の段差が過剰に形成されていると、図2下側示されるように、第1領域10における導電層が不適切に窪んで研磨されてしまう虞がある。このような現象は、ディッシング(dishing)として知られており、配線不良を生じさせたり、多層配線構造を有する半導体装置に歪を生じさせること等が懸念される。
このようなディッシングに起因する不都合を回避するため、従来は、銅の導電層が充分に厚く成膜されている。図3上側に示されるように、例えば、銅の配線層が溝の深さの3倍や4倍もの厚さで積層され、その後に平坦化されることで、図3下側に示されるような良好な配線層が形成される。
しかしながら、銅の配線層を厚膜化することは、その分だけ成膜材料を多く必要とすること、めっき工程や研磨工程に長時間を要すること、スループットが悪くなること等の観点から、好都合ではない。
本発明は、上記の問題に鑑みてなされたものであり、その課題は、銅のめっき工程で形成される導電層表面の高低差を少なくとも低減する半導体装置の製造方法を提供することである。
本発明では、絶縁膜に配線溝を形成し、電解めっきにより銅の導電層を成膜し、前記導電層の膜厚を減らす配線工程を有する半導体装置の製造方法が使用される。本方法では、銅よりイオン化傾向の大きい所定の金属イオンの濃度が50乃至500ppbの範囲内にあり、銅、塩素及び硫黄以外の無機金属イオンの濃度が100ppb以下である所定の硫酸銅基本浴を用いて前記電解めっきが行われる。
本発明によれば、銅のめっき工程で形成される導電層表面の高低差を少なくとも低減することができる。
本発明の一態様では、銅のめっき工程で使用される硫酸銅基本浴は、適切な濃度で不純物が含まれているので、成膜される導電層表面に形成される高低差を小さくすることができる。不純物には銅よりイオン化傾向の大きい所定の金属と、銅、塩素及び硫黄以外の無機金属が含まれる。銅よりイオン化傾向の大きい所定の金属イオンの濃度は50乃至500ppbの範囲内にあり、銅、塩素及び硫黄以外の無機金属イオンの濃度は100ppb以下である。
本発明の一態様では、前記所定の金属イオンが、鉄イオンである。
本発明の一態様では、前記所定の金属イオンの濃度が、100乃至350ppbの範囲内にある。
本発明の一態様では、所与の硫酸銅基本浴に含まれる硫化銅、硫酸及び塩素以外の不純物無機金属イオンの濃度を50ppbより低くし、所定の金属イオンの濃度を50ppb以上に増やすことで、前記所定の硫酸銅基本浴が作成される。
本発明の一態様では、前記配線工程が、ダマシン法により行われる。
上述したように、銅のめっき工程では、硫酸銅の基本浴(VMS)が使用される。基本浴には、上述の主成分(銅、硫酸、硫黄)の他に様々な不純物が含まれており、その不純物は基本浴の精錬過程で不可避的に混入してしまうものである。本発明の発明者等は、本発明の基礎研究において、基本浴中の不純物の濃度が、めっき導電層表面の高低差に影響を与える可能性のあることに着目した。そこで、2種類の基本浴(便宜上、VMS−A及びVMS−Bと呼ぶ。)を用意し、それらに含まれる成分を調査した。
図4は、基本浴VMS−A,Bに含まれる成分を示す。銅(Cu)、硫酸(HSO)及び塩素(Cl)は、基本浴の主成分であり、双方の基本浴に共通の濃度で含まれている。銅は40g/L、硫酸は40g/L及び塩素は50ppmの濃度で含まれている。図中、ナトリウム(Na)以下銀(Ag)までの元素は、基本浴中の不純物である。概して、VMS−Aは、VMS−Bよりも不純物を高濃度に含んでいることが分かる。不純物の濃度の単位はppbである。このように異なる不純物濃度を有する基本浴に所定の添加剤を混入し、様々な配線用の溝のパターンを有する基板を銅めっきし、銅の導電層表面の段差が評価された。
図5は、その評価結果を示す。配線用の溝のパターンは9種類用意され、図6に示されるように、溝の幅Lと溝の間隔Sにより各パターンが区別される。9種類の幅(L〜L)は、L<・・・<Lの関係を満たす。また、8種類の間隔(S〜S)は、S<・・・<Sの関係を満たす。図5の縦軸は、導電膜の基準面からの距離(nm)を表し、正側の距離はオーバープレートに対応し、負側の距離はアンダープレートに対応する。図示されているように、何れの配線パターンに対しても、基本浴VMS−Aを用いたときに形成される段差は、基本浴VMS−Bを用いたときに形成される段差よりも少ないことが分かる。即ち、不純物濃度の低い基本浴よりも、不純物濃度の高い基本浴を用いた方が段差を少なくできる。例えば、(図中最も左側に示される)配線幅L及び間隔Sを有する配線用の溝のパターンに対しては、基本浴VMS−Aを用いると100nm程度のオーバープレートを形成するが、基本浴VMS−Bを用いると180nmものオーバープレートを形成してしまう。
このように、基本浴中の不純物濃度は、めっき導電層表面に形成される段差に大きく影響していることが分かる。但し、高純度に精錬された基本浴(VMS−B)の方が、却って大きな段差を形成してしまうことに特に留意を要する。
次に、本発明の発明者等は、図4に示される各種の不純物の内、導電層に形成される段差に与える影響の大きい元素を特定し、その濃度を評価した。電解めっきのプロセスにおいて、硫黄(S)に関連する化学反応は、銅の析出に大きく影響するので、硫黄(S)と化合物を作りやすい元素が、上記の段差に大きな影響を及ぼしていると考えられる。そのような元素に対しては、硫化物の溶解度積は銅より大きいことが予想される。一般に、室温(18〜25℃)における硫化物の溶解度積は図7に示されるような値を有する。このような考察から、基本浴中の鉄(Fe)の濃度が評価された。
図8は、基本浴中の鉄の濃度を最適化するための装置の概略を示す。この装置は、めっきセル302と、めっきタンク304と、コントローラ306と、添加剤タンク308と、不純物タンク312と、アノード316と、電源318とを有する。
めっきセル302には、めっきタンク304から供給されるめっき液が蓄えられる。図中のバルブ305,307付近に描かれている矢印は、めっき液の流れる向きを示す。めっき液の中に基板320を浸し、基板320及びアノード316間に電圧を与えることで、電解めっきが行なわれる。めっきタンク304中のめっき液には、添加剤タンク308から添加剤が、不純物タンク312から不純物が導入される。本実施例では、不純物は鉄である。コントローラ306は、めっきタンク304内のめっき液の状態を監視し、添加剤及び不純物のタンクから導入される物質の量を調整する。めっきタンク内のめっき液は、バルブ305,307を開くことで、めっきセル302に導入され、それらを閉じることで、めっきセル302とめっきタンク304とが分離される。
先ず、めっきタンク304は、基本浴VMS−Bのような不純物濃度の低い基本浴で満たされる。不純物濃度の低い基本浴は、VMS−Bのような製品をそのまま使用してもよいし、或いは、VMS−Aのような不純物濃度の高い基本浴を、イオン交換膜のようなフィルタで濾過したものを使用してもよい。次に、所定量の添加剤が導入される。この添加剤は、上記のブライトナー、ポリマー、レベラーであり、銅のめっき導電層の成膜には必須であるが、本発明に関する不純物濃度の最適化には重要でないので、更なる説明は省略される。次に、コントローラ306の制御の下に不純物である鉄がめっきタンク304に導入され、鉄の不純物濃度が増やされる。このようにして添加剤及び不純物の導入されためっき液を用いて、基板320に銅めっきが行われる。以後同様に、コントローラ306の制御の下に鉄の濃度を様々に変化させながら、様々なパターンを有する基板320をめっきすることで、鉄の濃度とめっき導電層の段差との関係が評価された。
図9は、様々な配線用の溝のパターンを銅めっきした場合に形成される基準面からの段差と鉄の濃度との関係を示すグラフである。縦軸及び横軸は、図5に示されたものと同様である。図9に示されるように、各配線用の溝のパターンは、鉄の濃度の異なる7種類のめっき液でめっきる。鉄の濃度は、30,80,230,530,1030,2530及び7530ppbにわたって変化させている。
図10は、導電層表面の高低差(縦軸)と鉄の濃度(横軸)との関係を示す。この場合における高低差とは、ある1つの鉄濃度に関し、オーバープレートの最大値とアンダープレートの最大値との間の差分をいう。例えば、図9によれば、30ppbの鉄濃度に関しては、配線用の溝のパターンがL/Sの場合に最大のオーバープレート約175nmが形成され、配線用の溝のパターンがL/Sの場合に最大のアンダープレート約160nmが形成されている。従って、図10の30ppbの鉄濃度に対する高低差は、175+160=335nmになる(最も左側にプロットされている。)。同様な考察により、鉄の濃度の各々について高低差を算出すると、図10に示されるような特性が得られる。この図から明らかなように、基本浴中の鉄の濃度が0から徐々に増えるにつれて、高低差は、340nm付近から急速に低下し、最低値に到達した後に再び増加し、1000ppb付近で330nm程度のピーク値に到達し、2500ppb付近の約320nmに至るまで緩やかに減少し、以後7500ppb付近の約340nmに至るまで極めて緩やかに増加している。グラフの左側に示されているように、鉄の濃度がある範囲内にある場合に、高低差が顕著に減少していることが分かる。
図11は、図10のグラフの部分拡大図を示す。図示されているように、鉄の濃度が200ppb付近にあるときに、最低の高低差(約250nm)に達している。一方、ダマシン法で銅の配線層を形成する場合には、めっき工程の後に、化学機械研磨(CMP)法によって、成膜された導電層を研磨する(薄化する)必要がある。図2,3に関連して説明されたように、導電層に大きな高低差があると、研磨面を平坦に維持することが困難になる。銅の膜厚を過剰に厚くすることなしに化学機械研磨が良好に行われるためには、例えば高低差は310nm以下にする必要がある。この場合は、図11のグラフから明らかなように、鉄の濃度は50乃至500ppbの範囲内にあればよいことが分かる。
ところで、銅のめっき導電層を成膜する際に、溝やビアが銅で良好に充填される必要がある。
図12は、溝の幅及び間隔が所定値(L/S,L/S,L/S又はL/S)である多数の溝を有する基板を、様々な鉄濃度の基本浴を用いて銅めっきした場合の充填率を示す。この場合における充填率とは、銅が充填される多数の溝の内、良好に充填された溝の割合をいう。より具体的には、多数の溝の内、何らのシーム(seam)もボイドも形成されずに銅が充填された溝の割合が、充填率になる。シームやボイドが形成されたか否かは、例えば、銅めっき後の基板を走査型電子顕微鏡(SEM)等によって断面構造を調べることで評価できる。
溝の幅及び間隔がL/Sの基板に対しては、鉄の濃度が30ppbの場合に20%を下回る充填率を示し、80ppbでは約90%になり、350ppb程度に至るまではほぼ100%の充填率が得られ、以後充填率は徐々に減少し、550ppbにて約80%に減少する。溝の幅及び間隔がL/Sの基板に対しては、鉄の濃度が30ppbの場合に85%程度の充填率を示し、80ppb以降はほぼ100%の充填率が得られている。溝の幅及び間隔がL/S及びL/Sの基板に対しては、何れの鉄濃度についてもほぼ100%の充填率が得られている。従って、溝に良好に銅を充填する観点からは、基本浴に含まれる鉄の濃度は、100乃至350ppb程度であることが望ましい。
よって、基本浴(VMS)に含まれる鉄の濃度は、50乃至500ppbの範囲にあることが望ましく、100ppb乃至350ppbの範囲にあることが更に望ましい。基本浴に含まれる他の不純物の濃度は、低く維持されたままであり、例えば100ppb以下である。
配線層を形成する様子を示す図である。 広狭異なる幅の配線層の成膜及び平坦化の様子を示す図である。 広狭異なる幅の配線層の成膜及び平坦化の様子を示す図である。 基本浴VMS−A,Bに含まれる成分を示す図である。 様々な配線パターン上に形成されるめっき導電層の高低差を示す図である。 溝の幅及び間隔を示す説明図である。 硫化物の溶解度積を示す図である。 基本浴中の鉄の濃度を最適化するため概略的な装置構成を示す。 様々な配線パターンを銅めっきした場合に形成される基準面からの段差と鉄の濃度との関係を示すグラフである。 導電層表面の高低差と鉄の濃度との関係を示すグラフである。 図10のグラフの部分拡大図を示す。 溝の幅及び間隔が所定値である多数の溝を有する基板を、様々な鉄濃度の基本浴を用いて銅めっきした場合の充填率を示す。
符号の説明
10 第1領域; 20 第2領域;
102 層間絶縁膜; 104,106 導電層; 108 層間絶縁膜; 112 第1領域; 122 第2領域; 124 バリアメタル; 126 シード; 130 導電層; 132 キャップ層;
302 めっきセル; 304 めっきタンク; 305,307 バルブ; 306 コントローラ; 308 添加剤タンク; 312 不純物タンク; 316 アノード; 318 電源; 320 基板

Claims (4)

  1. 絶縁膜に配線溝を形成し、硫酸銅の基本浴(VMS)を用いて電解めっきにより銅の導電層を成膜し、前記導電層の膜厚を減らす配線工程を有する半導体装置の製造方法において、
    硫酸銅の基本浴(VMS)のめっき液は、40g/Lの銅、40g/Lの硫酸及び50ppmの塩素を主成分として含み、鉄イオンを50乃至500ppbの範囲内の濃度で含み、且つ銅、塩素及び硫黄以外の無機金属イオン100ppb以下の濃度で含む、
    ことを特徴とする半導体装置の製造方法。
  2. 前記イオンの濃度が、100乃至350ppbの範囲内にある
    ことを特徴とする請求項1記載の半導体装置の製造方法。
  3. 前記硫酸銅基本浴に含まれる硫化銅、硫酸及び塩素以外の不純物無機金属イオンの濃度を50ppbより低くし、イオンの濃度を50ppb以上に増やすことで、前記めっき液が作成される
    ことを特徴とする請求項1記載の半導体装置の製造方法。
  4. 前記配線工程が、ダマシン法により行われる
    ことを特徴とする請求項1記載の半導体装置の製造方法。
JP2004336503A 2004-11-19 2004-11-19 半導体装置の製造方法 Expired - Fee Related JP4300179B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004336503A JP4300179B2 (ja) 2004-11-19 2004-11-19 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004336503A JP4300179B2 (ja) 2004-11-19 2004-11-19 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2006147882A JP2006147882A (ja) 2006-06-08
JP4300179B2 true JP4300179B2 (ja) 2009-07-22

Family

ID=36627210

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004336503A Expired - Fee Related JP4300179B2 (ja) 2004-11-19 2004-11-19 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP4300179B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6080009B2 (ja) * 2013-05-13 2017-02-15 国立大学法人茨城大学 半導体集積回路装置及びその製造方法、並びに該半導体集積回路装置に使用する低抵抗率銅配線の探索方法

Also Published As

Publication number Publication date
JP2006147882A (ja) 2006-06-08

Similar Documents

Publication Publication Date Title
US8698318B2 (en) Superfilled metal contact vias for semiconductor devices
US7189650B2 (en) Method and apparatus for copper film quality enhancement with two-step deposition
US7432192B2 (en) Post ECP multi-step anneal/H2 treatment to reduce film impurity
TW584899B (en) Planar metal electroprocessing
JP2006519503A (ja) 欠陥のない薄い及び平坦なフィルム加工
US20070048991A1 (en) Copper interconnect structures and fabrication method thereof
US6472023B1 (en) Seed layer of copper interconnection via displacement
KR20150138087A (ko) 반응성 금속 필름 상에 금속을 전기화학적으로 증착시키기 위한 방법
US8636879B2 (en) Electro chemical deposition systems and methods of manufacturing using the same
JP2002155390A (ja) 銅めっき液及びそれを用いた半導体集積回路装置の製造方法
CN102683270B (zh) 半导体器件制造方法以及半导体器件
RU2486632C2 (ru) Способ изготовления усовершенствованной многоуровневой медной металлизации с применением диэлектриков с очень низкой диэлектрической постоянной (ultra low-k)
KR20150138086A (ko) 반응성 금속 필름 상에 금속을 전기화학적으로 증착시키기 위한 방법
JP4300179B2 (ja) 半導体装置の製造方法
US20200350201A1 (en) Copper metallization fill
JP4351595B2 (ja) 銅の配線層を形成する方法
JP5484691B2 (ja) 半導体装置の製造方法および半導体装置
CN102881647B (zh) 铜金属覆盖层的制备方法
US20050236181A1 (en) Novel ECP method for preventing the formation of voids and contamination in vias
US7843067B2 (en) Method and structure of integrated rhodium contacts with copper interconnects
JP5239156B2 (ja) 配線形成方法及び半導体装置
KR102301933B1 (ko) 반도체 소자의 제조 방법
JP3827677B2 (ja) 半導体装置の製造方法及びメッキ液
KR20240036450A (ko) 유리관통전극의 선택적 충진 방법
KR100816227B1 (ko) 반도체 장치 형성 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070919

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090121

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090127

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090326

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090414

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090420

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120424

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120424

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130424

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140424

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees