KR20150056655A - 구리를 장벽 층 상에 전기도금하기 위한 전해질 및 프로세스 - Google Patents

구리를 장벽 층 상에 전기도금하기 위한 전해질 및 프로세스 Download PDF

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Abstract

본 발명의 대상은 장벽 층으로 커버된 반도체 기판들 상에 구리를 증착시키기 위한 전해질 조성물이다. 이러한 전해질은 억제제로서 사용되는 이미다졸 및 2,2'-바이피리딘, 및 가속제로서 사용되는 디오디글라이콜산의 조합을 포함한다. 이러한 첨가물들의 조합이 전형적으로 100 nm 미만인 매우 작은 폭을 갖는 트렌치들의 바텀-업(bottom-up) 충진을 가능하게 한다.

Description

구리를 장벽 층 상에 전기도금하기 위한 전해질 및 프로세스{ELECTROLYTE AND PROCESS FOR ELECTROPLATING COPPER ONTO A BARRIER LAYER}
본 발명은 구리를 반도체 기판 상에 전기도금하는 것에 관한 것이다. 더 구체적으로, 본 발명은 에칭을 보이는 반도체 기판의 표면 상으로 구리를 전기도금하기 위한 프로세스로서, 상기 표면은 구리 확산 장벽 층으로 커버되는 프로세스에 관한 것이다.
집적 회로들은 일반적으로, 실리콘 웨이퍼들의 표면에 능동 반도체 디바이스들, 특히 트랜지스터들의 형성에 의해 제조되며, 상기 반도체 디바이스들은 유전체 층들 내로 들어간 "트렌치(trench)들"을 충진(fill)함으로써 획득되는 서브마이크론(submicron) 금속 상호연결들에 의해 함께 연결된다. 이러한 라인들의 폭은 일반적으로 약 1 내지 수백 나노미터이다.
서브마이크론 상호연결 엘러먼트들은 일반적으로 다음의 단계들을 포함하는 시퀀스에 따라 다마스커스 프로세스(Damascene process)(예를 들어, "Silicon processing for the VLSI Era", Vol.4, (2002), p.671-687 참조)를 사용하여 형성되며, 상기의 시퀀스는: 실리콘 표면 상에 라인들을 에칭하는 단계; 절연 유전체 층(일반적으로 실리콘 산화물 또는 질화물로 구성됨)을 증착하는 단계; 구리의 이동을 방지하는데 사용되는 장벽 층을 증착하는 단계; 시드 층(seed layer)으로서 지칭되는 금속성 구리의 얇은 층을 증착하는 단계; 산성 매질 내에서 구리를 전기도금함으로써 트렌치들을 충진하는 단계; 및 폴리싱(polish)에 의해 여분의 구리를 제거하는 단계를 포함한다.
장벽 층은 일반적으로 전기화학 루트를 통해 트렌치의 범위(scale) 상에 구리를 균일하게 또는 균질하게 증착하는 것을 가능하게 하기에는 너무 높은 저항을 가지며, 이는 주로 저항 전압 강하 현상에 기인한다. 장벽 층의 높은 저항은 재료의 높은 비저항 및 재료의 작은 두께로부터 기인한다. 따라서, 일반적으로, 전기도금에 의한 충진 단계 동안 코팅될 기판의 전도성을 개선하기 위하여, 구리의 전기도금에 의한 충진 단계 이전에, 시드 층으로서 지칭되는 금속성 구리의 얇은 층으로 장벽 층을 커버해야할 필요가 있다. 사실상, 구리 시드 층을 형성하는 단계 후 트렌치들을 구리로 충진하기 위해 사용되던 종래의 구리 전기도금 기법들이 장벽 층들과 같은 저항성 기판들 상에 사용될 수 없다.
높은 파워, 높은 저장 밀도, 및 낮은 소산의 컴퓨터 칩들과 같은 반도체 집적 회로들의 제조에 대한 수요가 구조들의 크기의 감소를 요구한다. 칩들의 크기의 감소 및 회로들의 밀도의 증가는 결국 상호연결 디바이스들의 소형화를 요구한다.
트렌치들이 너무 작은 크기에 도달할 때, 디바이스 내에 원하는 충분한 공간을 위하여, 충진 이전에 구리 시드 층을 증착하는 것이 어려워지거나 또는 심지어 불가능해진다. 예를 들어, 트렌치가 20 nm의 폭을 갖고, 시드 층의 두께는 5 nm를 초과할 수 없는 경우, 그러나, 증기상(vapour phase)에서 구리를 증착하기 위한 프로세스는 충분히 얇고 균일한 두께의 층들의 증착(균일한 증착)을 가능하게 하지 못한다.
따라서, 얇은 상호연결 구조들을 점진적으로 충진하기 위하여, 장벽 기판들 상에 매우 얇은 구리 시드 층들의 균일한 증착을 가능하게 하는 전해질들을 가져야할 필요성이 있다. 또한, 불규칙적이거나 또는 불연속적인 시드 층들 위에 구리로 충진하는 것, 또는 심지어 장벽 층 상에 직접적으로 구리로 충진하는 것을 가능하게 하는, 전해질을 제공함으로써, 시드 층의 사전 증착을 제거해야할 필요성이 있다. 실제로, 장벽 층 상에 증착된 구리 시드 층의 두께의 감소가 상호연결 엘러먼트들의 소형화에 의해 강요된다. 그러나, 일반적으로, 구리 증착이 양호한 품질이 될 수 있도록, 충진 단계 동안 금속화될 전체 표면에 걸쳐 정전류 밀도를 보장하기 위해 시드 층의 두께의 균등성이 필요하다.
본 발명은 특히 집적 회로들의 분야에서 그 크기가 1 마이크론을 넘지 않는 상호연결 엘러먼트들의 제조를 위한 애플리케이션을 발견한다. 본 발명은 특히 트렌치들 및 이에 대한 반도체의 표면 폭(개구 직경으로도 지칭되는)이 200 nm 미만인 작은 비아(via)들과 같은 다른 작은 엘러먼트들 내로의 구리의 전기도금을 위한 애플리케이션을 발견한다.
3차원 전자 칩들의 집적을 위해 필요한 실리콘 관통 비아(through-silicon via: TSV)들의 금속화(metallization)를 위한 종래기술의 전해질들이 존재한다. 이러한 구조들은 본 발명이 목적으로 하는 서브마이크론 보다 훨씬 더 크다: TVS들은 일반적으로 약 10 내지 250 마이크론의 직경을 갖는다. TSV들을 충진하기 위해 사용되는 전해질들은 특정 화학적 성질을 가지며, 상호연결 라인들과 같은 훨씬 더 작은 구조들을 충진하기에 적합하지 않다.
또한, 구리를 트렌치들에 전기도금하기 위해 사용되는 종래의 전해질들이 더 얇은 패턴들 및 종횡비(종횡비가 기판의 표면에서의 그 개구의 폭과 패턴의 깊이 사이의 비에 대응한다는 것을 기억하라)가 더 큰, 전형적으로 2/1보다 더 큰 패턴들 상에서 작동하지 않는다는 것이 관찰되었다. 특히, 이러한 트렌치들 내에 증착된 구리에 공극(void)들이 형성될 수 있다는 것이 충진 단계의 종료시에 관찰되었으며, 이는 저항을 증가시키거나 또는 심지어 패턴들 내에 증착되는 구리에 의해 형성되도록 의도된 전도성 라인 내에 파손이 발생하게 하는 경향을 갖는다. 공극들이 기판과 구리 증착물 사이에, 또는 구리 증착물 그 자체에, 일반적으로 트렌치의 에지(edge)들로부터 등거리에 라인의 형태로 위치될 수 있다.
프로세스들의 효율성 및 원가를 결합하는 것에 관한 몰두가 항상 기업이 지속적으로 전해질들의 제형(formulation)을 개선하게끔 드라이브한다. 따라서, 출원인은 TSV들 또는 상호연결 엘러먼트들 내의 장벽 층들 상에 시드 층들을 생성하는 것을 가능하게 하는 구리 전기도금 조성물들에 관한 몇몇 특허 출원들을 출원해 왔다.
저항성 장벽들 상에 구리 시드 층들의 접착성의 컨포멀(conformal)하고 균일한 증착물들을 생성하는 것을 가능하게 하는 전기도금 조성물들이 문서 WO 2007/034116호로부터 공지된다. 이러한 문서에서 설명되는 제형들은 약 수십 옴/스퀘어(ohms/square)의 비저항들을 갖는 기판 상에 일반적으로 20 nm 미만의 두께를 갖는 초-박형(ultra-thin) 증착물들의 생성을 위해 설계된다. 이러한 제형들이 구리로 트렌치들을 충진하는 차후의 단계 동안 사용될 수 없다는 것이 관찰되었다: 이는 이러한 유형의 전해질을 이용한 구리 증착물들 내에서 공극들 또는 틈(seam)들이 나타나기 때문이다.
특허 출원 FR 2 930 785에서, 출원인은 특히 실리콘-관통 비아들 내에서 시드 층의 증착을 위해 제공되는 전기도금 프로세스를 설명하였다. 실리콘-관통 비아들에 특화된 이러한 기술은 아주 얇은 상호연결 라인들의 금속화로 전용될 수 없다.
마지막으로, 구리 장벽 상에서 오직 하나의 단계로 상호연결 라인들 및 홀들을 구리로 충진하는 것을 가능하게 하는 전기도금 조성물들이 문서 WO 2007/096390으로부터 공지된다. 이러한 이전의 문서에서 설명된 제형들은 특히 동일한 체적의 홀들 및 상호 연결 라인들을 충진하는 문제에 응답하도록 설계된다. 그러나, 문서 WO 2007/096390에 언급된 예들에 의해 예시되는 조성물들이 산업적 제조와 양립할 수 있는 시간 내에 트렌치들이 충진되게 하지 못한다는 것이 관찰되었다.
이러한 상황들 하에서, 본 발명의 목적은 특정 트렌치들의 얇음에 의해 생성된 충진 제한들 및 충진 시간들과 관련된 산업의 수익성 요건들 둘 모두에 부합하는 신규한 전해질의 공급을 포함하는 기술적 문제들을 해결하는 것이다.
지금까지, 종래의 구리 전기도금은, 시드 층으로 미리 커버되고 주로 가속제, 억제제, 평활화제(leveller) 또는 광택제 유형의 첨가물들을 함유하는 구리 설페이트의 산 조(acid bath) 내에 잠겨진 웨이퍼에 전류를 인가하는 것을 포함한다. 종래의 기술은, 패턴들의 충진을 수행하기 위하여, 가속제 및 억제제의 조합을 사용하고, 특정 경우들에 있어, 가속제, 억제제 및 평활화제로 구성된 3-성분 시스템을 사용하는 것이 바람직하다는 것을 제안한다.
공지된 전기도금 프로세스들에 따르면, 구리는 트렌치의 하부(bottom)보다 트렌치의 개구(opening)에서 더 빠르게 성장하려는 경향을 갖는다. 트렌치들 내에 구리를 충진하는 레이트에 있어 구배(gradient)가 관찰되며, 이는 일반적으로 트렌치의 벽들로부터 등거리에 위치되는 틈의 형성을 초래한다. 따라서, 구리 증착물에서 공극들의 출현을 제한하기 위해 트렌치의 하부에서 구리의 성장을 증가시키는 것이 바람직하다.
또한, 연속적인 구리 층은 일반적으로 기판의 표면에서의 트렌치의 상단에서 더 큰 두께를 가질 것이다. 전기도금 단계 이후에 평평한 부분 상에 존재하는 여분의 구리를 제거하기 위한 폴리싱 단계가 뒤따르기 때문에, 평평한 부분에서 층의 두께를 제한하는 것이 바람직하다.
따라서, 반도체 기판들의 평평한 부분 상에 존재하는 구리의 두께의 감소 및 트렌치들 내의 구리 증착물들 내의 결함(defect)들의 부존재가 집적 회로들의 제조에 있어 대단히 중요한 요소들이다.
따라서, 억제제들 및 가속제들이 각기 트렌치의 희망되는 위치들에서 구리의 증착을 감속하거나 및/또는 가속하는 것을 가능하게 하기 위하여, 전해조(electrolytic bath)들 내로 포함된다.
전극들이 바이어싱되면, 억제제가 코팅될 표면(예를 들어, 구리의 시드 층 또는 장벽 층)에서 흡착될 수 있을 것이며, 구리의 성장을 감속시키기 시작할 것이다. 표면 상의 억제제의 흡착이 표면의 부분적인 마스킹을 야기할 것이며, 이는 국부적으로 구리의 성장을 감속하는 효과를 갖는다.
예를 들어, 종래의 억제제들은 폴리프로필렌 글리콜, 폴리에틸렌 글리콜 및 폴리에테르와 같은, 일반적으로 약 2000 g/mol 내지 8000 g/mol의 고분자량을 갖는 폴리머들이다. 이들은 일반적으로 상호연결 라인 구조들에 대한 입구(트렌치들의 개구)에서 구리의 성장 운동들을 감속하기 위하여, 웨이퍼의 표면에 이전에 증착된 구리 시드 층 상에 특이적으로 흡착되기 위해 전기도금 용액에 첨가된다.
트렌치들의 표면에서 구리의 성장을 감속하는 억제제들이 에칭된 패턴들의 하부에서 구리의 성장을 촉진하는 속성을 가질 것인 소형 분자들인 가속제들과 조합될 수 있다. 가속제는 장벽 재료의 층 상에 또는 구리 시드 층 상에 흡착되도록 선택된다. 예를 들어, 구리에 특이적인 가속제는 구리 감소의 기전의 변형에 작용하며, 이는 운동들의 증가를 야기한다. 가속제는 일반적으로 대형 분자들인 억제제들보다 더 빠르게 구조들의 하부에 도달하는 높은 확산 레이트를 갖는 소형 분자들을 포함한다. 가장 일반적으로 사용되는 가속제는 비스(3-설포프로필)디설파이드(SPS로도 공지된)이다.
이미다졸 및 바이피리딘의 조합이 억제제의 역할, 특히 장벽 층 상에 또는 구리 상에 흡착되기에 적합한 억제제의 역할을 충족시킬 수 있다는 것이 발견되었다.
바이피리딘은 이미 전해조들 내에서 구리 이온들을 안정화하기 위한 구리 착화제로서 공지되었다(WO 2007/034116). 이는 또한, 약 100 mM의 고농도로 사용될 때 구리에 의한 강철의 금속화를 위한 광택제로서도 공지되었다(US 3 617 451). 그러나 이것의 억제제 속성들이 설명된 바 없다.
임의의 이론에 얽매이지 않고, 이미다졸 및 바이피리딘이 기판의 바이어싱으로부터 계속해서 활성이며, 프로세스의 시작부터 구리의 성장을 감속시키기 시작한다고 여겨진다.
또한, 상당히 놀랍게도, 바이피리딘과 조합된 이미다졸은, 매우 얇고 연속적인 구리의 두께로 그 기판의 전체에 걸쳐 기판이 매우 빠르게 커버될 수 있을 정도로 코팅될 기판의 표면에서 핵생성 알갱이들의 수를 크게 증가시키는 것을 가능하게 한다는 것이 본 발명의 맥락 내에서 발견되었다. 따라서, 전기도금 반응의 아주 초기 단계에서 기판의 전기적 연속성이 보장되며, 이는, 선택된 프로세스의 변형에 따라, i) 구리 시드 층을 증착하는 이전 단계를 제거하거나, 또는 ii) 대단히 작은 치수의 트렌치들 내의 공간 절감을 가능하면서 대단히 얇은 두께의 연속적이고 컨포멀한 시드 층의 증착을 가능하게 한다.
또한, 억제제와 특정 가속제의 조합을 포함하는 전기도금 조성물들을 이용하여 전술된 기술적 문제를 해결하는 것이 가능하다는 것이 발견되었다. 이러한 특정 가속제는 트렌치들의 하부에서 억제제 효과를 무효화하는 것이 가능하며, 이는 특정 가속제가 이러한 위치에서 아주 많이 축적되고 이미다졸/바이피리딘 쌍의 억제제 효과와 경쟁하기 때문이다. 발명자들은 다른 가속제들은 패턴들의 하부에서 이미다졸/바이피리딘 쌍의 억제제 효과를 무효화하지 못한다는 것을 발견하였다.
본 발명에 따른 바이피리딘, 이미다졸 및 티오디글라이콜산의 조합이 관찰되는 어떤 결함도 없이 트렌치들을 충진하는 것을 가능하게 한다. 따라서, 충진된 트렌치들은 공극들 또는 틈들을 갖지 않는다: 충진이 트렌치들의 하부로부터 상단까지 최적이다(바텀-업 효과(bottom-up effect)).
본 발명에 따른 바이피리딘, 이미다졸 및 티오디글라이콜산의 조합이 시간에 걸쳐, 특히 전해질의 저장 동안, 전해질을 안정화하는 것을 추가로 가능하게 한다.
이러한 예기치못한 효과는 이전 기술의 다른 가속제로는 관찰될 수 없다. 오히려, 다른 가속제인 SPS의 무효성이 SPS가 이미다졸 및 바이피리딘의 조합에서 사용될 때 비교예로서 실험적으로 입증되었다. SPS는 다른 2개의 화합물들의 작용을 방해하며, 그들을 무효로 만든다.
이러한 효과는 본 발명의 예기치 못한 특질(nature)을 강화하는, 피리딘과 같은, 이미다졸의 구조와 유사한 구조를 갖는 다른 방향족 아민과 바이피리딘의 조합과 같은 다른 억제제에서도 관찰되지 않는다.
따라서, 본 발명의 측면들 중 하나에 따르면, 본 발명의 하나의 대상은 구리 이온들의 공급원, 용매, 및 바이피리딘, 이미다졸 및 티오디글라이콜산의 조합을 포함하는, 구리-확산 장벽 층 상에 구리를 전기도금하기 위한 전해질이다.
제 2 측면에 따르면, 본 발명의 하나의 대상은 구리 이온들의 공급원, 용매, 억제제 및 가속제를 포함하는, 구리-확산 장벽 층 상에 구리를 전기도금하기 위한 전해질로서, 억제제는 바이피리딘 및 이미다졸의 조합을 포함하며, 가속제는 티오디글라이콜산인 것을 특징으로 하는, 전해질이다.
전해질의 pH는 바람직하게 6.7보다 크게 선택된다. 캐비티(cavity)들을 충진하기 위해 사용되던 종래기술로부터의 전해질들이 H+ 이온들의 존재 때문에 용액의 충분한 전도성을 보장하고 그에 따라 충분한 운동들을 획득하기 위해 훨씬 더 낮은 PH를 가지기 때문에, 이는 더욱더 놀라운 것이다. 본 발명의 전해질의 pH는 바람직하게 6.7보다 크며, 더 바람직하게는 6.8보다 크고, 더 바람직하게는 7.5 내지 8.5 사이이며, 더 바람직하게는 약 8이다.
또한, 본 발명의 전해질이 높은 종횡비들, 2:1 및 그 이상, 예를 들어, 3:1보다 큰 종횡비들을 갖는 매우 얇은 트렌치들을 재료 결함 없이 충진할 수 있게 한다는 것이 확인되었다.
용어 "전기도금"은 본 명세서에서 금속 또는 유기금속 코팅으로 기판의 표면을 커버하는 것을 가능하게 하는 프로세스로서, 프로세스 내에서 상기 코팅을 형성하기 위해 기판이 전기적으로 바이어싱되고 상기 금속 또는 유기금속 코팅의 전구체들을 함유하는 액체와 접촉하게 되는, 프로세스를 의미하는 것으로 이해되어야 한다. 기판이 전기적으로 전도성일 때, 전기도금은 예를 들어 하나의 전극(금속 또는 유기금속 코팅의 경우에 있어 캐소드)을 형성하는 코팅될 기판과 코팅 재료의 전구체들(예를 들어 금속 코팅의 경우에 있어 금속 이온들)의 공급원 및 기준 전극의 존재시 선택적으로, 형성되는 코팅의 속성들(증착물의 균일성 및 얇음, 비저항, 등)을 개선하도록 의도된 다양한 선택적인 에이전트(agent)들을 함유하는 조(bath) 내의 제 2 전극(애노드) 사이에 전류를 통과시킴으로써 수행된다. 국제 협약에 의해, 관심대상 기판, 즉, 전기화학 회로의 캐소드에 인가되는 전류 및 전압이 네거티브(negative)이다. 본 명세서 전체에 걸쳐, 이러한 전류들 및 전압들이 포지티브(positive) 값으로 언급될 때, 이는 이러한 값이 상기 전류 또는 상기 전압의 절대값을 나타낸다는 것을 암시한다.
용어 "전해질"은 이상에서 정의된 바와 같은 전기도금 프로세스에서 사용되는 상기 금속 코팅의 전구체들을 함유하는 액체를 의미하는 것을 이해되어야 한다.
용어 "억제제"는 장벽 층의 표면에서 또는 전기도금 프로세스의 시작시 그리고 그 프로세스 동안 장벽 층 상에 증착될 구리의 표면에 흡착되기에 적합한 물질로서, 이는 이러한 표면에서 일어나는 반응을 감속시키기 위해 코팅될 표면을 부분적으로 마스킹하는 역할을 갖는 물질을 의미하는 것으로 이해되어야 한다.
용어 "가속제"는 트렌치의 하부에서 구리의 성장을 가속하기에 적합한 물질을 의미하는 것으로 이해되어야 한다. 가속제는 구리의 감소 기전의 변형에 작용하며, 이는 금속의 증착 운동들의 증가를 야기한다.
구리 이온들, 이미다졸, 바이피리딘 및 티오디글라이콜산 사이의 상호작용이 산업적 애플리케이션에 부합하는 시간 내에 매우 작은 폭을 갖는 트렌치들을 충진하는 것을 가능하게 한다.
전반적으로, 본 발명에 따른 전기도금 조성물은 구리 이온들, 특히 CU2 + 제 2 구리 이온들의 공급원을 포함한다.
유익하게는, 구리 이온들의 공급원은 구리 염, 예컨대, 특히, 구리 설페이트, 구리 클로라이드, 구리 니트레이트, 구리 아세테이트, 바람직하게는 구리 설페이트, 및 더 바람직하게는 구리 설페이트 펜타히드레이트이다.
특정한 일 특징에 따르면, 구리 이온들의 공급원은 0.4 내지 40 mM 사이, 예를 들어, 1 내지 25 mM 사이, 더 바람직하게는 3 내지 6 mM 사이의 농도로 전기도금 조성물 내에 존재한다.
바이피리딘은 바람직하게 2,2'-바이피리딘의 형태이다.
바이피리딘은 선택적으로 방향족 아민들 - 특히 1,2-디아미노벤젠 또는 3,5-디메틸아닐린 - 및 질소-함유 헤테로환, 특히 피리딘, 8-하이드록시퀴놀린 설포네이트, 1,10-펜안트롤린, 3,5-디메틸-피리딘, 2,2'-바이피리딘 또는 2-메틸아미노피리미딘으로부터 선택된 아민으로 대체될 수 있거나, 또는 이와 조합으로 사용될 수 있다.
바이피리딘의 농도는 바람직하게 0.4 내지 40 mM 사이, 바람직하게 1 내지 25 mM 사이, 예를 들어, 3 내지 6 mM 사이일 수 있다. 바이피리딘은 바람직하게 0.5 내지 2, 더 바람직하게 0.75 내지 1.25 몰 당량, 더 바람직하게는 약 1 몰 당량의 구리 이온들의 농도를 나타낸다.
유익하게는, 티오디글라이콜산은 본 발명에 따른 전기도금 조성물 내에서 1 내지 500 mg/l 사이, 바람직하게는 2 내지 100 mg/l 사이의 농도로 존재한다.
이미다졸의 농도는 바람직하게 1.2 내지 120 mM 사이, 바람직하게는 3 내지 75 mM 사이, 예를 들어 9 내지 18 mM 사이이다.
이미다졸은 바람직하게 1 내지 5, 더 바람직하게는 2 내지 4 몰 당량, 더 바람직하게는 약 3 몰 당량의 구리 이온들의 농도를 나타낸다.
전해질은 추가적으로 중성 또는 염기성 매질에서 구리 하이드록사이드의 침전을 방지하는 역할을 가질 수 있는 구리 착화제를 포함할 수 있다. 더욱이, 착화제는 또한 성장 기전을 최적화하고 전해질을 안정화시키기 위해 구리의 전기화학적 속성들을 변형하는 효과를 가질 수 있다. 전해질은 피리딘이 없을 수 있다.
용매(용액의 활성 종을 충분히 용해하고 전기도금에 간섭하지 않도록 제공되는)의 특질에 관해 원칙적으로 제한이 없지만, 용매는 바람직하게 물일 수 있다. 구현의 일 방법에 따르면, 용매는 주로 용적을 갖는 물을 포함한다.
유리하게는, 본 발명의 전해질은 50 ppm 미만의 염소 이온들을 포함한다. 종래기술에서, 염소 이온들의 공급원이 일반적으로 억제제를 안정화시키기 위해 전해질 내로 도입된다. 반면, 본 발명의 맥락 내에서, 용액의 유효성을 위해 염소 이온들을 첨가할 필요가 없다는 것이 발견되었다. 본 발명의 전해질은 바람직하게 염소 이온들이 없다.
본 발명의 일 변형예에 따르면, 전해질은, 이미다졸 및 바이피리딘 이외에 폴리에틸렌 글리콜 폴리머과 같은 종래기술로부터 공지된 구리에 특이적인 다른 추가 억제제를 포함한다.
더 유리하게는, 전해질은, 예를 들어, 폴리피리딘과 같은 종래기술로부터 공지된 평활화제 및/또는 광택제를 포함할 수 있다.
특정 일 구현예에 따르면, 전해질은, 수용액 내에:
- 0.4 내지 40 mM 사이의 농도의 구리 설페이트;
- 이미다졸 및 티오디글라이콜산의 혼합물;
- 2,2'-바이피리딘;을 포함하며,
- 상기 조성물의 PH는 7.5 내지 8.5 사이이다.
이러한 변형예에서 설명되는 전해질은, 본 발명의 제 2 측면에 따른 프로세스의 구현을 통해, 홀들(공극들)을 형성하지 않고 트렌치들을 충진하는 것을 가능하게 하며, 이는 트렌치들의 최적 바텀-업 충진을 나타낸다.
특정 일 구현예에 따르면, 구리 이온들의 농도는 0.4 내지 40 mM 사이이며, 바이피리딘의 농도는 0.4 내지 40 mM 사이이고, 이미다졸의 농도는 1.2 내지 120 mM 사이이며, 티오디글라이콜산의 농도는 1 내지 500 mg/l 사이이다.
제 3 측면에 따르면, 본 발명은 또한 구리-확산 장벽 층 상에 구리를 전기도금하기 위한 프로세스로서, 구리-확산 장벽 층은 시드 층으로 선택적으로 커버되고, 장벽 층은 반도체 기판의 일 표면을 커버하며, 기판의 표면은 평평한 부분 및 200 nm 미만의 폭을 갖는 적어도 하나의 트렌치의 세트를 가지며, 상기 프로세스는:
- 장벽 층을 본 발명의 제 1 또는 제 2 측면에 따른 전해질과 접촉하게 하는 단계,
- 상기 장벽 층 상에 구리 증착물을 형성하기 위하여, 장벽 층 또는 구리 시드 층 상으로 구리의 전기도금을 가능하게 하는 전기 전위로 상기 장벽 층의 표면을 바이어싱하는 단계를 포함하는, 프로세스를 제안한다.
본 발명의 제 1 및 제 2 측면과 함께 설명된 모든 특징들이 전기도금 프로세스에 적용된다.
이러한 프로세스는 장벽 층 상의 구리 시드 층의 증착을 포함할 수 있으며, 또는 대안적으로, 바이어스 시간이 연장된 경우, 이전에 구리 시드 층으로 커버되지 않은 장벽 층 상에 직접적으로 구리를 증착함으로써 상기 구리 증착물에 의한 상기 트렌치의 충진의 완료를 포함할 수 있다.
증착된 시드 층은 바람직하게 1 내지 30 nm 사이, 예를 들어 2 내지 20 nm 사이의 두께를 갖는다.
본 발명의 프로세스는 매우 작은 폭의 트렌치들을 충진하는 것을 가능하게 한다. 따라서, 트렌치들의 폭은 150 nm, 100 nm, 75 nm, 35 nm, 25 nm 및 10 nm로 구성된 그룹으로부터 선택된 상한 밑일 수 있다. 트렌치들의 폭은 32 nm, 22 nm, 14 nm, 10 nm 또는 심지어 7 nm와 동일할 수 있다.
충진 단계 동안, 충진될 캐비티의 표면이 정전류 모드(고정된 설정 전류)로, 또는 정전위 모드(선택적으로 기준 전극에 대한, 고정된 설정 전위) 중 하나로, 그렇지 않으면 펄싱형(pulsed) 모드(펄싱되는 전류 또는 전압 중 하나)로 바이어싱될 수 있다.
본 발명의 일 구현예에 따르면, 충진될 캐비티의 표면의 바이어스는, 0.2 mA/cm2 내지 50 mA/cm2, 바람직하게는 0.5 mA/cm2 내지 5 mA/cm2, 그리고 바람직하게는 0.5 내지 1.5 mA/cm2 범위의 단위 면적 당 전류를 인가함에 의한 DC 모드로 생성된다.
본 발명의 다른 구현예에 따르면, 충진될 캐비티의 표면의 바이어스는 중간 또는 고 주파수에서 갈바노(galvano)-펄싱형 또는 전위-펄싱형 모드로 생성된다.
예를 들어, 바이어스 기간들 및 바이어스가 없는 휴지(rest) 기간들을 교대로 인가함으로써 표면의 바이어스가 갈바노-펄싱형 모드로 생성될 수 있다. 바이어스 기간들의 주파수는 0.1 kHz 내지 50 kHz(즉, 0.02 ms 내지 10 ms 사이의 바이어스 시간), 바람직하게는 1 kHz 내지 20 kHz 사이, 예를 들어, 5 kHz 내지 15 kHz 사이일 수 있으며, 반면 휴지 기간들의 주파수는 0.1 kHz 내지 50 kHz 사이, 바람직하게는 1 kHz 내지 10 kHz 사이, 예를 들어 5 kHz일 수 있다. 표면의 바이어스가 0.01 내지 10 mA/cm2 사이, 예를 들어, 약 4 내지 5 mA/cm2 사이의 최대 강도의 전류를 인가함으로써 생성될 수 있다.
트렌치들의 완전한 충진을 획득하기 위한 150 nm 미만의 폭을 갖는 트렌치들의 충진 시간은 유익하게는 30 초 내지 10 분 사이이다. 일 구현예에 있어, 100 nm 미만의 폭을 가지고 200 nm 미만의 깊이를 갖는 트렌치들의 완전한 충진을 획득하기 위한 전기도금 단계의 지속기간은 5분 미만이다.
본 발명에 따른 전해질들은 초기 "핫 엔트리(hot entry)" 단계를 포함하는 프로세스에 따라 사용될 수 있지만, 특히 유익하게는, 본 발명에 따른 전해질들은 또한, 이 동안 코팅될 표면이 전기적 바이어스 없이 전기도금 조와 접촉하게 되고, 희망되는 시간 동안 이러한 상태가 유지되는, 초기 "콜드 엔트리(cold entry)"를 포함하는 프로세스에 따라 사용될 수 있다. 따라서, 특정한 일 특징에 따르면, 본 발명에 따른 프로세스는, 전기도금 이전에, 전기도금 동안 충진될 캐비티의 표면이 전기적 바이어스 없이 본 발명에 따른 전기도금 조성물과 접촉하게 되며, 적어도 30 초의 시간 동안 이러한 상태로 선택적으로 유지되는, "콜드 엔트리" 단계를 포함한다.
본 발명에 따른 전해질들은 바람직하게 전기도금 프로세스에서 사용될 것이며, 전기도금 프로세스는:
- "콜드 엔트리" 단계로서, 이 동안 코팅될 상기 표면이 전기적 바이어스 없이 전기도금 조와 접촉하게 되며, 바람직하게, 적어도 5 초, 바람직하게는 10 내지 60 초 사이, 더 바람직하게는 약 10 내지 30 초의 시간 동안 이러한 상태로 유지되는, 단계;
- 코팅을 형성하는 단계로서, 이 동안 상기 코팅을 형성하기에 충분한 시간 동안 상기 표면이 바이어싱되는, 단계;
- "핫 엑시트(hot exit)" 단계로서, 이 동안 상기 표면이 계속해서 전기적 바이어스 하에 있으면서 전기도금 조로부터 분리되는, 단계를 포함한다.
이러한 프로세스의 콜드 엔트리 단계 및 핫 엑시트 단계의 조합이, 용이하고 재현할 수 있는 조건들 하에서, 기판 상에 증착되는 구리의 더 양호한 접착성을 획득하는 것을 가능하게 한다.
코팅을 형성하는 단계 동안, 상기 코팅을 형성하기에 충분한 시간 동안 표면이 바이어싱된다. 이러한 시간은 적어도 5 초, 바람직하게는 10 초 내지 10 분 사이이다.
다른 유익한 특정 특징에 따르면, 본 발명에 따른 충진 프로세스는 20 내지 30℃ 사이의 온도, 즉 주위 온도에서 수행될 수 있다. 따라서, 전기도금 조를 가열할 필요가 없으며, 이는 프로세스의 간략화의 관점에서 유익하다.
본 발명에 따른 프로세스는 재료 결함 없이 훌륭한 품질의 구리 충진물을 생성하는 것을 가능하게 하였다.
이러한 프로세스는 장벽 층의 표면이 적어도 부분적으로 구리 시드 층으로 커버되는 캐비티를 충진하는데 사용될 수 있다.
유익하게는, 본 발명에 따른 프로세스는 또한, 그 표면이 구리 시드 층으로 커버되지 않는, 구리-확산 장벽을 형성하는 재료를 포함하는 캐비티를 충진하는데 사용될 수 있다.
구리-확산 장벽을 형성하는 층은, 코발트(Co), 루테늄(Ru), 탄탈럼(Ta), 티타늄(Ti), 탄탈럼 니트라이드(TaN), 티타늄 니트라이드(TiN), 텅스텐(W), 티타늄 텅스텐(TiW) 및 텅스텐 카르보니트라이드(WCN)로부터 선택된 재료들 중 적어도 하나를 포함할 수 있다. 구리-확산 장벽 층은 바람직하게 루테늄 또는 코발트를 포함할 수 있다. 장벽 층의 두께는 일반적으로 1 내지 30 nm 사이이다.
탄탈럼 장벽 층으로 커버되는 지지부가 제공되는 경우, 본 발명의 프로세스를 수행하기 이전에 지지부를 구리 시드 층으로 커버하는 것이 바람직할 것이다.
본 발명이 다음의 도면들 및 실시예들에 의해 더 상세하게 예시된다.
도 1은 본 발명의 전기도금 용액을 사용하여 140 nm의 폭 및 380 nm의 깊이를 갖는 트렌치들을 구리로 충진한 것을 나타낸다.
도 2는 이미다졸 및 SPS의 조합을 함유하는 전해질로 140 nm의 폭 및 380 nm의 깊이를 갖는 트렌치들을 충진한 것을 나타낸다. 트렌치들 내에 틈들이 관찰될 수 있다.
실시예 1:
구리 시드 층이, 2-2'-바이피리딘, 이미다졸 및 티오디글라이콜산 기반의 본 발명에 따른 조성물을 사용하여 루테늄 장벽 층 상의 55 nm의 폭 및 202 nm의 깊이를 갖는 트렌치들 내에 직접적으로 마련되었다.
A. 재료 및 장비
기판:
본 실시예에서 사용된 기판은 4 cm의 길이 및 4 cm의 폭을 갖는 실리콘 쿠폰(coupon)으로 구성되며, 이는 반응성 스퍼터링(sputtering)에 의해 증착된 3 nm의 두께를 갖는 루테늄(Ru)의 층으로 그 자체가 코팅된 55 nm의 폭 및 202 nm의 깊이를 갖는 트렌치들을 가진 구조화된 실리콘 산화물 층으로 커버되었다. 루테늄 층의 비저항은 250 옴/스퀘어였다.
이러한 루테늄 층은 집적 회로들의 구리 상호연결들의 제조에서 "이중-다마스커스(dual-damascene)" 구조들로 사용되는 바와 같은 구리-확산 장벽을 구성한다.
전기도금 용액:
이러한 실시예에서 사용되는 전기도금 용액은 CuSO4·(H2O)5, 2-2'-바이피리딘, 이미다졸 및 티오디글라이콜산을 함유하는 수용액이었다.
이러한 용액에서, 2-2'-바이피리딘의 농도는 4.5 mM이었으며, 이미다졸의 농도는 13.5 mM이었다. CuSO4·(H2O)5의 농도는 1.14 g/l였으며, 이는 4.5 mM와 균등하다. 티오디글라이콜산의 농도는 5로부터 200 ppm까지 변화할 수 있으며, 예를 들어, 100 ppm일 수 있다. 용액의 pH는 7.8 내지 8.2 사이였다.
장비:
이러한 실시예에 있어, 2개의 부분들로 구성된 전해질 증착 장비가 사용되었다: 시스템의 유체역학을 제어하기 위한 유체 재순환 시스템이 구비된 전기도금 용액을 함유하도록 의도된 셀(cell), 및 사용된 쿠폰들의 크기(4 cm x 4 cm)에 적합한 샘플 홀더가 구비된 회전 전극. 전해 증착 셀은 2개의 전극들을 포함하였다:
- 구리 애노드,
- 캐소드를 형성하는, 루테늄으로 코팅된 구조화된 실리콘 쿠폰.
커넥터들이 최대 20 V 및 20 A를 공급하는 정전위(potentiostat)에 전기적 와이어들에 의해 연결된 전극들의 전기적 접촉을 가능하게 했다.
B. 실험적인 프로토콜
이러한 실시예에서 사용된 전기도금 프로세스는 다음의 다양한 연속적인 단계들을 포함하였다:
단계 1: "콜드 엔트리"
전기도금 용액이 셀 내로 부어졌다.
다양한 전극들이 제 위치에 위치되고, 바이어스 없이 전기도금 용액과 접촉하게 되었다. 그 후, 바이어스가 인가되었다.
단계 2: 구리 코팅의 형성
캐소드가 5 mA(또는 0.63 mA/cm2) 내지 15 mA(또는 1.88 mA/cm2)의 전류 범위 내에서, 예를 들어, 7.5 mA(또는 0.94 mA/cm2)로 정전류 모드로 바이어싱되었다.
구조 전체에 걸쳐 구리의 컨포멀한 층을 획득하기 위한 이러한 단계의 지속기간은 일반적으로 15 초 내지 1 분 사이였다.
이러한 실시예에 있어, 5 nm의 두께를 갖는 컨포멀한 층을 획득하기 위한 전기도금 단계의 지속기간은 30 초였다.
단계 3: "핫 엑시트 "
캐소드가 바이어스 하에서 전기도금 조로부터 회수되었다. 그 후 캐소드가 분리되고, 18.2 MΩ의 탈이온수로 충분하게 헹궈졌으며, 약 2 bar의 압력에서 질소 전달 건(gun delivering nitrogen)을 사용하여 건조되었다.
C. 획득된 결과들
이상에서 설명된 실험적인 프로토콜을 적용함으로써, 5 nm의 두께를 갖는 연속적이고 컨포멀한 구리 층이 획득되었다(이는 스캐닝 전자 현미경 하에서 관찰된다). 따라서, 획득된 구리 시드 층은 당업자에게 잘 알려진 "4-포인트" 측정 디바이스를 사용하여 측정된 72 옴/스퀘어의 시트 저항을 갖는다.
실시예 2:
55 nm의 폭 및 202 nm의 깊이를 갖는 트렌치들이 2-2'-바이피리딘, 이미다졸 및 티오디글라이콜산 기반의 본 발명에 따른 조성물을 사용하여 루테늄 장벽 층 상에서 직접적으로 구리로 충진되었다.
A. 재료 및 장비
기판:
이러한 실시예에서 사용된 기판은 실시예 1의 기판과 동일하였다.
전기도금 용액:
이러한 실시예에서 사용된 전기도금 용액은 실시예 1의 전기도금 용액과 동일하였다.
특정 고분자량의 폴리머들과 같은 어떠한 억제제 분자도 용액에 첨가되지 않았다.
장비:
이러한 실시예에서 사용된 장비는 실시예 1의 장비와 동일하였다.
B. 실험적인 프로토콜
이러한 실시예에서 사용된 전기도금 프로세스는 다음의 다양한 연속적인 단계들을 포함하였다:
단계 1: "콜드 엔트리"
전기도금 용액이 셀 내로 부어졌다.
다양한 전극들이 제 위치에 위치되고, 바이어스 없이 전기도금 용액과 접촉하게 되었다. 그 후, 바이어스가 인가되었다.
단계 2: 구리 코팅의 형성
캐소드가 5 mA(또는 0.63 mA/cm2) 내지 15 mA(또는 1.88 mA/cm2)의 전류 범위 내에서, 예를 들어, 7.5 mA(또는 0.94 mA/cm2)로 정전류 모드로 바이어싱되었다.
트렌치들의 완전한 충진을 획득하기 위한 이러한 단계의 지속기간은 일반적으로 1 분 내지 10 분 사이였다.
이러한 실시예에 있어, 55 nm의 폭 및 202 nm의 깊이를 갖는 트렌치들의 완전한 충진을 획득하기 위한 전기도금 단계의 지속기간은 3 분이었다.
단계 3: "핫 엑시트 "
캐소드가 바이어스 하에서 전기도금 조로부터 회수되었다. 그 후 캐소드가 분리되고, 18.2 MΩ의 탈이온수로 충분하게 헹궈졌으며, 약 2 bar의 압력에서 질소 전달 건을 사용하여 건조되었다.
C. 획득된 결과들
이상에서 설명된 실험적인 프로토콜을 적용함으로써, 55 nm의 폭 및 202 nm의 깊이를 갖는 트렌치들의 완전한 충진이 획득되었다. 따라서, 충진된 트렌치들은 홀들(공극들)을 갖지 않으며, 이는 트렌치들의 최적 바텀-업 충진을 나타낸다.
놀랍게도, 문헌에 설명된 바와 같은 억제제들을 첨가할 필요없이 55 nm의 폭을 갖는 매우 얇은 트렌치들에서 최적의 바텀-업 충진이 획득되었다.
실시예 3:
20 nm PVD 구리 층으로 커버된 TiN/Ti 장벽 층 상의 140 nm의 폭 및 380 nm의 깊이를 갖는 트렌치들이 2-2'-바이피리딘, 이미다졸 및 티오디글라이콜산 기반의 본 발명에 따른 조성물을 사용하여 구리로 충진되었다.
A. 재료 및 장비
기판:
본 실시예에서 사용된 기판은 4 cm의 길이 및 4 cm의 폭을 갖는 실리콘 쿠폰(coupon)으로 구성되며, 이는 반응성 스퍼터링(sputtering)에 의해 증착된 20 nm 구리 층 및 15 nm의 두께를 갖는 TiN/Ti 이중층으로 그 자체가 코팅된 140 nm의 폭 및 380 nm의 깊이를 갖는 트렌치들을 가진 구조화된 실리콘 산화물 층으로 커버되었다. 구리 층의 비저항은 2.5 옴/스퀘어였다.
전기도금 용액:
이러한 실시예에서 사용된 전기도금 용액은 실시예 1의 전기도금 용액과 동일하였다.
장비:
이러한 실시예에서 사용된 장비는 실시예 1의 장비와 동일하였다.
B. 실험적인 프로토콜
이러한 실시예에서 사용된 전기도금 프로세스는 다음의 다양한 연속적인 단계들을 포함하였다:
단계 1: "콜드 엔트리"
전기도금 용액이 셀 내로 부어졌다.
다양한 전극들이 제 위치에 위치되고, 바이어스 없이 전기도금 용액과 접촉하게 되었다. 그 후, 바이어스가 인가되었다.
단계 2: 구리 코팅의 형성
캐소드가 5 mA(또는 0.63 mA/cm2) 내지 15 mA(또는 1.88 mA/cm2)의 전류 범위 내에서, 예를 들어, 10 mA(또는 1.25 mA/cm2)로 정전류 모드로 바이어싱되었다.
트렌치들의 완전한 충진을 획득하기 위한 이러한 단계의 지속기간은 일반적으로 1 분 내지 10 분 사이였다.
이러한 실시예에 있어, 380 nm의 깊이 및 140 nm의 폭을 갖는 트렌치들의 완전한 충진을 획득하기 위한 전기도금 단계의 지속기간은 9 분이었다.
단계 3: "핫 엑시트 "
캐소드가 바이어스 하에서 전기도금 조로부터 회수되었다. 그 후 캐소드가 분리되고, 18.2 MΩ의 탈이온수로 충분하게 헹궈졌으며, 약 2 bar의 압력에서 질소 전달 건을 사용하여 건조되었다.
C. 획득된 결과들
이상에서 설명된 실험적인 프로토콜을 적용함으로써, 140 nm의 폭 및 380 nm의 깊이를 갖는 트렌치들의 완전한 충진이 획득되었다. 따라서, 충진된 트렌치들은 홀들(공극들)을 갖지 않으며, 이는 트렌치들의 최적 바텀-업 충진을 나타낸다. 트렌치들의 최적 충진의 획득이 도 1에 재현된 마이크로그래프 내에 제공되는 바와 같은 트렌치들의 상단 상의 구리의 돋움물(outgrowth)의 형성에 의해 입증되었다.
비교 실시예 4:
PVD 구리 층으로 커버된 TiN/Ti 장벽 층 상의 140 nm의 폭 및 380 nm의 깊이를 갖는 트렌치들이 2-2'-바이피리딘, 이미다졸 및 비스(3-설포프로필)디설파이드(SPS) 기반의 조성물을 사용하여 구리로 충진되었다.
A. 재료 및 장비
기판:
이러한 실시예에서 사용된 기판은 실시예 3의 기판과 동일하였다.
전기도금 용액:
이러한 실시예에서 사용되는 전기도금 용액은 CuSO4·(H2O)5, 2-2'-바이피리딘, 이미다졸 및 비스(3-설포프로필)디설파이드(SPS)를 함유하는 수용액이었다.
이러한 용액에서, 2-2'-바이피리딘의 농도는 4.5 mM이었으며, 이미다졸의 농도는 13.5 mM이였다. CuSO4·(H2O)5의 농도는 1.14 g/l(4.5 mM와 균등)였다. SPS의 농도는 5로부터 200 ppm까지 변화할 수 있으며, 예를 들어, 14 ppm일 수 있다. 용액의 pH는 7.8 내지 8.2 사이였다.
장비:
이러한 실시예에서 사용된 장비는 실시예 1의 장비와 동일하였다.
B. 실험적인 프로토콜
이러한 실시예에서 사용된 전기도금 프로세스는 다음의 다양한 연속적인 단계들을 포함하였다:
단계 1: "콜드 엔트리"
전기도금 용액이 셀 내로 부어졌다.
다양한 전극들이 제 위치에 위치되고, 바이어스 없이 전기도금 용액과 접촉하게 되었다. 그 후, 바이어스가 인가되었다.
단계 2: 구리 코팅의 형성
캐소드가 5 mA(또는 0.44 mA/cm2) 내지 15 mA(또는 1.3 mA/cm2)의 전류 범위 내에서, 예를 들어, 10 mA(또는 1.25 mA/cm2)로 정전류 모드로 바이어싱되었다.
트렌치들의 완전한 충진을 획득하기 위한 이러한 단계의 지속기간은 일반적으로 1 분 내지 10 분 사이였다.
이러한 실시예에 있어, 380 nm의 깊이 및 140 nm의 폭을 갖는 트렌치들의 완전한 충진을 획득하기 위한 전기도금 단계의 지속기간은 9 분이었다.
단계 3: "핫 엑시트 "
캐소드가 바이어스 하에서 전기도금 조로부터 회수되었다. 그 후 캐소드가 분리되고, 10 MΩ의 탈이온수로 충분하게 헹궈졌으며, 약 2 bar의 압력에서 질소 전달 건을 사용하여 건조되었다.
C. 획득된 결과들
이상에서 설명된 실험적인 프로토콜을 적용함으로써, 트렌치들 내에서 구리의 비균질한 성장이 관찰될 수 있었다. 획득된 구리 형태가 대단히 열악한 것(비균질 형상의 매우 작은 알갱이들)으로 판명되었으며, 이는 SPS와 본 발명에 따른 용액의 pH 및 제형과의 양립불가능성을 나타낸다. 도 2는 이러한 비교 전기도금 용액으로 획득된 열악한 충진을 도시한다.
실시예 5:
10 nm PVD 구리 층으로 커버된 TiN/Ti 장벽 층 상의 55 nm의 폭 및 165 nm의 깊이를 갖는 트렌치들이 2-2'-바이피리딘, 이미다졸 및 티오디글라이콜산 기반의 본 발명에 따른 조성물을 사용하여 구리로 충진되었다.
A. 재료 및 장비
기판:
본 실시예에서 사용된 기판은 4 cm의 길이 및 4 cm의 폭을 갖는 실리콘 쿠폰으로 구성되며, 이는 반응성 스퍼터링에 의해 증착된 10 nm 구리 층 및 10 nm의 두께를 갖는 TiN/Ti 이중층으로 그 자체가 코팅된 55 nm의 폭 및 165 nm의 깊이를 갖는 트렌치들을 가진 구조화된 실리콘 산화물 층으로 커버되었다. 구리 층의 비저항은 8 옴/스퀘어였다.
전기도금 용액:
이러한 실시예에서 사용된 전기도금 용액은 실시예 1의 전기도금 용액과 동일하였다.
장비:
이러한 실시예에서 사용된 장비는 실시예 1의 장비와 동일하였다.
B. 실험적인 프로토콜
이러한 실시예에서 사용된 전기도금 프로세스는 다음의 다양한 연속적인 단계들을 포함하였다:
단계 1: "콜드 엔트리"
전기도금 용액이 셀 내로 부어졌다.
다양한 전극들이 제 위치에 위치되고, 바이어스 없이 전기도금 용액과 접촉하게 되었다. 그 후, 바이어스가 인가되었다.
단계 2: 구리 코팅의 형성
캐소드 펄스들의 주파수가 매우 높도록, 0.1 내지 50 kHz 사이의, 예를 들어 10 kHz가 되도록, 캐소드가 갈바노펄싱형 모드로 바이어싱되었다. 사용되는 전류 범위는 5 mA(1.88 mA/cm2) 내지 60 mA(7.52 mA/cm2) 사이의, 예를 들어, 35 mA(4.38 mA/cm2)였다. 캐소드 펄스들은 0.1 내지 50 kHz 사이의, 예를 들어 5 kHz의 주파수를 갖는 휴지 시간들(전류가 없는)에 의해 분리됐다.
트렌치들의 완전한 충진을 획득하기 위한 이러한 단계의 지속기간은 일반적으로 30 초 내지 10 분 사이였다.
55 nm의 폭 및 165 nm의 깊이를 갖는 트렌치들의 완전한 충진을 획득하기 위한 전기도금 단계의 지속기간은 4 분이었다.
단계 3: "핫 엑시트 "
캐소드가 바이어스 하에서 전기도금 조로부터 회수되었다. 그 후 캐소드가 분리되고, 18.2 MΩ의 탈이온수로 충분하게 헹궈졌으며, 약 2 bar의 압력에서 질소 전달 건을 사용하여 건조되었다.
C. 획득된 결과들
이상에서 설명된 실험적인 프로토콜을 적용함으로써, 55 nm의 폭 및 165 nm의 깊이를 갖는 트렌치들의 완전한 충진이 획득되었다. 따라서, 충진된 트렌치들은 홀들(공극들)을 갖지 않으며, 이는 트렌치들의 최적 바텀-업 충진을 나타낸다.
비교 실시예 6:
루테늄 장벽 층 상의 55 nm의 폭 및 202 nm의 깊이를 갖는 트렌치들이 2-2'-바이피리딘, 피리딘 및 티오디글라이콜산의 조성물을 사용하여 구리로 충진되었다.
A. 재료 및 장비
기판:
이러한 실시예에서 사용된 기판은 실시예 1의 기판과 동일하였다.
전기도금 용액:
이러한 실시예에서 사용된 전기도금 용액은, 이미다졸이 동일한 농도, 즉, 13.5 mM의 피리딘으로 대체된 것을 제외하면, 실시예 1의 전기도금 용액과 동일하였다. 용액의 pH는 5.8 내지 6.0 사이였다.
장비:
이러한 실시예에서 사용된 장비는 실시예 1의 장비와 동일하였다.
B. 실험적인 프로토콜
이러한 실시예에서 사용된 전기도금 프로세스는 다음의 다양한 연속적인 단계들을 포함하였다:
단계 1: "콜드 엔트리"
전기도금 용액이 셀 내로 부어졌다.
다양한 전극들이 제 위치에 위치되고, 바이어스 없이 전기도금 용액과 접촉하게 되었다. 그 후, 바이어스가 인가되었다.
단계 2: 구리 코팅의 형성
캐소드가 5 mA(또는 0.63 mA/cm2) 내지 15 mA(또는 1.88 mA/cm2)의 전류 범위 내에서, 예를 들어, 14.4 mA(또는 1.80 mA/cm2)로 정전류 모드로 바이어싱되었다.
트렌치들의 완전한 충진을 획득하기 위한 이러한 단계의 지속기간은 일반적으로 1 분 내지 10 분 사이였다.
이러한 실시예에 있어, 55 nm의 폭 및 202 nm의 깊이를 갖는 트렌치들의 완전한 충진을 획득하기 위한 전기도금 단계의 지속기간은 1 분 35 초였다.
단계 3: "핫 엑시트"
캐소드가 바이어스 하에서 전기도금 조로부터 회수되었다. 그 후 캐소드가 분리되고, 18.2 MΩ의 탈이온수로 충분하게 헹궈졌으며, 약 2 bar의 압력에서 질소 전달 건을 사용하여 건조되었다.
C. 획득된 결과들
이상에서 설명된 실험적인 프로토콜을 적용함으로써, 측벽들 상에 작은 홀들인 "측벽 공극들"을 갖는 55 nm의 폭 및 202 nm의 깊이를 갖는 트렌치들의 충진이 획득되었다. 또한, 그에 따라 전기도금된 구리의 표면에 대한 추가 연구는 실시예 2에서 설명된 바와 같은 이미다졸을 갖는 전기도금 용액의 거칠기(roughness)보다 더 큰 거칠기를 갖는다는 것을 보여주며, 이는 이미다졸과 관련하여 피리딘이 있을 때 구리의 더 열악한 핵생성을 나타낸다. 이러한 관찰들은, 핵생성 밀도가 중요한 파라미터라고 판명되는 더 얇은 트렌치들에 대해 훨씬 더 바람직하지 않은 것으로 판명될 수 있다. 따라서 이미다졸을 갖는 전기도금 용액이 바람직하다.

Claims (19)

  1. 구리-확산 장벽 층 상에 구리를 전기도금하기 위한 전해질로서,
    상기 전해질은 구리 이온들의 공급원, 용매, 및 억제제와 가속제의 조합을 포함하며,
    상기 억제제는 바이피리딘 및 이미다졸의 조합을 포함하고, 상기 가속제는 티오디글라이콜산인 것을 특징으로 하는, 전해질.
  2. 청구항 1에 있어서,
    상기 전해질의 pH는 6.7보다 크며, 바람직하게는 7.5 내지 8.5 사이이고, 더 바람직하게는 약 8인 것을 특징으로 하는, 전해질.
  3. 청구항 1 내지 청구항 2 중 어느 한 항에 있어서,
    상기 구리 이온들은, 구리 설페이트, 구리 클로라이드, 구리 니트레이트 및 구리 아세테이트로부 선택된 화합물로부터 얻어지는 것을 특징으로 하는, 전해질.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 전해질은 50 ppm 미만의 염소 이온들을 포함하며, 바람직하게는 염소가 없는 것을 특징으로 하는, 전해질.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 바이피리딘은 2,2'-바이피리딘의 형태인 것을 특징으로 하는, 전해질.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    예를 들어, 폴리피리딘과 같은 평활화제 및/또는 광택제를 추가로 포함하는, 전해질.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 구리 이온들의 농도는 0.4 내지 40 mM 사이이고, 상기 바이피리딘의 농도는 0.4 내지 40 mM 사이이며, 상기 이미다졸의 농도는 1.2 내지 120 mM 사이이고, 상기 티오디글라이콜산의 농도는 1 내지 500 mg/l 사이인 것을 특징으로 하는, 전해질.
  8. 청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
    상기 용매는 주로 물을 포함하는 것을 특징으로 하는, 전해질.
  9. 선택적으로(optionally) 구리 시드 층으로 커버되는 구리-확산 장벽 층 상에 구리를 전기도금하기 위한 프로세스로서,
    상기 장벽 층은 반도체 기판의 일 표면을 커버하고, 상기 반도체 기판의 상기 표면은 평평한 부분 및 200 nm 미만의 폭을 갖는 적어도 하나의 트렌치(trench)의 쌍을 가지며, 상기 프로세스는:
    - 상기 장벽 층을 청구항 1 내지 청구항 8 중 한 항에 따른 전해질과 접촉하게 하는 단계;
    - 상기 장벽 층 상에 구리 증착물을 형성하기 위하여, 구리를 상기 장벽 층 상에 또는 상기 구리 시드 층 상에 전기도금하는 것을 가능하게 하는 전기 전위로 상기 장벽 층의 상기 표면을 바이어싱(bias)하는 단계를 포함하는 것을 특징으로 하는, 프로세스.
  10. 청구항 9에 있어서,
    상기 바이어싱하는 단계는 상기 장벽 층 상에 구리 시드 층을 형성하기 위해 수행되는 것을 특징으로 하는, 프로세스.
  11. 청구항 9에 있어서,
    상기 바이어싱하는 단계는 상기 트렌치의 용적을 구리로 완전하게 충진하기 위해 수행되는 것을 특징으로 하는, 프로세스.
  12. 청구항 9 내지 청구항 11 중 어느 한 항에 있어서,
    상기 장벽 층은, 코발트(Co), 루테늄(Ru), 탄탈럼(Ta), 티타늄(Ti), 탄탈럼 니트라이드(TaN), 티타늄 니트라이드(TiN), 텅스텐(W), 티타늄 텅스텐(TiW) 및 텅스텐 카르보니트라이드(WCN)로부터 선택된 재료들 중 적어도 하나를 포함하는 것을 특징으로 하는, 프로세스.
  13. 청구항 9 내지 청구항 12 중 어느 한 항에 있어서,
    캐비티(cavity)를 충진하는 동안, 상기 기판은 20 내지 600 rpm 사이의 속도로, 바람직하게는 30 내지 240 rpm 사이의 회전 속도로 회전되는 것을 특징으로 하는, 프로세스.
  14. 청구항 9 내지 청구항 13 중 어느 한 항에 있어서,
    상기 트렌치는 2/1보다 더 큰, 바람직하게는 3/1보다 더 큰 종횡비를 갖는 것을 특징으로 하는, 프로세스.
  15. 청구항 9 내지 청구항 14 중 어느 한 항에 있어서,
    상기 표면의 상기 바이어싱은, 0.2 mA/cm2 내지 50 mA/cm2, 바람직하게는 0.5 mA/cm2 내지 5 mA/cm2 범위 내의 단위 면적당 전류를 인가함으로써 DC 모드로 수행되며, 상기 바이어싱 시간은 적어도 5 초, 바람직하게는 10 초 내지 10 분 사이인 것을 특징으로 하는, 프로세스.
  16. 청구항 9 내지 청구항 14 중 어느 한 항에 있어서,
    상기 표면의 상기 바이어싱은, 상기 바이어싱 기간(period)들의 주파수가 0.1 kHz 내지 50 kHz 사이, 예를 들어 5 kHz 내지 15 kHz 사이가 되도록 갈바노-펄싱형(galvano-pulsed) 모드로 수행되는 것을 특징으로 하는, 프로세스.
  17. 청구항 16에 있어서,
    상기 바이어싱 기간들은 0 전류의 휴지 시간(rest time)들에 의해 분리되며, 상기 휴지 시간들의 주파수는 0.1 kHz 내지 50 kHz 사이, 예를 들어 5 kHz 내지 10 kHz 사이인 것을 특징으로 하는, 프로세스.
  18. 청구항 17에 있어서,
    상기 바이어싱 기간들의 상기 주파수는 대략 10 kHz이며, 상기 휴지 시간들의 상기 주파수는 대략 5 kHz인 것을 특징으로 하는, 프로세스.
  19. 청구항 16 내지 청구항 18 중 어느 한 항에 있어서,
    상기 표면의 상기 바이어싱은 0.01 내지 10 mA/cm2 사이의 최대 강도를 갖는 전류로 수행되는 것을 특징으로 하는, 프로세스.
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