KR20040019119A - 반도체 메모리장치의 커패시터 제조 방법 - Google Patents
반도체 메모리장치의 커패시터 제조 방법 Download PDFInfo
- Publication number
- KR20040019119A KR20040019119A KR1020020049373A KR20020049373A KR20040019119A KR 20040019119 A KR20040019119 A KR 20040019119A KR 1020020049373 A KR1020020049373 A KR 1020020049373A KR 20020049373 A KR20020049373 A KR 20020049373A KR 20040019119 A KR20040019119 A KR 20040019119A
- Authority
- KR
- South Korea
- Prior art keywords
- lower electrode
- forming
- capacitor
- photoresist pattern
- negative slope
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 40
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000000034 method Methods 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 31
- 229910052751 metal Inorganic materials 0.000 claims abstract description 26
- 239000002184 metal Substances 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000000463 material Substances 0.000 claims description 43
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 9
- 238000004544 sputter deposition Methods 0.000 claims description 7
- 238000009713 electroplating Methods 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 229910052737 gold Inorganic materials 0.000 claims description 5
- 229910052697 platinum Inorganic materials 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 5
- 230000006641 stabilisation Effects 0.000 abstract 1
- 238000011105 stabilization Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 9
- 238000005530 etching Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체소자의 배선과 상호 연결되는 커패시터 제조방법에 관한 것으로서, 특히 소정의 하부구조를 가지고 있는 반도체기판 상에 커패시터 형성에 있어서, 하부전극과 상부전극을 사진식각술을 조절하여 네거티브 스로프(negative slope) 감광막 패턴을 커패시터 영역이 개방되도록 형성한 후, 방향성 스퍼터 방법에 의해 Pt를 증착하여 하부전극과 상부전극을 형성하여 공정을 안정화시킬 수 있을 뿐만 아니라 상기 하부전극을 Pt를 이용하여 전기도금 하여 실린더형 구조를 형성함으로써, 커패시터의 형성면적이 기존의 동일한 면적에서 실린더형 구조 즉, 입체적으로 측벽 면적이 더 증가되어 커패시터의 용량이 증가되며 그에 따른 반도체 소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체 메모리 장치의 커패시터 제조 방법에 관한 것으로서, 보다 상세하게는 고 커패시턴스 확보와 제조 수율을 높일 수 있는 반도체 메모리장치의 커패시터 제조 방법에 관한 것이다.
현재 반도체 소자의 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구개발이 활발하게 진행되고 있으며, 반도체 소자의 고집적화가 이루어질수록 커패시터의 면적이 급격하게 감소되지만 기억소자의 동작에 필요한 전하 즉, 단위 면적에 확보되는 커패시턴스는 증가되어야만 한다.
도 1a 내지 도 1e는 종래 반도체 메모리 장치의 커패시터 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.
도 1a에 도시된 바와 같이, 반도체기판(1) 상에 하부전극 형성물질(2)과 강유전물질(3) 및 상부전극 형성물질(4)을 순차적으로 적층한다. 이때, 상기 하부전극 형성물질(2)과 상부전극 형성물질(4)은 Pt, Au, Cu를 이용하고, 또한 강유전물질(3)로는 통상적인 SBT, SBTN, PZT 물질을 이용한다.
그리고, 상기 상부전극 형성물질(4) 상부에 감광물질을 도포한 후, 노광 및 현상 공정을 진행하여 상부전극을 형성하기 위한 제 1 감광막 패턴(5)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 상기 제 1 감광막 패턴(5)을 식각마스크로 상부전극 형성물질(미도시함)을 강유전물질(미도시함) 상부까지 식각하여 상부전극(4')을 패터닝한다.
도 1c에 도시된 바와 같이, 상기 상부전극(4')이 패터닝된 결과물 상부에 노광 및 현상공정을 진행하여 유전체막을 형성하기 위해 제 2감광막 패턴(6)을 형성한 후, 이를 식각마스크로 강유전물질(미도시함)을 식각하여 유전체막(3')을 형성한다.
도 1d에 도시된 바와 같이, 상기 유전체막(3')이 형성된 결과물 상부에 노광 및 현상공정을 진행하여 하부전극을 형성하기 위한 제 3감광막 패턴(7)을 형성한 후, 이를 식각마스크로 하부전극 형성물질(미도시함)을 식각하여 하부전극(2')을 형성함으로써, 반도체기판(1) 상에 하부전극(2'), 유전체막(3') 및 상부전극(4')이 순차적으로 형성된 커패시터(11)를 형성하였다.
그리고, 도 1e에 도시된 바와 같이, 커패시터(11)가 형성된 결과물 전체에 층간절연막(8)을 증착한 후, 층간절연막(8) 내에 콘택홀 형성공정 및 콘택홀 매립 공정을 진행하여 플러그(9)를 형성한 후, 상기 플러그(9) 상부에 금속배선(10)을 형성하여 커패시터의 상부전극(4')과 금속배선(10)이 플러그(9)에 의해 전기적으로 연결되도록 하였다.
그러나, 종래와 같은 반도체 메모리 장치의 커패시터 제조방법에 의해 커패시터를 형성하게 되면, 하부전극과 유전체막 및 상부전극을 형성하기 위한 식각 공정 시, 각각의 감광막 패턴이 정확하게 정렬되어야 하는 어려움이 있었으며, 그로 인해 정렬 마진을 확보하기 위해 커패시터 패턴이 커지는 문제점이 있었다.
또한, 상기 하부전극과 상부전극을 형성하기 위한 식각 공정 시, 정확한 패턴을 형성해야 함으로써 하부전극과 상부전극을 형성하기 위한 물질로 Pt, Au, Cu를 사용할 경우 물질 특성 상 식각이 어려워 정확한 패턴을 얻을 수 없어 반도체소자의 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 소정의 하부구조를 가지고 있는 반도체기판 상에 커패시터 형성에 있어서, 하부전극과 상부전극을 사진식각술을 조절하여 네거티브 스로프(negative slope) 감광막 패턴을 커패시터 영역이 개방되도록 형성한 후, 방향성 스퍼터 방법에 의해 Pt를 증착하여 하부전극과 상부전극을 형성하여 공정을 안정화시킬 수 있을 뿐만 아니라 상기 하부전극 형성 시, Pt를 이용하여 전기도금 하여 실린더형 구조를 형성함으로써, 커패시터의 형성면적이 기존의 동일한 면적에서 실린더형 구조 즉, 입체적으로 측벽 면적이 더 증가되어 커패시터의 용량이 증가되며 그에 따른 반도체 소자의 고집적화를 가능하게 하는 반도체 메모리 장치의 커패시터 제조방법을 제공하는 것이다.
도 1a 내지 도 1e는 종래 반도체 메모리 장치의 커패시터 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 메모리장치의 커패시터 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
10 : 반도체기판 12 : 플러그 패드
14 : 금속막 16 : 플러그
18 : 제1 네거티브 슬로프 감광막 패턴
20' : 하부전극 하면 24 : 측벽 전극
26 : 하부전극 30' : 유전체막
32' : 상부전극 40 : 금속 플러그
42 : 금속배선
상기 목적을 달성하기 위하여, 본 발명은 다른 반도체소자와 상호 연결되는 반도체 메모리 장치의 커패시터 제조방법에 있어서, 반도체기판 상에 하부 플러그 패드가 개방되도록 플러그용 콘택홀을 형성하고 결과물 전체에 금속막을 증착하는단계와, 상기 플러그용 콘택홀 내부에 텅스텐을 매립하여 플러그를 형성하는 단계와, 상기 플러그가 형성된 결과물 상에 커패시터의 하부전극 형성영역이 개방되도록 제 1 네거티브 스로프 감광막 패턴을 형성하는 단계와, 상기 제 1 네거티브 스로프 감광막 패턴이 형성된 결과물 상에 하부전극 형성물질을 증착하여 하부전극의 하면을 형성하는 단계와, 상기 하부전극이 형성된 결과물 상에 측벽 전극 형성용 감광막 패턴을 이용하여 하부전극 형성물질을 전기도금 하여 실린더형 하부전극을 형성하는 단계와, 상기 실린더형 하부전극 하부의 금속막을 제외한 나머지 금속막을 제거하여 커패시터를 절연하는 단계와, 상기 커패시터가 절연된 결과물 상에 커패시터 형성영역이 개방되도록 제 2 네거티브 스로프 감광막 패턴을 형성하는 단계와, 상기 제 2 네거티브 스로프 감광막 패턴이 형성된 결과물 상에 강유전물질과 상부전극 형성물질을 순차적으로 증착한 후 제 2 네거티브 스로프 감광막 패턴을 제거하여 유전체막과 상부전극을 형성하는 단계를 포함한다.
또한, 본 발명은 상기 강유전물질과 상부전극 형성물질을 순차적으로 증착하여 계면 접촉 특성을 향상시키고 유전체막과 상부전극을 셀프-얼라인(self-align)으로 자동 정렬시킬 수 있는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 메모리장치의 커패시터 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이 반도체기판(10) 상에 하부 플러그 패드(12)가 개방되도록 플러그용 콘택홀(미도시함)을 형성하고 결과물 전체에 티타늄(Ti)을 스퍼터(sputter) 방법에 의해 약 200Å 정도 증착하여 금속막(14)을 형성한다. 그리고 상기 플러그용 콘택홀(미도시함)이 형성된 결과물 전면에 텅스텐(미도시함)을 증착한 후 전면 건식 식각공정을 진행하여 금속막(14) 상부가 드러나도록 텅스텐을 제거한다. 이때, 텅스텐으로 콘택홀이 매립되어 플러그(16)가 형성된다.
그리고, 도 2b에 도시된 바와 같이 상기 플러그(16)가 형성된 결과물 상에 커패시터의 하부전극 형성영역(A)이 개방되도록 사진 식각술을 조절하여 제 1 네거티브 스로프(negative slope) 감광막 패턴(18)을 형성한 후, 결과물 상에 하부전극 형성물질(20)인 Pt, Au, Cu 중 어느 하나를 선택하여 방향성 스퍼터(sputter) 방법에 의해 저온에서 증착하여 하부전극의 하면(20')을 형성한다. 그 후, 제 1 네거티브 스로프 감광막 패턴(18)을 습식식각에 의해 제거한다. 이때, 제 1 네거티브 스로프 감광막 패턴(18) 제거 시, 그 상부에 증착된 하부전극 형성물질(20) 또한 함께 모두 제거된다.
이어서, 도 2c에 도시된 바와 같이 상기 하부전극 하면(20')이 형성된 결과물 상에 측벽 전극 형성용 감광막 패턴(22)을 형성한다.
그리고, 도 2d에 도시된 바와 같이 상기 금속막(14)을 전류 통로로 이용하여 하부전극 형성물질(미도시함)을 전기도금 하여 측벽 전극(24)을 형성함으로써, 실린더형 하부전극(26)을 형성한다. 이때, 측벽 전극(24)은 상기 측벽 전극 형성용 감광막 패턴(22)이 베리어 역할을 하여 측벽 전극 형성용 감광막 패턴(22) 사이로만 성장되어 형성된다.
그 후, 도 2e에 도시된 바와 같이 상기 측벽 전극 형성용 감광막 패턴(미도시함)을 제거하고 전면 식각 공정을 진행하여 실린더형 하부전극(26) 하부의 금속막(14)을 제외한 나머지 금속막(14)을 제거하여 커패시터를 절연한다. 이때, 측벽전극(24)의 Pt는 금속막(14)의 Ti와 높은 건식 식각비의 차이로 인해 손실이 거의 없다.
이어서, 도 2f에 도시된 바와 같이 상기 커패시터가 절연된 결과물 상에 커패시터 형성영역(B)이 개방되도록 사진 식각술을 조절하여 제 2 네거티브 스로프 감광막 패턴(28)을 형성한 후, 이를 마스크로 결과물 상에 강유전물질(30)과 상부전극 형성물질(32)을 순차적으로 방향성 스퍼터 방법에 의해 저온에서 증착한다. 이때, 상기 강유전물질(30)은 통상적인 SBT, SBTN, PZT 물질을 이용하고, 상부전극 형성물질(32)은 Pt, Au, Cu를 이용한다. 또한 상기 강유전물질(30)과 상부전극 형성물질(32)을 순차적으로 증착하면 계면 접촉 특성을 향상시키고 유전체막과 상부전극을 셀프-얼라인으로 자동 정렬시키게 된다.
그리고, 상기 제 2 네거티브 스로프 감광막 패턴(28)을 습식식각하여 제거하며, 이때 제 2 네거티브 스로프 감광막 패턴(28) 상부의 강유전물질(30)과 상부전극 형성물질(32)도 같이 제거된다.
그 다음, 도 2g에 도시된 바와 같이 상기 결과물 상에 상부전극(32')과 후속 평탄화를 위한 층간절연막(36)인 BPSG 옥사이드와의 반응을 막기 위해 PE-oxide막(34)을 증착한 후 그 위에 층간절연막(36)을 증착한다. 이어서, 결과물을 평탄화한 다음 후속 콘택 형성을 위한 사진식각술의 정밀도를 높이기 위해 PE-oxide막(38)을 증착한다.
계속하여, 도 2h에 도시된 바와 같이 콘택홀(미도시함)을 형성하고 금속을 매립하여 금속 플러그(40)를 형성한 후 금속 플러그(40) 상부에 금속배선(42)을 형성하여 커패시터와 금속배선(42)을 상호 연결시켜 준다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체소자의 배선과 상호 연결되는 반도체 메모리 장치의 커패시터 제조방법을 이용하게 되면, 방향성 스퍼터 방법에 의해 Pt를 증착하여 하부전극 기반과 상부전극을 형성하여 공정을 안정화시킬 수 있을 뿐만 아니라 하부전극 형성 시, Pt를 이용하여 전기도금 하여 실린더형 구조를 형성함으로써, 커패시터의 형성면적이 기존의 동일한 면적에서 실린더형 구조 즉, 입체적으로 측벽 면적이 더 증가되어 커패시터의 용량이 증가되며 그에 따른 반도체 소자의 고집적화를 가능하게 할 수 있다.
Claims (7)
- 반도체기판 상에 하부 플러그 패드가 개방되도록 플러그용 콘택홀을 형성하고 결과물 전체에 금속막을 증착하는 단계와;상기 플러그용 콘택홀 내부에 텅스텐을 매립하여 플러그를 형성하는 단계와;상기 플러그가 형성된 결과물 상에 커패시터의 하부전극 형성영역이 개방되도록 제 1 네거티브 스로프 감광막 패턴을 형성하는 단계와;상기 제 1 네거티브 스로프 감광막 패턴이 형성된 결과물 상에 하부전극 형성물질을 증착하여 하부전극의 하면을 형성하는 단계와;상기 하부전극이 형성된 결과물 상에 측벽 전극 형성용 감광막 패턴을 이용하여 하부전극 형성물질을 전기도금 하여 실린더형 하부전극을 형성하는 단계와;상기 실린더형 하부전극 하부의 금속막을 제외한 나머지 금속막을 제거하여 커패시터를 절연하는 단계와;상기 커패시터가 절연된 결과물 상에 커패시터 형성영역이 개방되도록 제 2 네거티브 스로프 감광막 패턴을 형성하는 단계와;상기 제 2 네거티브 스로프 감광막 패턴이 형성된 결과물 상에 강유전물질과 상부전극 형성물질을 순차적으로 증착한 후 제 2 네거티브 스로프 감광막 패턴을 제거하여 유전체막과 상부전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조방법.
- 제 1항에 있어서, 상기 하부전극 형성물질과 상부전극 형성물질은 Pt, Au, Cu 중 어느 하나를 선택하여 사용하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조방법.
- 제 1항에 있어서, 상기 실린더형 하부전극의 측벽 형성 시, 하부 금속막을 전류 통로로 이용하여 하부전극 형성물질을 전기도금 하여 형성하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조방법.
- 제 1항에 있어서, 상기 하부전극 하면 형성 시, 하부전극 형성물질을 방향성 스퍼터 방법에 의해 증착하여 형성하는 것을 특징으로 하는 반도체 메모리 장치의커패시터 제조방법.
- 제 1항에 있어서, 상기 하부전극 하부의 금속막을 제외한 금속막 제거 시, 건식식각에 의해 제거하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조방법.
- 제 1항에 있어서, 상기 제 1 네거티브 스로프 감광막 패턴과 제 2 네거티브 스로프 감광막 패턴은 습식식각에 의해 제거하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조방법.
- 제 1항에 있어서, 상기 상부전극 형성물질 증착 시, 방향성 저온 스퍼터 방법에 의해 증착하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0049373A KR100439772B1 (ko) | 2002-08-21 | 2002-08-21 | 반도체 메모리장치의 커패시터 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0049373A KR100439772B1 (ko) | 2002-08-21 | 2002-08-21 | 반도체 메모리장치의 커패시터 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040019119A true KR20040019119A (ko) | 2004-03-05 |
| KR100439772B1 KR100439772B1 (ko) | 2004-07-12 |
Family
ID=37324104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0049373A KR100439772B1 (ko) | 2002-08-21 | 2002-08-21 | 반도체 메모리장치의 커패시터 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100439772B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100816227B1 (ko) * | 2007-05-04 | 2008-03-24 | 동부일렉트로닉스 주식회사 | 반도체 장치 형성 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10116964A (ja) * | 1996-10-09 | 1998-05-06 | Oki Electric Ind Co Ltd | 半導体装置とその製造方法およびスパッタリング装置 |
| KR20020002633A (ko) * | 2000-06-30 | 2002-01-10 | 박종섭 | 반도체소자의 캐패시터 형성방법 |
| KR100398570B1 (ko) * | 2001-04-19 | 2003-09-19 | 주식회사 하이닉스반도체 | 강유전체 커패시터의 제조방법 |
| KR100393975B1 (ko) * | 2001-04-19 | 2003-08-06 | 주식회사 하이닉스반도체 | 반도체 소자의 강유전체 커패시터 제조 방법 |
-
2002
- 2002-08-21 KR KR10-2002-0049373A patent/KR100439772B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100816227B1 (ko) * | 2007-05-04 | 2008-03-24 | 동부일렉트로닉스 주식회사 | 반도체 장치 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100439772B1 (ko) | 2004-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6541812B2 (en) | Capacitor and method for forming the same | |
| JP3466851B2 (ja) | 半導体装置及びその製造方法 | |
| KR100195329B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| KR100374082B1 (ko) | 캐패시터및반도체메모리장치의제작방법 | |
| JPH08340092A (ja) | 半導体メモリデバイスおよびその製造方法 | |
| KR100533971B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| GB2336033A (en) | Method of fabricating a DRAM cell capacitor | |
| US6323044B1 (en) | Method of forming capacitor having the lower metal electrode for preventing undesired defects at the surface of the metal plug | |
| US6300192B1 (en) | Method for fabricating a DRAM cell capacitor using hemispherical grain (HSG) silicon | |
| US5604659A (en) | Microelectronic device with centered storage capacitor cavity sized less than feature size | |
| US7332761B2 (en) | Method for fabricating capacitor of semiconductor device | |
| US20010024862A1 (en) | Method for forming a lower electrode by using an electroplating method | |
| JP3654898B2 (ja) | 半導体メモリデバイスの製造方法 | |
| KR100439772B1 (ko) | 반도체 메모리장치의 커패시터 제조 방법 | |
| KR100370169B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| US6855600B2 (en) | Method for manufacturing capacitor | |
| KR100403952B1 (ko) | 캐패시터의 제조 방법 | |
| KR100811250B1 (ko) | 반도체소자의 커패시터 제조방법 | |
| KR100546112B1 (ko) | 반도체소자의 제조방법 | |
| KR100876880B1 (ko) | 실린더형 캐패시터 형성방법 | |
| KR100609558B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR100429374B1 (ko) | 강유전성 캐패시터 형성 방법 | |
| KR100699812B1 (ko) | 반도체 장치의 캐패시터 제조방법 | |
| KR20050019196A (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| KR20020012907A (ko) | 라인형태의 마스크를 이용한 반도체소자의 콘택 전극제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |