CN113948521A - 半导体结构与用以制造其的方法 - Google Patents

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Abstract

本发明提供一种半导体结构与用以制造其的方法。半导体结构包含源极线结构。源极线结构包含形成于沟道中的复合材料。复合材料包含氧化物部与金属部。

Description

半导体结构与用以制造其的方法
技术领域
本发明是有关于半导体结构与用以制造其的方法，且特别有关于具有包含复合材料的源极线结构的半导体结构。
背景技术
现有技术中，半导体结构中的源极线结构通常以多晶硅(polysilicon)或金属材料制成，例如钨(tungsten；W)。此类源极线结构面临多种问题，例如隐含于金属材料中的氟气体(fluorine gases)导致不稳定的绝缘问题、以及应力(stress)导致的错位(dislocation)问题。
氟气体从源极线结构释放至形成于源极线上方的层，使得源极线上方的层被氟气体侵蚀而产生孔洞(pits)，形成于源极线上方的层例如是盖层(cap layer)。形成于源极线上方的层的孔洞会对源极线的绝缘产生不良影响。此外，应力可能存在于源极线结构的制造过程中。应力可导致弯曲的源极线结构、倾斜的存储单元组(memory cell groups)与后段工艺(back-end of line process；BEOL process)中的错位问题。例如，错位问题可包含当形成通孔(via)于源极线结构上时，通孔和源极线结构未对准(misalignment)。
因此，有需要提供具有改善的源极线结构的半导体结构，其具备改良的绝缘性质与减少的错位缺陷，且仍具有良好的导电性。
发明内容
本发明是有关于半导体结构与用以制造其的方法。
根据一实施例，提供半导体结构。半导体结构包含源极线结构。源极线结构包含复合材料形成于沟道中。复合材料包含氧化物部与金属部。
根据另一实施例，提供用以制造半导体结构的方法。制法包含：于堆叠结构中形成沟道；及形成复合材料于沟道中以形成源极线结构。形成复合材料于沟道中的步骤包含：形成氧化物部于沟道中；及形成金属部于沟道中。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下。
附图说明
图1为简要绘示根据本发明的一实施例的半导体结构的剖面图；
图2为简要绘示根据本发明的一实施例的半导体结构的局部放大图；及
图3A-3E为示例性绘示用以制造根据本发明的一实施例的半导体结构的方法。
【符号说明】
100：半导体结构
101：基板
102：沟道
103：金属部
103B：下表面
103U：上表面
104：氧化物部
105：势垒元件
106：导电层
107：绝缘层
108：氧化层
201：介电膜
202：通道层
203：存储层
204：接垫
301：介电层
1010：堆叠结构
CM：复合材料
D1：第一方向
D2：第二方向
E1：部分
T1，T2：厚度
W1，W2：宽度
具体实施方式
在实际应用上，本发明的实施例可实施为多种不同的半导体结构。例如，实施例可应用于三维垂直通道类型存储装置，但本揭露不限于此应用。进一步地，本发明的实施例可应用于三维(three-dimensional；3D)集成电路(Integratedcircuit；IC)结构。以下提出相关实施例，配合图式以详细说明本揭露所提出的半导体结构及其制造方法。然而，本揭露并不以此为限。实施例中的叙述，例如细部结构、制造方法的步骤和材料应用等，仅为举例说明之用，本揭露欲保护的范围并非仅限于所述形式。
同时，须注意的是，本揭露并非显示出所有可能的实施例。相关技术领域者当可在不脱离本揭露的精神和范围的前提下，对实施例的结构和制造方法加以变化与修饰，以符合实际应用所需。因此，未于本揭露提出的其他实施形式也可能可以应用。再者，图式是简化以利清楚说明实施例的内容，图式上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和图式仅作叙述实施例之用，而非用以限缩本揭露保护范围。相同或相似的元件符号用以代表相同或相似的原件。
图1为简要绘示根据本发明的一实施例的半导体结构100的剖面图。图2为简要绘示根据本发明的一实施例的半导体结构100的局部放大图，特别是图1所示的部分E1的放大图。
请同时参照图1及2，在一实施例中，半导体结构100包含源极线结构。源极线结构例如是作为共同源极线。源极线结构包含复合材料CM形成于沟道102中。复合材料CM包含氧化物部104与金属部103。
在一实施例中，半导体结构100可包含堆叠结构1010设置于基板101上。在一实施例中，基板101可包含硅(silicon；Si)。堆叠结构1010可包含多层导电层106与多层绝缘层107，多层导电层106与多层绝缘层107交错堆叠。绝缘层107使导电层106彼此分开。在一实施例中，绝缘层107可包含氧化物。在一实施例中，导电层106可为栅极结构。在一实施例中，导电层106可包含导电材料。在另一实施例中，导电层106可为钨或多晶硅材料。半导体结构100可包含氧化层108，氧化层108沿着第一方向D1延伸通过堆叠结构1010且接触基板101。沟道102设置于氧化层108中，沟道102沿着第一方向D1延伸且使基板101的一部分暴露出来。
在一实施例中，半导体结构100可包含势垒元件105形成于沟道102中。具体而言，势垒元件105形成于沟道102的侧壁与底表面上。具体而言，势垒元件105设置于复合材料CM与氧化层108之间。势垒元件105可具有介于约20-40埃(angstroms；
Figure BDA0002610089530000041
)之间的宽度W1(绘示于图2)。
在一实施例中，复合材料CM的氧化物部104填充沟道102的下部，且复合材料CM的金属部103填充沟道102的上部。此处使用的词「下部」与「上部」代表沟道102中的相对位置。具体而言，「上部」代表沟道102中的一部分，该部分相较于「下部」是为远离基板101的。
复合材料CM的金属部103具有上表面103U与下表面103B，下表面103B相对于上表面103U。此处使用的词「上表面103U」代表金属部的一表面，此表面相较于「下表面103B」所指的表面是为远离基板101的。在一实施例中，上表面103U可具有表面积大于下表面103B所具有的表面积，但本发明对此不加以局限。例如，金属部103从上表面103U向着下表面103B逐渐变细。在一实施例中，氧化物部104形成于金属部103之下且直接接触金属部103的下表面103B。
在一实施例中，氧化物部104可包含氧化物。具体而言，氧化物部104可包含低温氧化物(low temperature oxide；LTO)，例如，低温氧化物可包含300℃反应生成的氧化硅、或约600℃反应生成的TEOS(tetraethoxysilane)。在一实施例中，金属部103可包含金属，较佳为钨。在一实施例中，金属部103可具有小于2000埃的厚度T1(绘示于图2)。在一实施例中，金属部103的厚度T1是介于1350-1650埃(即1500埃±10％)。
并且，半导体结构100更包含垂直通道结构，垂直通道结构通过堆叠结构1010。垂直通道结构包含通道层202、存储层203、介电膜201与接垫204。存储层203设置于通道层202的外侧壁上。介电膜201设置于通道层202的内侧壁与底表面上。接垫204设置于介电膜201上。
图3A-3E为示例性绘示用以制造半导体结构的方法，根据本发明的一实施例。如图3A所示，提供基板101。堆叠结构1010形成于基板101上。堆叠结构1010可包含多层导电层106与多层绝缘层107，多层导电层106与多层绝缘层107沿着第一方向D1交错堆叠形成于基板101之上。绝缘层107使导电层106各自分开。在一实施例中，导电层106可为栅极结构。垂直通道结构通过堆叠结构1010。垂直通道结构包含通道层202、存储层203、介电膜201与接垫204。存储层203设置于通道层202的外侧壁上。介电膜201设置于通道层202的内侧壁与底表面上。接垫204设置于介电膜201上。在一实施例中，基板101可包括硅基板，绝缘层107例如包括氧化硅等材料。导电层106可包括导电材料，例如导体材料或半导体材料。半导体材料包括多晶硅，例如经掺杂的多晶硅。导体材料例如是钨。存储层203可具有ONO结构、ONONO结构、ONONONO结构、或氮氧化硅/氮化硅/氧化物结构。通道层202可包括半导体材料，包括经掺杂的半导体材料或未经掺杂的半导体材料。一实施例中，通道层202的材料包括多晶硅，例如经掺杂的多晶硅或未经掺杂的多晶硅。
如图3A所示，氧化层108穿过堆叠结构1010。在一实施例中，氧化层108是通过沉积处理来形成，例如化学气相沉积(chemical vapor deposition；CVD)处理。在一实施例中，氧化层108可包含低温氧化物。移除部分的氧化层108以形成沟道102。亦即，于堆叠结构1010中形成沟道102，也可说是在氧化层108中形成沟道102。在一实施例中，沟道102的形成是通过对氧化层108进行蚀刻处理且直到暴露出基板101的表面才使蚀刻处理停止。在一实施例中，形成沟道102后，氧化层108可具有沿着一第二方向D2延伸的约500埃的宽度W2。第一方向D1例如是垂直于第二方向D2。在一实施例中，沟道102可具有开口，开口的顶部沿着第二方向D2的宽度可大于沟道102的底表面沿着第二方向D2的宽度。例如，形成沟道102后，氧化层108的上端可具有斜角。例如，氧化层108的上端可沿着远离基板101的方向逐渐变细成为一点，以使沟道102的开口沿着远离基板101的方向逐渐变广。
然后，如图3B所示，势垒元件105通过沉积处理形成于沟道102的侧壁与底表面上。在一实施例中，势垒元件105可包含钛(titanium；Ti)。在一实施例中，势垒元件105可包含氮化钛(titanium nitride；TiN)或钛与氮化钛的组合。在一实施例中，势垒元件105可具有约15埃至约45埃的宽度W1。在另一实施例中，势垒元件105可具有约30埃的宽度W1。
图3C-3E为示例性绘示形成包含氧化物部104与金属部103的复合材料CM于沟道102中。如图3C所示，通过沉积处理使氧化物部104填充于沟道102。接着对氧化物部104回蚀，以使氧化物部104的上表面低于堆叠结构1010的顶表面，如图3D所示。在一实施例中，氧化物部104可包含低温氧化物，低温氧化物可通过低温氧化处理来形成。例如，氧化物部104可包含低温氧化硅，低温氧化硅可通过在300至450℃之间对含硅材料进行氧化处理来形成。
接着，如图3E所示，金属部103通过沉积处理形成于沟道102中。亦即，形成金属部103于氧化物部104之上。例如，形成金属部103可包含：使金属部103的材料沉积于堆叠结构1010与氧化物部104上；移除部分的金属部103的材料以暴露出堆叠结构1010的顶表面，且使堆叠结构1010的顶表面与金属部103的上表面103U共平面。金属部103的材料可为钨。在一实施例中，平坦化处理(planarization process)可施加于半导体结构100。平坦化处理可为化学机械平坦化(chemical-mechanical planarization；CMP)处理。在一实施例中，形成的金属部103具有约1500埃的厚度T1。
金属部103的轮廓可取决于沟道102与形成于沟道102中的氧化物部104的形状。例如，金属部103可具有上表面103U与相对于上表面103U的下表面103B(如图2所绘示)，且上表面103U具有表面积大于下表面103B所具有的表面积。在一实施例中，金属部103从上表面103U向着下表面103B逐渐变细。在其他实施例中，金属部103从最大表面积转变为最小表面积是为骤然的或直接的，而非逐渐的转变。
金属部103可直接形成于氧化物部104上。因此，氧化物部104直接接触金属部103的下表面103B(如图1-图2所示)。在一实施例中，势垒元件105可环绕金属部103及氧化物部104，并且势垒元件105可直接接触于金属部103、氧化物部104及基板101。势垒元件105可电性连接于金属部103以及基板101。
接着，请回头参照图1，在一实施例中，半导体结构100可更包含介电层301(ILD2)。介电层301(ILD2)可通过沉积处理形成于堆叠结构1010上且覆盖金属部103的上表面103U，形成如图1所示的结构。介电层301可包含氧化物。介电层301可具有约3400埃的厚度T2。
本发明以包含复合材料的源极线结构取代仅包含金属的源极线结构，例如取代仅包含钨的源极线结构。由于源极线结构中的金属材料的量降低，从源极线中的金属材料释放的氟气体减少，氟气体造成的孔洞亦得以减少，而半导体结构的绝缘性质提升。进一步地，相较于在源极线结构中使用单一材料，例如多晶硅或钨，在源极线结构中使用复合材料亦有助于减轻应力对半导体结构的影响。换言之，本发明的半导体结构有助于改善半导体结构的倾斜轮廓、解决半导体结构中的错位问题且避免错位问题引起的线路桥接(bridge)问题。
当施加偏压(bias voltage)于本发明的源极线结构，源极线电流流过金属部与势垒元件以达成电连接。在相同测试条件下，本发明的源极线结构的源极线电流展现的特性，和仅包含钨的源极线结构的源极线电流的特性相似。此外，本发明的半导体结构的串行电流(string current)的离子表现(ion performances)，和现有技术的半导体结构(例如，半导体结构具有仅包含钨的源极线结构)的串行电流的离子表现为相似的。串行电流流过垂直通道结构，且会被源极线结构影响。因此，即便本发明的源极线结构的金属材料的量减少，但本发明的半导体结构仍具有良好的导电性。
根据本发明的一实施例提供一半导体结构。半导体结构包含一源极线结构。源极线结构包含一复合材料形成于一沟道中，复合材料包含一氧化物部及一金属部。相较于一般仅包含金属的源极线结构而言(例如是仅包含钨的源极线结构)，由于本发明的半导体结构的源极线结构包括复合材料(包括氧化物部)，源极线结构中的金属材料的量降低，从源极线中的金属材料释放的氟气体减少，氟气体造成的孔洞亦得以减少，而半导体结构的绝缘性质提升。进一步地，相较于在源极线结构中使用单一材料，例如多晶硅或钨，在源极线结构中使用复合材料亦有助于减轻应力对半导体结构的影响。换言之，本发明的半导体结构有助于改善半导体结构的倾斜轮廓、解决半导体结构中的错位问题且避免错位问题引起的线路桥接问题。
应注意的是，如上所述的图式、结构和步骤，是用以叙述本揭露的部分实施例或应用例，本揭露并不限制于上述结构和步骤的范围与应用形式。其他不同结构形式的实施例，例如不同内部元件的已知构件都可应用，其示例的结构和步骤可根据实际应用的需求而调整。因此图式的结构仅用以举例说明，而非用以限制本发明。通常知识者当知，应用本揭露的相关结构和步骤过程，例如半导体结构中的相关元件和层的排列方式或构型，或制造步骤细节等，都可能依实际应用样态所需而可能有相应的调整和变化。
综上所述，虽然本发明已以实施例揭露如上，然而其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围前提下，当可作各种的修改与润饰。因此，本发明的保护范围当以权利要求限定的为准。

Claims (10)

1.一种半导体结构，包含：
一源极线结构，包含一复合材料形成于一沟道中，该复合材料包含：
一氧化物部；及
一金属部。
2.如权利要求1所述的半导体结构，其中该金属部具有一上表面与一下表面，该下表面相对于该上表面，该上表面具有一表面积大于该下表面具有的一表面积。
3.如权利要求2所述的半导体结构，其中该氧化物部形成于该金属部之下且直接接触该金属部的该下表面。
4.如权利要求1所述的半导体结构，其中该金属部具有小于2000埃的一厚度。
5.如权利要求1所述的半导体结构，更包含一势垒元件形成于该沟道的一侧壁上。
6.如权利要求5所述的半导体结构，其中该势垒元件具有介于20埃与40埃之间的一宽度，且该势垒元件包含钛。
7.如权利要求1所述的半导体结构，其中该氧化物部包含低温氧化物。
8.一种用以制造半导体结构的方法，包含：
于一堆叠结构中形成一沟道；及
形成一复合材料于该沟道中以形成一源极线结构，
其中形成该复合材料于该沟道中的步骤包含：
形成一氧化物部于该沟道中；及
形成一金属部于该沟道中。
9.如权利要求8所述的方法，其中在形成该金属部于该沟道中的步骤中，该金属部具有一上表面与一下表面，该下表面相对于该上表面，该上表面具有一表面积大于该下表面具有的一表面积。
10.如权利要求8所述的方法，其中形成于该沟道中的该金属部具有小于2000埃的一厚度。
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US5631179A (en) 1995-08-03 1997-05-20 Taiwan Semiconductor Manufacturing Company Method of manufacturing metallic source line, self-aligned contact for flash memory devices
CN104157654B (zh) * 2014-08-15 2017-06-06 中国科学院微电子研究所 三维存储器及其制造方法
US9305934B1 (en) * 2014-10-17 2016-04-05 Sandisk Technologies Inc. Vertical NAND device containing peripheral devices on epitaxial semiconductor pedestal
US20180261621A1 (en) * 2017-03-10 2018-09-13 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same
US10170492B2 (en) * 2017-04-07 2019-01-01 Macronix International Co., Ltd. Memory device and method for fabricating the same
KR20180135526A (ko) * 2017-06-12 2018-12-21 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
US10283513B1 (en) * 2017-11-06 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device with annular blocking dielectrics and method of making thereof
US10147732B1 (en) * 2017-11-30 2018-12-04 Yangtze Memory Technologies Co., Ltd. Source structure of three-dimensional memory device and method for forming the same
US10424593B2 (en) * 2018-01-09 2019-09-24 Macronix International Co., Ltd. Three-dimensional non-volatile memory and manufacturing method thereof
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