KR20220103773A - 선택적인 전기 도금된 비아 충진을 갖는 상호 접속 구조체 - Google Patents

선택적인 전기 도금된 비아 충진을 갖는 상호 접속 구조체 Download PDF

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KR20220103773A
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램 리써치 코포레이션
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Abstract

반도체 디바이스의 상호 접속 구조체는 도전성 비아 및 유전체 층과 도전성 비아 사이의 계면을 라이닝하는 배리어 층을 포함한다. 배리어 층은 유전체 층에 형성된 리세스의 측벽들을 따라 선택적으로 증착된다. 도전성 비아는 리세스의 개구부 내에 로듐, 이리듐, 또는 백금과 같은 전기 도전성 재료를 선택적으로 전기 도금함으로써 형성되고, 도전성 비아는 리세스의 하단부에서 노출된 금속 표면으로부터 상향으로 성장한다. 도전성 비아는 저 전자 평균 자유 경로, 저 전기 저항률, 및 고 융점을 갖는 전기 도전성 재료를 포함한다. 반도체 디바이스의 상호 접속 구조체는 감소된 비아 저항 및 전자 마이그레이션 및/또는 응력 마이그레이션에 대한 개선된 저항을 갖는다.

Description

선택적인 전기 도금된 비아 충진을 갖는 상호 접속 구조체
반도체 디바이스들은 유전체 재료의 하나 이상의 개재하는 (intervening) 층들에 의해 서로 절연된 상이한 레벨들의 전기적으로 도전성인 구조체들을 갖는 멀티-레벨 배열로 형성될 수도 있다. 반도체 디바이스들의 전기적으로 도전성인 구조체들의 형성은 다마신 (damascene) 프로세스 또는 듀얼 다마신 프로세스를 사용하여 달성될 수 있다. 트렌치들 (trenches) 및/또는 홀들이 유전체 재료 내로 에칭되고, 하나 이상의 라이너 층들 및 배리어 층들로 라이닝될 수도 있다. 전기적으로 도전성인 재료가 유전체 재료를 관통하여 연장하고 전기적으로 도전성인 구조체들 사이에 전기적 상호 접속을 제공하는 비아들, 콘택트들, 또는 다른 상호 접속 피처들을 형성하기 위해 트렌치들 및/또는 홀들 내에 증착될 수도 있다.
본 명세서에 제공된 배경기술은 본 개시의 맥락을 일반적으로 제시할 목적들이다. 이 배경기술에 기술되는 정도의 본 명세서에 명명된 발명자들의 업적, 뿐만 아니라 출원 시 종래 기술로서 달리 인증되지 않을 수도 있는 본 기술 (description) 의 양태들은 본 개시에 대한 종래 기술로서 명시적으로나 암시적으로 인정되지 않는다.
참조로서 인용
PCT 신청 양식은 본 출원의 일부로서 본 명세서와 동시에 제출되었다. 본 출원이 동시에 제출된 PCT 신청 양식에서 식별된 바와 같이 우선권 또는 이익을 주장하는 출원 각각은 전체가 모든 목적들을 위해 참조로서 인용되었다.
반도체 디바이스를 위한 상호 접속 구조체가 본 명세서에 제공된다. 상호 접속 구조체는 제 1 금속 층, 제 2 금속 층, 및 제 1 금속 층과 제 2 금속 층 사이의 유전체 층을 포함한다. 상호 접속 구조체는 유전체 층에 형성된 도전성 비아를 더 포함하고, 도전성 비아는 제 1 금속 층과 제 2 금속 층 사이에 있고, 도전성 비아는 제 1 금속 층과 제 2 금속 층 사이에 전기적 상호 접속을 제공한다. 상호 접속 구조체는 도전성 비아와 유전체 층 사이의 계면을 라이닝하는 배리어 층을 더 포함하고, 도전성 비아는 상온에서 약 10 ㎚ 이하의 전자 평균 자유 경로 및 상온에서 약 15 μΩ-㎝ 이하의 벌크 전기 저항률 (resistivity) 을 갖는 전기적으로 도전성 재료를 포함한다.
일부 구현 예들에서, 전기 도전성 재료는 약 1700 ℃ 이상의 융점을 갖는다. 일부 구현 예들에서, 전기 도전성 재료는 로듐, 이리듐, 및 백금으로 구성된 그룹으로부터 선택된다. 일부 구현 예들에서, 상호 접속 구조체는 제 1 금속 층과 도전성 비아 사이의 콘택트 플러그를 더 포함하고, 콘택트 플러그는 코발트, 팔라듐, 또는 니켈을 포함하고, 제 1 금속 층 및 상기 제 2 금속 층 각각은 구리를 포함한다. 일부 구현 예들에서, 배리어 층은 콘택트 플러그와 콘택트하거나 약 1 ㎚ 이하의 거리만큼 콘택트 플러그로부터 분리된다. 일부 구현 예들에서, 배리어 층은 제 1 금속 층과 콘택트하거나 약 1 ㎚ 이하의 거리만큼 제 1 금속 층으로부터 분리된다. 일부 구현 예들에서, 도전성 비아의 평균 폭 또는 직경은 약 3 ㎚ 내지 약 12 ㎚이다.
또 다른 양태는 반도체 디바이스를 위한 상호 접속 구조체를 제작하는 방법을 수반한다. 방법은 제 1 금속 층 및 제 1 금속 층 위의 유전체 층을 갖는 기판을 수용하는 단계, 제 1 금속 층을 노출시키기 위해 유전체 층을 관통하여 리세스를 에칭하는 단계, 리세스의 측벽들을 따라 유전체 층 상에 배리어 층을 증착하는 단계, 및 리세스 내에 도전성 비아를 형성하도록 리세스의 하단부에서 노출된 금속 표면 상에 전기적으로 도전성 재료를 선택적으로 전기 도금하는 단계를 포함하고, 전기적으로 도전성 재료를 선택적으로 전기 도금하는 단계는 리세스의 하단부에서 노출된 금속 표면으로부터 상향으로 진행한다.
일부 구현 예들에서, 방법은 제 1 금속 층을 노출하기 위해 유전체 층을 관통하여 리세스를 에칭한 후 제 1 금속 층 상에 콘택트 플러그를 증착하는 단계를 더 포함하고, 여기서 노출된 금속 표면은 콘택트 플러그의 상단 표면을 포함한다. 일부 구현 예들에서, 콘택트 플러그를 증착하는 단계는 제 1 금속 층 상에 무전해 도금 또는 CVD (chemical vapor deposition) 에 의해 콘택트 플러그를 선택적으로 증착하는 것을 포함한다. 일부 구현 예들에서, 배리어 층을 증착하는 단계는 노출된 금속 표면에 걸쳐 증착하지 않고 유전체 층의 노출된 표면들 상에 배리어 층을 선택적으로 증착하는 것을 포함한다. 일부 구현 예들에서, 전기 도전성 재료는 상온에서 약 10 ㎚ 이하의 전자 평균 자유 경로 및 상온에서 약 15 μΩ-㎝ 이하의 벌크 전기 저항률을 갖는다. 일부 구현 예들에서, 전기 도전성 재료는 약 1700 ℃ 이상의 융점을 갖는다. 일부 구현 예들에서, 전기 도전성 재료는 로듐, 이리듐, 및 백금으로 구성된 그룹으로부터 선택된다. 일부 구현 예들에서, 노출된 금속 표면 상에 전기 도전성 재료를 전기 도금하는 단계는: 전기 도금 용액과 기판을 콘택트시키는 단계로서, 전기 도금 용액은 약 0.01 g/L 내지 약 1 g/L의 금속 함량을 갖는 금속 염 또는 금속 착체를 포함하는, 콘택트시키는 단계, 및 노출된 금속 표면 상에 전기적으로 도전성 재료를 전기 도금하고 전기적으로 도전성 재료로 리세스의 개구부를 전기 화학적으로 충진하도록 기판을 캐소드로 바이어싱하는 (cathodically bias) 단계를 포함한다. 일부 구현 예들에서, 기판을 캐소드로 바이어싱하는 단계는 약 0.01 ㎃/㎠ 내지 약 0.1 ㎃/㎠의 전류 밀도로 상기 기판에 전류를 인가하는 단계를 포함한다. 일부 구현 예들에서, 전기 도금 용액은 약 0.01 mS/㎝ 내지 약 10 mS/㎝의 도전율을 갖는다. 일부 구현 예들에서, 전기 도금 용액은 유기 첨가제들이 없거나 (free) 실질적으로 없다. 일부 구현 예들에서, 전기 도금 용액은 로듐 착체 또는 로듐 염 및 착화제를 포함한다.
이들 및 다른 양태들은 도면들을 참조하여 이하에 더 기술된다.
도 1a 내지 도 1k는 다양한 구성들에 따른 도전성 피처들을 포함하는 예시적인 상호 접속 구조체들의 단면 개략도들을 도시한다.
도 2a 내지 도 2c는 다양한 구성들에 따른 코발트 비아들을 갖는 도전성 피처들을 포함하는 예시적인 상호 접속 구조체들의 단면 개략도들을 도시한다.
도 3은 일부 구현 예들에 따른 상호 접속 구조체를 제작하는 일 예시적인 방법의 흐름도를 도시한다.
도 4a 내지 도 4g는 일부 구현 예들에 따른 상호 접속 구조체를 제작하는 예시적인 프로세스의 단면 개략도들을 도시한다.
도 5a는 일부 구현 예들에 따른 콘택트 플러그 위에 형성된 도전성 비아를 갖는 반도체 디바이스를 위한 예시적인 상호 접속 구조체의 단면 개략도를 도시한다.
도 5b는 일부 구현 예들에 따른 제 1 금속 층 위에 형성된 도전성 비아를 갖는 반도체 디바이스를 위한 예시적인 상호 접속 구조체의 단면 개략도를 도시한다.
도 6은 일부 구현 예들에 따른 전기 도금이 발생할 수도 있는 예시적인 전기 도금 셀의 개략도를 도시한다.
도 7은 일부 구현 예들에 따른 전기 도금을 수행하기 위한 예시적인 시스템의 평면도의 개략도를 도시한다.
도 8은 일부 구현 예들에 따른 전기 도금을 수행하기 위한 대안적인 예시적인 시스템의 평면도의 개략도를 도시한다.
본 개시에서, 용어들 "반도체 웨이퍼", "웨이퍼", "기판", "웨이퍼 기판", 및 "부분적으로 제조된 집적 회로"는 상호 교환 가능하게 사용된다. 당업자는 용어 "부분적으로 제조된 집적 회로"가 그 위에 집적 회로 제조의 많은 단계들 중 임의의 단계 동안의 실리콘 웨이퍼를 지칭할 수 있다는 것을 이해할 것이다. 반도체 디바이스 산업계에 사용된 웨이퍼 또는 기판은 통상적으로 200 ㎜, 또는 300 ㎜, 또는 450 ㎜의 직경을 갖는다. 이하의 상세한 기술 (description) 은 본 개시가 웨이퍼 상에서 구현된다는 것을 가정한다. 그러나, 본 개시는 이렇게 제한되지 않는다. 워크피스는 다양한 형상들, 사이즈들, 및 재료들일 수도 있다. 반도체 웨이퍼들에 더하여, 본 개시의 이점을 취할 수도 있는 다른 워크피스들은 인쇄 회로 기판들, 등과 같은 다양한 물품들을 포함한다.
도입
반도체 디바이스들에서 전기적으로 도전성 구조체들의 제조 (fabrication) 는 종종 반도체 디바이스들, 다른 상호 접속 배선, 및 칩 패키지 접속부들 사이를 접속하는 금속 배선을 수반한다. 전기적으로 도전성 구조체들은 칩에 걸친 거리를 가로지르는 라인 피처들 (예를 들어, 금속 라인들 또는 금속화 층들), 및 상이한 레벨들의 피처들을 연결하는 수직 상호 접속 피처들 (예를 들어, 비아들) 을 포함할 수도 있다. 상호 접속 피처들은 보통 라인 구조체 및 비아 구조체 모두에 구리 (Cu), 코발트 (Co), 알루미늄 (Al), 또는 텅스텐 (W) 을 포함하지만, 다른 도전성 금속들로 제조될 수도 있다. 라인 피처들 및 상호 접속 피처들은 전기 절연체들인 ILD (interlayer dielectrics) 에 의해 절연될 수도 있다.
집적 회로 (Integrated circuit; IC) 제조 방법들은 일반적으로 ILD 층에 형성된 리세스된 (recessed) 피처들 내로 금속들의 증착을 수반한다. 증착된 재료는 IC 내에 수평으로 그리고/또는 수직으로 연장하는 도전성 경로들을 제공한다. 인접한 ILD 층들에 형성된 금속 라인들은 일련의 비아들 또는 상호 접속 피처들에 의해 서로 접속될 수도 있다. 하나 이상의 비아들에 의해 서로 전기적으로 접속된 복수의 금속 라인들을 포함하는 스택은 듀얼 다마신 프로세싱으로 알려진 프로세스에 의해 가장 흔히 형성되지만, 또한 단일 다마신 또는 서브트랙티브 (subtractive) 프로세스들을 사용하여 형성될 수도 있다. 이하에 기술된 방법들, 장치들, 및 디바이스들이 다마신 프로세싱의 맥락에서 제시될 수도 있지만, 본 개시의 방법들, 장치들, 및 디바이스들이 다마신 프로세싱에만 제한되지 않고, 다른 프로세싱 방법들의 맥락에서 사용될 수도 있다는 것이 이해될 것이다.
도 1a 내지 도 1k는 다양한 구성들에 따른 도전성 피처들을 포함하는 예시적인 상호 접속 구조체들의 단면 개략도들을 도시한다. 도 1a 내지 도 1k의 상호 접속 구조체들은 반도체 디바이스들의 상호 접속 구조체들과 일반적으로 연관된 문제들을 해결하기 위한 다양한 구성들, 설계들 및 재료들을 나타낸다.
도 1a는 라이너 층 및 확산 배리어 층을 갖는 예시적인 구리 상호 접속 구조체의 단면 개략도를 도시한다. 구리 상호 접속 구조체 (100a) 는 제 1 금속 라인 (110) 및 제 1 금속 라인 (110) 위의 유전체 층 (140) 을 포함한다. 일부 구현 예들에서, 제 1 금속 라인 (110) 은 구리를 포함한다. 일부 구현 예들에서, 유전체 층 (140) 은 실리콘 옥사이드, 불소-도핑되거나 탄소-도핑된 실리콘 옥사이드, 또는 유기실리케이트 유리 (organosilicate glass; OSG) 와 같은 유기물-함유 로우-k (low-k) 재료와 같은 유전체 재료를 포함한다. 유전체 층 (140) 은 층간 유전체, 금속 간 유전체, 또는 절연 층으로 지칭될 수도 있다. 일부 구현 예들에서, 유전체 층 (140) 은 유전체 재료들의 복수의 층들을 포함한다. 에칭 정지 층 (150) 은 제 1 금속 라인 (110) 과 유전체 층 (140) 사이에 위치될 수도 있다. 에칭 정지 층 (150) 은 인접한 층들 또는 컴포넌트들과 상이한 에칭 선택도를 갖는 유전체 재료를 가질 수도 있다. 예를 들어, 에칭 정지 층 (150) 은 실리콘 나이트라이드, 실리콘 카바이드, 실리콘 옥시카바이드, 실리콘 카보나이트라이드, 카보나이트라이드, 또는 실리콘 옥시카보나이트라이드를 포함할 수 있다.
도전성 피처 (160) 가 유전체 층 (140) 내에 그리고/또는 유전체 층 (140) 을 관통하여 형성된다. 도전성 피처 (160) 는 유전체 층 (140) 을 관통하여 개구부, 리세스, 및/또는 트렌치를 형성함으로써 형성될 수도 있고, 이는 다마신 프로세스를 사용하여 달성될 수도 있다. 도전성 피처 (160) 는 도전성 비아 (120) 및 제 2 금속 라인 (130) 을 포함한다. 도전성 비아 (120) 는 제 1 금속 라인 (110) 과 제 2 금속 라인 (130) 사이에 전기적 상호 접속을 제공한다. 도전성 비아 (120) 는 유전체 층 (140) 의 하부 부분에 개구부를 형성한 후 개구부 내에 증착될 수도 있고, 제 2 금속 라인 (130) 은 유전체 층 (140) 의 상부 부분에 트렌치를 형성한 후 트렌치 내에 증착될 수도 있다. 개구부는 트렌치의 하단부로부터 제 1 금속 라인 (110) 의 상단부로 연장할 수도 있다. 일부 구현 예들에서, 제 2 금속 라인 (130) 은 구리를 포함한다. 도 1a의 도전성 비아 (120) 는 구리를 포함한다.
도 1a에서, 확산 배리어 층 (122) 은 도전성 피처 (160) 와 유전체 층 (140) 사이의 계면을 라이닝한다. 더욱이, 라이너 층 (124) 은 확산 배리어 층 (122) 과 도전성 피처 (160) 사이에 위치될 수도 있다. 확산 배리어 층 (122) 및 라이너 층 (124) 모두는 도전성 비아 (120) 로부터 제 1 금속 라인 (110) 을 분리한다. 확산 배리어 층 (122) 은 유전체 층 (140) 내로 금속 (예를 들어, 구리) 의 확산을 제한하도록 역할한다 (serve). 일부 구현 예들에서, 확산 배리어 층 (122) 은 또한 도전성 피처 (160) 와 유전체 층 (140) 사이의 접착 층으로서 역할한다. 일부 구현 예들에서, 확산 배리어 층 (122) 은 개구부 및 트렌치 내의 유전체 층의 표면들을 따라 컨포멀하게 (conformally) 증착된다. 일부 구현 예들에서, 확산 배리어 층 (122) 은 탄탈룸 나이트라이드 (TaN), 탄탈룸 (Ta), 티타늄 나이트라이드 (TiN), 티타늄 (Ti), 티타늄 옥사이드 (TiO2), 텅스텐 카보나이트라이드 (WCN), 텅스텐 나이트라이드 (WN), 또는 몰리브덴 나이트라이드 (MoN) 를 포함한다. 일부 구현 예들에서, 확산 배리어 층 (122) 의 두께는 약 0.5 ㎚ 내지 약 5 ㎚ 또는 약 1 ㎚ 내지 약 3 ㎚이다. 다양한 재료들이 확산 배리어 층 (122) 상에서 습윤하기 (wetting) 어려울 수도 있기 때문에, 라이너 층 (124) 은 확산 배리어 층 (122) 상에 형성될 수도 있다. 일부 구현 예들에서, 라이너 층 (124) 은 확산 배리어 층 (122) 을 따라 컨포멀하게 증착된다. 일부 구현 예들에서, 라이너 층 (124) 은 코발트 (Co), 루테늄 (Ru), 또는 이들의 조합들을 포함하고, 부가적으로 또는 대안적으로 니켈 (Ni), 레늄 (Re), 팔라듐 (Pd), 백금 (Pt), 이리듐 (Ir), 로듐 (Rh), 또는 이들의 조합들을 포함할 수 있다. 일부 구현 예들에서, 라이너 층 (124) 의 두께는 약 0.5 ㎚ 내지 약 5 ㎚ 또는 약 1 ㎚ 내지 약 3 ㎚이다.
반도체 디바이스 성능을 개선하기 위해, 피처 사이즈들은 기술 노드 각각과 함께 점점 보다 작아진다. 결과로서, 상호 접속 피처들 및 비아들은 또한 축소되었다. 이는 디바이스 성능과 신뢰도를 유지하면서 제조 동안 많은 과제들을 제시한다. 예를 들어, 보다 좁은 비아들 및 상호 접속 피처들을 사용하여, 도 1a의 도전성 비아 (120) 는 보다 작은 단면적을 점유한다. 측벽들을 따른 확산 배리어 층 (122) 및 라이너 층 (124) 의 존재는 도전성 비아 (120) 내 도전체 금속 (예를 들어, 구리, 코발트, 알루미늄, 또는 텅스텐) 의 단면적을 감소시킨다. 도전성 비아 (120) 내의 도전체 금속이 기술 노드 각각과 함께 점점 보다 작은 단면적을 점유하기 때문에, 확산 배리어 층 (122) 및 라이너 층 (124) 은 도전성 비아 (120) 의 하단부를 향한 단면적의 보다 큰 백분율을 차지한다. 이는 도전성 비아 (120) 와 제 1 금속 라인 (110) 사이의 비아 저항을 상승시킨다. 더욱이, 제 1 금속 라인 (110) 과 도전성 비아 (120) 사이의 확산 배리어 층 (122) 및 라이너 층 (124) 의 존재는 도전성 비아 (120) 와 제 1 금속 라인 (110) 사이의 직접적인 전기적 콘택트를 제한한다. 확산 배리어 층 (122) 은 통상적으로 전기적으로 저항성 재료로 이루어진다. 그 결과, 도전성 비아 (120) 와 제 1 금속 라인 (110) 사이의 비아 저항이 상승한다. 도전성 비아 (120) 와 제 1 금속 라인 (110) 사이의 비아 저항을 감소시키려는 시도들이 이루어지고 있다.
도 1b는 라이너 층이 없는 예시적인 구리 상호 접속 구조체의 단면 개략도를 도시한다. 구리 상호 접속 구조체 (100b) 는 라이너 층이 없는 것을 제외하고 도 1a의 구리 상호 접속 구조체 (100a) 와 동일한 양태들을 포함한다. 도전성 비아 (120) 가 개선된 도전율 (conductivity) 을 위해 보다 큰 단면적을 점유하지만, 구리 상호 접속 구조체 (100b) 는 여전히 도전성 비아 (120) 와 제 1 금속 라인 (110) 사이에 확산 배리어 층 (122) 을 포함한다. 더욱이, 도전성 피처 (160) 는 라이너 층 없이 확산 배리어 층 (122) 상에서 습윤하기 어려울 수도 있다.
도 1c는 코발트 비아를 갖는 예시적인 금속 상호 접속 구조체의 단면 개략도를 도시한다. 금속 상호 접속 구조체 (100c) 는 도전성 비아 (125) 가 구리 대신 코발트를 포함하는 것을 제외하고 도 1b의 구리 상호 접속 구조체 (100b) 와 동일한 양태들을 포함한다. 일부 구현 예들에서, 제 2 금속 라인 (135) 은 구리 대신 코발트를 포함한다. 도전성 비아 (125) 는 개선된 도전율을 위해 보다 큰 단면적을 점유하지만, 금속 상호 접속 구조체 (100c) 는 여전히 도전성 비아 (125) 와 제 1 금속 라인 (110) 사이에 확산 배리어 층 (122) 을 포함한다. 또한, 코발트는 구리만큼 전기적으로 도전성이 없다.
도 1d는 확산 배리어 층 또는 라이너 층이 없는 예시적인 구리 상호 접속 구조체의 단면 개략도를 도시한다. 구리 상호 접속 구조체 (100d) 는 라이너 층 또는 확산 배리어 층이 없는 것을 제외하고 도 1a의 구리 상호 접속 구조체 (100a) 와 동일한 양태들을 포함한다. 도전성 비아 (120) 는 개선된 도전율을 위해 보다 큰 단면적을 점유하고 그렇지 않으면 비아 저항을 상승시키는 확산 배리어 층이 없다. 그러나, 확산 배리어 층이 없는 구리 상호 접속 구조체 (100d) 는 유전체 층 (140) 내로 금속 원자들의 적절한 확산 저항을 제공할 수 없고, 특히 구리 상호 접속 구조체 (100d) 는 전자 마이그레이션 (electromigration) 및/또는 응력 마이그레이션에 대한 적절한 저항을 제공할 수 없다. 전자 마이그레이션은 전자들과 확산하는 금속 (예를 들어, 구리) 원자들 사이의 운동량 전달로 인해 전도체 내의 이온들의 점진적인 운동에 의해 유발된 재료의 이송이다. 주위의 유전체 재료로의 금속의 확산은 주위의 유전체 재료의 전기적 절연 속성들에 부정적으로 영향을 줄 수도 있다. 금속의 확산은 또한 바람직하지 않게 비아들 또는 금속 라인들에서 보이드들의 형성을 발생시킬 수도 있다. 이에 더하여, 구리 상호 접속 구조체 (100d) 는 (유전체 층 (140) 과 같은) 절연 층이 더 이상 통상적인 전기장들에서 적절한 전기적 절연체로서 역할을 하지 않는 고장 모드인 TDDB (time-dependent dielectric break) 에 취약할 수도 있다. 전자 마이그레이션, 응력 마이그레이션, 및 TDDB는 반도체 디바이스들에서 구리 상호 접속 구조체 (100d) 의 신뢰성 및 성능을 감소시킬 수도 있다.
도 1e는 코발트 비아 사전 충진 (prefill) 을 갖는 예시적인 금속 상호 접속 구조체의 단면 개략도를 도시한다. 금속 상호 접속 구조체 (100e) 는 도 1a 내지 도 1d에 기술된 바와 같이 제 1 금속 라인 (110), 유전체 층 (140), 및 에칭 정지 층 (150) 을 포함한다. 도전성 피처 (160e) 는 도전성 비아 사전 충진 (175) 및 제 2 금속 라인 (180) 을 포함한다. 일부 구현 예들에서, 도전성 비아 사전 충진 (175) 은 제 1 금속 라인 (110) 과 제 2 금속 라인 (180) 사이에 전기적 상호 접속을 제공한다. 일부 구현 예들에서, 도전성 비아 사전 충진 (175) 은 코발트를 포함한다. 도전성 비아 사전 충진 (175) 은 도전성 비아 사전 충진 (175) 의 측벽들 및 하단 표면을 따라 확산 배리어 층 또는 라이너 층으로 라이닝되지 않는다. 이는 도전성 비아 사전 충진 (175) 과 제 1 금속 라인 (110) 사이의 비아 저항을 감소시킨다. 제 2 금속 라인 (180) 은 구리를 포함한다. 확산 배리어 층 (132) 은 제 2 금속 라인 (180) 과 유전체 층 (140) 사이의 계면, 및 제 2 금속 라인 (180) 과 도전성 비아 사전 충진 (175) 사이의 계면을 라이닝한다. 라이너 층 (134) 이 제 2 금속 라인 (180) 과 확산 배리어 층 (132) 사이에 위치된다. 확산 배리어 층 (132) 이 도전성 비아 사전 충진 (175) 과 제 2 금속 라인 (180) 사이의 비아 저항을 상승시키지만, 도전성 비아 사전 충진 (175) 의 상단 표면은 도전성 비아 사전 충진 (175) 의 하단 표면보다 큰 표면적을 갖고, 확산 배리어 층을 갖는 것의 효과는 보다 증폭될 것이다.
도 1f는 코발트 비아 사전 충진을 갖고 라이너 층이 없는 예시적인 금속 상호 접속 구조체의 단면 개략도를 도시한다. 금속 상호 접속 구조체 (100f) 는 제 2 금속 라인 (180) 을 라이닝하는 라이너 층이 없는 것을 제외하고 도 1e의 금속 상호 접속 구조체 (100e) 와 동일한 양태들을 포함한다. 도전성 피처 (160f) 는 도전성 비아 사전 충진 (175) 및 제 2 금속 라인 (180) 을 포함한다. 제 2 금속 라인 (180) 이 개선된 도전율을 위해 보다 큰 단면적을 점유하지만, 제 2 금속 라인 (180) 은 여전히 도전성 비아 사전 충진 (175) 과 제 2 금속 라인 (180) 사이에 확산 배리어 층 (132) 을 포함한다. 또한, 제 2 금속 라인 (180) 은 라이너 층 없이 확산 배리어 층 (132) 상에서 습윤하기 어려울 수도 있다.
도 1g는 코발트 비아 사전 충진 및 코발트 금속 라인을 갖는 예시적인 금속 상호 접속 구조체의 단면 개략도를 도시한다. 금속 상호 접속 구조체 (100g) 는 제 2 금속 라인 (185) 이 코발트를 포함하는 것을 제외하고 도 1f의 금속 상호 접속 구조체 (100f) 와 동일한 양태들을 포함한다. 도전성 피처 (160g) 는 도전성 비아 사전 충진 (175) 및 제 2 금속 라인 (185) 을 포함한다. 제 2 금속 라인 (185) 이 코발트를 포함하기 때문에 제 2 금속 라인 (185) 은 라이너 층으로 라이닝되지 않는다. 그러나, 제 2 금속 라인 (185) 은 여전히 제 2 금속 라인 (185) 과 유전체 층 (140) 사이의 계면, 및 제 2 금속 라인 (185) 과 도전성 비아 사전 충진 (175) 사이의 계면에서 확산 배리어 층 (132) 으로 라이닝된다.
도 1h는 라이너 층 또는 확산 배리어 층이 없는 구리 금속 라인 및 코발트 비아 사전 충진을 갖는 예시적인 금속 상호 접속 구조체의 단면 개략도를 도시한다. 금속 상호 접속 구조체 (100h) 는 제 2 금속 라인 (180) 을 라이닝하는 확산 배리어 층이 없는 것을 제외하고 도 1f의 금속 상호 접속 구조체 (100f) 와 동일한 양태들을 포함한다. 도전성 피처 (160h) 는 도전성 비아 사전 충진 (175) 및 제 2 금속 라인 (180) 을 포함한다. 그러나, 도전성 비아 사전 충진 (175) 또는 제 2 금속 라인 (180) 도 확산 배리어 층 또는 라이너 층으로 라이닝되지 않는다.
도 1i는 구리 비아 사전 충진 및 구리 금속 라인을 갖는 예시적인 구리 상호 접속 구조체의 단면 개략도를 도시한다. 구리 상호 접속 구조체 (100i) 는 도전성 비아 사전 충진 (190) 이 코발트 대신 구리를 포함하는 것을 제외하고 도 1e의 금속 상호 접속 구조체 (100e) 와 동일한 양태들을 포함한다. 도전성 피처 (160i) 는 도전성 비아 사전 충진 (190) 및 제 2 금속 라인 (180) 을 포함한다. 도전성 비아 사전 충진 (190) 은 도전성 비아 사전 충진 (190) 의 측벽들 및 하단 표면을 따라 확산 배리어 층 또는 라이너 층으로 라이닝되지 않는다. 그러나, 확산 배리어 층 (132) 및 라이너 층 (134) 은 유전체 층 (140) 과 제 2 금속 라인 (180) 사이의 계면, 및 제 2 금속 라인 (180) 과 전도성 비아 사전 충진 (190) 사이의 계면을 라이닝한다.
도 1j는 구리 비아 사전 충진 및 구리 금속 라인을 갖는 예시적인 구리 상호 접속 구조체의 단면 개략도를 도시한다. 구리 상호 접속 구조체 (100j) 는 라이너 층 (134) 이 없는 것을 제외하고 도 1i의 구리 상호 접속 구조체 (100i) 와 동일한 양태들을 포함한다. 도전성 피처 (160j) 는 도전성 비아 사전 충진 (190) 및 제 2 금속 라인 (180) 을 포함한다. 제 2 금속 라인 (180) 은 유전체 층 (140) 과 제 2 금속 라인 (180) 사이의 계면, 및 제 2 금속 라인 (180) 과 도전성 비아 사전 충진 (190) 사이의 계면에서 확산 배리어 층 (132) 만으로 라이닝된다.
도 1k는 구리 비아 사전 충진 및 코발트 금속 라인을 갖는 예시적인 금속 상호 접속 구조체의 단면 개략도를 도시한다. 금속 상호 접속 구조체 (100k) 는 제 2 금속 라인 (185) 이 구리 대신 코발트를 포함하는 것을 제외하고 도 1j의 구리 상호 접속 구조체 (100j) 와 동일한 양태들을 포함한다. 도전성 피처 (160k) 는 도전성 비아 사전 충진 (190) 및 제 2 금속 라인 (185) 을 포함한다. 제 2 금속 라인 (185) 은 유전체 층 (140) 과 제 2 금속 라인 (185) 사이의 계면, 및 제 2 금속 라인 (185) 과 도전성 비아 사전 충진 (190) 사이의 계면에서 확산 배리어 층 (132) 만으로 라이닝된다. 제 2 금속 라인 (185) 이 구리 대신 코발트를 포함하는 것은 코발트가 구리보다 전기적으로 보다 저항성이 있지만, 확산 배리어 층 (132) 상에 구리를 직접 습윤시키는 것과 연관된 어려움들을 경감할 (remedy) 수도 있다.
비아 저항을 감소시키기 위한 대부분의 시도들은 도전성 비아 사전 충진들을 도입하고, 도전성 비아들과 제 1 금속 라인들 사이 대신 도전성 비아 사전 충진들과 제 2 금속 라인들 사이의 계면들을 라이닝하고, 확산 배리어 층들 및/또는 라이너 층들을 제거하고, 라이너 층의 두께를 감소시키고, 확산 배리어 층의 두께를 감소시키고, 그리고 코발트 또는 구리의 도전성 재료들 사이를 대체하는 것을 수반한다. 그러나, 비아 저항이 도 1a 내지 도 1k에 예시된 솔루션들 중 일부에서 감소될 수도 있지만, 많은 솔루션들이 실행 가능하지 않다. 예를 들어, 도 1a 내지 도 1k에 예시된 일부 솔루션들은 무시할 수 있는 양만큼 비아 저항을 감소시키거나 전자 마이그레이션, 응력 마이그레이션, 및 TDDB와 같은 다른 문제들을 생성할 수도 있다.
선택적인 전기 도금된 비아 충진을 갖는 금속 상호 접속 구조체
본 개시는 감소된 비아 저항 및 전자 마이그레이션, 응력 마이그레이션, 및 TDDB에 대해 개선된 저항을 갖는 금속 상호 접속 구조체를 제공한다. 금속 상호 접속 구조체는 유전체 층의 측벽들을 따라 선택적으로 증착되는 배리어 층으로 라이닝된다. 배리어 층은 도전성 비아와 상단 금속 라인 사이의 계면, 또는 도전성 비아와 하단 금속 라인 사이의 계면에 형성되지 않는다. 도전성 비아는 배리어 층이 배리어 층 상의 전기적으로 도전성 재료의 도금을 방지하거나 달리 제한하는 동안, 리세스의 하단부에서 노출된 금속 표면 상에 전기적으로 도전성 재료를 선택적으로 전기 도금함으로써 형성된다. 선택적인 전기 도금은 리세스의 하단부로부터 상향으로 진행된다. 전기 도전성 재료는 낮은 전자 평균 자유 경로 및 낮은 전기 저항률 (resistivity) 을 갖는다. 일부 구현 예들에서, 전기 도전성 재료는 로듐, 이리듐, 또는 백금을 포함한다. 그러나, 전기 도전성 재료는 리세스의 하단부에서 노출된 금속 표면으로부터 보텀-업 방식으로 선택적으로 전기 도금될 수 있는 임의의 다른 적합한 재료일 수 있다는 것이 이해될 것이다. 유전체 층 내의 도전성 비아의 평균 폭 또는 직경은 약 1 ㎚ 내지 약 20 ㎚ 또는 약 3 ㎚ 내지 약 12 ㎚일 수도 있다.
기술 노드들이 보다 작은 치수들로 축소됨에 따라, 금속 라인들 및 비아들의 전기 저항은 폭이 감소함에 따라 상승한다. 저항률 상승의 일 이유는 외부 표면들 및 입자 경계들에서 전자 산란 (electron scattering) 이다. 전자 산란은 적어도 부분적으로 전자 평균 자유 경로에 기인할 (attributable) 수도 있고, 이는 산란 전에 전자에 의해 이동된 평균 거리의 척도이다. 예로서, 구리는 상온에서 약 39.9 ㎚의 전자 평균 자유 경로를 갖는다. 임계 치수들이 구리의 평균 자유 경로 아래로 스케일됨 (scale) 에 따라, 전자 산란이 증가하고 구리의 전기 저항률이 상승한다.
코발트가 구리보다 높은 벌크 저항률 값을 갖지만, 코발트는 보다 낮은 전자 평균 자유 경로 값을 갖는다. 예를 들어, 코발트는 상온에서 약 6.2 μΩ-㎝의 벌크 저항률 값을 갖지만, (육각형 축에 수직인 이송을 위해) 상온에서 약 11.8 ㎚의 전자 평균 자유 경로 값을 갖는다. 반대로, 구리는 상온에서 약 1.7 μΩ-㎝의 벌크 저항률 값을 갖지만, 상온에서 약 39.9 ㎚의 전자 평균 자유 경로 값을 갖는다. 약 10 ㎚ 폭 비아들 또는 12 ㎚ 폭 비아들과 같은 보다 작은 임계 치수들에서, 코발트 비아들의 비아 저항은 구리 비아들의 저항에 접근한다. 즉, 이러한 치수들의 코발트 비아들로 구리 비아들을 대체하는 것에 대한 모든 저항 페널티 (penalty) 는 무시할 수 있다.
도 2a 내지 도 2c는 다양한 구성들에 따른 코발트 비아들을 갖는 도전성 피처들을 포함하는 예시적인 상호 접속 구조체들의 단면 개략도들을 도시한다. 도 2a 내지 도 2c의 상호 접속 구조체들은 반도체 디바이스들의 상호 접속 구조체들과 일반적으로 연관된 문제들을 해결하기 위한 다양한 구성들, 설계들 및 재료들을 나타낸다.
도 2a는 구리 라인들 사이에 전기적 상호 접속을 제공하는 코발트 비아를 포함하는 예시적인 코발트 상호 접속 구조체의 단면 개략도를 도시한다. 코발트 상호 접속 구조체 (200a) 는 제 1 구리 라인 (210), 제 1 구리 라인 (210) 위의 제 2 구리 라인 (230), 및 제 1 구리 라인 (210) 과 제 2 구리 라인 (230) 사이의 유전체 층 (240) 을 포함한다. 일부 구현 예들에서, 제 1 유전체 층 (240) 은 실리콘 옥사이드, 불소-도핑되거나 탄소-도핑된 실리콘 옥사이드, 또는 OSG와 같은 유기물-함유 로우-k 재료와 같은 유전체 재료를 포함한다. 에칭 정지 층 (250) 은 제 1 구리 라인 (210) 과 유전체 층 (240) 사이에 위치될 수도 있다. 코발트 비아 (220) 가 유전체 층 (240) 내에서 그리고/또는 유전체 층 (240) 을 관통하여 형성된다. 코발트 비아 (220) 는 유전체 층 (240) 을 관통하여 개구부, 리세스, 및/또는 트렌치를 형성함으로써 형성될 수도 있다. 코발트 비아 (220) 는 제 1 구리 라인 (210) 과 제 2 구리 라인 (230) 사이에 전기적 상호 접속을 제공한다. 도 2a에 도시된 바와 같이, 코발트 비아 (220) 는 제 1 구리 라인 (210) 의 일부 내로 부분적으로 연장할 수도 있고, 유전체 층 (240) 의 상단 표면 위로 연장할 수도 있다. 확산 배리어 층 (222) 은 유전체 층 (240) 위에 그리고 코발트 비아 (220) 위에 위치될 수도 있다. 일부 구현 예들에서, 확산 배리어 층 (222) 은 유전체 층 (240) 의 상단 표면 및 코발트 비아 (220) 의 상단 표면 직상에 위치될 수도 있다. 확산 배리어 층 (222) 은 유전체 층 (240) 내로 구리 확산을 제한하도록 역할할 수도 있다. 라이너 층 (224) 은 확산 배리어 층 (222) 과 제 2 구리 라인 (230) 사이에 위치될 수도 있다. 라이너 층 (224) 은 확산 배리어 층 (222) 위의 구리의 습윤을 용이하게 할 수도 있다. 전자 마이그레이션 및/또는 응력 마이그레이션의 효과들이 구리 비아들과 비교하여 코발트 비아들로 증폭되지 않지만, 코발트 비아 (220) 의 측벽들을 따른 확산 배리어 층의 부재는 여전히 전자 마이그레이션, 응력 마이그레이션 및 TDDB-유도된 고장들을 야기할 수 있다.
도 2b는 구리 라인들 사이에 전기적 상호 접속을 제공하는 코발트 비아를 포함하는 예시적인 코발트 상호 접속 구조체의 단면 개략도를 도시한다. 코발트 상호 접속 구조체 (200b) 는 확산 배리어 층 (222) 이 코발트 비아 (220) 의 상단 표면 위에 위치되지 않는 것을 제외하고 도 2a의 코발트 상호 접속 구조체 (200a) 와 동일한 양태들을 포함한다. 대신, 확산 배리어 층 (222) 은 코발트 비아 (220) 상에 증착되지 않고 유전체 층 (240) 상에 선택적으로 증착될 수도 있다. 일부 구현 예들에서, 확산 배리어 층 (222) 은 ALD (atomic layer deposition) 또는 CVD (chemical vapor deposition) 에 의해 유전체 층 (240) 상에 선택적으로 증착될 수도 있다. 그 결과, 코발트 비아 (220) 와 제 2 구리 라인 (230) 사이의 비아 저항은 코발트 상호 접속 구조체 (200a) 와 비교하여 코발트 상호 접속 구조체 (200b) 내에서 감소된다.
도 2c는 코발트 플러그를 포함하는 예시적인 구리 상호 접속 구조체의 단면 개략도를 도시한다. 구리 상호 접속 구조체 (200c) 는 제 1 구리 라인 (210), 제 1 구리 라인 (210) 위의 제 2 구리 라인 (230), 및 제 1 구리 라인 (210) 과 제 2 구리 라인 (230) 사이의 유전체 층 (240) 을 포함한다. 개구부, 리세스, 및/또는 트렌치는 유전체 층 (240) 을 관통하여 형성되고, 개구부, 리세스, 및/또는 트렌치는 하나 이상의 전기 도전성 재료들로 충진된다. 개구부, 리세스, 및/또는 트렌치는 제 1 구리 라인 (210) 과 콘택트하는 코발트 플러그 (225) 및 코발트 플러그 (225) 와 제 2 구리 라인 (230) 사이에 전기적 상호 접속을 제공하는 구리 비아 (260) 로 충진된다. 도 2c에 도시된 바와 같이, 코발트 플러그 (225) 는 제 1 구리 라인 (210) 의 일부 내로 부분적으로 연장할 수도 있고, 유전체 층 (240) 의 하단 표면 위로 연장할 수도 있다. 그러나, 코발트 플러그 (225) 는 유전체 층 (240) 의 상단 표면 위로 연장하지 않는다. 코발트 플러그 (225) 와 제 1 구리 라인 (210) 사이에 확산 배리어 층이 위치되지 않는다. 코발트 플러그 (225) 는 유전체 층 (240) 의 측벽들을 따라 증착하지 않고 제 1 구리 라인 (210) 상에 선택적으로 증착될 수도 있지만, 코발트 플러그 (225) 의 일부는 유전체 층 (240) 의 하단 표면 둘레에서 유전체 층 (240) 과 콘택트할 수도 있다. 이는 코발트 플러그 (225) 가 제 1 구리 라인 (210) 으로부터 보텀-업 방식으로 증착될 수도 있다는 것을 의미한다. 예를 들어, 코발트 플러그 (225) 는 CVD 또는 무전해 증착 (electroless deposition) 을 사용하여 증착될 수도 있다. 확산 배리어 층 (222) 은 코발트 플러그 (225) 의 상단 표면을 따라 증착되지 않고 유전체 층 (240) 의 상단 표면 및 측벽들을 따라 선택적으로 증착되지만, 확산 배리어 층 (222) 의 일부는 코발트 플러그 (225) 의 상단 표면과 콘택트한다. 이는 확산 배리어 층 (222) 이 유전체 층 (240) 의 노출된 표면들을 따라 컨포멀한 방식으로 증착된다는 것을 의미한다. 일부 구현 예들에서, 코발트 플러그 (225) 의 상단 표면은 유전체 층 (240) 의 표면들을 따라 확산 배리어 층 (222) 의 선택도를 촉진하도록 탄화수소-함유 재료로 처리될 수도 있다. 라이너 층 (224) 이 확산 배리어 층 (222) 상에 그리고 코발트 플러그 (225) 위에 증착되고, 라이너 층 (224) 은 코발트 플러그 (225) 와 동일한 재료 또는 상이한 재료로 이루어질 수도 있다. 일부 구현 예들에서, 라이너 층 (224) 은 코발트를 포함한다. 개구부, 리세스, 및/또는 트렌치의 나머지를 충진하도록 라이너 층 (224) 위에 구리가 형성되어, 구리 비아 (260) 및/또는 제 2 구리 라인 (230) 을 형성한다. 일부 구현 예들에서, 구리 충진은 PVD (physical vapor deposition) 와 같은 임의의 적합한 기법을 사용하여 달성될 수 있다. 구리 비아 (260) 의 측벽들을 따라 확산 배리어 층 (222) 을 갖는 것은 유전체 층 (240) 내로 구리 확산을 제한하고 전자 마이그레이션, 응력 마이그레이션, 및 TDDB-유도된 고장들의 효과를 감소시킨다.
본 개시는 전기 충진을 위해 로듐, 이리듐, 또는 백금과 같은 전기 도전성 재료의 선택적인 전착 (electrodeposition) 을 허용한다. 그러나, 코발트, 니켈, 팔라듐, 구리, 은, 및 금과 같은 다른 전기 도전성 재료들이 선택적으로 전착될 수도 있다는 것이 이해될 것이다. 이러한 전기 도전성 재료들은 리세스의 측벽들을 따라 형성된 확산 배리어 층 상에 전기 도금하지 않고 리세스의 하단부에서 노출된 구리 라인 또는 콘택트 플러그 상에 선택적으로 전기 도금될 수도 있다. 전기 도전성 재료가 확산 배리어 층과 콘택트할 수도 있지만, 구리 라인 또는 콘택트 플러그 상의 전기 도전성 재료를 전기 도금하는 것은 확산 배리어 층 상에 핵 생성을 유발하지 않는다. 이러한 전기 도전성 재료들은 저 전자 평균 자유 경로, 저 전기 저항률, 및 고 융점을 가질 수도 있다.
도 3은 일부 구현 예들에 따른 상호 접속 구조체를 제작하는 일 예시적인 방법의 흐름도를 도시한다. 프로세스 (300) 의 동작들은 상이한 순서들로 그리고/또는 상이한, 보다 적은 또는 부가적인 동작들과 함께 수행될 수도 있다. 도 3의 프로세스 (300) 의 기술 (description) 과 함께 도 4a 내지 도 4g의 일부 구현 예들에 따른 상호 접속 구조체를 제작하는 예시적인 프로세스의 일련의 단면 개략도들이 있다. 프로세스 (300) 의 하나 이상의 동작들은 도 6 내지 도 8에 도시된 바와 같은 장치를 사용하여 수행될 수도 있다.
프로세스 (300) 의 블록 (310) 에서, 제 1 금속 층 및 제 1 금속 층 위의 유전체 층을 갖는 기판이 수용된다. 유전체 층은 또한 층간 유전체 층 또는 절연 층으로 지칭될 수도 있다. 일부 구현 예들에서, 유전체 층은 유전체 재료 또는 로우-k 유전체 재료를 포함하고, 유전체 재료는 실리콘 옥사이드, 불소-도핑되거나 탄소-도핑된 실리콘 옥사이드, 또는 OSG와 같은 유기물-함유 로우-k 재료를 포함할 수도 있다. 제 1 금속 층은 또한 상호 접속부를 위한 하부 층 도전체, 금속 라인, 금속화 층, 또는 패터닝된 금속 층으로 지칭될 수도 있다. 일부 구현 예들에서, 제 1 금속 층은 실리콘과 같은 반도체 재료 위에 형성될 수도 있다. 일부 구현 예들에서, 제 1 금속 층은 구리를 포함한다. 일부 구현 예들에서, 제 1 금속 층은 코발트, 알루미늄, 또는 텅스텐을 포함한다. 일부 구현 예들에서, 에칭 정지 층은 제 1 금속 층과 유전체 층 사이에 위치된다.
도 4a는 부분적으로 제조된 상호 접속 구조체를 위한 제 1 금속 층 위에 유전체 층을 갖는 예시적인 기판의 단면 개략도를 도시한다. 기판 (400) 은 유전체 층 (440) 을 포함한다. 유전체 층 (440) 은 실리콘 옥사이드, 불소-도핑되거나 탄소-도핑된 실리콘 옥사이드, 또는 OSG와 같은 유기물-함유 로우-k 재료와 같은 유전체 재료를 포함한다. 일부 구현 예들에서, 유전체 층 (440) 은 유전체 재료들의 복수의 층들을 포함할 수도 있다. 기판 (400) 은 제 1 금속 층 (410) 을 더 포함하고, 유전체 층 (440) 은 제 1 금속 층 (410) 위에 위치된다. 일부 구현 예들에서, 제 1 금속 층 (410) 은 구리를 포함할 수도 있다. 일부 구현 예들에서, 제 1 금속 층 (410) 은 코발트, 알루미늄, 또는 텅스텐을 포함한다. 기판 (400) 은 에칭 정지 층 (450) 을 더 포함하고, 에칭 정지 층 (450) 은 유전체 층 (440) 과 제 1 금속 층 (410) 사이에 위치된다. 에칭 정지 층 (450) 은 인접한 층들 또는 컴포넌트들과 상이한 에칭 선택도를 갖는 유전체 재료를 포함할 수도 있다. 예를 들어, 에칭 정지 층 (450) 은 실리콘 나이트라이드, 실리콘 카바이드, 실리콘 옥시카바이드, 실리콘 카보나이트라이드, 카보나이트라이드, 또는 실리콘 옥시카보나이트라이드를 포함할 수도 있다.
도 3을 다시 참조하면, 프로세스 (300) 의 블록 (320) 에서, 제 1 금속 층을 노출하도록 유전체 층을 관통하여 리세스가 에칭된다. 리세스는 표준 리소그래피 프로세스를 사용하여 패터닝되고 형성될 수도 있다. 리세스 (또는 이들의 부분들) 는 또한 피처, 에칭된 피처, 트렌치, 개구부, 콘택트 홀, 슬릿, 채널, 또는 캐비티로 지칭될 수도 있다는 것이 이해될 것이다. 리세스는 다마신 또는 듀얼 다마신 제조 프로세스에 따라 형성될 수도 있다.
일부 구현 예들에서, 리세스는 유전체 층의 상부 부분에 형성된 트렌치 및 유전체 층의 하부 부분에 형성된 개구부를 포함한다. 개구부는 트렌치의 하단부로부터 제 1 금속 층으로 연장할 수도 있다. 따라서, 하나 이상의 에칭 동작들은 유전체 층 및 에칭 정지 층을 통해 에칭될 수도 있다. 일부 구현 예들에서, 트렌치 및 개구부는 듀얼 다마신 제조 프로세스에 따라 형성될 수도 있다. 리세스의 개구부는 고 종횡비 또는 고 깊이 대 폭 종횡비를 가질 수도 있다. 일부 구현 예들에서, 개구부의 종횡비는 약 2 : 1 이상, 약 5 : 1 이상, 약 10 : 1 이상, 또는 약 20 : 1 이상일 수도 있다. 일부 구현 예들에서, 개구부의 평균 폭 또는 직경은 약 1 ㎚ 내지 약 20 ㎚, 약 2 ㎚ 내지 약 15 ㎚, 또는 약 3 ㎚ 내지 약 12 ㎚일 수도 있다. 일부 구현 예들에서, 개구부는 제 1 금속 층을 노출하도록 에칭 정지 층을 관통하여 그리고 제 1 금속 층의 일부를 관통하여 형성될 수도 있다.
도 4b는 부분적으로 제조된 상호 접속 구조체를 위한 유전체 층을 관통하여 형성된 리세스를 갖는 예시적인 기판의 단면 개략도를 도시한다. 기판 (400) 은 적어도 부분적으로 유전체 층 (440) 을 관통하여 연장하는 리세스 (415) 를 갖는다. 리세스 (415) 는 표준 리소그래피 기법들을 사용하여 패터닝되는 에칭된 피처일 수도 있다. 리세스 (415) 는 제 1 금속 층 (410) 을 노출하도록 유전체 층 (440) 내에 형성된 개구부를 포함할 수도 있고, 리세스 (415) 는 개구부 위의 유전체 층 (440) 내에 형성된 트렌치를 포함할 수도 있다. 리세스 (415) 의 개구부는 도전성 비아를 제공하도록 후속하여 충진될 수도 있고, 리세스 (415) 의 트렌치는 제 2 금속 층, 금속화 층, 또는 금속 라인을 제공하도록 후속하여 충진될 수도 있다. 리세스 (415) 의 개구부는 적어도 2 : 1, 적어도 5 : 1, 적어도 10 : 1, 또는 적어도 20 : 1의 깊이-대-폭 종횡비를 가질 수도 있다. 일부 구현 예들에서, 리세스 (415) 의 개구부의 평균 폭 또는 직경은 약 1 ㎚ 내지 약 20 ㎚, 약 2 ㎚ 내지 약 15 ㎚, 또는 약 3 ㎚ 내지 약 12 ㎚이다. 리세스 (415) 의 개구부는 임의의 적합한 기하학적 형상 또는 일련의 기하학적 형상, 예컨대 원통형, 직사각형, 또는 다각형을 가질 수도 있다. 도 4b에 도시된 바와 같이, 리세스 (415) 의 개구부는 에칭 정지 층 (450) 을 관통하여 그리고 부분적으로 제 1 금속 층 (410) 을 관통하여 연장한다.
도 3을 다시 참조하면, 프로세스 (300) 의 블록 (330) 에서, 콘택트 플러그가 제 1 금속 층 상에 선택 가능하게 증착된다. 콘택트 플러그는 상단에 도전성 비아가 후속하여 전기 도금될 수도 있는 임의의 적합한 금속일 수도 있다. 예들은 코발트, 팔라듐, 또는 니켈을 포함하지만 이로 제한되지 않는다. 예를 들어, 콘택트 플러그는 코발트를 포함한다. 일부 구현 예들에서, 배리어 층이 후속하여 콘택트 플러그의 상단 표면에 걸쳐 증착되지 않도록 콘택트 플러그의 상단 표면은 탄화수소-함유 전구체로 처리될 수도 있다. 일부 구현 예들에서, 콘택트 플러그의 상단 표면은 배리어 층이 콘택트 플러그의 상단 표면에 걸쳐 후속하여 증착되는 것을 제한하는 재료를 포함할 수도 있다. 일부 구현 예들에서, 콘택트 플러그는 리세스의 개구부를 부분적으로 충진하도록 제 1 금속 층 상에 증착될 수도 있다. 일부 구현 예들에서, 콘택트 플러그가 증착되지 않고 후속하여 증착된 도전성 비아가 제 1 금속 층 상에 직접 제공된다는 것이 이해될 것이다.
도 4c는 부분적으로 제조된 상호 접속 구조체를 위한 제 1 금속 층 상에 형성된 콘택트 플러그를 갖는 예시적인 기판의 단면 개략도를 도시한다. 콘택트 플러그 (420) 는 리세스 (415) 의 개구부를 부분적으로 충진하도록 제 1 금속 층 (410) 상에 선택적으로 증착된다. 콘택트 플러그 (420) 는 리세스 (415) 의 하단부에 증착된다. 일부 구현 예들에서, 콘택트 플러그 (420) 는 CVD 또는 무전해 증착 기법을 사용하여 선택적으로 증착된다. 콘택트 플러그 (420) 는 유전체 층 (440) 의 측벽들을 따라 증착되지 않는다. 콘택트 플러그 (420) 는 전기 도금이 발생할 수도 있는 임의의 적합한 금속을 포함한다. 일부 구현 예들에서, 콘택트 플러그 (420) 는 코발트를 포함한다. 일부 구현 예들에서, 콘택트 플러그 (420) 는 전기 도금이 발생하는 상대적으로 편평한 표면을 제공한다. 일부 구현 예들에서, 콘택트 플러그 (420) 는 유전체 층 (440) 의 하단 표면에서 깊이/높이로 리세스 (415) 의 개구부를 부분적으로 충진한다.
도 3을 다시 참조하면, 프로세스 (300) 의 블록 (340) 에서, 배리어 층이 리세스의 측벽들을 따라 증착된다. 배리어 층은 리세스의 측벽들을 포함하는 유전체 층의 노출된 표면들 상에 선택적으로 증착될 수도 있다. 배리어 층은 리세스의 하단부에서 노출된 금속 표면에 걸쳐 증착되지 않고 선택적으로 증착된다. 노출된 금속 표면은 콘택트 플러그의 상단 표면 또는 리세스의 하단부에서 제 1 금속 층의 노출된 표면일 수도 있다. 그러나, 배리어 층은 노출된 금속 표면의 일부와 콘택트하도록 증착될 수도 있다. 일부 구현 예들에서, 배리어 층은 노출된 금속 표면과 콘택트하거나 약 1 ㎚ 이하의 거리만큼 노출된 금속 표면으로부터 분리될 수도 있다. 일부 구현 예들에서, 배리어 층은 선택적인 ALD 프로세스를 사용하여 리세스의 측벽들을 따라 컨포멀하게 증착된다. 배리어 층은 또한 확산 배리어 층 또는 접착 층으로 지칭될 수도 있다.
일부 구현 예들에서, 배리어 층의 두께는 약 0.1 ㎚ 내지 약 5 ㎚, 약 0.5 ㎚ 내지 약 3 ㎚, 또는 약 1 ㎚ 내지 약 2 ㎚이다. 일부 구현 예들에서, 배리어 층은 금속 옥사이드 또는 금속 나이트라이드를 포함한다. 예를 들어, 배리어 층은 전기적으로 저항성인 재료를 포함하고, 배리어 층은 이로 제한되는 것은 아니지만 탄탈룸 나이트라이드, 티타늄 나이트라이드, 티타늄 옥사이드, 텅스텐 카보나이트라이드, 텅스텐 나이트라이드, 또는 몰리브덴 나이트라이드를 포함할 수 있다. 배리어 층은 유전체 층과 같은 주변 재료들 내로 금속 원자들의 확산을 제한하도록 역할할 수도 있다. 배리어 층은 또한 도전성 비아와 유전체 층 사이에 접착을 제공하도록 역할할 수도 있다.
도 4d는 부분적으로 제조된 상호 접속 구조체를 위한 유전체 층의 노출된 표면들 상에 형성된 선택적인 배리어 층을 갖는 예시적인 기판의 단면 개략도를 도시한다. 배리어 층 (422) 은 콘택트 플러그 (420) 의 상단 표면에 걸쳐 증착되지 않고 리세스 (415) 내의 유전체 층 (440) 의 노출된 표면들 상에 선택적으로 증착된다. 달리 말하면, 배리어 층 (422) 은 콘택트 플러그 (420) 의 상단 표면에 걸쳐 증착되지 않고 리세스 (415) 의 측벽들 상에 선택적으로 증착된다. 그러나, 도 4d에 도시된 바와 같이, 배리어 층 (422) 은 콘택트 플러그 (420) 의 상단 표면의 일부와 콘택트한다. 따라서, 배리어 층 (422) 은 리세스 (415) 의 트렌치의 측벽들 및 하단 표면을 따라, 그리고 리세스 (415) 의 개구부의 측벽들을 따라 형성된다. 그러나, 배리어 층 (422) 은 리세스 (415) 의 개구부의 하단부에 형성되지 않는다. 배리어 층 (422) 은 선택적인 ALD 프로세스를 사용하여 유전체 층 (440) 내의 리세스 (415) 의 표면들 상에 컨포멀하게 증착될 수도 있다. 일부 구현 예들에서, 배리어 층 (422) 은 탄탈룸 나이트라이드와 같은 금속 나이트라이드를 포함할 수도 있다. 일부 구현 예들에서, 배리어 층 (422) 은 약 0.5 ㎚ 내지 약 3 ㎚의 두께를 갖는다.
도 3을 다시 참조하면, 프로세스 (300) 의 블록 (350) 에서, 전기 도전성 재료는 리세스 내에 도전성 비아를 형성하도록 리세스의 하단부에서 노출된 금속 표면 상에 전기 도금되고, 여기서 전기 도전성 재료를 선택적으로 전기 도금하는 단계는 리세스의 하단부의 노출된 금속 표면으로부터 상향으로 진행한다. 전기 도전성 재료는 리세스의 측벽들을 따라 형성된 배리어 층 상에 전기 도금되지 않는다. 이에 따라, 전기 도전성 재료는 측벽들로부터 내측으로가 아니라 노출된 금속 표면으로부터 상향으로 진행하는 방식으로 도금될 수도 있다.
전기 도금은 기판의 리세스된 피처들 내로 전기 도전성 재료를 증착하기 위해 선택되는 방법이다. 전기 도금 동안, 핵 생성을 촉진하기 위한 시드 층 또는 다른 층에 전기적 콘택트들이 이루어지고, 핵 생성을 촉진하기 위한 시드 층 또는 다른 층은 통상적으로 기판의 주변부에 있다. 기판은 도금될 전기 도전성 재료의 이온들을 함유하는 전기 도금 용액과 콘택트하게 된다. 예를 들어, 기판은 전기 도금 셀에 제공될 수도 있고 전기 도금 용액에 침지될 (immerse) 수도 있다. 전류는 핵 생성을 촉진하기 위해 기판에 인가될 수도 있다. 때때로, 전기 도금 용액은 특정한 충진 거동을 촉진하기 위한 첨가제들을 함유할 수도 있다. 전기 도금은 통상적으로 전기 도전성 재료로 리세스된 피처를 충진하기 충분한 시간 동안 수행된다.
통상적으로, 리세스의 측벽들을 따른 배리어 층의 존재는 전기 도금을 위해 리세스의 하단부로의 전기 도전성 경로를 갖는 것을 제한한다. 그러나, 놀랍게도 배리어 층은 전기 도금을 위해 리세스의 하단부로 전류를 전달하기 위해 충분한 전기 도전율 (conductivity) 을 제공한다. 전기 도전성 재료를 전기 도금하는 것은 리세스의 하단부의 노출된 금속 표면 상에서 발생할 수도 있고, 여기서 리세스의 하단부의 노출된 금속 표면은 콘택트 플러그의 상단 표면 또는 제 1 금속 층의 노출된 표면일 수도 있다. 콘택트 플러그 또는 제 1 금속 층의 상단 표면은 이로 제한되는 것은 아니지만, 코발트, 팔라듐, 니켈, 및 구리를 포함하는, 전기 도전성 재료가 상단에 도금될 수도 있는 재료를 포함할 수도 있다. 리세스의 하단부에서 노출된 금속 표면은 도금이 발생하기 위한 작은 영역을 제공한다. 따라서, 탄탈룸 나이트라이드와 같은 저항성 배리어 층은 여전히 작은 면적을 전기 도금하기 위해 충분한 전기 도전율을 제공할 수 있다.
일부 구현 예들에서, 전기 도전성 재료는 상온에서 약 10 ㎚ 이하의 전자 평균 자유 경로, 및 상온에서 약 15 μΩ-㎝ 이하의 전기 저항률을 갖는다. 본 명세서에 사용된 바와 같이, 상온은 약 25 ℃ 또는 약 298 K의 온도 값들을 지칭할 수 있다. 일부 구현 예들에서, 전기 도전성 재료는 로듐, 이리듐, 및 백금으로 구성된 그룹으로부터 선택된다. 그러나, 다른 전기 도전성 재료들은 리세스의 하단부에서 노출된 금속 표면 상에 선택적으로 전기 도금될 수도 있고 로듐, 이리듐, 또는 백금으로 제한되지 않는다는 것이 이해될 것이다. 일부 구현 예들에서, 전기 도전성 재료는 고 융점을 갖고, 전기 도전성 재료의 융점은 약 1700 ℃ 이상일 수 있다.
로듐, 이리듐, 및 백금과 같은 금속들의 전기 저항률이 구리만큼 낮지 않을 수도 있지만, 이러한 금속들의 전자 평균 자유 경로는 구리보다 낮을 수도 있다. 일부 구현 예들에서, 상온에서 로듐의 전자 평균 자유 경로는 약 6.88 ㎚이고, 상온에서 이리듐의 전자 평균 자유 경로는 약 7.09 ㎚이고, 0 ℃에서 백금의 전자 평균 자유 경로는 약 7.78 ㎚이다. 일부 구현 예들에서, 상온에서 로듐의 전기 저항률은 약 4.7 μΩ-㎝이고, 상온에서 이리듐의 전기 저항률은 약 5.2 μΩ-㎝이고, 상온에서 백금의 전기 저항률은 약 10.6 μΩ-㎝이다. 로듐, 이리듐 및 백금의 전기 저항률 값들이 구리보다 높지만, 로듐, 이리듐 및 백금의 전자 평균 자유 경로 값들은 구리보다 낮고, 따라서 작은 치수들에서 비아들에 대한 모든 저항 패널티를 상쇄한다 (offset). 예를 들어, 도전성 비아의 평균 폭 또는 직경이 약 20 ㎚ 미만, 예컨대 약 3 ㎚ 내지 약 12 ㎚인 경우, 로듐, 이리듐, 또는 백금으로 이루어진 도전성 비아에 대한 비아 저항은 구리로 이루어진 도전성 비아와 비슷하거나 심지어 보다 낮다.
전기 도전성 재료의 융점은 전자 마이그레이션 및/또는 응력 마이그레이션에 대한 저항이 개선되도록 높을 수도 있다. 전자 마이그레이션은 전도체를 통해 흐르는 전류의 결과로서 전도체 내 금속 원자들의 점진적인 변위를 지칭하고, 상승된 온도들에 의해 효과가 가속화될 수도 있다. 고 융점을 갖는 재료들은 전자 마이그레이션의 힘을 제한하고, 인접한 재료들 또는 컴포넌트들로 쉽게 확산되지 않을 것이다. 일부 구현 예들에서, 전기 도전성 재료의 융점은 약 1700 ℃ 이상이다. 일부 구현 예들에서, 로듐의 융점은 약 1964 ℃이고, 이리듐의 융점은 약 2466 ℃이고, 백금의 융점은 약 1768 ℃이다. 반대로, 구리의 융점은 약 1085 ℃이다.
일부 구현 예들에서, 리세스의 하단부에서 전기적으로 도전성 재료를 전기 도금하는 단계는 기판을 전기 도금 용액과 콘택트시키는 단계, 및 리세스의 하단부로부터 전기적으로 도전성 재료를 전기 도금하고 전기 도전성 재료로 리세스의 개구부를 전기 화학적으로 충진하도록 기판을 캐소드로 바이어싱하는 (cathodically bias) 단계를 포함한다. 본 명세서에 사용된 바와 같이, 전기 도금 용액은 또한 전해질, 도금 배스 (bath), 또는 수성 전기 도금 용액으로 지칭될 수도 있다.
리세스 내 도전성 비아의 형성 동안 일관된 막 두께 및 품질을 달성하기 위해, 전기 도금 용액의 다양한 속성들 및 조건들이 제어된다. 첫째, 전기 도금 용액은 기판의 에지에서 콘택트 지점들과 기판의 중심 사이의 전기 저항과 관련된 단자 효과가 도금 레이트의 주요 변동들을 유발하지 않도록 충분히 저항성이다. 보다 낮은 도전율 전기 도금 용액들은 말단 효과에 의해 유발된 기판 전반에 걸친 균일도 문제들을 완화시키는 것을 돕는다. 일부 구현 예들에서, 전기 도금 용액의 도전율은 약 0.005 mS/㎝ 내지 약 20 mS/㎝, 약 0.01 mS/㎝ 내지 약 10 mS/㎝, 또는 약 0.05 mS/㎝ 내지 약 5 mS/㎝이다.
둘째, 전기 도금 용액은 리세스의 하단부에서 노출된 금속 표면 상에 적절한 핵 생성을 달성하기 위해 고도로 분극된다 (polarize). 도금 표면에서 증가된 분극은 핵 생성을 촉진한다. 전기 도전성 재료는 보텀-업 방식으로 도금될 수도 있고 리세스의 측벽들을 따라 컨포멀한 증착을 방지한다. 배리어 층이 전기적으로 도전성 재료의 핵 생성을 제한하기 때문에, 전기 도전성 재료는 측벽들로부터 리세스의 중심을 향해 내측으로 도금되지 않는다. 도금 표면에서의 분극은 전기적으로 도전성 재료의 심 프리 (seam-free) 보텀-업 충진을 용이하게 하는 조건들을 생성할 수도 있다.
일부 구현 예들에서, 저 도전율 전기 도금 용액들은 도금 표면에서 증가된 분극에 기여할 수도 있다. 저 도전율 전기 도금 용액을 갖는 것은 부분적으로 전기 도금 용액에 저 농도의 금속을 갖는 것에 기인할 수도 있다. 전기 충진을 위한 통상적인 전기 도금 배스들은 일반적으로 상대적으로 고 농도들의 금속을 포함한다. 고 농도들의 금속은 도금 동안 사용될 수도 있는 보다 높은 제한 전류, 상승된 전착 레이트, 및 감소된 프로세싱 시간을 발생시키기 때문에 유리한 것으로 이해된다. 그러나, 본 개시의 전기 도금 용액은 저 농도의 전기 도전성 재료를 갖는다. 전기 도금 용액은 적어도 전기 도전성 재료의 소스를 포함하고, 전기 도전성 재료의 소스는 금속 화합물이다. 일부 구현 예들에서, 금속 화합물은 금속 염 또는 금속 착체이다. 전기 도금 용액 내 금속 함량은 저 도전율 및 고도로 분극된 도금 표면을 달성하기 위해 상대적으로 낮을 수도 있다. 일부 구현 예들에서, 전기 도금 용액은 약 0.01 g/L 내지 약 1 g/L의 금속 함량을 갖는 금속 염 또는 금속 착체를 포함한다. 이러한 방식으로, 용액 내 금속 이온들의 농도는 수 밀리몰 또는 10 분의 수 밀리몰 (a few tenths of a millimole) 일 수도 있다. 저 농도는 로듐과 같은 상대적으로 고가의 금속들을 도금하는 것과 연관된 비용들을 감소시킬 수도 있고, 또한 우수한 핵 생성을 달성할 수도 있다. 수용액 내 용어 "금속 함량", "금속 농도" 및 "금속 이온들의 농도"는 상호 교환 가능하게 사용될 수도 있다는 것이 이해될 것이다.
일부 구현 예들에서, 전기 도금 용액은 금속 염을 포함한다. 예를 들어, 금속 염은 로듐을 증착하기 위한 로듐 설페이트를 포함할 수 있다. 다른 로듐 염들은 로듐 클로라이드 및 로듐 포스페이트를 포함할 수 있지만 이로 제한되지 않는다. 이에 더하여, 전기 도금 용액은 하나 이상의 착화제들을 포함할 수도 있다. 착화제들은 용액 내 금속 이온들 (예를 들어, 로듐 이온들) 에 바인딩하는 (bind) 첨가제들로서, 도금 표면에서 분극의 정도를 증가시킨다. 예시적인 착화제들은 이로 제한되는 것은 아니지만, 에틸렌디아민테트라아세트산 (ethylenediaminetetraacetic acid; EDTA), 니트릴로트리아세트산 (nitrilotriacetic acid; NTA), 벤조트리아졸 (benzotriazole), 크라운 에테르들 (crown ethers), 및 이들의 조합들을 포함한다.
일부 구현 예들에서, 전기 도금 용액은 금속 착체를 포함한다. 예를 들어, 금속 착체는 로듐을 증착하기 위한 로듐 설페이트 착체를 포함할 수 있다. 금속 착체는 용액에 금속을 보다 용이하게 보유할 (retain) 수도 있고, 이에 따라 전하 이동 저항 (charge transfer resistance) 및 분극 강도를 상승시킨다.
일부 구현 예들에서, 전기 도금 용액의 pH는 리세스 내의 전기 도전성 재료의 전기 도금을 촉진하도록 제어될 수도 있다. 고 저항성 또는 저 도전율 전기 도금 용액은 상대적으로 중성인 배스에 의해 달성될 수도 있다. 일부 구현 예들에서, 전기 도금 용액의 pH는 약 5 내지 약 9 또는 약 6 내지 약 8이다.
셋째, 전기 도전성 재료를 전기 도금하도록 기판을 캐소드로 바이어싱하는 것은 저 전류 밀도에서 발생할 수도 있다. 전기 도전성 재료를 전기 도금하도록 사용된 파형은 보텀-업 도금 메커니즘에 영향을 줄 수 있다. 따라서, 파형 피처들은 고 품질 전기 도금 결과들을 촉진하는 것을 도울 수도 있고, 파형 피처들은 전기적으로 도전성 재료의 심 프리 보텀-업 충진을 촉진하는 것을 도울 수도 있다. 전기 도금 동안 전류 및/또는 전압이 기판에 인가되는 방식은 전기 도금의 품질에 영향을 줄 수 있다. 전류는 DC 전력 공급부와 같은 전력 공급부에 의해 기판에 인가될 수도 있다. 일부 구현 예들에서, 전류 밀도는 기판에 걸친 전압 강하가 상대적으로 낮도록 상대적으로 낮다. 일부 구현 예들에서, 전류 밀도는 약 0.2 ㎃/㎠ 이하, 약 0.1 ㎃/㎠ 이하, 또는 약 0.05 ㎃/㎠ 이하일 수도 있다. 예를 들어, 전류 밀도는 약 0.005 ㎃/㎠ 내지 약 0.2 ㎃/㎠, 약 0.01 ㎃/㎠ 내지 약 0.1 ㎃/㎠, 또는 약 0.02 ㎃/㎠ 내지 약 0.1 ㎃/㎠일 수도 있다. 인가된 파형이 저 전류를 생성하고 전기 도금 용액 내 금속의 농도가 희석되지만, 도금 면적은 저 전류 및 희석된 도금 배스의 효과들을 상쇄시키기에 충분히 작다.
넷째, 전기 도금 용액은 심 프리 보텀-업 충진을 촉진하기 위해 가능한 습윤제들 이외의 유기 첨가제들이 없거나 실질적으로 없을 수도 있다. 전통적으로, 억제제들 (suppressors), 촉진제들 (accelerators), 및 평탄화제들 (levelers) 과 같은 유기 첨가제들은 전기 도금에서 보텀-업 충진 메커니즘을 확립하기 위해 사용된다. 이러한 유기 첨가제들은 전기 도금 용액에 없거나 대체로 없다. 본 명세서에 사용된 바와 같이, "실질적으로 유기 첨가제들이 없는"은 약 5 ppm 미만의 농도로 존재하는 유기 첨가제들을 지칭할 수도 있다. 그러나, 일부 구현 예들에서, 전기 도금 용액은 기판 상의 습윤 거동을 향상시키기 위해 습윤제 또는 계면 활성제를 포함할 수도 있다. 일부 구현 예들에서, 습윤제는 약 1 ppm 내지 약 10,000 ppm, 또는 약 100 ppm 내지 약 1,000 ppm의 농도로 존재할 수도 있다. 유기 첨가제들이 없는 전기 도금은 리세스의 측벽들을 따라 배리어 층의 존재에 의해 가능하게 될 수도 있고, 여기서 전기 도전성 재료는 배리어 층 상에서 핵 생성이 방지되거나 달리 제한된다. 따라서, 전기 도금은 리세스의 하단부에 한정되거나 (confine) 실질적으로 한정되고, 전기 도금은 노출된 금속 표면으로부터 컨포멀한 방식으로 발생한다. 전기 도전성 재료의 전기 도금은 일반적으로 유기 첨가제들을 사용한 전기 도금과 연관된 슈퍼 컨포멀 충진보다는 편평한 표면으로부터 성장함으로써 발생한다. 리세스의 하단부에서 노출된 금속 표면 및 리세스의 측벽들을 따라 배리어 층은 유기 첨가제들의 도움 없이 심 프리 보텀-업 방식으로 전기 도전성 재료의 전기 도금을 용이하게 한다.
다섯째, 배리어 층은 리세스의 하단부에서 노출된 금속 표면과 콘택트할 수도 있고 또는 적어도 리세스의 하단부에서 전기 전달을 가능하게 하도록 충분히 작은 갭에 의해 분리될 수도 있다. 전기 전달은 리세스의 하단부에서 노출된 금속 표면으로 전류의 전달을 허용한다. 이는 순수한 로듐, 이리듐, 백금, 또는 다른 적합한 금속을 금속 표면에 전기 도금하도록 로듐, 이리듐, 백금, 또는 다른 금속 이온들의 전기 화학적 환원을 허용한다. 전기 도금은 측벽들로부터 내측으로가 아니라 하단부로부터 상향으로 진행된다.
일부 구현 예들에서, 배리어 층 및 리세스의 하단부의 금속 표면은 작은 갭에 의해 분리될 수도 있다. 일부 구현 예들에서, 배리어 층과 금속 표면 사이의 갭은 약 3 ㎚ 이하, 약 2 ㎚ 이하, 약 1 ㎚ 이하, 또는 약 0.5 ㎚ 이하이다. 배리어 층 및 금속 표면은 전기 도금 동안 전기 도금 용액에 의해 분리될 것이다. 이러한 예들에서, 갭은 전기 도금 용액의 전기 도전율이 리세스의 하단부에서 전하 이동을 용이하게 할 수 있도록 충분히 작을 수도 있다. 일부 구현 예들에서, 전기 도금 용액은 배리어 층에서 저 전압 전하 이동을 허용하도록 전하 이동 커플링 (charge transfer couple) 을 포함할 수도 있다. 전하 이동 커플링은 배리어 층의 하단부와 금속 표면 사이에서 전하를 전달하는 것을 보조한다. 예를 들어, 철 (III)/철 (II) 전하 이동 커플링이 전기 도금 용액에 첨가될 수 있다. 이는 철 (III) 으로부터 철 (II) 로의 배리어 층에서 환원이 일어나게 하고 철 (II) 로부터 철 (III) 로 리세스의 하단부에 있는 금속 표면에서 산화가 일어나게 한다.
도 4e는 부분적으로 제조된 상호 접속 구조체를 위한 리세스의 개구부 내에 형성된 도전성 비아를 갖는 예시적인 기판의 단면 개략도를 도시한다. 도전성 비아 (430) 는 리세스 (415) 의 하단부에 전기적으로 도전성 재료를 선택적으로 전기 도금함으로써 형성된다. 도전성 비아 (430) 의 전기적으로 도전성 재료는 저 전자 평균 자유 경로, 저 전기 저항률, 및 고 융점을 갖는다. 전자 평균 자유 경로는 구리보다 작을 수도 있고, 전기 저항률은 코발트보다 작지만 구리보다 클 수도 있고, 그리고 융점은 구리보다 클 수도 있다. 일부 구현 예들에서, 전자 평균 자유 경로는 상온에서 약 10 ㎚ 이하이고, 전기 저항률은 상온에서 약 15 μΩ-㎝ 이하이고, 그리고 융점은 약 1700 ℃ 이상이다. 일부 구현 예들에서, 전기 도전성 재료는 로듐, 이리듐, 및 백금으로 구성된 그룹으로부터 선택된다.
도전성 비아 (430) 의 형성은 콘택트 플러그 (420) 의 상단 표면 상의 선택적인 전기 도금에 의해 발생할 수도 있다. 그러나, 도전성 비아 (430) 는 전기적으로 도전성 재료 (예를 들어, 로듐, 이리듐, 또는 백금) 가 도금될 수도 있는 리세스 (415) 의 하단부에서 임의의 적합한 금속의 상단 표면 상에 전기 도금함으로써 발생할 수도 있다는 것이 이해될 것이다. 선택적인 전기 도금은 콘택트 플러그 (420) 의 상단 표면 또는 리세스 (415) 의 하단부에서 적합한 금속의 상단 표면 상에 전기 도금하고, 전기 도금은 측벽들로부터 내측보다는 하단부로부터 상향으로 진행되게 함으로써 발생한다. 리세스 (415) 의 측벽들을 따른 배리어 층 (422) 은 전기 도금 동안 전기 도전성 재료의 핵 생성을 방지하거나 그렇지 않으면 제한한다. 상기 논의된 바와 같이, 전기 도금 용액의 속성들 및 도금 조건들을 제어하는 것은 심 프리 보텀-업 충진을 달성하기 위해 선택적인 전기 도금을 용이하게 한다. 일부 구현 예들에서, 전기 도금 용액은 약 0.01 g/L 내지 약 1 g/L의 전기 도금 용액 내 금속 함량으로 희석될 수도 있다. 일부 구현 예들에서, 전기 도금 용액은 도금 표면에서 고도로 분극될 수도 있고, 전기 도금 용액은 금속 착체 (예를 들어, 로듐 설페이트 착체) 또는 착화제 (예를 들어, EDTA) 를 포함할 수도 있다. 일부 구현 예들에서, 기판 (400) 에 인가된 파형은 전류 밀도가 약 0.01 ㎃/㎠ 내지 약 0.1 ㎃/㎠이도록 저 전류를 생성할 수도 있다. 일부 구현 예들에서, 전기 도금 용액은 억제제들, 촉진제들 및 평탄화제들과 같은 유기 첨가제들이 없거나 실질적으로 없다. 일부 구현 예들에서, 전기 도금 용액은 저 도전율을 갖고, 전기 도금 용액의 도전율은 약 0.01 mS/㎝ 내지 약 10 mS/㎝이다. 배리어 층 (422) 및 콘택트 플러그 (420) (또는 도금을 위한 다른 적합한 금속) 의 상단 표면이 작은 갭에 의해 분리되는 일부 구현 예들에서, 전기 도금 용액은 전기적 전달을 용이하게 하도록 전하 이동 커플링을 포함할 수도 있다. 선택적인 전기 도금은 리세스 (415) 의 개구부를 전기적으로 도전성 재료로 충진하거나 적어도 부분적으로 충진하도록 리세스 (415) 내의 고정된 높이로 발생할 수도 있다.
도 3을 다시 참조하면, 프로세스 (300) 는 도전성 비아 및 배리어 층 위에 라이너 층을 증착하는 것을 더 포함할 수도 있다. 라이너 층은 리세스 내의 배리어 층의 노출된 표면들 및 도전성 비아의 상단 표면 상에 컨포멀하게 증착될 수도 있다. 일부 구현 예들에서, 라이너 층은 코발트, 루테늄, 또는 이들의 조합들을 포함한다. 일부 구현 예들에서, 라이너 층은 약 0.5 ㎚ 내지 약 5 ㎚ 또는 약 1 ㎚ 내지 약 3 ㎚의 두께를 갖는다.
도 4f는 부분적으로 제조된 상호 접속 구조체를 위한 배리어 층 및 도전성 비아 위에 형성된 라이너 층을 갖는 예시적인 기판의 단면 개략도를 도시한다. 라이너 층 (424) 은 배리어 층 (422) 및 도전성 비아 (430) 의 상단 표면 상에 컨포멀하게 증착된다. 일부 구현 예들에서, 라이너 층 (424) 은 코발트, 루테늄, 또는 이들의 조합들을 포함하고, 라이너 층 (424) 의 두께는 약 0.5 ㎚ 내지 약 5 ㎚ 또는 약 1 ㎚ 내지 약 3 ㎚일 수도 있다.
도 3을 다시 참조하면, 프로세스 (300) 는 라이너 층 위에 제 2 금속 층을 형성하는 것을 더 포함할 수도 있다. 제 2 금속 층은 리세스의 나머지를 충진함으로써 형성될 수도 있다. 일부 구현 예들에서, 제 2 금속 층은 전기 도금 또는 무전해 증착과 같은 전착 기법에 의해 리세스의 나머지를 충진할 수도 있다. 일부 구현 예들에서, 제 2 금속 층은 리세스의 개구부 위의 트렌치를 충진할 수도 있다. 일부 구현 예들에서, 제 2 금속 층은 구리를 포함한다. 일부 구현 예들에서, 제 2 금속 층은 코발트, 알루미늄, 또는 텅스텐을 포함한다. 도전성 비아는 제 1 금속 층과 제 2 금속 층 사이에 전기적 상호 접속을 제공할 수도 있다. 배리어 층은 제 1 금속 층과 도전성 비아 사이의 계면에 그리고 도전성 비아와 제 2 금속 층 사이의 계면에 부재하여, 도전성 비아를 통한 비아 저항을 감소시킨다. 대신, 배리어 층은 도전성 비아와 유전체 층 사이의 계면에 존재하고, 이는 유전체 층 내로 금속 원자들의 확산을 제한한다. 도전성 비아의 재료는 저 전자 평균 자유 경로, 저 전기 저항률, 및 고 융점을 갖고, 비아 저항을 더 감소시키고 전자 마이그레이션, 응력 마이그레이션, 및 TDDB에 대한 저항을 개선한다.
도 4g는 상호 접속 구조체를 위해 라이너 층 위에 형성된 제 2 금속 층을 갖는 예시적인 기판의 단면 개략도를 도시한다. 제 2 금속 층 (460) 이 리세스 (415) 의 트렌치를 충진한다. 일부 구현 예들에서, 제 2 금속 층 (460) 은 구리를 포함한다. 일부 구현 예들에서, 제 2 금속 층 (460) 은 코발트, 알루미늄, 또는 텅스텐을 포함한다. 도전성 비아 (430) 는 제 1 금속 층 (410) 과 제 2 금속 층 (460) 사이에 전기적 상호 접속을 제공한다. 배리어 층 (422) 은 콘택트 플러그 (420) 와 도전성 비아 (430) 사이의 계면에, 또는 제 1 금속 층 (410) 과 콘택트 플러그 (420) 사이의 계면에 형성되지 않는다. 배리어 층 (422) 은 또한 도전성 비아 (430) 와 제 2 금속 층 (460) 사이의 계면에 형성되지 않는다.
도 5a는 일부 구현 예들에 따른 콘택트 플러그 위에 형성된 도전성 비아를 갖는 반도체 디바이스를 위한 예시적인 상호 접속 구조체의 단면 개략도를 도시한다. 상호 접속 구조체 (500a) 는 제 1 금속 층 (510), 제 1 금속 층 (510) 위의 제 2 금속 층 (560), 및 제 1 금속 층 (510) 과 제 2 금속 층 (560) 사이의 유전체 층 (540) 을 포함한다. 상호 접속 구조체 (500a) 는 유전체 층 (540) 내에 형성된 도전성 비아 (530) 를 더 포함하고, 도전성 비아 (530) 는 제 1 금속 층 (510) 과 제 2 금속 층 (560) 사이에 있고 제 1 금속 층 (510) 과 제 2 금속 층 (560) 사이에 전기적 상호 접속을 제공한다. 상호 접속 구조체 (500a) 는 유전체 층 (540) 과 도전성 비아 (530) 사이의 계면을 라이닝하는 배리어 층 (522) 을 더 포함한다. 일부 구현 예들에서, 상호 접속 구조체 (500a) 는 도전성 비아 (530) 와 제 2 금속 층 (560) 사이의 계면을 라이닝하는 라이너 층 (524) 을 더 포함한다. 도 5a에 도시된 바와 같이, 배리어 층 (522) 및 라이너 층 (524) 모두는 유전체 층 (540) 과 제 2 금속 층 (560) 사이의 계면을 라이닝할 수도 있고, 라이너 층 (524) 은 배리어 층 (522) 위에 위치된다. 이에 더하여, 콘택트 플러그 (520) 가 제 1 금속 층 (510) 과 도전성 비아 (530) 사이의 계면에 형성될 수도 있고, 콘택트 플러그 (520) 는 도전성 비아 (530) 가 선택적으로 전기 도금될 수도 있는 금속 표면을 포함한다. 일부 구현 예들에서, 상호 접속 구조체 (500a) 는 제 1 금속 층 (510) 과 유전체 층 (540) 사이에 에칭 정지 층 (550) 을 더 포함한다.
일부 구현 예들에서, 도전성 비아 (530) 는 상온에서 약 10 ㎚ 이하의 전자 평균 자유 경로 및 상온에서 약 15 μΩ-㎝ 이하의 벌크 전기 저항률을 갖는 전기적으로 도전성 재료를 포함한다. 전기 도전성 재료는 약 1700 ℃ 이상의 융점을 가질 수도 있다. 일부 구현 예들에서, 전기 도전성 재료는 로듐, 이리듐, 및 백금으로 구성된 그룹으로부터 선택된다. 예를 들어, 전기 도전성 재료는 로듐을 포함한다. 일부 구현 예들에서, 도전성 비아 (530) 의 평균 폭 또는 직경은 약 1 ㎚ 내지 약 20 ㎚ 또는 약 3 ㎚ 내지 약 12 ㎚이다. 일부 구현 예들에서, 콘택트 플러그 (520) 는 코발트, 팔라듐, 또는 니켈을 포함한다. 일부 구현 예들에서, 배리어 층 (522) 은 탄탈룸 나이트라이드, 티타늄 나이트라이드, 티타늄 옥사이드, 텅스텐 카보나이트라이드, 텅스텐 나이트라이드, 또는 몰리브덴 나이트라이드를 포함한다. 일부 구현 예들에서, 제 1 금속 층 (510) 및 제 2 금속 층 (560) 각각은 구리, 코발트, 알루미늄, 텅스텐, 또는 이들의 조합들을 포함한다. 일부 구현 예들에서, 배리어 층 (522) 은 콘택트 플러그 (520) 와 콘택트하거나 약 1 ㎚ 이하의 거리만큼 분리된다.
도 5b는 일부 구현 예들에 따라 제 1 금속 층 위에 형성된 도전성 비아를 갖는 반도체 디바이스를 위한 예시적인 상호 접속 구조체의 단면 개략도를 도시한다. 도 5a의 상호 접속 구조체 (500a) 와 같이, 도 5b의 상호 접속 구조체 (500b) 는 제 1 금속층 (510), 제 1 금속층 (510) 위의 제 2 금속층 (560), 제 1 금속층 (510) 과 제 2 금속층 (560) 사이의 유전체층 (540), 유전체 층 (540) 내에 형성된 도전성 비아 (530) 를 포함하고, 도전성 비아 (530) 는 제 1 금속 층 (510) 과 제 2 금속 층 (560) 사이에 있고, 배리어 층 (522) 은 유전체 층 (540) 과 도전성 비아 (530) 사이의 계면을 라이닝하고, 그리고 라이너 층 (524) 은 도전성 비아 (530) 와 제 2 금속 층 (560) 사이의 계면을 라이닝한다. 도 5b의 상호 접속 구조체 (500b) 의 다양한 양태들은 도 5a의 상호 접속 구조체와 유사하다. 그러나, 도 5a에 도시된 바와 같은 콘택트 플러그 (520) 대신, 제 1 금속 층 (510) 은 도 5b의 도전성 비아 (530) 와 직접적으로 콘택트한다. 따라서, 제 1 금속 층 (510) 은 도전성 비아 (530) 가 상호 접속 구조체 (500b) 내에서 선택적으로 전기 도금될 수도 있는 금속 표면을 제공한다. 일부 구현 예들에서, 상호 접속 구조체 (500b) 는 제 1 금속 층 (510) 과 유전체 층 (540) 사이에 에칭 정지 층 (550) 을 더 포함한다.
전기 도금 장치
본 명세서에 기술된 방법들은 임의의 적합한 장치에 의해 수행될 수도 있다. 적합한 장치는 프로세스 동작들을 달성하기 위한 하드웨어 및 본 구현 예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 갖는 시스템 제어기를 포함한다. 예를 들어, 일부 구현 예들에서, 하드웨어는 프로세스 툴에 포함된 하나 이상의 프로세스 스테이션들을 포함할 수도 있다.
개시된 방법들의 하나 이상의 동작들을 수행하기 위한 일 예시적인 장치가 도 6에 도시된다. 장치는 기판들 (예를 들어, 웨이퍼들) 이 프로세싱되는 하나 이상의 전기 도금 셀들을 포함한다. 명확성을 보존하기 위해 도 6에 단일 전기 도금 셀만이 도시된다. 도금 셀의 애노드 영역 및 캐소드 영역은 때때로 멤브레인에 의해 분리되어 상이한 조성의 도금 용액들이 영역 각각에서 사용될 수도 있다. 캐소드 영역의 도금 용액은 캐소드액 (catholyte) 그리고 애노드 영역에서, 애노드액 (anolyte) 으로 불린다. 도금 장치 내로 애노드액 및 캐소드액을 도입하기 위해 다수의 엔지니어링 설계들이 사용될 수 있다.
도 6을 참조하면, 일 구현 예에 따른 전기 도금 장치 (1101) 의 개략적인 단면도가 도시된다. 전기 도금 장치 (1101) 는 전기 도금 용액을 홀딩하도록 구성된 전기 도금 챔버 또는 도금 배스 (1103) 를 포함한다. 도금 배스 (1103) 는 레벨 (1155) 로 도시된 (본 명세서에 기술된 바와 같은 조성을 갖는) 전기 도금 용액을 담는다. 이 용기의 캐소드액 부분은 캐소드액 내에 기판들을 수용하도록 구성된다. 전기 도금 장치 (1101) 는 전기 도금 용액 내에 반도체 기판 또는 웨이퍼 (1107) 를 홀딩하도록 구성된 기판 홀더 또는 "클램쉘 (clamshell)" 홀딩 픽스처 (1109) 를 더 포함할 수도 있다. 웨이퍼 (1107) 가 전기 도금 용액 내로 침지되고, 예를 들어, 웨이퍼 (1107) 와 함께 "클램쉘" 홀딩 픽스처 (1109) 의 회전을 허용하는, 회전 가능한 스핀들 (spindle) (1111) 상에 마운팅된 (mount) "클램쉘" 홀딩 픽스처 (1109) 에 의해 홀딩된다. 본 발명과 함께 사용하기에 적합한 양태들을 갖는 클램쉘-타입 도금 장치의 일반적인 기술은 그 전체가 모든 목적을 위해 본 명세서에 참조로서 인용된 Patton 등에 허여된 미국 특허 번호 제 6,156,167 호 및 Reid 등에 허여된 미국 특허 번호 제 6,800,187 호에 상세히 기술된다.
애노드 (1113) 가 도금 배스 (1103) 내에서 웨이퍼 (1107) 아래에 배치되고, 멤브레인 (1115), 예컨대 이온 선택성 멤브레인에 의해 웨이퍼 영역으로부터 분리된다. 예를 들어, Nafion™ CEM (cationic exchange membrane) 이 사용될 수도 있다. 애노드 멤브레인 아래 영역은 종종 "애노드 챔버"로 지칭된다. 이온 선택성 애노드 멤브레인 (1115) 은 도금 셀의 애노드 영역과 캐소드 영역 사이의 이온 연통을 허용하는 한편, 애노드에서 생성된 입자들이 웨이퍼 (1107) 근방으로 들어가서 웨이퍼를 오염시키는 것을 방지한다. 애노드 멤브레인 (1165) 은 또한 도금 프로세스 동안 전류 플로우를 재분배하여 도금 균일도를 개선하는데 유용하다. 적합한 애노드 멤브레인의 상세한 기술은 Reid 등에 허여된 미국 특허 제 6,126,798 호 및 제 6,569,299 호에 제공되고, 모두 전체가 모든 목적들을 위해 본 명세서에 참조로서 인용된다. 양이온 교환 멤브레인들과 같은 이온 교환 멤브레인들이, 특히 이들 애플리케이션들에 적합하다. 이들 멤브레인들은 통상적으로 이오노머 재료들, 예컨대 설폰기들을 함유하는 퍼플루오르화된 코-폴리머들 (예를 들어, Nafion™ 설폰화된 폴리이미드들, 및 양이온 교환에 적합한 것으로 당업자에게 공지된 다른 재료들로 이루어진다. 적합한 Nafion™ 멤브레인들의 선택된 예들은 Dupont de Nemours Co.로부터 입수 가능한 N324 및 N424 멤브레인들을 포함한다.
도금 동안, 전기 도금 용액으로부터의 이온들이 웨이퍼 (1107) 상에 증착된다. 금속 이온들은 확산 경계 층을 통해 그리고 (존재한다면) 리세스된 피처 내로 확산되어야 한다. 확산을 보조하는 통상적인 방식은 펌프 (1117) 에 의해 제공된 전기 도금 용액의 대류 플로우를 통한 것이다. 부가적으로, 진동 교반 또는 음파 교반 부재가 웨이퍼 회전과 함께 사용될 수도 있다. 예를 들어, 진동 트랜스듀서 (vibration transducer) (1108) 는 웨이퍼 척 (1109) 에 부착될 수도 있다.
전기 도금 용액은 펌프 (1117) 에 의해 도금 배스 (1103) 에 연속적으로 제공된다. 일반적으로, 전기 도금 용액은 애노드 멤브레인 (1115) 및 확산기 플레이트 (1119) 를 통해 웨이퍼 (1107) 의 중심으로 그리고 이어서 웨이퍼 (1107) 를 가로 질러 방사상으로 외측으로 흐른다. 전기 도금 용액은 또한 도금 배스 (1103) 의 측면으로부터 배스 (1103) 의 애노드 영역 내로 제공될 수도 있다. 이어서 전기 도금 용액은 오버 플로우 (overflow) 저장소 (1121) 로 도금 배스 (1103) 를 오버 플로우한다. 이어서 전기 도금 용액은 필터링되고 (미도시) 펌프 (1117) 로 리턴되어 전기 도금 용액의 재순환을 완료한다. 도금 셀의 특정한 구성들에서, 메인 전기 도금 용액과의 혼합이 저 투과성 멤브레인들 또는 이온 선택성 멤브레인들을 사용하여 방지되는 동안, 별개의 전해질이 애노드가 담긴 도금 셀의 부분을 통해 순환된다.
기준 전극 (1131) 은 별도의 챔버 (1133) 내 도금 배스 (1103) 의 외부에 위치되고, 챔버는 메인 도금 배스 (1103) 로부터 오버 플로우에 의해 보충된다. 대안적으로, 일부 구현 예들에서, 기준 전극 (1131) 은 웨이퍼 표면에 가능한 가깝게 위치되고, 기준 전극 챔버는 모세관을 통해 또는 또 다른 방법에 의해, 웨이퍼 기판의 측면에 또는 웨이퍼 기판 바로 아래에 연결된다. 일부 구현 예들에서, 전기 도금 장치 (1101) 는 웨이퍼 주변부에 연결되고 웨이퍼 (1107) 의 주변부에서 금속 시드 층의 전위를 센싱하도록 구성되지만 웨이퍼 (1107) 로 어떠한 전류도 전달하지 않는 콘택트 센싱 리드들을 더 포함한다.
기준 전극 (1131) 은 제어된 전위에서 전기 도금을 용이하게 하도록 채용될 수도 있다. 기준 전극 (1131) 은 수은/술폰산 수은, 염화 은, 포화된 칼로멜, 또는 구리 금속과 같은 다양한 일반적으로 사용되는 타입들 중 하나일 수도 있다. 웨이퍼 (1107) 와 직접 콘택트하는 콘택트 센싱 리드는 보다 정확한 전위 측정 (미도시) 을 위해, 일부 구현 예들에서 기준 전극 (1131) 에 더하여 사용될 수도 있다.
일부 구현 예들에서, 전기 도금 장치 (1101) 는 전력 공급부 (1135) 를 더 포함한다. 전력 공급부 (1135) 가 웨이퍼 (1107) 로의 전류 플로우를 제어하도록 사용될 수 있다. 전력 공급부 (1135) 는 하나 이상의 슬립 링들, 브러시들 및 콘택트들 (미도시) 을 통해 웨이퍼 (1107) 에 전기적으로 접속된 네거티브 출력 리드 (1139) 를 갖는다. 전력 공급부 (1135) 의 포지티브 출력 리드 (1141) 는 도금 배스 (1103) 내에 위치된 애노드 (1113) 에 전기적으로 접속된다. 전력 공급부 (1135), 기준 전극 (1131), 및 콘택트 센싱 리드 (미도시) 는 다른 기능들 중에서, 전기 도금 셀의 엘리먼트들에 제공된 전류 및 전위의 변조를 허용하는 시스템 제어기 (1147) 에 연결될 수 있다. 예를 들어, 제어기 (1147) 는 전위-제어된 레짐 (regime) 및 전류-제어된 레짐에서 전기 도금을 허용할 수도 있다. 제어기 (1147) 는 도금 셀의 다양한 엘리먼트들에 인가되어야 하는 전류 및 전압 레벨들, 뿐만 아니라 이들 레벨들이 변화되어야 하는 시간들을 특정하는 프로그램 인스트럭션들을 포함할 수도 있다. 순방향 전류가 인가될 때, 전력 공급부 (1135) 는 애노드 (1113) 에 대해 음전위를 갖도록 웨이퍼 (1107) 를 바이어싱한다. 이는 전류로 하여금 애노드 (1113) 로부터 웨이퍼 (1107) 로 흐르게 하고, 전기 화학적 환원 반응이 웨이퍼 표면 (캐소드) 상에서 발생하고, 이는 웨이퍼 (1107) 의 표면들 상에 전기적으로 도전성 재료 (예를 들어, 로듐, 이리듐, 또는 백금) 의 증착을 발생시킨다. 일부 구현 예들에서, 전기 도전성 재료는 로듐을 포함한다. 불활성 애노드 (1114) 는 도금 배스 (1103) 내에서 웨이퍼 (1107) 아래에 설치될 수도 있고 멤브레인 (1115) 에 의해 웨이퍼 영역으로부터 분리될 수도 있다.
전기 도금 장치 (1101) 는 또한 전기 도금 용액의 온도를 특정한 레벨로 유지하기 위한 히터 (1145) 를 포함할 수도 있다. 전기 도금 용액은 도금 배스 (1103) 의 다른 엘리먼트들로 열을 전달하도록 사용될 수도 있다. 예를 들어, 웨이퍼 (1107) 가 도금 배스 (1103) 내로 로딩될 때, 히터 (1145) 및 펌프 (1117) 는 장치 (1101) 전체의 온도가 실질적으로 균일해질 때까지 전기 도금 장치 (1101) 를 통해 전기 도금 용액을 순환시키도록 턴 온될 수도 있다. 일 구현 예에서, 히터 (1145) 는 시스템 제어기 (1147) 에 연결된다. 시스템 제어기 (1147) 는 전기 도금 장치 (1101) 내에서 전기 도금 용액 온도의 피드백을 수신하고 부가적인 가열에 대한 필요성을 결정하도록 열전대 (thermocouple) 에 연결될 수도 있다.
제어기 (1147) 는 통상적으로 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이다. 프로세서는 CPU 또는 컴퓨터, 아날로그 입력/출력 연결부 및/또는 디지털 입력/출력 연결부, 스텝퍼 모터 제어기 보드들, 등을 포함할 수도 있다. 특정한 구현 예들에서, 제어기 (1147) 는 전기 도금 장치 (1101) 및/또는 전기 도금이 시작되기 전에 기판의 표면을 습윤시키도록 사용된 사전-습윤 챔버의 모든 액티비티들을 제어한다. 제어기 (1147) 는 또한 도전성 시드 층을 증착하도록 사용된 장치의 모든 액티비티들, 뿐만 아니라 관련 장치들 사이에서 기판을 이송하는데 수반된 모든 액티비티들을 제어할 수도 있다.
예를 들어, 제어기 (1147) 는 상기 또는 첨부된 청구항들에 기술된 임의의 방법에 따라 도전성 시드 층을 증착하고, 도전성 시드 층을 전처리 챔버로 이송하고, 전처리를 수행하고, 전기 도금하기 위한 인스트럭션들을 포함할 수도 있다. 본 개시에 따른 프로세스 동작들을 제어하기 위한 인스트럭션을 포함하는 비일시적, 머신-판독가능 매체가 제어기 (1147) 에 커플링될 수도 있다.
통상적으로 제어기 (1147) 와 연관된 사용자 인터페이스가 있을 것이다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이들, 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들, 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
전기 도금 프로세스들을 제어하기 위한 컴퓨터 프로그램 코드는 임의의 종래의 컴퓨터 판독 가능 프로그래밍 언어: 예를 들어, 어셈블리어, C, C ++, Pascal, Fortran, 등으로 작성될 수 있다. 컴파일링된 객체 코드 또는 스크립트는 프로그램에서 식별된 태스크들을 수행하기 위해 프로세서에 의해 실행된다.
일부 구현 예들에서, 전기 도금 장치 (1101) 는 다음의 동작들: 제 1 금속 층 및 제 1 금속 층 위에 유전체 층을 갖는 기판을 수용하는 동작, 제 1 금속 층을 노출하도록 유전체 층을 관통하여 리세스를 에칭하는 동작, 리세스의 측벽들을 따라 유전체 층 상에 배리어 층을 증착하는 동작, 및 리세스 내에 도전성 비아를 형성하도록 리세스의 하단부에서 노출된 금속 표면 상에 전기적으로 도전성 재료를 전기 도금하는 동작을 수행하기 위한 프로그램 인스트럭션들로 구성된 제어기 (1147) 를 포함하고, 전기 도전성 재료는 상온에서 약 10 ㎚ 이하의 전자 평균 자유 경로, 및 상온에서 약 15 μΩ-㎝ 이하의 전기 저항률을 갖는다. 일부 구현 예들에서, 제어기 (1147) 는 다음의 동작들: 제 1 금속 층을 노출하기 위해 유전체 층을 관통하여 리세스를 에칭한 후 제 1 금속 층 상에 콘택트 플러그를 증착하는 동작을 수행하기 위한 프로그램 인스트럭션들로 더 구성된다.
도 7은 본 명세서의 구현 예들을 구현하기 위해 사용될 수도 있는 예시적인 멀티-툴 장치를 도시한다. 전착 장치 (1200) 는 3 개의 개별적인 전기 도금 모듈들 (1202, 1204, 및 1206) 을 포함할 수 있다. 또한, 3 개의 개별 모듈들 (1212, 1214, 및 1216) 이 다양한 프로세스 동작들을 위해 구성될 수도 있다. 예를 들어, 일부 실시 예들에서, 모듈들 (1212, 1214, 및 1216) 중 하나 이상은 SRD (Spin Rinse Drying) 모듈일 수도 있다. 이들 또는 다른 구현 예들에서, 모듈들 (1212, 1214, 및 1216) 중 하나 이상은 PEM들 (Post-Electrofill Modules) 일 수도 있고, 각각은 기판이 전기 도금 모듈들 (1202, 1204, 및 1206) 중 하나에 의해 프로세싱된 후 에지 베벨 제거, 후면 에칭, 및 기판들의 산 세정과 같은 기능을 수행하도록 구성된다. 또한, 모듈들 (1212, 1214, 및 1216) 중 하나 이상은 처리 챔버로서 구성될 수도 있다. 처리 챔버는 리모트 플라즈마 챔버 또는 어닐링 챔버일 수도 있다. 대안적으로, 처리 챔버는 장치의 또 다른 부분에, 또는 상이한 장치 내에 포함될 수도 있다.
전착 장치 (1200) 는 중앙 전착 챔버 (1224) 를 포함한다. 중앙 전착 챔버 (1224) 는 전기 도금 모듈들 (1202, 1204, 1206) 에서 전기 도금 용액으로 사용된 화학적 용액을 홀딩하는 챔버이다. 전착 장치 (1200) 는 또한 전기 도금 용액에 대한 첨가제들 (예를 들어, 습윤제들 ( wetting agents)) 을 저장하고 전달할 수도 있는 도징 시스템 (1226) 을 포함한다. 화학적 희석 모듈 (1222) 이 에천트 (etchant) 로 사용될 화학 물질들을 저장하고 혼합할 수도 있다. 여과 및 펌핑 유닛 (1228) 이 중앙 전착 챔버 (1224) 에 대한 전기 도금 용액을 필터링하고, 이를 전기 도금 모듈들로 펌핑할 수도 있다.
시스템 제어기 (1230) 가 전착 장치 (1200) 를 동작시키기 위해 사용된 전자적 제어 및 인터페이스 제어를 제공한다. 시스템 제어기 (1230) 의 양태들은 도 6의 제어기 (1147) 에서 상기 논의되고, 본 명세서에 더 기술된다. 시스템 제어기 (1230) (하나 이상의 물리적 제어기 또는 논리적 제어기를 포함할 수도 있음) 는 전착 장치 (1200) 의 일부 또는 모든 속성들을 제어한다. 시스템 제어기 (1230) 는 통상적으로 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함한다. 프로세서는 CPU (Central Processing Unit) 또는 컴퓨터, 아날로그 입력/출력 연결부들 및/또는 디지털 입력/출력 연결부들, 스텝퍼 (stepper) 모터 제어기 보드들, 및 다른 유사한 컴포넌트들을 포함할 수도 있다. 본 명세서에 기술된 적절한 제어 동작들을 구현하기 위한 인스트럭션들이 프로세서 상에서 실행될 수도 있다. 이들 인스트럭션들은 시스템 제어기 (1230) 와 연관된 메모리 디바이스들 상에 저장될 수도 있고, 또는 이들이 네트워크를 통해 제공될 수도 있다. 특정한 실시 예들에서, 시스템 제어기 (1230) 는 시스템 제어 소프트웨어를 실행한다.
전착 장치 (1200) 내의 시스템 제어 소프트웨어는 타이밍, 전해질 컴포넌트들의 혼합물 (하나 이상의 전해질 컴포넌트들의 농도를 포함함), 전해질 가스 농도들, 유입구 압력, 도금 셀 압력, 도금 셀 온도, 기판 온도, 기판 및 임의의 다른 전극들에 인가된 전류 및 전위, 기판 위치, 기판 회전, 및 전착 장치 (1200) 에 의해 수행된 특정한 프로세스의 다른 파라미터들을 제어하기 위한 인스트럭션들을 포함할 수도 있다.
일부 구현 예들에서, 시스템 제어기 (1230) 와 연관된 사용자 인터페이스가 있을 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이들, 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들, 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
일부 구현 예들에서, 시스템 제어기 (1230) 에 의해 조정된 파라미터들은 프로세스 조건들과 관련될 수도 있다. 비한정적인 예들은 용액 조건들 (온도, 조성, 및 플로우 레이트), 다양한 단계들에서 기판 위치 (회전 레이트, 선형 (수직) 속도, 수평으로부터의 각도), 등을 포함한다. 이들 파라미터들은 사용자 인터페이스를 활용하여 입력될 수도 있는 레시피의 형태로 사용자에게 제공될 수도 있다.
프로세스를 모니터링하기 위한 신호들은 다양한 프로세스 툴 센서들로부터 시스템 제어기 (1230) 의 아날로그 입력 연결부 및/또는 디지털 입력 연결부에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 프로세스 툴의 아날로그 출력 연결부 및 디지털 출력 연결부 상에 출력될 수도 있다. 모니터링될 수도 있는 프로세스 툴 센서들의 비한정적인 예들은 질량 유량 제어기들, (마노미터들 (manometers) 과 같은) 압력 센서들, 열전대들 (thermocouples), 광학 위치 센서들, 등을 포함한다. 적절하게 프로그래밍된 피드백 및 제어 알고리즘들은 프로세스 조건들을 유지하기 위해 이들 센서들로부터의 데이터와 함께 사용될 수도 있다.
멀티-툴 장치의 일 구현 예에서, 인스트럭션들은 웨이퍼 홀더 내에 기판을 삽입하는 것, 기판을 틸팅하는 것, 침지 동안 기판을 바이어싱하는 것, 및 기판의 리세스에 전기적으로 도전성 재료 (예를 들어, 로듐, 이리듐, 또는 백금) 를 전기 도금하는 것을 포함할 수 있다. 인스트럭션들은 기판을 전처리하는 것, 전기 도금 후 기판을 어닐링하는 것, 및 관련 장치 사이에서 적절하게 기판을 이송하는 것을 더 포함할 수도 있다.
핸드-오프 툴 (1240) 은 카세트 (1242) 또는 카세트 (1244) 와 같은 기판 카세트로부터 기판을 선택할 수도 있다. 카세트들 (1242 또는 1244) 은 FOUP들 (Front Opening Unified Pods) 일 수도 있다. FOUP는 제어된 환경에서 기판을 단단하고 안전하게 홀딩하고, 기판들로 하여금 적절한 로드 포트들 및 로봇 핸들링 시스템들을 구비한 툴들에 의한 프로세싱 또는 측정을 위해 제거되게 하도록 설계된 인클로저 (enclosure) 이다. 핸드 오프 툴 (1240) 은 진공 부착 또는 일부 다른 부착 메커니즘을 사용하여 기판을 홀딩할 수도 있다.
핸드 오프 툴 (1240) 은 웨이퍼 핸들링 스테이션 (1232), 카세트들 (1242 또는 1244), 이송 스테이션 (1250), 또는 정렬기 (1248) 와 인터페이싱할 수도 있다. 이송 스테이션 (1250) 으로부터, 핸드 오프 툴 (1246) 은 기판으로의 액세스를 얻을 수도 있다. 이송 스테이션 (1250) 은 핸드 오프 툴들 (1240 및 1246) 이 정렬기 (1248) 를 통과하지 않고 기판들을 통과할 수도 있는 슬롯 또는 위치일 수도 있다. 그러나, 일부 구현 예들에서, 기판이 전기 도금 모듈로의 정밀 전달을 위해 핸드 오프 툴 (1246) 에 적절하게 정렬되는 것을 보장하기 위해, 핸드 오프 툴 (1246) 은 정렬기 (1248) 로 기판을 정렬할 수도 있다. 핸드 오프 툴 (1246) 은 또한 기판을 전기 도금 모듈 (1202, 1204, 또는 1206) 중 하나로 또는 다양한 프로세스 동작들을 위해 구성된 3 개의 개별적인 모듈들 (1212, 1214, 및 1216) 중 하나로 전달할 수도 있다.
순차적인 도금, 린싱, 건조, 및 PEM 프로세스 동작들을 통해 기판들의 효율적인 사이클링을 허용하도록 구성된 장치가 제작 환경에서 사용하기 위한 구현 예들에 유용할 수도 있다. 이를 달성하기 위해, 모듈 (1212) 은 스핀 린스 건조기 및 에지 베벨 제거 챔버로 구성될 수 있다. 이러한 모듈 (1212) 에서, 기판은 금속 도금 및 EBR (edge bevel removal) 동작들을 위해 전기 도금 모듈 (1204) 과 모듈 (1212) 사이로만 이송되어야 할 것이다. 장치 (1200) 의 하나 이상의 내부 부분들은 대기압 이하의 조건들 하에 있을 수도 있다. 예를 들어, 일부 구현 예들에서, 도금 셀들 (1202, 1204 및 1206) 및 PEM들 (1212, 1214 및 1216) 을 둘러싸는 전체 영역은 진공 하에 있을 수도 있다. 다른 구현 예들에서, 도금 셀들만을 둘러싸는 영역은 진공 하에 있다. 추가 구현 예들에서, 개별 도금 셀들은 진공 하에 있을 수도 있다. 전해질 플로우 루프들이 도 12 또는 도 13에 도시되지 않지만, 본 명세서에 기술된 플로우 루프들은 멀티-툴 장치의 일부로서 (또는 함께) 구현될 수도 있다는 것이 이해된다.
도 8은 본 명세서의 구현 예들을 구현하는데 사용될 수도 있는 멀티-툴 장치의 부가적인 예를 도시한다. 이 구현 예에서, 전착 장치 (1300) 는 전기 도금 셀들 (1307) 의 세트를 갖고, 각각은 쌍을 이루거나 복수의 "듀엣" 구성으로 전기 도금 배스를 포함한다. 전기 도금 그 자체 (per se) 에 더하여, 전착 장치 (1300) 는 예를 들어, 다양한 다른 전기 도금 관련 프로세스들 및 하위 단계들, 예컨대 스핀-린싱, 스핀-건조, 금속 및 실리콘 습식 에칭, 무전해 증착, 사전 습식 처리 및 사전 화학 처리, 환원, 어닐링, 포토레지스트 스트립핑, 및 표면 사전 활성화를 수행할 수도 있다. 전착 장치 (1300) 는 개략적으로 위에서 아래로 본 것으로 도시되고, 단일 레벨 또는 "플로어"만이 도면에 드러나지만, 이러한 장치, 예를 들어, CA, Fremont 소재의 Lam SabreTM 3D 툴이 서로 상단 상에 "스택된" 2 개 이상의 레벨들을 가질 수 있고, 각각은 잠재적으로 프로세싱 스테이션들의 동일하거나 상이한 유형들을 갖는 것이 당업자에 의해 쉽게 이해된다.
도 8을 다시 참조하면, 전기 도금될 기판 (1306) 은 일반적으로 프론트 엔드 로딩 FOUP (1301) 를 통해 전착 장치 (1300) 에 피딩되고, 이 예에서, 이는 액세스 가능한 스테이션들의 일 스테이션으로부터 또 다른 스테이션으로 복수의 차원들에서 스핀들 (spindle) (1303) 에 의해 구동된 기판 (1306) 을 철회하고 (retract) 이동시킬 수 있는, 프론트-엔드 로봇 (1302) 을 통해 FOUP로부터 전착 장치 (1300) 의 메인 기판 프로세싱 영역에 전달된다―2 개의 프론트-엔드 액세스 가능한 스테이션들 (1304) 및 또한 2 개의 프론트-엔드 액세스 가능한 스테이션들 (1308) 이 이 예에서 도시된다. 프론트-엔드액세스 가능한 스테이션들 (1304 및 1308) 은 예를 들어, 전처리 스테이션들, 및 SRD (spin rinse drying) 스테이션들을 포함할 수도 있다. 이들 스테이션들 (1304 및 1308) 은 또한 본 명세서에 기술된 바와 같이 제거 스테이션들일 수도 있다. 프론트-엔드 로봇 (1302) 의 좌우 (from side-to-side) 측방향 이동은 로봇 트랙 (1302a) 을 활용하여 달성된다. 기판들 (1306) 각각은 모터 (미도시) 에 연결된 스핀들 (1303) 에 의해 구동된 컵/콘 어셈블리 (미도시) 에 의해 홀딩될 수도 있고, 모터는 마운팅 브라켓 (1309) 에 부착될 수도 있다. 이 예에서 또한 도시된 것은 전기 도금 셀들 (1307) 의 4 개의 "듀엣들"이고, 총 8 개의 전기 도금 셀들 (1307) 이다. 전기 도금 셀들 (1307) 은 기판의 리세스 내에 전기 도전성 재료 (예를 들어, 로듐, 이리듐, 또는 백금) 를 전기 도금하기 위해 사용될 수도 있다. 시스템 제어기 (미도시) 가 전착 장치 (1300) 의 속성들 중 일부 또는 전부를 제어하기 위해 전착 장치 (1300) 에 커플링될 수도 있다. 시스템 제어기는 본 명세서에 앞서 기술된 프로세스들에 따른 인스트럭션들을 실행하도록 프로그래밍되거나 달리 구성될 수도 있다.
일부 구현 예들에서, 제어기는 상기 기술된 예들의 일부일 수도 있는, 시스템의 일부이다. 이러한 시스템들은 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱을 위한 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에, 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치들 (electronics) 과 통합될 수도 있다. 전자장치는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부분들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 제어기는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드 록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 가능하게 하고, 엔드포인트 측정들을 불가능하게 하는, 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSPs), ASICs (Application Specific Integrated Circuits) 로서 규정되는 칩들, 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달된 인스트럭션들일 수도 있다. 일부 구현 예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현 예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 그렇지 않으면 시스템에 네트워킹되거나, 또는 이들의 조합인 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하거나, 과거 제조 동작들의 이력을 조사하거나, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하거나, 현 프로세싱의 파라미터들을 변경하거나, 현 프로세싱을 따르는 프로세싱 단계들을 설정하거나, 새로운 프로세스를 시작하기 위해서, 시스템으로의 원격 액세스를 가능하게 할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 가 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 가능하게 하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안 수행될 프로세싱 단계들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성되는 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서 상기 기술된 바와 같이, 제어기는 예컨대 본 명세서에 기술된 프로세스들 및 제어들과 같은, 공통 목적을 향해 함께 네트워킹되고 작동하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는 원격으로 (예컨대 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 것이다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (Physical Vapor Deposition) 챔버 또는 모듈, CVD (Chemical Vapor Deposition) 챔버 또는 모듈, ALD (Atomic Layer Deposition) 챔버 또는 모듈, ALE (Atomic Layer Etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기, 또는 툴들 중 하나 이상과 통신할 수도 있다.
상기 기술된 다양한 하드웨어 및 방법 실시 예들은 예를 들어, 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들 등의 제조 또는 제작을 위해 리소그래픽 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 반드시 그러한 것은 아니지만, 이러한 툴들/프로세스들은 공통 제조 설비에서 함께 사용되거나 수행될 것이다.
막의 리소그래픽 패터닝은 통상적으로 단계 각각이 다수의 가능한 툴들을 사용하여 인에이블되는 이하의 단계들: (1) 스핀온 (spin-on) 툴 또는 스프레이온 (spray-on) 툴을 사용하여 워크피스, 예를 들어, 상부에 실리콘 나이트라이드 막이 형성된 기판 상에 포토레지스트를 도포하는 단계; (2) 핫 플레이트 또는 노 (furnace) 또는 다른 적합한 경화 툴을 사용하여 포토레지스트를 경화하는 단계; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시광선 또는 UV 또는 x-선 광에 포토레지스트를 노출시키는 단계; (4) 습식 벤치 또는 스프레이 현상기와 같은 툴을 사용하여 레지스트를 선택적으로 제거하여 레지스트를 패터닝하도록 레지스트를 현상하는 단계; (5) 건식 또는 플라즈마 보조 에칭 툴을 사용함으로써 아래에 놓인 막 또는 워크피스 내로 레지스트 패턴을 전사하는 단계; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거하는 단계 중 일부 또는 전부를 포함한다. 일부 실시 예들에서, 애시 가능 하드 마스크 층 (예컨대 비정질 탄소 층) 및 또 다른 적합한 하드 마스크 (예컨대 반사 방지 층) 가 포토레지스트를 도포하기 전에 증착될 수도 있다.
결론
전술한 기술 (description) 에서, 제시된 구현 예들의 완전한 이해를 제공하기 위해 수많은 구체적 상세들이 제시되었다. 개시된 구현 예들은 이들 구체적 상세들의 일부 또는 전부 없이 실시될 수도 있다. 다른 예들에서, 공지된 프로세스 동작들은 개시된 구현 예들을 불필요하게 모호하게 하지 않기 위해 상세히 기술되지 않았다. 개시된 구현 예들이 구체적 구현 예들과 함께 기술되었지만, 이는 개시된 구현 예들을 제한하도록 의도되지 않았다는 것이 이해될 것이다.
전술한 실시 예들이 이해의 명확성의 목적들을 위해 다소 상세히 기술되었지만, 특정한 변화들 및 수정들이 첨부된 청구항들의 범위 내에서 실시될 수도 있다는 것이 자명할 것이다. 본 실시 예들의 프로세스들, 시스템들, 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것을 주의해야 한다. 따라서, 본 실시 예들은 예시적이고, 제한적이지 않은 것으로 간주될 것이며, 실시 예들은 본 명세서에 주어진 세부 사항들로 제한되지 않을 것이다.

Claims (25)

  1. 반도체 디바이스를 위한 상호 접속 구조체에 있어서,
    제 1 금속 층;
    제 2 금속 층;
    상기 제 1 금속 층과 상기 제 2 금속 층 사이의 유전체 층;
    상기 유전체 층 내에 형성된 도전성 비아 (conductive via) 로서, 상기 도전성 비아는 상기 제 1 금속 층과 상기 제 2 금속 층 사이에 있고, 상기 도전성 비아는 상기 제 1 금속 층과 상기 제 2 금속 층 사이에 전기적 상호 접속을 제공하는, 상기 도전성 비아; 및
    상기 도전성 비아와 상기 유전체 층 사이의 계면을 라이닝하는 (line) 배리어 층을 포함하고, 상기 도전성 비아는 상온에서 약 10 ㎚ 이하의 전자 평균 자유 경로 및 상온에서 약 15 μΩ-㎝ 이하의 벌크 전기 저항률을 갖는 전기적으로 도전성 재료를 포함하는, 상호 접속 구조체.
  2. 제 1 항에 있어서,
    상기 전기 도전성 재료는 약 1700 ℃ 이상의 융점을 갖는, 상호 접속 구조체.
  3. 제 1 항에 있어서,
    상기 전기 도전성 재료는 로듐, 이리듐, 및 백금으로 구성된 그룹으로부터 선택되는, 상호 접속 구조체.
  4. 제 3 항에 있어서,
    상기 전기적으로 도전성 재료는 로듐을 포함하는, 상호 접속 구조체.
  5. 제 1 항에 있어서,
    상기 제 1 금속 층과 상기 도전성 비아 사이의 콘택트 플러그를 더 포함하고, 상기 콘택트 플러그는 코발트, 팔라듐, 또는 니켈을 포함하고, 상기 제 1 금속 층 및 상기 제 2 금속 층 각각은 구리를 포함하는, 상호 접속 구조체.
  6. 제 5 항에 있어서,
    상기 배리어 층은 상기 콘택트 플러그와 콘택트하거나 약 1 ㎚ 이하의 거리만큼 상기 콘택트 플러그로부터 분리되는, 상호 접속 구조체.
  7. 제 1 항에 있어서,
    상기 배리어 층은 상기 제 1 금속 층과 콘택트하거나 약 1 ㎚ 이하의 거리만큼 상기 제 1 금속 층으로부터 분리되는, 상호 접속 구조체.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 도전성 비아는 상기 제 1 금속 층과 직접적으로 콘택트하는, 상호 접속 구조체.
  9. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 도전성 비아와 상기 제 2 금속 층 사이의 계면을 라이닝하는 라이너 층을 더 포함하는, 상호 접속 구조체.
  10. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 배리어 층은 탄탈룸 나이트라이드 (TaN), 티타늄 나이트라이드 (TiN), 티타늄 옥사이드 (TiO2), 텅스텐 카보나이트라이드 (WCN), 텅스텐 나이트라이드 (WN), 또는 몰리브덴 나이트라이드 (MoN) 를 포함하는, 상호 접속 구조체.
  11. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 도전성 비아의 평균 폭 또는 직경은 약 3 ㎚ 내지 약 12 ㎚인, 상호 접속 구조체.
  12. 반도체 디바이스를 위한 상호 접속 구조체를 제작하는 방법에 있어서,
    제 1 금속 층 및 상기 제 1 금속 층 위의 유전체 층을 갖는 기판을 수용하는 단계;
    상기 제 1 금속 층을 노출하도록 상기 유전체 층을 관통하여 리세스를 에칭하는 단계;
    상기 리세스의 측벽들을 따라 상기 유전체 층 상에 배리어 층을 증착하는 단계; 및
    상기 리세스 내에 도전성 비아를 형성하도록 상기 리세스의 하단부에서 노출된 금속 표면 상에 전기적으로 도전성 재료를 선택적으로 전기 도금하는 단계를 포함하고, 상기 전기적으로 도전성 재료를 선택적으로 전기 도금하는 단계는 상기 리세스의 하단부에서 상기 노출된 금속 표면으로부터 상향으로 진행하는, 상호 접속 구조체 제작 방법.
  13. 제 12 항에 있어서,
    상기 제 1 금속 층을 노출하기 위해 상기 유전체 층을 관통하여 상기 리세스를 에칭하는 단계 후에 상기 제 1 금속 층 상에 콘택트 플러그를 증착하는 단계를 더 포함하고, 상기 노출된 금속 표면은 상기 콘택트 플러그의 상단 표면을 포함하는, 상호 접속 구조체 제작 방법.
  14. 제 13 항에 있어서,
    상기 콘택트 플러그를 증착하는 단계는 상기 제 1 금속 층 상에 무전해 도금 또는 CVD (chemical vapor deposition) 에 의해 상기 콘택트 플러그를 선택적으로 증착하는 단계를 포함하는, 상호 접속 구조체 제작 방법.
  15. 제 12 항에 있어서,
    상기 배리어 층을 증착하는 단계는 상기 노출된 금속 표면에 걸쳐 증착하지 않고 상기 유전체 층의 노출된 표면들 상에 상기 배리어 층을 선택적으로 증착하는 단계를 포함하는, 상호 접속 구조체 제작 방법.
  16. 제 12 항에 있어서,
    상기 전기 도전성 재료는 상온에서 약 10 ㎚ 이하의 전자 평균 자유 경로 및 상온에서 약 15 μΩ-㎝ 이하의 전기 저항률을 갖는, 상호 접속 구조체 제작 방법.
  17. 제 12 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 전기 도전성 재료는 약 1700 ℃ 이상의 융점을 갖는, 상호 접속 구조체 제작 방법.
  18. 제 12 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 전기 도전성 재료는 로듐, 이리듐, 및 백금으로 구성된 그룹으로부터 선택되는, 상호 접속 구조체 제작 방법.
  19. 제 12 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 노출된 금속 표면 상에 상기 전기 도전성 재료를 전기 도금하는 단계는,
    상기 기판을 약 0.01 g/L 내지 약 1 g/L의 금속 함량을 갖는 금속 염 또는 금속 착체를 포함하는 전기 도금 용액과 콘택트시키는 단계; 및
    상기 노출된 금속 표면 상에 상기 전기적으로 도전성 재료를 전기 도금하고 상기 전기적으로 도전성 재료로 상기 리세스의 개구부를 전기 화학적으로 충진하도록 상기 기판을 캐소드로 바이어싱하는 (cathodically bias) 단계를 포함하는, 상호 접속 구조체 제작 방법.
  20. 제 19 항에 있어서,
    상기 기판을 캐소드로 바이어싱하는 단계는 약 0.01 ㎃/㎠ 내지 약 0.1 ㎃/㎠의 전류 밀도로 상기 기판에 전류를 인가하는 단계를 포함하는, 상호 접속 구조체 제작 방법.
  21. 제 19 항에 있어서,
    상기 전기 도금 용액은 약 0.01 mS/㎝ 내지 약 10 mS/㎝의 도전율 (conductivity) 을 갖는, 상호 접속 구조체 제작 방법.
  22. 제 19 항에 있어서,
    상기 전기 도금 용액은 유기 첨가제들이 없거나 (free) 실질적으로 없는, 상호 접속 구조체 제작 방법.
  23. 제 19 항에 있어서,
    상기 전기 도금 용액은 로듐 착체 또는 로듐 염 및 착화제를 포함하는, 상호 접속 구조체 제작 방법.
  24. 제 19 항에 있어서,
    상기 전기 도금 용액은 전하 이동 커플링 (charge transfer couple) 을 포함하는, 상호 접속 구조체 제작 방법.
  25. 제 12 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 도전성 비아의 평균 폭 또는 직경은 약 3 ㎚ 내지 약 12 ㎚인, 상호 접속 구조체 제작 방법.
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