KR101105485B1 - 관통전극형 채움 장치 및 방법 - Google Patents

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Abstract

보이드(void)가 없는 관통전극형을 완전히 채우기 위해 관통전극형 구멍 내로 구리를 증착시키는 반도체 전기 도금 처리가 설명된다. 상기 관통전극형(TSV)은 직경이 3마이크로미터 이상이고 깊이 20 마이크로미터 이상이다. 낮은 구리 농도와 높은 산성도의 전기 도금액이 사용되어 상기 관통전극형 내로 구리를 증착시키도록 한다.

Description

관통전극형 채움 장치 및 방법{PROCESS FOR THROUGH SILICON VIA FILLING}
본 발명 출원은 2008년 8월 18일 출원, 미국 특허 제 12/193,644호를 우선권 주장의 기초로 한다.
본 발명은 웨이퍼에 구리를 증착하기 위한 방법 및 장치에 대한 것이며, 특히 적층 전자 소자들을 상호 연결시킬 수 있는 상대적으로 큰 크기 및 큰 종횡비를 갖는 관통전극형(through silicon vias) 내로 구리를 전기도금하기 위한 방법 및 장치에 대한 것이다.
관통전극형(through silicon vias)(TSV)은 실리콘 웨이퍼 또는 다이를 완전히 관통하는 수직 전기 연결이다. TSV 기술은 3D 패키지 및 3D 집적 회로(IC) 를 제작하는 데 중요하다. 이는 멀티-칩 전자 회로의 복잡성과 전체 크기를 크게 줄이는 내부 배선을 통한 수직 정렬 전자 장치의 상호 연결을 제공한다.
한 전형적인 TSV 처리로는 TSV 구멍들의 형성과 TSV 확산 장벽층과 전도성 씨드 층(conductive seed layer)의 층착을 포함한다. 다음에 전도재가 TSV 구멍들 내로 전기 증착된다. 구리는 대개 전도재로 사용되는 데, 이는 3D 패키지 및 3D 집적 회로와 같은 복잡한 집적에서의 높은 전류 밀도 그리고 향상된 장치 속도를 지원하기 때문이다. 또한, 구리는 양호한 열 전도도를 가지며 매우 순수한 상태로 사용될 수 있다.
TSV 구멍은 대개 매우 높은 종횡비를 가지며 그와 같은 구조내로 구리를 증착하는 것은 용이한 일이 아니다. 구리의 CVD 증착은 복잡하고 값비싼 프리커서를 필요로 하지만, 때때로 PVD 증착이 보이드(void)가 되고 제한된 스텝 커버리지를 가져온다. 전기도금은 구리를 TSV 구조내로 증착시키는 일반적인 방법이다. 그러나, 전기도금은 TSV의 큰 크기와 높은 종횡비 때문에 일련의 문제점을 갖기도 한다.
대개 TSV을 위한 전기도금액은 구리 이온의 소스로서 황산 구리, 전도도를 조정하기 위한 황산, 억제 분자의 제거를 위한 염화 구리를 포함한다. 황산 1리터당 10그램 이상의 그리고 구리 이온 리터당 약 40그램의 스탠다드 구리 도금조가 사용된다. 높은 산 함량이 용액의 전도도를 개선시키며 구리가 균일하게 도금될 수 있도록 한다. 그러나 수소 이온은 구리 이온의 이동성을 심각하게 저해한다. 따라서, TSV를 전기 도금하는 데는 매우 오랜 시간이 소요될 수 있다.
따라서, 큰 크기와 높은 종횡비를 갖는 TSV에 전도성 금속을 증착하기 위한 개선된 방법 및 장치가 필요하다.
본 발명은 큰 크기와 큰 종횡비를 갖는 관통 전극형(through silicon vias)(TSV) 구멍에 구리를 증착하기 위한 구리 전기 증착 방법 및 관련된 장치를 제공한다. 상기 TSV 구멍 내에 구리 증착을 위한 도금액 이 상대적으로 낮은 농도의 황산과 높은 농도의 구리 이온을 갖는다. TSV 증착 처리는, 특히 TSV 구멍 바닥으로, 도금액을 통한 더욱 빠른 구리 이동이 있는 때 유리하다. 일정 실시 예에서, 상기 도금액은 매우 적거나 무시할 수 있는 염화 이온을 갖는다. 또한, 상기 도금액은 약 40℃ 내지 75℃ 사이 온도로 유지되어, 염을 포함하는 구리의 더욱 큰 용해도를 달성하도록 하고 이에 의해 전기 도금액에서 구리 이온의 이동도를 더욱 개선시키도록 한다. 구리는 보이드 프리(void free)로 TSV 구멍내로 전기 도금되며, 일정 실시 예에서, 약 20분 이하의 시간에 전기 도금이 가능하게 된다.
일정 실시 예에서, 상기 방법은 직경으로 3 마이크로 미터 이상 그리고 깊이가 20 마이크로 미터 이상의 TSV를 도금함을 포함한다. 특정 실시 예에서, TSV는 직경이 3내지 100 마이크로 미터 일 수 있으며 깊이가 20내지 200 마이크로 미터 일 수 있다. 상기 TSV구멍들은 약 5:1 내지 10:1의 종횡비를 가질 수 있다. (상기 "3 내지 100 마이크로 미터"에서 '3내지 100'은 '3에서 100까지 사이'를 의미하며, 본원 명세서 전체에서 "내지"에 대하여는 상기에서와 같은 의미로 사용된다.)
상기 방법은 약 2 내지 6의 pH 그리고 리터당 약 50그램 농도의 구리 이온을 갖는 도금액으로 TSV 구멍을 갖는 구조를 접촉함을 포함할 수 있다. 더욱 구체적으로, 상기 도금액은 약 3 내지 5의pH를 가질 수 있다. 한 실시 예에서, 상기 도금액은 리터당 약 40 그램 내지 리터당 200 그램의 구리 이온을 포함한다. 더욱 구체적으로, 상기 도금액에서 구리 이온의 농도는 리터당 약 60 그램 내지 리터당 100 그램이다. 상기 구리 이온의 소스는 구리 메탄솔폰산(copper methane sulfonate), 황산구리, 피로인산 구리, 구리 프로판 솔폰산, 또는 이들 그룹의 조합이 될 수 있다. 구리 이온의 더욱 높은 농도와 더욱 높은 pH 레벨은 도금액을 통한 전체 증착 전류에 대한 구리 이온의 컨트리뷰션인 구리 이송 수(transference number)(ti) 를 증가시킨다. 한 실시 예에서, 상기 도금조에서의 구리 이온들은 약 0.2 이상의 이송 수를 갖는다. 보다 구체적으로, 구리 이온은 약 0.4 이상의 이송 수를 갖는다.
일 실시 예에서, 도금액은 일정 농도 레벨의 산화제를 포함하는 데, 이때의 농도 레벨은 전류가 웨이퍼로 가해지지 않는 때 분당 약 200 내지 3000Å 속도로 웨이퍼 필드에서 도금된 구리의 산화를 발생시키도록 한다. 상기 산화제는 과산화수소 용액으로서, 약 0.0025 ml/L 내지 50 ml/L의 중량비 30% 과산화수소 용액으로 상기 도금액에 추가될 수 있다. 일정 실시 예에서, 원소 산소(elemental oxygen )가 약 1 내지 20 mg/L 의 농도로 산화제로서 사용될 수 있다.
특정 실시 예에서, 상기 도금액 내 원소 산소의 농도는 약 1 내지 5 mg/L일 수 있다. 세륨 또는 철 이온이 산화제로서 사용될 수 있기도 하다. 일 실시 예에서, 각기 다른 산화 수를 갖는 철 이온들의 농도(가령 Fe(II) 및 Fe(III))가 평형상태일 수 있으며, 그와 같은 평형상태는 불활성 양극(inert anode)에서 반응에 의해 유지된다. 또한 상기 도금액은 관통전극형 내 농도 경사도를 가지며 구리의 산화에 영향을 미치는 환원제를 포함할 수 있다.
상기 설명한 바와 같이, 도금액은 상승된 온도로 유지될 수 있으며; 이 같은 상승된 온도는 구리 염 용해성 그리고 구리 이온의 이동성을 개선시킨다. 일 실시 예에서, 이 같은 도금액은 적어도 관통 전극형 구멍 내로 구리를 도금시키는 동안 약 40℃ 내지 75℃의 온도를 갖는다. 보다 구체적인 예에서, 상기 도금액은 약 50℃ 내지 70℃의 온도를 갖는다. 상기 설명한 바와 같이, 상기 도금액은 염화 이온을 포함하지 않거나 거의 포함하지 않는다. 일 실시 예에서, 상기 도금액은 약 50 ppm 이하 농도의 염화 이온을 포함한다. 더욱 구체적인 예에서, 상기 염화 이온의 농도는 10 ppm 이하 농도의 염화 이온을 포함한다. 상기 도금액에는 또한 염화 이온이 존재하지 않을 수도 있다.
상기 처리 조건의 조합 그리고 TSV 구조의 기하학 구조는 TSV들 사이 필드 영역으로 구리의 실질적 증착(net deposition)을 발생시키지 않는다. 일정 TSV 구멍들은 약 25 마이크로 미터 이하의 거리가 떨어져 가까이 위치할 수 있다.
도금 처리 중에 전류 밀도는 도금 표면에서 약 3내지 30 mA/cm2 일 수 있다. 구체적인 예에서, 도금 처리 중 상기 전류 밀도는 약 5 내지 20 mA/cm2 이다.
일 실시 예로서, 구리를 증착하기 위한 반도체 처리 장치가 설명된다. 상기 장치는 하나 또는 둘 이상의 전기 도금 조 그리고 한 세트의 지시들을 실행하기 위한 제어기를 포함한다. 이 같은 장치는 또한 도금액 소스를 포함 할 수 있다. 일정 실시 예에서, 상기 도금액은 약 2 내지 6 사이 pH 를 가지며 리터당 약 50 그램 이상 농도의 구리 이온을 갖는다. 상기 일련의 지시들은 상기 도금액으로 TSV 구멍을 갖는 구조에 접촉하고, 상기 구조에 접촉하는 동안 관통 전극형 구멍 내로 구리를 도금시키어 보이드 프리로 약 20분 이하의 시간동안 상기 관통 전극형을 완전히 채우도록 한다. 상기 장치는 또한 히터와 이에 연결된 제어기 인터페이스를 포함하여, 구리를 상기 TSV 구멍내로 도금하는 적어도 일부 시간 동안 약 40℃ 내지 75℃의 도금 용액 온도를 유지 시키도록 한다.
상기 설명된 본 발명의 특징들과 장점들이 첨부도면을 참조로 하여 다음 설명에서 더욱 상세하게 설명된다.
도 1은 TSV 구멍 형성시키고, 뒤이어 확산 장벽층을 정렬시키고, 전기 도금하며, 박형화(thining), 땜납 범프(solder bump) 형성, 그리고 또 다른 TSV와의 상호 연결시키는 다양한 처리 단계에서 관통 전극형(TSV)을 개략적으로 도시한 도면.
도 2는 본 발명에 따른 TSV 처리에 대한 여러 동작을 설명하는 처리 흐름도.
도 3은 본 발명의 일 실시 예에 따른 전기 도금 장치를 개략적으로 도시한 도면.
도 4는 본 발명의 일 실시에 따른 반도체 처리 장치의 그래픽 도면.
도 5A는 대표적인 전기 도금 처리를 위한 TSV 바닥으로부터 거리 함수로서 깊이가 200 마이크로 미터인 TSV 내부 구리 이온 농도 프로파일에 대한 그래프.
도 5B는 본 발명 일 실시에 따른 TSV 바닥으로부터 거리 함수로서 깊이가 200 마이크로 미터인 TSV 내부 구리 이온 농도 프로파일에 대한 그래프.
도 6은 본 발명의 일 실시 예에 따른 도금액 두 온도에서 TSV 바닥으로부터 거리 함수로서 깊이가 200 마이크로 미터인 TSV 내부 두 전류 밀도 프로파일에 대한 그래프.
도 7은 본 발명의 일 실시 예에 따른 전기 도금 처리를 통해 네 개의 다른 주기에서 깊이가 25 마이크로 미터인 TSV 구멍 내부 구리 증착을 도시한 도면.
도 8은 18분의 도금 시간을 사용하여 구리로 10 마이크로 미터 직경 50 마이크로 미터 깊이 TSV들의 채움을 도시한 비교 도면.
다음 설명에서, 본 발명의 상세한 이해를 위해 다양한 세부적 사항들이 설명된다. 본 발명은 이들 세부적 특정 사항들의 일부 또는 전부가 설명되지 않더라도 실시 될 수 있다. 일정 경우, 잘 알려진 처리 작업에 대해서는 설명되지 않는다. 본 발명은 특정 실시 예와 관련하여 설명되나 그와 같은 실시로 본 발명의 한정되지 않음을 이해할 것이다.
본 발명 출원 명세서에서 다양한 용어들이 사용되어 반도체 처리 작업을 설명하도록 한다. 가령, "웨이퍼" 그리고 "기판" 등은 서로 같은 의미로 사용된다. 전기 화학적 반응을 통하여 전도 표면으로 금속을 증착 또는 도금하는 처리는 전기 도금 또는 전기 도금(electrofilling)이라는 용어로 표시된다.
관통 전극형( Through Silicon Vias )
관통 전극형(TSV)은 실리콘 웨이퍼 또는 다이를 완전히 통과하는 수직 전기적 연결이다. TSV 기술은 때로는 집합적으로3D 적층으로 불리는, 3D 패키지 및 3D집적 회로에서 사용될 수 있다. 가령, 3D 패키지는 작은 공간을 점유하도록 하는 수직으로 적층된 두 개 또는 그 이상의 집적 회로(ICs)를 포함한다. 전통적으로 적층된 IC들은 이들의 가장자리를 따라 배선이 된다. 그러나 그와 같은 배선은 적층의 크기를 증가시키고 대개 IC들 사이의 추가 층을 필요로 한다. TSV들은 상기 IC들 바디(body)를 통해 연결을 제공하며 더욱 작은 크기의 적층을 만들도록 한다. 이와 유사하게, 3D 단일 IC는 여러 실리콘 웨이퍼들을 적층 시키고 이들을 수직으로 상호 연결시키어 만들어 질 수 있다. 이 같은 적층은 단일 장치로서 작용하며 더욱 짧은 적기적 경로를 갖게 되어 더욱 빠른 동작을 할 수 있게 된다.
TSV들을 사용하는 전자 회로는 여러 가지 방법으로 연결될 수 있다. 그 한 방법은 "웨이퍼 연결(웨이퍼간 연결)(wafer-to-wafer)"이다. 이때 두 개 또는 그 이상의 반도체 웨이퍼 회로가 정렬되며, 연결되고, 그리고 3D IC들로 나뉘어 진다. 웨이퍼 각각은 연결 작업 전후에 박형화될 수 있다. 이 같은 박형화 처리는 상기 TSV 바닥 부분을 노출시키기 위해 웨이퍼 재료를 제거시킴을 포함한다. TSV들은 연결 작업 전에 웨이퍼들 내에 형성되거나 연결 작업 후에 상기 적층 내에 만들어지며, 활성 층들과 외부 연결 패드 사이 실리콘 기판을 통과할 수 있다. 또 다른 방법은 "다이-웨이퍼 연결(die-to-wafer)"이다. 이때에는 단지 하나의 웨이퍼만이 다이스 형상으로 나뉘어 지며, 다음에 단일 다이들이 정렬되고 제 2의 웨이퍼 다이 사이트로 연결된다. 제 3의 방법은 "다이간 연결(die-to-die)"이다. 이때에는 다수의 다이들이 정렬되고 연결된다. 상기 제 1 의 방법에서와 같이, 박형화 그리고 연결 처리가 상기 제 1 또는 제 2 방법에서의 어느 단계에서도 가능하다.
도 1은 여러 처리 단계에서 TSV를 개략적으로 도시한 도면이다. TSV는 다이(die) 그리고 웨이퍼 모두와 함께 사용될 수 있으며, 반도체 기판(104)으로 칭하여진다. 반도체 기판(104)에 대한 적절한 재료의 예로는 절연체 상의 실리콘, 사파이어 상의 실리콘, 그리고 갈륨 비화물을 포함한다.
단면도(100)에서, TSV 구멍(106)이 반도체 기판(104) 내에 형성된다. 상기 TSV 구멍(106)의 깊이는 뒤따르는 박형화 작업 후에 바닥을 노출시키기에 충분하여야 한다. 대개, TSV 구멍의 깊이는 약 5 내지 400 마이크로 미터이다. 그러나 본 발명은 다른 크기의 TSV 구멍으로 실시 될 수 있기도 하다. TSV 구멍의 직경은 약 1 내지 100 마이크로 미터 이다.
상기 TSV 구멍은 대개 매우 높은 종횡비를 가지며, 이때의 종횡비는 TSV 구멍 깊이와 TSV 구멍 직경(대개 개구부(opening)에서)간의 비로 정의된다. 일정 실시 예에서, 상기 TSV 구멍 종횡비는 약 3:1 내지 10:1일 수 있다. TSV 크기는 전체 3D 적층 처리 어느 단계가 TSV 형성을 포함하는가에 달려 있다. 한 TSV가 적층 이전("첫번째(via first)") 또는 이후("최종(via last)")에 형성될 수 있다. 상기 "첫번째" 구성에서, 상기 TSV는 CMOS 구조를 발생시키기 전에 또는 그 후에 형성될 수 있다.
상기 "최종" 구성에서, 상기 TSV는 연결 전에 또는 그 후에 형성될 수 있다. 또한, 두 구성 모두에서, 박형화(thining)는 연결 전에 또는 그 후에 형성될 수 있다. 본 발명은 어떠한 TSV 크기로도 실시 될 수 있으며, 본원 명세서에서 설명된 구성을 형성시킬 수 있다. 테이블 1은 여러 TSV 구성에 대한 대표적인 TSV 크기(마이크로 미터로)를 표시한 것이다.
도 1 그리고 해당 설명이 상기 구성에 대한 것이며, 이때 TSV는 적층 전에 형성되고 CMOS 처리 및 박형화는 연결 전에 수행되며("첫번째" + CMOS 전에 + 연결 전에 박형화), 본 발명은 다른 구성에도 용이하게 적용될 수 있다. 본 발명의 많은 특징들은 적층 후에 그러나 연결 전에 형성되는 것과 같은 그 크기가 큰 종횡비 바이어스(vias)의 경우에 특히 유용하며, 이때 박형화는 연결 전에 형성된다("최종" + 연결 전에 + 연결 전에 박형화).
테이블 1.
Figure 112010078179366-pct00001
TSV 구멍이 도 2와 관련하여 하기 설명된 여러 방법을 사용하여 형성될 수 있다. 가령, TSV구멍은 큰 종횡비 구멍에 적합한 방법을 사용하여 에칭될 수 있다. TSV 구멍은 이들 개구부 가까이에서 경사가 완만한 양의 경사도 또는 테이퍼를 가질 수 있다. 이 같은 TSV 프로파일들은 TSV 구멍 내 금속 이온의 확산을 개선시킬 수 있으며, 전기도금 시간을 줄이도록 한다. 도 1과 관련하여, 상기 TSV 구멍(106)은 상부 표면(102)을 통해 형성될 수 있으며, 이 같은 상부 표면은 웨이퍼 필드(wafer field)라고 칭해진다. 상기 상부 표면(102)은 웨이퍼 또는 다이의 활성 표면일 수 있으며, 전자 장치를 포함할 수 있다. 선택적으로, 상기 TSV 구멍은 회로가 존재하지 않는 웨이퍼 또는 다이의 백 표면(back surface)을 통해 형성될 수 있다.
상기 단면(110)은 상기 TSV 구멍(106) 측부 및 저부에서의 확산 장벽층(114)과 씨드 층(seed layer)(116)을 도시한다. 상기 확산 장벽층(114)에 대한 적절한 재료로는 탄탈, 탄탈 니트라이드, 텅스텐, 티타늄, 그리고 티타늄 텅스텐을 포함한다. 대표적인 실시 예에서, 상기 확산 장벽층(114)은 스퍼터링(sputtering) 과 같은 PVD 처리에 의해 형성되며, 화학적 증기 증착(CVD) 또는 원자층 증착(atomic layer deposition)(ALD)과 같은 다른 기술이 사용될 수 있기도 하다. 다음에 상기 씨드 층(116)이 증착되어 전기 도금 작업 중에 전류 통과를 위한 균일한 전도 표면을 제공하도록 한다. 장벽층 증착에서 처럼, 한 PVD 방법이 이 같은 작업을 위해 사용될 수 있으며, 무 전해 증착과 같은 다른 처리가 사용될 수 있기도 하다. 상기 씨드 층(116)의 균질성은 동일한 전도도 그리고 균일한 증착 속도를 보장하기 위해 중요하다. 대표적인 PVD 처리는 상기 씨드 층(116)이 상기 TSV 개구부 주변에서 크게 두껍도록 하며, 상기 개구부에서 저항이 낮아지도록 하고 결과적으로 국부적인 증착 속도가 높아지도록 한다. 이는 특히 바람직하지 않은 것이다. 구리는 이 같은 씨드 층의 적절한 재료가 될 수 있다.
다음 단면도(120)는 상기 TSV 구멍(106)내로 증착되는 전도성 재료(124)를 도시한다. 본 명세서에서 설명된 실시 예에서, 상기 전도성 재료(124)는 전기 도금된 구리 일 수 있다. 전형적인 전기 도금 처리에서, 상기 기판(104)을 금속 이온을 포함하는 도금액내로 담그도록 한다. 다음에 전류가 씨드 층(116)을 통해 발생되며, 금속 이온이 상기 씨드 층을 향해 흘러서 그 위에 증착되도록 한다. 전기 증착에 대한 추가적인 세부 사항이 도 2와 관련하여 설명된다. 상기 전기도금 금속 일부는 오버버든(overburden)(126)을 형성시키는 상부 표면(110)상에 증착된다. 상기 오버버든(126)은 바람직 하지 않으며 화학적 기계적 연마, 전기 평탄화(electroplanarization), 또는 박형화 같은 전기 도금 처리 후에 제거되어야 한다.
다음 단면(130)은 오버버든을 제거하기 위해 전기 도금 처리 후 상기 기판(104)을 설명한다. 가령, 상기 기판(104)은 가장자리 베벨 제거, 전기 평탄화, 화학적, 기계적 연마(CMP), 박형화 등과 같은 작업을 받게 된다. 도시된 바와 같이, 상기 오버버든(126)은 제거된다. 상기 기판(104)은 새로운 저부 표면(136)을 형성하고 상기 TSV 엔드(138)를 노출시키어 박형화 될 수 있다. 상기 기판(104)의 상부는 또한 새로운 상부 표면(134)을 형성하여 박형화 될 수 있다.
다음 단면(140)은 상기 TSV(142) 한 엔드(end)로 부착된 땜납 범프(bump)(144)를 도시한다. 땜납 범프를 형성하는 데 적합한 재료로는 납 기반의 땜납 재료(납, 납/주석 합금 등), 비-납 기반 땜납 재료(주석/실버, 주석/구리/실버, 그리고 구리 합금) 등을 포함한다. 마지막으로, 단면(150)은 단순한 전자 적층을 도시하는 데, 이때 첫번째 다이(152)는 땜납 조인트(158)를 통하여 두번째 다이(154)에 연결된다. 첫번째 다이(152)는 첫번째 TSV(156)를 갖는다. 이와 유사하게, 두번째 다이(154)는 두번째 TSV(160)를 갖는다. 상기 첫번째 TSV(156), 두번째 TSV(160), 또는 두 TSV는 두 TSV를 상호 연결시키도록 하며 땜납 조인트(158)를 형성하도록 사용된 땜납 범프를 갖는다. 상기 적층은 추가의 다이 그리고 추가의 TSV를 포함할 수 있다. 가령, 두번째 TSV는 세번째 적층에서 또 다른 TSV에 더욱 연결될 수 있으며, 이 같은 연결관계가 계속 발생될 수 있다. 이와 유사하게, 첫번째 다이는 다수의 TSV들을 가질 수 있으며, 이들 중 일부가 상기 두번째 다이의 TSV에 연결될 수 있고, 나머지는 다른 다이들의 TSV에 연결될 수 있다. 두 인접한 다이들이 다수의 상호 연결을 갖는 때, 해당하는 TSV들이 정렬될 필요가 있다. 다수의 다이를 포함하는 한 적층이 열 스프레더(heat spreader)에 연결되어 상기 적층에 의해 발생된 열을 제거시키는 데 도움이 되도록 할 수 있다.
전기 도금 처리 및 관통 전극형 형성(Electroplating Process and Formation of Through Silicon Vias )
도 2는 본 발명에 따른 한 실시 예의 처리 흐름 도(200)를 도시한 도면이다. 웨이퍼 또는 다이가 작업(202)에서 제공된다. 다음에 한 TSV 구멍이 웨이퍼 또는 다이에 형성된다(블록 204). 상기 TSV 구멍이 회로 라인 경로(트랜치 및 디마스쿠스 바이어스(Damascene vias))와 함께 또는 별도의 작업으로 형성될 수 있다. 일 실시 예에서, TSV 구멍들이 플라즈마 에칭 또는 반응성 이온 에칭과 같이 에칭된다. 상기 마스크는 "첫번째" 구성으로 포토레지스트이거나, 애쉬어블( ashable) 하드 마스크일 수 있다. 뒤 따르는 층 증착 및 채움 처리의 품질을 보장하기 위해 정밀 프로파일 제어(테이퍼, 경사도 및 측벽 거칠기)가 필요 불가결하다. 대부분, 상기 TSV들은 상기 기판 내로 블라인드 에칭되며(etched blind), 포스트 전기도금 작업(212)에서 박형화에 의해 드러내 보이게 된다.
플라즈마 에칭은 이온-증가 화학 처리이며, 이는 이온 및 화학적 반응 정금(reactive species) 발생을 위해 RF 파워 플라즈마 소스를 사용한다. 실리콘을 에칭하기 위해 사용된 많은 에칭 성분들로서 불소 화학 물질을 포함한다. 한 예로서 산소(O2) 및/또는 브롬화 수소(HBr)를 근간으로 하는 측벽 보호막 입힘과 함께 육불화황(SF6)을 사용한다. 또 다른 예에서, 육불화황 플라즈마는 팔플루오르화 부텐(C4F8)과 같은 공중화 가스(polymerizing gas)와 함께 사용된다. 또 다른 실시 예에서, TSV 구멍은 레이저 드릴링 또는 레이저 융제법(ablation)에 의해 형성될 수 있다(블록 204). 가령, 355 nm 파장 UV YAG 레이저가 사용되어 직경이 25 마이크로 미터인 바이어스를 형성시킬 수 있다. 전형적인 실시 예에서, 100 개의 펄스가 약 750 마이크로 미터 깊이의 TSV를 형성할 수 있다.
상기 TSV 구멍 내로 나중에 증착된 전도성 금속이 둘러 싸고 있는 유전체 층 내로 침투하는 것을 막기 위해, 한 확산 장벽층이 블록(206)으로 표시된 바와 같이 증착될 수 있다. 따라서 상기 증착이 전기 전도성 금속(210)을 전기 도금하기 전에 발생된다. 상기 설명한 바와 같이, 확산 장벽 층이 가령 물리적인 증기 증착 처리에 의해 증착될 수 있다. 장벽 층의 두께와 특징은 상기 장벽층에 사용된 재료 종류에 따라 결정된다. 탄탈 니트라이드를 사용하는 전형적인 예에서, 장벽층은 상기 TSV 측면 벽에서 5 내지 50 나노미터 두께로 증착된다. 장벽층을 증착시킨 뒤에, 다음 작업은 씨드 층(208)을 증착하여 전기 도금 중에 균일한 전류 증착을 제공하도록 한다. 블록(210) 참고. 상기 설명한 바와 같이, 상기 씨드 층은 대개 PVD-형성 구리이며, 루테늄과 같은 다른 씨드 층들이 사용될 수 있기도 하다. 상기 씨드 층은 상기 TSV 구조 내 전 표면에서 연속적이어야 하여, 국부적인 부식 분해 및 낮은 로컬 도금 속도를 피하도록 하고, 상기 유전체로 상기 도금된 구리의 최대 접착을 달성하도록 한다. 거칠고 불규칙한 에칭 프로파일은 PVD 증착 중에 TSV 표면 일부를 부분적으로 새도우(shadow) 할 수 있으므로, 상기 TSV 매끄러운 에칭 표면은 연속적 씨드 층 보호범위 증착을 용이하게 한다. 일정 실시 예에서는 공기에 의한 산화를 피하기 위해, 구리 씨드 층 두께가 약 2 nm 이상 이다. 그러나 큰 크기의 TSV 구조로 인해 두께가 200nm 인 것도 가능하다. 구리 씨드 층의 사전 처리는 일정 처리에서 균일한 습윤 처리를 위해 바람직하다. 사전 처리는 자주 작은 양의 구리 씨드를 에칭하기 때문에, 사전 처리 단계가 사용되는 때는 최소 씨드 층 두께가 4-5nm인 것이 바람직하다. 사전 처리는 수용액, 희석 산 또는 염기 용액, 강한 계면 활성제 포함 용액, 도금액, 또는 이들의 조합을 사용하여 수행될 수 있다. 상기 씨드 층은 전해액 자신의 교환 전류에 의해 전해액 내에서 용해될 수 있다. 따라서, 전해액 내에 담기기 전에 작은 전압이 상기 유전체로 가해질 수 있다. 선택에 따라서는, 기판이 전해액과 접촉하자 마자 도금전류가 가해진다.
다음에 상기 웨이퍼가 전도성 금속으로 전기 도금되는 데, 상기 전도성 금속이 TSV 구멍 전 체적을 채운다. 보이드(void) 그리고 이음(seam)은 바람직하지 않다. 전형적인 실시 예에서, 구리가 전기 도금 작업에서 사용된다. TSV 구멍 내로 전기 도금하는 데에는 몇 가지 문제가 있다. 전통적인 도금 처리에서, 증착 속도는 씨드 층이 가장 두껍고(저항이 가장 적고) 더욱 많은 금속이 존재하는 개구부 가까이에서 더욱 빠르다. 또한, 증착에는 TSV 구멍 전체를 채우기 위해 충분한 금속 이온을 공급하기 위해서는 몇 시간이 걸린다.
TSV를 도금하기 위한 전형적인 기술로 약 10그램/리터 농도의 황산 도금액을 사용한다. 이 같이 높은 산 농도는 도금액의 전도도를 증가시키며, 이에 의해 더욱 균일한 전류 분배를 제공하도록 한다. 그러나, 이동성이 높은 수소 이온의 높은 농도는 이동에 의한 훨씬 더 많은 구리 이온의 전이를 막는다. 전체 증착 전류 흐름에 대한 이온들의 상대적 기여(컨트리뷰션)를 나타내기 위한 한 방법은 이송 수를 사용하는 것이다. 상기 설명된 전형적인 전기 도금 처리에서 구리 이온 이송 수는 0.1 이하 이다. 따라서, TSV에서 도금액을 통한 전체 전류의 10% 이하가 구리 이온의 이동에 의해 운반되며, 나머지 전류는 수소 이온과 같은 다른 이온에 의해 운반된다. 이 같이 낮은 이송 수는 수소 이온의 높은 이동도와 농도 그리고 구리 이온의 낮은 이동도와 상대적으로 낮은 농도의 결합된 효과 결과이다.
일 실시 예에서, 산이 없는 도금액이 사용된다. 가령, pH가 2-6인 도금액이 사용된다. 특정의 실시 예에서, pH 값이 3-5인 도금액이 사용된다. 그와 같은 성분의 경우, 더욱 많은 구리 이온들이 더욱 아래에 있는 pH산 용액에서 아니라 표면으로 운반된다.
구리 증착을 더욱 용이하게 하기 위해, 도금액이 높은 농도의 구리 이온을 포함한다. 가령, 구리 이온의 농도는 약 0.8M 내지 3.0M 일 수 있다. 상기 설명된 바와 같은 낮은 pH 의 도금액이 구리 이온 이송수가 약 0.2 보다 낮지 않은 수준으로 증가되도록 한다.
한 특정 실시 예에서, 상기 구리 이온 이송 수는 약 0.4 이상이다. 구리 이온 소스로는 황산 구리(CuSO4), 메탄 설포네이트 구리(Cu(CH3SO3)2), 글루콘산 구리(C12H22CuO14), 구리 설포네이트, 구리 니트라이트, 인산염 구리, 구리 클로라이드 등이 있다. 높은 농도의 구리 이온이 바람직하지만, 이들은 보통 염을 포함하는 구리의 용해가 제한된다. 가령, 황산구리는 실온에서 전형적인 도금액 내에서 약 80 그램/리터 (1.25 몰(Molar)) 까지 용해될 뿐이다.
도금액 내 용해도와 금속 이온 이동도를 개선시키기 위한 한 방법은 도금액의 온도를 높이는 것이다. 가령, 수용액 내 황산 구리의 용해도는 도금액 온도가 실온에서 약 70℃로 상승되는 때 두 배가 된다. 일 실시 예에서, 도금액 온도는 약 40 - 75℃ 사이로 유지 된다. 한 특정 실시 예에서, 상기 온도는 약 50-70℃ 사이로 유지 된다. 더욱 높은 온도가 바람직하지만, 전기 도금 장치에는 몇 가지 제한이 있다. 가령, 도금액을 가지는 모든 라인들이 작업 처리 중에 염 석출을 피하기 위해 계속 상승된 온도로 유지되어야 한다. 일 실시 예에서, 상기 전기 도금 장치는 낮은 구리 이온 함량 도금액으로 채워지며, 다음에 구리 염을 추가하기 전에 온도가 상승된다. 동일한 실시 예 또는 다른 실시 예에서, 상기 도금액이 도금 작업 처리가 종료되기 전 그러나 도금액을 드레인하기 전에 희석된다.
도금 처리에 도움이 되도록, 하나 또는 둘 이상의 레벨러(levelers), 브라이트너(brighteners), 가속제(accelerators), 인히비터(inhibitors), 억제제(suppressors), 인핸서(enhancers), 또는 계면활성제(surfactants)가 사용될 수 있다. 가속제로는 증착 속도를 빠르게 하는 폴라 황(polar sulfur), 산소, 또는 니트로겐 작용기가 있으며, 농후한 결정핵생성을 만들도록 하며 미세한 그레인 구조를 갖는 필름이 형성되도록 한다. 가속제는 가령 0 - 200 ppm와 같은 낮은 농도 레벨로 존재할 수 있다. 상기 TSV 구멍내에서 상기 가속제가 높은 증착 속도를 발생시킬 수 있으나, 이 같은 가속제는 기판 상부 표면(필드 영역)으로부터 멀리 까지 운반될 수 있으며 벌크 용액내 산소와의 반응에 의해 소모될 수 있다. 억압제는 도금 속도를 줄이며 보통, 가령 5-1,000 ppm과 같은 높은 농도로 도금조 내에 존재하는 첨가제이다. 이들은 폴리에틸렌 글리콜(PEG)와 같은 고 분자량 공중합체 계면활성제이다. 이 같은 억제제 분자들은 상기 표면에서의 흡수 그리고 구리 이온들에 대한 장벽층을 형성하여 증착 속도를 느리게 한다. 이들의 크기가 크고 확산 속도가 느리기 때문에, 억제제는 웨이퍼 필드가 아닌 TSV 아래 부분에 도달하기가 쉽지 않으며, 상기 TSV 바닥에서의 농도가 떨어지도록 한다. 따라서, 대부분의 억제 효과는 기판 표면(필드 영역)에서 발생되며, 오버버든을 줄이도록 하고 TSV 구멍 "폐쇄" 를 피할 수 있도록 한다. 레벨러는 표면 거칠기를 줄이도록 하는 목적을 갖는다. 이들은 1-100 ppm과 같은 매우 작은 농도로 존재하며, 상기 표면에서의 차단 효과는 매우 국부적이다. 결과적으로, 레벨러는 주로 하이 반점(high spots)에서의 증착을 선택적으로 줄이도록 하며 로우 반점(low spots)과의 차이를 줄이도록 한다.
도금액은 용해된 산소 가스, 과산화수소, 유기 및 무기 과산화물, Fe(III) 이온, Ce(IV) 이온, 오존, 클로라인, 염소, 요오드, 브롬, 황화물, 이황화물 또는 산화 첨가제(특히 비스(소듐 술포프로필) 이황화물(bis(sodium sulfopropyl)disulfide (SPS))과 같은 가속제) 그리고 다른 산화 화합물과 같은 산화제를 포함할 수 있다. 도금액의 산화 작용을 제어하기 위해, 글리옥실산, 포름알데히드, 암모늄 차아인산염, 디메틸아민보란(dimethylamineborane)과 같은 환원제가 사용된다. 사용된 산화제(상게 열거된 바의 산화제)는 선택적 증착을 보장하기 위한 적절한 양으로 추가된다. 모든 경우 모든 산화제에 적용되는 것은 아니나, 1 ppm 내지 200 ppm (특히 1 ppm 내지100 ppm) 범위 산화제를 갖는 도금조가 적합하다. 일 실시 예에서, 도금 액은 0.0025 ml/L 내지 50 ml/L (또는 약 0.1 ml/L 내지 30 ml/L) 농도의 과산화수소(중량비 30%)를 포함한다. 특정 실시 예에서 고산화수소 용액 농도는 2.5 ml/L 내지 25 ml/L (중량비 30% 과산화수소)이다. 예를 들면, 구리 이온 40 g/L을 포함하고 산 또는 염화물 첨가제를 포함하지 않는 도금액으로 30% 과산화수소 2.5 ml/L를 추가함으로써, 10 mA/cm2 로 10분 내에 보이드 및 오버버든이 없는 너비가 5㎛이고 깊이가 25㎛ 인 TSV 구조의 도금을 만들었다. 5 ml/L, 12.5 ml/L, 및 25 ml/L(중량비로 30% 추가)의 과산화수소로도 유사한 결과가 달성된다. 도금액 내 산소 또는 다른 산화제는 증착 전류가 가해지는 때에도 TSV 개구부 둘레에서 국부적인 부식 셀들의 형성을 만들도록 한다. 상기 TSV 개구부 둘레 그리고 상기 TSV 구조 내에 국부적인 물질 전달은 두 상이한 영역에서 매우 상이한 국부적인 전위를 발생시키도록 한다.
이와 같이 관찰된 효과는 여러가지 면에서 특징이 있다. 무엇보다도, TSV들이 채워지는 동안 어떠한 오버버든도 형성되지 않음이 밝혀졌다. 다시 말해서, 상기 구리 증착이 TSV에 대하여 매우 선택적이며, 상기 TSV 채움 처리 중에 필드 영역에서는 구리 증착이 거의 발생되지 않았다. 대부분의 실시 예에서, 증착된 오버버든의 양은 상기 TSV들이 완전히 채워진 때 약 100 나노미터 이하이다. 이들 효과는 산화제 또는 도금조 내 부분적 산화 Cu(I) 이온 안정도를 향상시키는 기타 화학 물질 존재에 달려 있다. 따라서 적절한 도금조(즉, 이 같은 화학 현상을 용이하게 하는 도금조)는 도금 전류가 존재하지 않는 때 기판으로부터 구리를 에칭할 수 있는 것을 특징으로 한다. 특정 실시 예에서, 상기 도금액은 전류가 웨이퍼로 가해지지 않는 때 약 200 내지3000Å/분(보다 구체적으로 500 내지2500Å/분 그리고 더욱 구체적으로 1000 내지2000Å/분) 속도로 웨이퍼 필드로부터 구리를 에칭할 수 있는 것을 특징으로 한다. 한 효과는 기판 표면에 안정된 구리(I) 이온이 발생되는 것을 특징으로 한다. 이 같은 안정된 화학 물질의 한 가지 명백한 점은 이 같은 효과를 가져오는 도금액의 순환전위법(cyclic voltammograms)에 있다는 것이다. 가령, 더욱 강한 Cu(I) 피크(대응하는 전도성 산화 환경이 없는 회전 구리 링 디스크)는 오버버든이 형성되지 않거나 거의 형성되지 않고 상기 TSV들 내에 구리를 선택적으로 증착시킬 것이다.
일정 실시 예에서, 상기 선택적 증착 효과는 기판 표면 가까이에서 산화 환경을 신중하게 조정하여 개선된다. 따라서, 어떤 경우에는, 하나 또는 둘 이상의 산화제를 도금액으로부터 제거하여 하나 또는 두 개 이상의 다른 반응들(메커니즘들)이 방해 없이 진행되도록 함이 바람직하다. 가령 도금액에 질소를 혼합시킨 것과 비교하여 산소 농도를 줄여서 작업하게 되는 일정 도금액은 선택적 증착 효과를 강하게 갖는다. 이 같은 도금액은 SPS와 같은 또 다른 산화제를 사용한다. 관찰된 바의 바람직한 효과는 산화제가 필드 가까이에서 국부적 농도가 더욱 크고 TSV에서 국부 농도가 낮게 존재하는 도금조 내 산화 경사도로 인한 것이다.
테이블 2는 여러가지 용액 조성에서 여러 조건들을 사용하여 구리의 산화 속도를 나타낸다. 도금액은 구리가 60g / L이고, pH 가 4이다. 상기 산화 속도는 웨이퍼로 전류가 가해지지 않는 때 측정된다. TSV 구조 내 선택적 증착은 구리가 그 같은 구조 내에 증착되는 동안 웨이퍼 표면에서 에칭함으로써 만들어지며, 이는 높은 화학 에칭 속도를 갖는 도금액을 사용하여 달성된다. 일반적으로 TSV들을 신속하게 선택적으로 채움은 높은 화학 에칭 속도를 갖는 도금액을 사용하여 달성되며, 낮은 에칭 속도를 갖는 도금액에서의 증착은 웨이퍼 필드와 TSV 베이스 사이에서 더욱 균일하다. 가령, 100ppm Cl- 도금액은 구리 산화를 발생시키지 않으며 정각 도금(conformal plating)을 발생시킨다. 여기서 같은 전압이 인접 필드와 TSV에 가해진다 가정한다. 그러나, 일정 전위에서 상기 필드 표면에 대한 분극 곡선은 용해를 발생시키며, TSV 내 표면에 대한 분극 곡선은 같은 전위에서 증착이 될 수 있도록 한다. 이 같은 조건을 발생시키기 위해, 상기 웨이퍼 필드와 TSV 베이스 사이 산화 작용에 영향을 미치는 산화제 또는 다른 화학 종(화학 물질)의 경사도를 갖는 것이 필요하다.
테이블2.
Figure 112010078179366-pct00002
상기 기판은 회전되고 진동되어 경계 층 둘레에서 휘저음을 제공하도록 한다. 예를 들면 약 20 rpm 와 50 rpm 사이 회전 속도가 사용된다. 추가로 매우 짧은 간격 동안 높은 전류 밀도로 용해 주기가 수행되어 TSV 개구부 피크 및 확대(widening)를 제거하도록 한다. 또한, 증착 간격이 TSV 내 구리 이온 농도가 평형화하도록 하는 평형화 간격과 혼합될 수 있다.
도 2와 관련하여, TSV 구멍 내로 전도 재를 전기-채움(electro-filling) 한 뒤에, 웨이퍼가 하나 또는 둘 이상의 포스트 전기-채움 처리 작업을 받는 다(블록 212). 오버버든(overburden)이 있다면, 이들 작업에서 제거될 필요가 있다. 예를 들면, 화학적, 기계적 연마(CMP)가 사용될 수 있다. 다른 작업으로는 전기 평탄화(electroplanarization) 또는 화학적 에칭등이 있다. 또한, 웨이퍼, 다이, TSV를 포함하는 적층이 박형화되어 TSV의 바닥을 노출시키어 다른 인터커넥션을 위해 사용하도록 할 수 있다. 박형화는 가령 그라인딩, 에칭, 또는 CMP등과 같은 처리에 의해 수행될 수 있다.
전지 도금 장치( The Electroplating Apparatus )
하기에서는 일반 전기도금 하드웨어가 본 발명 전후관계를 설명하기 위해 제공된다. 상기 전기도금 장치는 하나 또는 둘 이상의 전기 도금 셀들을 포함하며, 그 같은 셀 내에서 웨이퍼가 처리된다. 전기도금의 속도와 균일도를 최적으로 하기 위해 첨가제가 전해액으로 추가된다. 그러나 이 같은 첨가제가 있는 전해액은 전극과 바람직하지 않은 반응을 할 수 있다. 따라서 상기 도금 셀의 양극과 음극 영역은 때때로 막에 의해 분리되어 다른 성분의 도금액이 각각의 영역에서 사용될 수 있도록 한다. 음극 영역에서의 도금액은 음극액, 그리고 양극에서의 도금액은 양극액이라 불린다. 다수의 공학적 디자인이 사용되어 상기 도금 장치 내로 양극액과 음극액을 삽입할 수 있도록 한다.
도 3에서 일 실시 예에 따른 전기 도금 장치(301) 개략적 단면도가 도시된다. 도금조(303)는 그 수위가 레벨(305)로 도시된 도금액(상기 설명된 바의 조성을 갖는)을 포함한다. 이 같은 도금조 용기의 음극액 부분은 음극액 내에 웨이퍼를 수용하도록 된다. 한 웨이퍼(307)가 상기 도금 용약 내로 잠겨지며, 회전가능 스핀들(311)상에 장착된, 가령 "클램쉘(clamshell)" 홀딩 고정장치(309)에 의해 고정된다. 상기 회전가능 스핀들은 클램쉘(309)이 웨이퍼(307)와 함께 회전할 수 있도록 한다. 본 발명과 함께 사용하기 적합한 특징을 갖는 클램쉘 타입의 도금 장치에 대한 일반적인 설명은 패턴(Patton) 등에게 특허된 미국 특허 제 6,156,167호, 그리고 리드(Reid) 등에게 특허된 미국 특허 제 6,800,187호에서 설명되며, 본원 명세서에서 인용된다.
전극(313)은 상기 도금조(303)내 웨이퍼 아래에 배치되며, 막(315)에 의해 웨이퍼 영역으로부터 분리된다. 상기 막은 이온 선택적 막인 것이 바람직하다. 가령 NafionTM 양이온 교환 막(CEM)이 사용된다. 양극 막 아래의 영역은 "양극 챔버"라 불린다. 상기 이온-선택 양극 막(315)은 도금 셀의 양극과 음극 영역 사이 이온 교환을 허용하며, 양극에서 발생된 입자들이 웨이퍼에 접근하여 오염시키는 것을 막도록 한다. 양극 막은 또한 도금 처리 중 전류 흐름을 분담시키는 데 유용하며 이에 의해 도금 균일함을 개선시킨다. 적절한 음극 막에 대한 상세한 설명이 리드(Reid) 등에게 특허된 미국 특허 제 6,126,798호 및 6,569,299호에서 설명되며, 본 명세서에서 인용된다. 양이온 교환 막과 같은 이온 교환 막은 본 발명 실시에 특히 적합하다. 이들 막들은 술폰기 그룹을 포함하는 과불화 공중합체와 같은 이오노머(ionomer) 재료(가령 e.g. NafionTM), 또는 양이온 교환에 적합한 것으로 당업자에게 잘 알려진 다른 재료로 만들어진다. 적합한 NafionTM 선택된 예로서 듀퐁 드 네무어스 캄퍼니(Dupont de Nemours Co.)의 N324 및 N424 막을 포함한다.
상기 도금 중에, 도금액으로부터의 이온들이 기판에 증착된다. 금속 이온들은 확산 경계 층을 통해 상기 TSV 구멍 내로 확산된다. 상기 확산을 돕는 전형적인 방법은 펌프(317)에 의해 제공된 전기 도금액의 대류 흐름을 통하는 것이다. 또한 진동 교란 또는 음향 교란 부재가 웨이퍼 회전과 함께 사용될 수 있다. 예를 들면, 진동 변환기(308)가 웨이퍼 척(309)에 부착될 수 있다.
도금액은 펌프(317)에의해 도금 조(303)로 계속해서 제공된다. 일반적으로, 상기 도금액은 양극 막(315) 그리고 확산 플레이트(319)를 통하여 웨이퍼(307)의 중심으로 상측 방향으로 흐르며, 그 다음에 웨이퍼(307) 전체로 바깥 방향으로 방사상으로 흐른다. 상기 도금액은 또한 상기 도금조(303)의 측면 방향으로부터 도금조의 양극 영역내로 제공된다. 다음에 상기 도금액은 도금 조( 303)를 넘쳐서 오버플로(overflow) 저장소(321)로 흐른다. 상기 도금액은 다음에 필터되어지고(도시되지 않음) 펌프(317)로 되돌아 가서 상기 도금액의 순환을 마치게 된다. 도금 셀의 일정 구성에서, 특정 전해액이 적극이 담겨져 있는 도금 셀 부분을 통해 순환되며, 선별적 투과 막 또는 이온 선택적 막을 사용하여 주 도금액과 혼합되지 않도록 된다.
한 기준 전극(331)이 도금조(303) 바깥측에 있는 분리 챔버(333) 내에 위치하며, 상기 챔버가 주 도금 조(303)로부터의 오버플로로 채워진다. 기준 전극(331)은 조절된 전위로 전기 도금이 필요한 때 사용되는 것이 일반적이다. 상기 기준 전극(331)은 수은/수은 황산염, 염화 은, 포화 염화제 1 수은(saturated calomel) 또는 구리 금속과 같은 통상 사용되는 여러 종류 전극 중 하나 이다. 본 발명과 관련하여, 웨이퍼로 가해지는 전압은 구리 금속 기준 전극과 관련하여 설명된다.
DC 전원(335)이 사용되어 웨이퍼(307)로의 전류 흐름을 제어하도록 한다. 상기 전원(335)은 하나 또는 둘 이상의 슬립 링, 브러시 그리고 접촉부(도시되지 않음)를 통하여 웨이퍼(307)로 전기적으로 연결된 음극 리드(339)를 갖는다. 전원(335)의 양극 리드(341)는 도금 조(303) 내에 위치한 전극(313)에 전기적으로 연결된다. 전원(335)과 기준 전극(331)은 시스템 컨트롤러(347)에 연결되며, 전기 도금 셀 엘리먼트들로 제공된 전류 및 전위의 조정을 가능하게 한다. 가령, 상기 컨트롤러는 정전류(galvanostatic)(전류 제어식) 또는 정전위(potentiostatic)(전위 제어식) 방법으로 전기도금을 가능하게 한다. 상기 컨트롤러는 도금 셀의 여러 엘리먼트들로 가해져야 하는 전류 및 전압 레벨, 그리고 이와 같은 레벨들이 변경되어야 하는 시간을 명시하는 프로그램 지시를 포함한다. 예를 들면, 정방향 전류(구리를 증착한다)으로부터 역방향 전류(구리를 제거한다)로, 또는 도금조 내로 웨이퍼가 완전히 잠기게 한 뒤에 혹은 그 뒤에는 전위-조정으로부터 전류-조정으로 전이하도록 하는 프로그램 지시들을 포함할 수 있다.
정 방향 전류 펄스 중에, 상기 전원(335)은 웨이퍼(307)가 전극(313)에 대한 음 전위를 갖도록 할 수 있다. 이와 같이 함으로써 전류가 전극(313)으로부터 상기 웨이퍼(307)으로 흐르도록 할 수 있으며, 전기화학적 환원(가령, Cu2 + + 2 e- = Cu0가)이 상기 웨이퍼 표면(음극)에서 발생되어, 상기 웨이퍼 표면에서 전기 전도 층(가령, 구리)의 증착이 발생되도록 한다. 역 전류 펄스 중에는 반대 현상이 발생된다. 상기 웨이퍼 표면에서의 반응은 산화이며(가령, Cu0 --> Cu2 + + 2 e-), 이는 구리를 제거하도록 한다.
불활성 양극(314)이 도금조(303) 내에서 웨이퍼(307) 아래, 막(315)에 의해 웨이퍼 영역으로부터 분리되어 설치될 수 있다. 상기 불활성 양극은 전자 싱크(electron sink)의 기능으로 작용할 수 있다. 가령, Fe(II) 이온이 불활성 양극(314)에서 Fe(III)로 산화 될 수 있다. Fe(II)과 Fe(III) 이온들 모두는 상기 불활성 양극(314)에서 증착되지 않고 도금액 내에 용해되어 있다. 다음에 Fe(III) 이온이 막(315)을 통과하고 웨이퍼(307)에서, 바람직하게는 웨이퍼 필드에서 Fe(II)로 환원되며, 원소 구리로부터 상기 도금액 내로 다시 용해되는 Cu(II) 이온으로 구리를 산화시킨다. 따라서, 철 이온의 국부적 환원은 상기 TSV 구조의 전기도금 중에 상기 웨이퍼 필드로부터 오버버든을 제거할 수 있도록 한다. Fe(II) 와 Fe(III) 사이 농도 균형은 불활성 양극(314)을 사용하여 유지된다. 일정 실시 예에서, 상기 농도 균형은 강하게 Fe(II)을 향하는 경향이 있다. 가령, 상기 Fe(III) 이온이 약 0.5 내지 1.5 g/리터 로 존재하고, 상기 Fe(II) 이온은 약 5 내지 15 g/리터 로 존재한다. 특정 실시 예에서, 상기 Fe(III) 이온은 약 0.5 내지 1 g/리터 로 존재하고, 상기 Fe(II) 이온은 약 10 내지 12 g/리터 로 존재한다
본 발명 장치는 또한 도금액 온도를 일정 수준으로 유지시키기 위한 히터(345)를 포함할 수 있다. 상기 도금액은 열을 도금 조의 다른 엘리먼트들로 전달하도록 사용된다. 가령, 웨이퍼(307)가 도금조 내에 위치하는 때, 상기 히터(345) 그리고 펌프(317)가 켜지고, 상기 장치에서의 온도가 균일해지는 때까지 전기 도금 장치(301)에서 도금액을 순환시키도록 한다. 일 실시 예에서, 상기 히터는 열전지에 연결되어 상기 전기 도금 장치 내 도금액 온도 피드백을 수신하도록 하며 추가의 가열이 필요한 지를 결정하도록 한다.
본 발명은 또한 상기 처리 흐름과 상기 설명된 처리 조건들을 실행할 수 있는 시스템 레벨 장치에 관련한 것이다. 도 4는 본 발명의 한 특징에 대한 일 실시 예로서 전기 도금 시스템(400)을 도시한다. 상기 시스템(400)은 세 개의 분리된 전기 도금 또는 전기 도금 모듈(411, 417, 419)을 포함한다. 시스템(400)은 또한 세개의 분리된 포스트 일렉트로필(post electrofill) 모듈(PEMs)(415) 그리고 두 개의 (421)을 포함한다. PEM 각각은 다음의 기능들을 각각 수행하도록 사용된다: 모듈(411, 417, 419) 중 한 모듈에서 웨이퍼 전기 도금된 뒤에, 에지 베벨 제거, 백사이드 에칭, 산 세척, 스핀닝, 그리고 건조. 시스템(400)은 또한 화학적 희석 모듈(425) 그리고 가령 상기 설명된 구성의 TSV 도금 조와 같은 제 1 의 전기 도금조(423)를 포함한다. 이는 상기 전기 모듈 내 전기 도금 조로서 사용된 상기 화학 용액을 담고 있는 탱크이다. 시스템(400)은 또한 도금 조를 위한 화학 첨가제를 저장하고 전달하는 주입 장치(427)를 포함한다. 화학적 희석 모듈(425)은 포스트 일렉트로필 모듈에서 에칭제로서 사용될 화학 물질을 저장하고 혼합한다. 필터링과 펌핑 유닛(429)는 도금조(423)를 위해 도금액을 필터하고 이를 상기 전기 도금 모듈로 펌프한다. 마지막으로, 전자 장치(431)가 시스템(400)을 동작시키기 위해 필요한 전자 장치 및 인터페이스를 제공한다. 상기 전자 장치(431)는 또한 상기 시스템을 위한 전원을 제공한다.
동작 시, 로보트 암(403)을 포함하는 대기 로보트가 카세트(401A) 또는 카세트(401B)와 같은 웨이퍼 카세트 또는 FOUP(프런트 오프닝 균일 세로 홈)들로부터 웨이퍼들을 선택한다. 로보트 아암(403)은 진공 부착 또는 다른 부착 메커니즘을 사용하여 웨이퍼로 부착될 수 있다. 일정 실시 예에서, 정렬 장치(407)가 로보트 아암(403)이 상기 웨이퍼를 푸시하는 정렬 핀들을 포함한다.
상기 웨이퍼가 상기 정렬 피들에 의해 적절히 정렬되는 때, 상기 로보트 아암(409)이 상기 정렬 핀에 대한 사전에 정해진 위치로 이동된다. 다른 실시 예에서, 상기 정렬 장치(407)는 웨이퍼 센터를 결정하여, 로보트 아암(409)이 새로운 위치로터 웨이퍼를 픽엎하도록 한다. 다음에 상기 웨이퍼를 일렉트로필 모듈(411)과 같은 한 일렉트로필 모듈로 전달하며, 여기서 구리가 웨이퍼위로 전기 도금된다. 일렉트로필 모듈(411)은 제2 도금 조(도시되지 않음)로부터의 전해액을 사용한다.
로보트 아암(403)은 정렬 장치(407)와 전달 로보트(409)를 통해 벌크 전기 도금을 위해 일렉트로필 모듈(417, 419)로 웨이퍼를 다시 보낸다. 상기 특징들이 구리로 채워진 뒤에, 웨이퍼가 PEM(421)으로 이동된다. 여기서 웨이퍼 상의 일정 위치(즉 에지 베벨 영역 그리고 백사이드)로부터 원하지 않은 구리가 화학적 희석 모듈(425)에 의해 제공된 에칭 용액에 의해 제거된다. 상기 PEM(421)은 상기 웨이퍼를 세척하고, 린스하며, 그리고 건조시킨다.
포스트 일렉트로필 모듈(421)에서 처리가 종료된 뒤에, 로보트 아암(409)이 상기 모듈로부터 웨이퍼를 회수하고 웨이퍼를 카세트(401A 또는 401B)로 되 돌려 보낸다. 포스트 일렉트로필 풀림 공정(anneal)은 시스템(400)에서 또는 다른 장치에서 종료된다. 일 실시 예에서, 상기 포스트 일렉트로필 풀림 공정은 한 어닐링 스테이션(405)에서 완성된다. 다른 실시 예에서, 로(furnace)와 같은 풀림 시스템이 사용될 수 있다. 다음에 카세트들이 또 다른 처리 공정을 위해 화학적, 기계적 연마 시스템과 같은 다른 시스템으로 제공된다.
적절한 반도체 처리 장치로는 San Jose, CA 소재의 Novellus Systems에 의해 생산된 Sabre System 또는 Santa Clara, CA 소재의 Applied Materials에 의해 생산된 Slim cell system, 또는 Semitool of Kalispell, MT에서 생산된 Raider tool를 포함한다.
도 5A는 상기 TSV의 바닥으로부터 거리의 함수로 TSV 내부 구리 이온의 농도 프로파일 그래프이다. 상기 그래프는 낮은 pH 그리고 상대적으로 낮은 구리 이온 농도를 갖는 종래의 도금 조를 이용한 그래프이다. 그래프에서 도시된 바와 같이, 상기 농도는 TSV 엔트리 주변에서 가장 높다. 충분히 저은 후, 이 같은 농도가 벌크 도금액 내 구리 이온 농도에 근사하게 된다. 상기 농도는 TSV 내부에서 신속하게 감소된다. TSV들이 디마스쿠스 바이어스(Damascene vias)와 비교하여 상대적으로 큰 크기를 갖는다 해도, 상기 도금액의 외부 휘 저음은 상기 TSV가 웨이퍼 표면에서의 도금액 비 확산 층(stagnant diffusion layer) 내에 있기 때문에 TSV 구조 내에서 충분한 휘저음을 제공하지 않는다. 따라서, 구리 이온은 일차적으로 확산에 의해 상기 TSV내에서 운반될 수 있다. 이 같은 확산은 이온 이동도에 달려있다. 증착 중에, 상기 TSV 내 농도 경사도는 상기 TSV내로의 상대적인 확산 속도 그리고 구리의 증착에 의해 결정된다. 상기 증착이 일반적으로 구리 이온 농도에 관련되며, 이 같은 관계는 가속제(accelerators), 억제제(suppressants), 그리고 상기 TSV 내 위치의 함수로서 상대적인 증착 속도를 변경시킬 수 있는 레벨러(leveler)에 의해 크게 변경될 수 있다.
상기 TSV 구조 바닥에서의 증착 속도가 보이드(void)를 막기 위한 구조의 개구부 주변에서 보다 높아야 하기 때문에, 구리 이온의 농도를 상기 구조의 바닥에서 높게 유지시키는 것이 매우 바람직하다. 또한, TSV 구조는 크며, 그 같은 구조를 완전히 채우기 위해서는 많은 이온들이 증착될 것을 필요로 한다. 따라서, 예측되는 바와 같이, 낮은 농도는 매우 긴 증착 시간을 필요로 하며, 도 5A에서 도시된 농도 프로파일은 TSV 구조내에서 균일하고 빠른 도금을 위해 바람직하지 않다. TSV들 내 작은 농도 경사도(상부에서 하부까지)는 매우 유익하다. 그러나, 전통적인 도금 화학 및 방법론에서 가능하지가 않다. 상기에서 설명된 개선된 처리 방법은 도금액의 pH를 증가시키는 것이 구리 이온의 이동도를 개선시키며 따라서 상기 TSV 구멍 내로의 확산을 개선시켜서 구리 이온의 경사도를 효과적으로 줄이는 데 도움이 된다는 것을 설명한다. 또한, 도금액의 온도를 증가시키는 것이 구리 이온 이동도를 증가시킨다. 가령 25℃에서 65℃로 변경하면 이동도를 약 300% 증가시킨다.
도 5B는 65℃에서 pH 4인 65 g/L 구리 도금액을 사용하여, 깊이가 200㎛, 너비가 30㎛인 TSV 도금 중에 구리 이온 농도의 그래프를 도시한 것이다. 상기 도금액은 약 1.0M인 벌크 도금액 내에서 훨씬 높은 구리 농도를 갖는다. 또한 구리 이온 농도는 전 TSV에서 상대적으로 일정하게 유지된다. 상기 TSV 개구부(바닥으로부터 거리가 200㎛)와 TSV 바닥 사이 차이는 단지 약 3%에 불과하다. 이와 대조하여, 도 5A에서 도시된 전통적인 도금액을 사용하여 동일한 TSV 구조에 대한 농도 경사도는 90%를 초과한다. 따라서, 두 그래프는 pH는 낮고, 구리 이온 농도는 높으며, 그리고 온도는 높은 도금 방법을 사용하여 구리 농도의 균일함을 상당히 개선할 수 있음을 설명한다.
도 6은 상부 웨이퍼 표면적에서 10mA/cm2의 평균 전류 밀도를 사용하여, 깊이가 200 마이크론이고 너비가 50 마이크론인 TSV 내에서 두 전류 프로파일, 즉 두 상이한 온도에서의 필드 영역에 대한 그래프를 도시한 것이다. 두 그래프 중 실선은 1.0M 구리 이온 농도에 대하여 약 65℃에서 수행된 도금 작업에 대한 TSV 내 전류 밀도 분포를 나타낸다. 점선은 0.25M 구리 이온 농도에 대하여 약 25℃에서 수행된 도금 작업에 대한 TSV 내 전류 밀도 분포를 나타낸다. 훨씬 더 많은 균일한 전류 분포 그리고, 결과적으로, 훨씬 더 균일한 구리 증착이 더욱 더 높은 온도(실선)에서 발생되며, 이는 25℃ 보다는 65℃ 에서 더욱 높은 구리 이온 이동도의 탓으로 인한다. 도금된 TSV에서 더욱 균일한 전류로 인하여 보이드(void)의 가능성은 상당히 줄어들며, 증착 전류가 증가하도록 하고, 그리고 전체 증착 속도를 가속시키는 데, 이는 특히 TSV 크기가 큰 경우에 특히 중요하다. 도 6에서 설명된 바와 같이, 상기 전류 밀도는 두 도금 온도 모두 TSV 상부에서(바닥으로부터 200 마이크로 미터 거리에서) 거의 같으며, 도금 처리의 표적 전류 밀도에 해당하는 10 mA/cm2에 해당한다. TSV 내부에서, 상기 전류 밀도는 상기 TSV 저부를 향할수록 떨어진다. 상기 전류 밀도는 상기 TSV 내부 특정 깊이 레벨에서 구리 증착 속도를 나타내게 된다. 더욱 높은 증착 속도가 더욱 높은 구리 이온을 필요로 하며, 즉 더욱 높은 증착 속도를 갖는 영역에서 농도는 더욱 높아야 한다. 도 6은 25℃ 도금액(점선)에서 전류 밀도가 TSV의 바닥에서 2 mA/cm2이하로 떨어진다. 그러나 상기 그래프는 65℃ 도금의 경우 전류 밀도 강하가 해당하는 위치에서 약 4.5 mA/cm2에 달한다. 따라서 TSV 바닥에서의 증착 속도는 온도 가 더욱 높은 도금액을 사용하는 경우 훨씬 빨라지게 된다.
실시 예( Examples )
도 7은 1, 2, 3, 및 4 분 동안 도금한 뒤에 깊이가 25 마이크론, 직경이 5 마이크론인 TSV 구조에 대한 전기 도금 결과를 도시한다. 도금이 pH 3.5이며 구리 이온 농도가 60 g/L, 비아폼 가속제(Viaform accelerator) 3.5 ml/L(ATMI, Danbury, CT), 비아폼 억제제(Viaform suppressor) 1 ml/L(ATMI, Danbury, CT), 익스트림 레벨러(Extreme leveler) 6 ml/L(ATMI, Danbury, CT)를 담고 있는 도금액을 사용하여 60℃에서 수행된다. 염소 이온은 도금액 내에 존재하지 않는다. 웨이퍼가 도금조 내에 위치하며 전류가 적용되지 않는다.
도금이 스탠다드 펌프로부터 전형적인 휘저음을 사용하여 벤치-톱 도금 셀에서 수행된다. 도 7은 상기 구리가 먼저 TSV 바닥에서 증착됨을 도시한다. 구리 증착의 이 같은 분포는 매우 유익하며 보이드(voids)가 발생되는 것을 막도록 한다. 도 7은 또한 TSV 들 사이 영역 내에 어떠한 오버버든도 증착되지 않음을 도시한다. 어떤 특정 이론에 관계 없이, 국부적인 부식 셀들이 TSV 구조 사이에서 형성될 수 있음을 이해 할 수 있다. 오버버든이 없음으로써 전기-평탄화 및 CMP와 같은 뒤이은 처리를 간결하게 할 수 있다. 또한 국부적인 부식은 TSV에서 범프가 형성될 수 있도록 한다(즉, 필드 레벨 위로 TSV를 연장시킨다).
도 8은 18분의 처리 시간에 깊이가 50 마이크론이고 직경이 10 마이크론인 TSV 구조의 완전한 채움을 도시한다. 도금이 60 g/L 구, 10 g/L 산, 50 mg/L 염화 이온, 그리고 2.5 ml/L 비아폼 가속제, 7 ml/L 비아폼 익스트림 억제제, 그리고 12 ml/L 익스트림 레벨러(Extreme leveler)를 포함하는 첨가제 농도를 담고 있는 도금액을 사용하여 65℃에서 수행된다. 상기 예가 구리를 신속하게 에칭하는 용액을 사용한다 해도 상기 웨이퍼 필드에서 구리 성장 결여가 있는 것으로 보이지 않으나, 높은 온도, 높은 구리 농도, 그리고 TSV에서의 우선 성장을 발생시키는 첨가제 농도 모두는 신속한 보이드-프리(void-free) 채움을 허용하는 데 기여한다. 참고로서, 25C의 처리 온도 그리고 40 g/L의 구리 용액으로 40분의 처리 시간을 사용하여 열악한 채움 결과가 얻어졌음이 도시된다. 구리 이온의 느린 확산 속도 그리고 낮은 초기의 농도로 인해, 더욱 낮은 전류 온도 그리고 더욱 긴 처리 시간의 경우 특징 구조 내 구리 이온 고갈로 인해, 특징적인 구조 내에 큰 보이드(void)가 발생된다. 이와 유사하게, 첨가제 농도가 도 8 에서 사용된 가속 성분에 대한 억압 및 레벨링 성분의 상대적인 비가 변경되면, 특징적인 구조 내 우선적 성장 결여로 인해 특징적인 구조 내에 커다란 보이드(void)가 만들어 진다.
비록 여러 세부적인 내용들이 설명의 명료를 위해 생략되었으나, 다양한 선택적인 디자인 실시가 가능한 것이다. 따라서 본 발명 실시 예는 설명의 목적인 것이며, 본 발명을 제한 하는 것으로 해석되어서는 아니 된다. 본 발명은 첨부된 청구범위에 의해 그 범위가 정해질 뿐이다.

Claims (35)

  1. 두 개 이상의 집적 회로를 연결시키기 위한 관통 전극형(TSV)을 도금하기 위한 방법으로서, 관통전극형이 3 마이크로미터 이상의 직경 그리고 20 마이크로미터 이상의 깊이를 가지며, 상기 방법이
    (a) (i) 2 내지 6의 pH, 그리고 (ii) 리터 당 40 그램 이상의 농도 구리 이온을 갖는 도금액으로 관통전극형 구멍을 갖는 구조를 접촉하며; 그리고
    (b) 상기 구조를 접촉하는 동안, 보이드(void)가 없도록 20분 이하의 시간에 관통전극형을 완전히 채우도록 관통전극형 구멍 내로 구리를 도금함을 포함함을 특징으로 하는 관통 전극형(TSV)을 도금하기 위한 방법
  2. 제 1 항에 있어서, 상기 도금액 내 구리 이온의 농도가 리터 당 40그램 내지 200 그램 사이임을 특징으로 하는 관통 전극형(TSV)을 도금하기 위한 방법.
  3. 제 1 항에 있어서, 상기 도금액이 산화제를 더욱 포함하며, 상기 산화제가 전류가 웨이퍼에 가해지지 않는 때 200 내지 3000Å/분 속도로 웨이퍼 필드에서 도금된 구리를 산화시킴을 특징으로 하는 관통 전극형(TSV)을 도금하기 위한 방법.
  4. 제 1항에 있어서, 상기 구리 이온이 상기 관통전극형 구멍 내로 구리를 도금시키는 동안 도금액 내 0.2 이상의 이송수(transference number)를 가짐을 특징으로 하는 관통 전극형(TSV)을 도금하기 위한 방법.
  5. 제 1항에 있어서, 상기 도금액이 10 ppm 이하 농도의 염화 이온을 포함함을 특징으로 하는 관통 전극형(TSV)을 도금하기 위한 방법.
  6. 구리를 증착하기 위한 반도체 처리 장치로서,
    pH 가 2내지 6인 도금액 소스, 그리고 리터 당 50 그램 이상 농도의 구리 이온; 그리고
    한 세트의 지시를 실행하기 위한 제어기를 포함하며;
    상기 한 세트의 지시가;
    (i) 도금액으로 관통전극형 구멍을 갖는 구조를 접촉하고; 그리고
    (ii) 상기 구조를 접촉하는 동안, 상기 관통전극형 구멍 내로 구리를 도금하여, 20분 이하의 시간 동안 보이드(void)가 완전히 없도록 상기 관통전극형을 완전히 채우도록 함을 특징으로 하는 반도체 처리 장치.
  7. 제 6항에 있어서, 한 가열기 그리고 이에 연결된 한 인터페이스를 더욱 포함하여, 상기 관통전극형 구멍 내로 구리를 도금하는 동안 적어도 그 일부의 시간 동안 40℃ 내지 75℃ 사이의 도금액 온도를 유지시키도록 함을 특징으로 하는 반도체 처리 장치.
  8. 제 6항에 있어서, 상기 도금액 내 구리 이온의 농도가 리터 당 40 그램 내지 리터 당 200 그램임을 특징으로 하는 반도체 처리 장치.
  9. 제 6항에 있어서, 전류가 웨이퍼로 가해지지 않는 때 상기 도금액이 200 내지3000Å/분 속도로 웨이퍼 필드에서 도금된 구리를 산화시킴을 특징으로 하는 반도체 처리 장치.
  10. 제 6항에 있어서, 상기 도금액이 10 ppm 이하 농도의 염화 이온을 포함함을 특징으로 하는 반도체 처리 장치.
  11. 두 개 이상의 집적 회로를 연결시키기 위해 관통 전극형(TSV)을 도금하기 위한 방법으로서, 관통전극형이 3 마이크로미터 이상의 직경 그리고 20 마이크로미터 이상의 깊이를 가지며, 상기 방법이;
    리터 당 40 그램 이상 농도의 구리 이온을 가지며, 2ppm 이하 농도의 염화 이온을 갖는 도금액으로 관통전극형 구멍을 갖는 구조를 접촉하며; 그리고
    상기 구조를 접촉하는 동안, 보이드(void)가 없도록 관통전극형 구멍을 완전히 채우도록 관통전극형 구멍 내로 구리를 도금하며,
    상기 도금 중 증착 속도가 상기 관통전극형 구멍 개구부 가까이에서 보다 관통전극형 구멍 바닥에서 더욱 높음을 특징으로 하는 관통 전극형(TSV)을 도금하기 위한 방법.
  12. 제 11항에 있어서, 상기 관통전극형이 20분 이하동안 완전히 채워짐을 특징으로 하는 관통 전극형(TSV)을 도금하기 위한 방법.
  13. 제 11항에 있어서, 상기 관통전극형이 3 내지 100 마이크로미터의 직경 그리고 20 내지 200마이크로미터의 깊이를 가짐을 특징으로 하는 관통 전극형(TSV)을 도금하기 위한 방법.
  14. 제 11항에 있어서, 상기 관통전극형이 3:1 내지 10:1 의 종횡비를 가짐을 특징으로 하는 관통 전극형(TSV)을 도금하기 위한 방법.
  15. 제 11항에 있어서, 상기 도금액 내 구리 이온 농도가 리터 당 40 내지 200그램임을 특징으로 하는 관통 전극형(TSV)을 도금하기 위한 방법.
  16. 제 11항에 있어서, 상기 도금액이 산화제를 더욱 포함하며, 상기 산화제가 전류가 웨이퍼에 가해지지 않는 때 200 내지 3000Å/분 속도로 웨이퍼 필드에서 도금된 구리를 산화시킴을 특징으로 하는 관통 전극형(TSV)을 도금하기 위한 방법.
  17. 제 16항에 있어서, 상기 산화제가 과산화 수소 용액을 포함함을 특징으로 하는 관통 전극형(TSV)을 도금하기 위한 방법.
  18. 제 17항에 있어서, 상기 과산화수소 용액이 중량비 30% 과산화수소를 포함하며, 도금액 내 상기 과산화수소 농도가 0.0025 ml/L 내지50 ml/L 임을 특징으로 하는 관통 전극형(TSV)을 도금하기 위한 방법.
  19. 제 16항에 있어서, 상기 산화제가 산소 원소(elemental oxygen)를 포함함을 특징으로 하는 관통 전극형(TSV)을 도금하기 위한 방법.
  20. 제 16항에 있어서, 상기 산화제가 철 이온을 포함함을 특징으로 하는 관통 전극형(TSV)을 도금하기 위한 방법.
  21. 제 20항에 있어서, 각기 다른 산화 상태에서 철 이온의 농도가 평형상태에 있으며, 상기 평형상태가 불활성 양극에서의 반응에 의해 유지됨을 특징으로 하는 관통 전극형(TSV)을 도금하기 위한 방법.
  22. 제 16항에 있어서, 상기 도금액이 환원제를 더욱 포함하고, 상기 환원제가 관통전극형 구멍 내에서 농도 경사도를 가지며, 상기 환원제가 상기 구리의 산화에 영향을 미침을 특징으로 하는 관통 전극형(TSV)을 도금하기 위한 방법.
  23. 제 11항에 있어서, 상기 구리 이온이 상기 관통전극형 구멍 내로 구리를 도금시키는 동안 도금액 내 0.2 이상의 이송수(transference number)를 가짐을 특징으로 하는 관통 전극형(TSV)을 도금하기 위한 방법.
  24. 제 11항에 있어서, 상기 관통전극형 구멍 내로 구리를 도금시키는 동안 적어도 그 일부 시간동안에는 상기 도금액이 실온 이상으로 유지됨을 특징으로 하는 관통 전극형(TSV)을 도금하기 위한 방법.
  25. 제 11항에 있어서, 구리 도금하는 동안 다수의 관통전극형 구멍들 사이 필드 영역으로 어떠한 구리 증착도 발생되지 않음을 특징으로 하는 관통 전극형(TSV)을 도금하기 위한 방법.
  26. 제 11항에 있어서, 상기 도금액에는 염소 이온이 없음을 특징으로 하는 관통 전극형(TSV)을 도금하기 위한 방법.
  27. 제 11항에 있어서, 상기 도금 처리 이전에 상기 구조로 증착된 씨드 층(seed layer)을 사전 처리함을 더욱 포함함을 특징으로 하는 관통 전극형(TSV)을 도금하기 위한 방법.
  28. 제 27항에 있어서, 상기 사전 처리가 수용액, 희석 산 용액, 희석 염기 용액, 용액을 포함하는 계면 활성제, 그리고 도금액으로 구성된 그룹으로부터 선택된 하나 또는 둘 이상의 용액을 사용하여 수행됨을 특징으로 하는 관통 전극형(TSV)을 도금하기 위한 방법.
  29. 제 11항에 있어서, 상기 도금액의 pH가 2 내지 6사이임을 특징으로 하는 관통 전극형(TSV)을 도금하기 위한 방법.
  30. 두 개 이상의 집적 회로를 연결시키기 위해 관통 전극형(TSV)내에 구리를 증착하기 위한 구리 도금액으로서,
    관통전극형이 3 마이크로미터 이상의 직경 그리고 20 마이크로미터 이상의 깊이를 가지며, 상기 구리 도금액이
    농도가 리터 당 60 그램 내지 100 그램 사이인 구리 이온;
    황산; 그리고
    2 ppm 이하 농도의 염화 이온을 포함함을 특징으로 하는 관통 전극형(TSV)내에 구리를 증착하기 위한 구리 도금액.
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