TWI474436B - 直通矽穿孔之填充製程 - Google Patents

直通矽穿孔之填充製程 Download PDF

Info

Publication number
TWI474436B
TWI474436B TW98127630A TW98127630A TWI474436B TW I474436 B TWI474436 B TW I474436B TW 98127630 A TW98127630 A TW 98127630A TW 98127630 A TW98127630 A TW 98127630A TW I474436 B TWI474436 B TW I474436B
Authority
TW
Taiwan
Prior art keywords
copper
plating solution
concentration
plating
hole
Prior art date
Application number
TW98127630A
Other languages
English (en)
Other versions
TW201027668A (en
Inventor
Jonathan D Reid
Katie Qun Wang
Mark J Willey
Original Assignee
Novellus Systems Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Novellus Systems Inc filed Critical Novellus Systems Inc
Publication of TW201027668A publication Critical patent/TW201027668A/zh
Application granted granted Critical
Publication of TWI474436B publication Critical patent/TWI474436B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D17/00—Constructional parts, or assemblies thereof, of cells for electrolytic coating
    • C25D17/001—Apparatus specially adapted for electrolytic coating of wafers, e.g. semiconductors or solar cells
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D21/00—Processes for servicing or operating cells for electrolytic coating
    • C25D21/12—Process control or regulation
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00—Electroplating: Baths therefor
    • C25D3/02—Electroplating: Baths therefor from solutions
    • C25D3/38—Electroplating: Baths therefor from solutions of copper
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Sustainable Development (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Automation & Control Theory (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electroplating Methods And Accessories (AREA)

Description

直通矽穿孔之填充製程
本發明大體而言係關於用於將銅沈積至晶圓上之方法及裝置，且更特定言之，係關於用於將銅電鍍至可互連堆疊式電子器件之直通矽穿孔中之方法及裝置，該等直通矽穿孔具有相對較大之大小及高縱橫比。
直通矽穿孔(TSV)為完全通過矽晶圓或晶粒之垂直電連接件。TSV技術在建立3D封裝及3D積體電路(IC)中係重要的。其經由內部接線提供對垂直對準之電子器件的互連，顯著地降低多晶片電子電路之複雜性及總尺寸。
典型之TSV製程包括形成TSV孔及沈積擴散障壁層與導電晶種層。接著將導電材料電鍍至TSV孔中。通常使用銅作為導電材料，因為其支援複雜整合(諸如3D封裝及3D積體電路)中所經受之高電流密度，及增加之器件速度。此外，銅具有良好之熱傳導性且可以高純態存在。
TSV孔通常具有高縱橫比，且將銅沈積至該等結構中可具有挑戰性。對銅之CVD沈積需要複雜且昂貴之前驅物，而PVD沈積通常引起空隙及有限之步階覆蓋。電鍍係將銅沈積至TSV結構中之較常用之方法；然而，電鍍亦由於TSV之大的大小及高縱橫比而呈現一組挑戰。
通常，TSV之電鍍溶液包括：作為銅離子之來源的硫酸銅、用於控制導電性之硫酸、用於抑制物分子之成核作用的氯化銅，及若干其他添加劑。使用標準銅鍍槽，其具有至少10公克/公升之硫酸及約40公克/公升之銅離子。高酸含量改良溶液之導電性，從而有助於均一地鍍銅，但氫離子顯著阻礙銅離子之遷移率(mobility)。因此，電鍍TSV可耗費極長時間。
因此，需要用以在具有大的大小及高縱橫比之TSV孔中沈積導電金屬的改良之方法及裝置。
本發明提供用於在具有大的大小及高縱橫比之直通矽穿孔(TSV)之孔中電鍍銅的銅電鍍方法及相關聯之裝置。用於在該等TSV孔內部進行銅沈積之鍍覆溶液可具有一相對較低之硫酸濃度及高銅離子濃度。TSV沈積製程可受益於經由該鍍覆溶液且(詳言之)到達該TSV孔之底部的較快之銅遷移。在某些實施例中，該鍍覆溶液可具有極少之氯離子或實質上無氯離子。另外，可將該溶液維持於約40℃與75℃之間的溫度下以允許對含有銅之鹽的較大溶解度，且藉此進一步改良該電鍍溶液中銅離子之遷移率。以一實質上無空隙之方式且在某些實施例中經一小於約20分鐘之時段將銅電鍍至該TSV孔中。
在某些實施例中，該方法包括對一直徑為至少3微米且深度為至少20微米之TSV進行鍍覆。在一特定實施例中，一TSV之直徑可在約3微米與100微米之間，且其深度可在約20微米與200微米之間。該等TSV孔可具有在約5:1至10:1之間的縱橫比。
該方法可包括使一具有一TSV孔之結構與鍍覆溶液接觸，該鍍覆溶液具有一在約2與6之間的pH值及濃度為至少約50公克/公升之銅離子。在一更特定之實施例中，該鍍覆溶液具有一在約3與5之間的pH值。在一實施例中，該溶液含有在約40公克/公升與200公克/公升之間的銅離子。在一更特定之實施例中，銅離子於該鍍覆溶液中之濃度在約60公克/公升與100公克/公升之間。該等銅離子之來源可為甲烷磺酸銅、硫酸銅、焦磷酸銅、丙烷磺酸銅，或其組合。較高濃度之銅離子及較高pH值位準增加銅轉移數，其貢獻銅離子至穿過該鍍覆溶液之總沈積電流。在一實施例中，鍍槽中之銅離子具有一至少約0.2之轉移數。在一更特定之實施例中，該等銅離子具有一至少約0.4之轉移數。
在一實施例中，該鍍覆溶液包括氧化劑，該氧化劑之濃度位準使得在未施加電流至晶圓時，晶圓場(wafer field)上之鍍銅以在約200/分鐘與3000/分鐘之間的速率氧化。該氧化劑可為過氧化氫溶液，可將其作為30重量%之過氧化氫溶液以在約0.0025ml/L至50ml/L之間之範圍內的量添加至該鍍覆溶液。在某些實施例中，可在(例如)約1mg/L與20mg/L之間的濃度下將原子氧(elemental oxygen)用作氧化劑。在一特定實施例中，原子氧於鍍覆溶液中之濃度可在約1mg/L與5mg/L之間。亦可將鈰離子或鐵離子用作氧化劑。在一實施例中，處於不同氧化態中之鐵離子(例如，Fe(II)及Fe(III))之濃度處於平衡，且藉由惰性陽極處之反應來維持該平衡。此外，該鍍覆溶液可包括還原劑，該還原劑在該直通矽穿孔之孔中具有一濃度梯度且影響銅之氧化。
如所指示，可在高溫下保存該溶液，此舉改良銅鹽之溶解度及銅離子之遷移率。在一實施例中，該鍍覆溶液具有一在約40℃與75℃之間的溫度歷經將銅鍍覆至該直通矽穿孔之孔中的時間之至少一小部分。在一更特定之實施例中，該鍍覆溶液具有一在約50℃與70℃之間的溫度。亦如所指示，該鍍覆溶液可幾乎不含氯離子。在一實施例中，該鍍覆溶液含有濃度不大於約50ppm之氯離子。在一更特定之實施例中，氯離子之濃度可不大於約10ppm。該鍍覆溶液亦可實質上無氯離子。
該等製程條件之組合及TSV結構之幾何性質可能導致無銅至TSV之間的場區(field region)上之淨沈積(或實質上無淨沈積)。可接近地定位一些TSV孔，該等TSV孔分離開一不大於約25微米之距離。
鍍覆製程期間之電流密度在鍍覆表面上可在約3mA/cm2 與30mA/cm2 之間。在一特定實施例中，鍍覆製程期間之該電流密度可在約5mA/cm2 與20mA/cm2 之間。
在一實施例中，揭示一種用於沈積銅之半導體處理裝置。該裝置包括一或多個電鍍槽及一用於執行一組指令之控制器。該裝置亦可包括鍍覆溶液之來源或供應。在某些實施例中，該鍍覆溶液具有一在約2與6之間的pH值，及濃度為至少約50公克/公升之銅離子。該等指令可包括：使一具有一TSV孔之結構與該鍍覆溶液接觸；及在接觸該結構之同時，以一實質上無空隙之方式且經一小於約20分鐘之時段將銅鍍覆至該直通矽穿孔之孔中以完全填充該直通矽穿孔。該裝置亦可包括一加熱器及相關聯之控制器界面，以用於使該鍍覆溶液之溫度維持在約40℃與75℃之間歷經將銅鍍覆至該TSV孔中的時間之至少一小部分。
將參看以下圖式及相關聯之描述來更詳細地描述本發明之此等及其他特徵及優點。
在以下描述中，闡述眾多特定細節以提供對本發明之徹底理解。可在無此等特定細節中之一些或所有細節的情況下實踐本發明。在某些情況下，未詳細描述熟知之製程操作，以使得不會不必要地混淆本發明。雖然結合特定實施例描述本發明，但應瞭解，不意欲將本發明限於該等實施例。
在本發明中，使用各種術語來描述半導體處理工件。舉例而言，可互換地使用「晶圓」與「基板」。經由電化學反應將金屬沈積或鍍覆至導電表面上之製程通常稱為電鍍或電填充。
直通矽穿孔
直通矽穿孔(TSV)為完全通過矽晶圓或晶粒之垂直電連接件。可將TSV技術用於3D封裝及3D積體電路(有時統稱為3D堆疊)中。舉例而言，3D封裝可含有兩個或兩個以上經垂直堆疊以使其佔據較少空間之積體電路(IC)。傳統上，將經堆疊之IC沿其邊緣接線在一起，但該接線增加堆疊之尺寸且通常需要位於IC之間的額外層。TSV提供經由IC之本體的連接，從而引起較小之堆疊。類似地，3D單一IC可藉由堆疊若干矽晶圓且將其垂直地互連而建置。該等堆疊相當於單個器件且可具有較短之臨界電力路徑，從而引起較快之操作。
可以若干方式將使用TSV之電子電路接合。一種方法為「晶圓至晶圓」，其中將兩個或兩個以上具有電路之半導體晶圓對準、接合，且分割成諸多3D IC。可在接合之前或之後薄化每一晶圓。薄化製程包括移除晶圓材料以曝露TSV之底部部分。TSV可在接合之前形成至晶圓中，或者在接合之後建立於堆疊中，且TSV可通過位於作用層與外部接合襯墊之間的矽基板。另一方法為「晶粒至晶圓」，其中僅分割一個晶圓且接著將單化之晶粒對準且接合至第二晶圓之晶粒位點上。第三種方法為「晶粒至晶粒」，其中將多個晶粒對準且接合。類似於第一種方法，在後兩種方法中，可在任一階段進行薄化及建置連接。
圖1為處於各處理階段之TSV的示意性表示。TSV可與晶粒及晶圓(此處通常稱為半導體基板104)兩者一起使用。適合於半導體基板104之材料的實例包括(但不限於)矽、絕緣體上矽、藍寶石上矽，及砷化鎵。
在第一橫截面100中，TSV孔106形成於半導體基板104中。TSV孔106之深度必須足以在隨後之薄化操作之後曝露底部108。通常，TSV孔之深度可在約5微米至400微米之間，然而亦可以其他大小之TSV孔實踐本發明。TSV孔之直徑可在約1微米至100微米之間變化。TSV孔通常具有極高之縱橫比，該縱橫比定義為TSV孔之深度與TSV孔之直徑(通常在開口處)的比率。在某些實施例中，TSV孔縱橫比可在約3:1與10:1之間變化。TSV大小亦取決於總3D堆疊製程之哪一階段包括TSV形成。TSV可在堆疊之前(「首先穿孔」)或堆疊之後(「最後穿孔」)形成。在「首先穿孔」組態中，TSV可在建立CMOS結構之前或之後形成。在「最後穿孔」組態中，TSV可在接合之前或之後形成。此外，在兩組態中，薄化可在接合之前或之後執行。可以本文中所述之任何TSV大小或形成組態來實踐本發明。表1概述對於各種TSV組態之典型TSV尺寸(以微米計)。雖然圖1及相應描述大體而言係關於以下組態：其中TSV在堆疊之前形成且CMOS處理及薄化在接合之前執行(「首先穿孔」+CMOS之前+在接合之前薄化)，但本發明可易於應用至其他組態。本發明之許多態樣對於大的大小之高縱橫比之穿孔尤為有用，諸如於堆疊之後但在接合之前形成的彼等穿孔且其中薄化係在接合之前執行(「最後穿孔」+接合之前+在接合之前薄化)。
可使用在圖2之上下文中進一步論述之各種方法來形成TSV孔。舉例而言，可使用針對高縱橫比孔而經最佳化之方法來蝕刻出TSV孔。TSV孔可具有輕微之正斜率及/或靠近其開口之錐度。該TSV輪廓可改良TSV孔內之金屬離子的擴散且減少電鍍時間。返回至圖1，TSV孔106可穿過頂面102(其通常稱作晶圓場)而形成。頂面102可為晶圓或晶粒之作用表面且包括電子器件。或者，TSV孔可穿過晶圓或晶粒之後表面(此處不存在電路)而形成。
橫截面110展示擴散障壁層114及晶種層116於TSV孔106之側面及底部上之沈積。用於擴散障壁層114之適合材料包括鉭、氮化鉭、鎢、鈦，及鈦鎢。在一典型實施例中，藉由PVD製程(諸如，濺鍍)而形成擴散障壁層114，但可使用諸如化學氣相沈積(CVD)或原子層沈積(ALD)之其他技術。接著沈積晶種層116以在電鍍操作期間為電流通過提供均一之導電表面。如同障壁層沈積，可將PVD方法用於此操作，但亦可使用諸如無電極沈積之其他製程。晶種層116之均質性對於確保相同之導電性及均一之沈積速率可為重要的。典型之PVD製程可導致晶種層116在TSV開口周圍顯著較厚，從而導致在開口處較低之電阻，且從而導致可為尤其不良之高局部沈積速率。銅可為用於晶種層之適合材料。
下一橫截面圖120繪示如沈積至TSV孔106中之導電材料124。在本文中所描述之實施例中，導電材料124可為電鍍銅。在一典型電鍍製程中，可將基板104浸沒至含有金屬離子之鍍覆溶液中。接著產生電流，其穿過晶種層116，從而導致金屬離子流向晶種層且沈積於晶種層上。在圖2之上下文中論述電鍍之額外細節。電鍍金屬中之一些可沈積於頂面110上，從而形成覆蓋層126。不需要覆蓋層126且可能必須在後電鍍製程(post electroplating process)(諸如，化學機械拋光、電平坦化製程或薄化)中將其移除。
下一橫截面130說明在移除覆蓋層之後電鍍製程之後的基板104。舉例而言，基板104可經受邊緣斜切移除(edge bevel removal)、電平坦化、化學機械拋光(CMP)、薄化及其他者。如所展示，覆蓋層126被移除。基板104可經薄化，從而形成新底面136且曝露TSV末端138。基板104之頂部亦可經薄化，從而形成新頂面134。
下一橫截面140展示附接至TSV 142之一末端的焊料凸塊144。適合於形成焊料凸塊之材料之實例包括(但不限於)鉛基焊接材料(諸如，鉛、鉛/錫合金及其他者)、非鉛基焊接材料(諸如，錫/銀合金、錫/銅/銀合金及銅合金)及其類似物。最後，說明圖150展示一簡單電子堆疊，其中第一晶粒152與第二晶粒154經由焊接點158互連。第一晶粒152可具有第一TSV 156。類似地，第二晶粒154可具有第二TSV 160。第一TSV 156、第二TSV 160，或兩個TSV皆可具有用以互連兩個TSV且形成焊接點158之焊料凸塊。堆疊可包括額外晶粒及額外TSV。舉例而言，第二TSV可與第三堆疊中之另一TSV進一步互連，依此類推。類似地，第一晶粒可具有複數個TSV，該複數個TSV中之一些可連接至第二晶粒之TSV，而其他TSV可連接至其他晶粒之TSV。當兩個鄰近晶粒具有複數個互連時，可能需要對準相應TSV。包括若干晶粒之堆疊亦可耦接至散熱器以輔助耗散由該堆疊產生之熱量。
電鍍製程及直通矽穿孔之形成
圖2為根據本發明之一實施例的製程流程圖200。在操作202中提供晶圓或晶粒。接著在晶圓或晶粒中形成TSV孔(區塊204)。TSV孔可與電路線路徑(溝槽及波紋穿孔)一起形成或在單獨操作中形成。在一實施例中，蝕刻(例如，電漿蝕刻或反應性離子蝕刻)出TSV孔。遮罩可為光阻材料(例如，在「首先穿孔」組態中)或可灰化硬式遮罩(ashable hard mask)。精確之輪廓控制(錐形、傾斜及側壁粗糙)係必要的以確保隨後之層沈積及填充製程的品質。在大多數狀況下，將TSV不通地蝕刻至基板中，且接著藉由在後電鍍操作212中薄化而顯現。
電漿蝕刻為離子增強型化學製程，其使用RF供電電漿源以產生離子及化學反應性物質。許多用以蝕刻矽之蝕刻組合物包括含氟化學品(fluorine chemistry)。一實例使用六氟化硫(SF6 )連同基於氧氣(O2 )及/或溴化氫(HBr)之側壁鈍化作用。在另一實例中，使用六氟化硫(SF6 )電漿連同諸如八氟環丁烷(C4 F8 )之聚合氣體。在又一實施例中，TSV孔可藉由雷射鑽孔或雷射切除而形成(區塊204)。舉例而言，可使用波長為355nm之UV YAG雷射來形成直徑小至25微米之穿孔。在一典型實例中，一百個脈衝可形成深度為約750微米之TSV。
為防止稍後沈積至TSV孔中之導電金屬遷移至周圍之介電層中，可如區塊206處所指示來沈積擴散障壁層。因此，沈積發生於電鍍導電金屬(210)之前。如以上所指示，可藉由(例如)物理氣相沈積製程來沈積擴散障壁層。障壁層之厚度及特性取決於用於障壁層之材料的類型。在一使用氮化鉭之典型實例中，在TSV側壁上將障壁沈積至在約5奈米與50奈米之間的厚度。在沈積障壁層之後，下一操作為沈積晶種層(208)以提供在電鍍期間之均一之電流沈積(見區塊210)。如以上所指示，晶種層通常為PVD形成之銅，但在一些實施例中可使用諸如釕之其他晶種層。晶種層在TSV結構中之所有表面上通常應為連續的，以便避免局部性腐蝕溶解及低局部鍍覆速率且達成鍍銅至介電質之最大黏附。TSV之平滑之蝕刻表面可促進連續晶種層覆蓋之沈積，因為在PVD沈積期間，粗糙且不規則之蝕刻輪廓可局部地遮蔽一些TSV表面。在一些實施例中，為避免被空氣氧化，晶種層之厚度可為至少約2nm，但由於TSV結構之大的大小，因此高達200nm之厚度亦可接受。在一些製程中可能需要對銅晶種層進行預處理以達成均一之潤濕。由於預處理常常蝕刻少量之銅晶種，因此當使用預處理步驟時常常需要晶種層厚度最小為4nm至5nm。可使用水、稀酸性或鹼性溶液、含有強界面活性劑之溶液、鍍覆溶液，或其組合來執行預處理。晶種層可因電解質自身之交換電流而易溶解於電解質中。因此，可在將介電質導引至電解質中之前將小電壓施加至介電質。或者，在基板開始與電解質接觸時即刻施加鍍覆電流。
接著以填充TSV孔之整個體積的導電金屬對晶圓進行電鍍(區塊210)。空隙及接縫係極為不良的。在典型實施例中，將銅用於電鍍操作中。至TSV孔中之電鍍可能呈現一些挑戰。在習知鍍覆製程中，在靠近開口處沈積速率可較快，其中晶種層具有最大厚度(最低電阻)且存在較多金屬離子。此外，沈積可能耗費若干小時以供應足夠之金屬離子來填充整個TSV孔。
用於鍍覆TSV之典型技術使用具有濃度約為10公克/公升之硫酸的鍍覆溶液。該高酸濃度增加鍍覆溶液之導電性，藉此提供更均一之電流分布。然而，高濃度之高遷移率氫離子藉由遷移而阻礙更大之銅離子的轉移。一種用以表達離子對總沈積電流之相對貢獻的方式為使用轉移數。以上所描述之典型電鍍製程中之銅離子的轉移數小於0.1。因此，穿過TSV中之溶液的總電流中之小於10%係由二價銅離子之遷移而載運，而其餘電流係由其他離子(諸如氫離子)載運。該低轉移數係歸因於氫離子之高遷移率及濃度與銅離子之低得多之遷移率及常常相對較低之濃度的組合效應。
在一實施例中，可使用實質上無酸之鍍覆溶液。舉例而言，可使用pH值在2至6之範圍中的鍍覆溶液。在一特定實施例中，使用pH值在3至5之範圍中之鍍覆溶液。在該等組合物中，相比於在較低pH值之酸性溶液中，更多銅離子輸送至表面。
為進一步促進銅沈積，鍍覆溶液亦可包括高濃度之銅離子。舉例而言，銅離子之濃度可在約0.8M至3.0M之間。在低pH值下之該等鍍覆溶液(如以上所說明)可引起銅離子轉移數增加至不小於約0.2之位準。在一特定實施例中，銅離子轉移數可為至少約0.4。銅離子之來源可為硫酸銅(CuSO4 )、甲烷磺酸銅(Cu(CH3 SO3 )2 )、葡萄糖酸銅(C12 H22 CuO14 )、氨基磺酸銅(copper sulfamate)、硝酸銅、磷酸銅、氯化銅及其他。雖然通常需要較高濃度之銅離子，但其通常受到所使用之含有銅之鹽的溶解度之限制。舉例而言，在室溫下，在典型之鍍覆溶液調配物中硫酸銅僅可溶解達約80公克/公升(1.25莫耳)(基於銅離子重量)。
一種用以改良鍍覆溶液內之溶解度及金屬離子遷移率的方式為藉由增加鍍覆溶液之溫度。舉例而言，當溶液之溫度自約室溫上升至約70℃時，硫酸銅在水中之溶解度大致加倍。在一實施例中，鍍覆溶液之溫度可維持在約40℃至75℃之間。在一特定實施例中，溫度維持在約50℃至70℃之間。較高之溫度係理想的，但電鍍裝置可呈現一些約束。舉例而言，載運鍍覆溶液之所有線路可能必須保持在高溫下以避免在操作期間之鹽沈澱。在一實施例中，可以具有低銅離子含量之鍍覆溶液來填充電鍍裝置，接著在添加銅鹽之前將該鍍覆溶液加溫。在相同或另一實施例中，可在完成鍍覆操作之後但在排出溶液之前稀釋鍍覆溶液。
為輔助鍍覆製程，可使用一或多種整平劑(leveler)、增亮劑或加速劑、抑止劑(inhibitor)、抑制劑、增強劑及/或界面活性劑。加速劑可包括極性硫、氧或氮官能基，其有助於增加沈積速率且可促成密集之成核作用，從而產生具有精細顆粒結構之薄膜。加速劑可以低濃度位準(例如，0ppm至200ppm)存在。雖然加速劑可產生TSV孔內之高沈積速率，但加速劑可能經輸送而遠離基板頂面(場區)及/或由與本體溶液(bulk solution)中之氧的反應而消耗。抑制劑為降低鍍覆速率之添加劑，且其通常以較高濃度(例如，5ppm至1000ppm)存在於鍍槽中。抑制劑通常為具有高分子量之聚合界面活性劑，諸如聚乙二醇(PEG)。抑制劑之分子藉由吸附在表面上且形成對銅離子之障壁層而減緩沈積速率。由於抑制劑之大的大小及低擴散速率，因此與到達晶圓場相比，抑制劑較不可能到達TSV之較低部分，從而導致TSV之底部處濃度較低。因此，大部分抑制效應發生於基板之表面(場區)上，從而有助於減少覆蓋層且避免TSV孔「封閉」。整平劑為目的為降低表面粗糙度之添加劑。其以極小(若存在)之濃度(諸如1ppm至100ppm)存在，且其在表面處之阻斷效應係高度局部性的。因此，整平劑主要選擇性地減少在高點上之沈積，從而允許低點變平。此行為亦可用以相對於在晶圓場上之生長速率增強TSV之基座處的鍍覆速率。在一些狀況中，整平劑可含有包括氮原子之官能基，其展現在晶圓界面處形成具有Cu(I)離子之複合物的趨勢。最後，氯離子可以不大於約300ppm之濃度存在於鍍槽中。在一特定實施例中，氯化物濃度為不大於約50ppm或甚至不大於約2ppm。
鍍覆溶液亦可包括氧化劑，諸如溶解之氧氣、過氧化氫及其他有機或無機過氧化物、Fe(III)離子、Ce(IV)離子、臭氧、氯、碘、溴、硫化物、二硫化物或氧化添加劑(特定言之為加速劑，諸如二硫化雙(磺丙基鈉)(bis(sodium sulfopropyl)disulfide，SPS))及其他氧化化合物。為控制溶液之氧化行為，可使用還原劑，諸如乙醛酸、甲醛、次磷酸銨及二甲基胺基硼烷。據信，該等氧化劑可藉由在電鍍期間在晶圓場處選擇性地蝕刻銅或穩定化Cu(I)而在於TSV中之銅沈積期間有效地限制覆蓋層。可以適於確保此選擇性沈積之量來添加所使用之氧化劑(諸如以上所列之氧化劑)。雖然並不適用於針對所有氧化劑之所有情形，但已發現具有在約1ppm至200ppm(更特定言之為約1ppm至100ppm)範圍中之氧化劑的鍍槽執行良好。在一實施例中，鍍覆溶液包括濃度在約0.0025ml/L至50ml/L(或約0.1ml/L至30ml/L)之間的過氧化氫(30重量%)。在一特定實施例中，過氧化氫溶液之濃度可在約2.5ml/L至25ml/L之間變化(30重量%之過氧化氫)。舉例而言，將2.5ml/L30%之過氧化氫添加至包括40g/L之銅離子且不包括酸性添加劑或氯化物添加劑的鍍覆溶液中允許在10mA/cm2 下在10分鐘內鍍覆出寬度為5μm且深度為25μm之TSV結構，其實質上無空隙及覆蓋層。對於為5ml/L、12.5ml/L及25ml/L之過氧化氫濃度(添加30重量%之溶液)可達成類似結果。在不限於任何特定理論的情況下，據信鍍覆溶液中之氧或其他氧化劑激勵TSV開口周圍之局部性腐蝕電池的形成，即使在施加沈積電流時亦如此。有可能TSV開口周圍及TSV結構內之局部性大量轉移導致兩個不同區域中極為不同之局部性電位。
可以各種方式特徵化此所觀測到之效應。最常藉由在填充TSV時所形成之較少覆蓋層或未形成覆蓋層來證明。換言之，銅沈積對於TSV具有強選擇性，在TSV填充製程中之一些或全部期間幾乎無銅沈積於場區上。在許多實施例中，當TSV經完全填充時，所沈積之覆蓋層之量(若存在)小於約100奈米。一般而言，此等效應視氧化劑或增強鍍槽中經部分氧化之Cu(I)離子之穩定性的其他物質的存在而定。因此，適合之鍍槽(亦即，促進此現象之鍍槽)之特徵亦在於其在無鍍覆電流的情況下自基板蝕刻銅的能力。在一特定實例中，鍍覆溶液之特徵在於在未施加電流至晶圓時以在約200/分鐘與3000/分鐘(更特定言之，500/分鐘至2500/分鐘，且更特定言之，1000/分鐘至2000/分鐘)之間的速率自晶圓蝕刻銅的能力。或者(或另外)，一效應之特徵可在於在基板表面處所產生之穩定銅(I)離子。此穩定物質之一表現係在促成此效應之溶液的循環伏安圖中。舉例而言，展現較強Cu(I)峰值(相比於缺失有助於該效應之氧化環境的類似溶液)之旋轉銅環盤電極可指示該溶液將在TSV中選擇性地沈積銅而形成很少或不形成覆蓋層。
在一些實施例中，藉由謹慎地控制接近基板表面處之氧化環境來促成選擇性沈積效應。因此，在一些狀況下，將一或多種氧化劑自溶液移除以便准許一或多個其他者之動作(機制)不受干擾地進行可為適當的。舉例而言，已觀測到，以相比於周圍條件降低之氧濃度操作的一些鍍覆溶液(如藉由(例如)以氮噴射鍍覆溶液而達成)強烈地展現選擇性沈積效應。該等溶液使用諸如SPS之另一氧化劑。據信，所觀測到之有益效應可歸因於鍍槽中之氧化梯度，其中氧化劑在接近於場處以較大局部濃度存在且在TSV中以較低局部濃度存在。
表2展示銅於各種溶液組合物中且使用各種條件下的氧化速率。鍍覆溶液具有60g/L之銅且pH值為4。氧化速率係在未施加電流至晶圓的情況下量測。TSV結構中之選擇性沈積可受益於在晶圓之表面上進行蝕刻而在結構內沈積銅，其可藉由使用具有高化學蝕刻速率之溶液來達成。一般而言，可使用具有高化學蝕刻速率之溶液來達成對TSV之快速選擇性填充，而具有低蝕刻速率之溶液中的沈積在晶圓場與TSV基座之間通常較為均一。舉例而言，具有100ppm Cl- 之溶液展示對銅之極少氧化且導致保形之鍍覆。在此假定將相同之電壓施加至鄰近場及TSV。然而，對於場表面，給定電位下之極化曲線導致溶解，而對於TSV內之表面，極化曲線在相同電位下允許沈積。為產生該狀況，有必要具有氧化劑或影響晶圓場與TSV基座之間的氧化行為的其他化學物質的梯度。
可旋轉及振動基板以在邊界層周圍提供攪拌。舉例而言，可使用在約20rpm與約50rpm之間的旋轉速度。另外，可在高電流密度下執行溶解循環歷經極短時間間隔，從而導致對峰值之移除及對TSV開口之加寬。此外，沈積時間間隔可與允許TSV內之銅離子濃度得以平衡的平衡化時間間隔混合。
返回至圖2，在將導電材料電填充至TSV孔中之後，晶圓可經受一或多個後電填充處理操作(區塊212)。若存在覆蓋層，將需要在此等操作中之一者中將其移除。舉例而言，可使用化學機械拋光(CMP)。其他操作可包括電平坦化及/或化學蝕刻。此外，可薄化晶圓、晶粒或含有TSV之堆疊以曝露待用於其他互連之TSV的底部。可藉由任何製程(例如研磨、蝕刻或CMP)進行薄化。
電鍍裝置
現論述通用電鍍硬體以提供本發明之上下文。該裝置包括一或多個電鍍單元，在其中對晶圓進行處理。為最佳化電鍍之速率及均一性，將添加劑添加至電解質；然而，具有添加劑之電解質可能以不良方式與陽極反應。因此，有時藉由隔膜將鍍覆單元之陽極區域與陰極區域分離開，從而可在每一區域中使用具有不同組合物之鍍覆溶液。陰極區域中之鍍覆溶液稱為陰極液，且陽極區域中之鍍覆溶液稱為陽極液。可使用許多工程設計以將陽極液與陰極液引入至鍍覆裝置中。
參看圖3，展示根據一實施例之電鍍裝置301之概略橫截面圖。鍍槽303含有鍍覆溶液(其具有如上所述之組合物)，其展示為處於位準305處。此容器之陰極液部分經調適以用於將晶圓接收於陰極液中。將晶圓307浸沒至鍍覆溶液中且藉由(例如)「蛤殼式」固定器309(其安裝於可旋轉軸311上，從而允許蛤殼309與晶圓307一起旋轉)將其固定。在頒予Patton等人之美國專利6,156,167及頒予Reid等人之美國專利6,800,187中詳細描述了對具有適合於與本發明一起使用之態樣的蛤殼型鍍覆裝置的一般性描述，該等專利為了所有目的而以引用之方式併入本文中。
陽極313安置於鍍槽303內晶圓的下方，且藉由隔膜315(較佳為離子選擇性隔膜)而與晶圓區域分離。舉例而言，可使用NafionTM 陽離子交換隔膜(CEM)。在陽極隔膜下方之區域常常稱為「陽極腔室」。離子選擇性陽極隔膜315允許鍍覆單元之陽極區域與陰極區域之間的離子連通，同時防止在陽極處所產生之粒子進入晶圓附近並污染晶圓。在於鍍覆製程期間再分配電流且藉此改良鍍覆均一性方面，陽極隔膜亦為有用的。在頒予Reid等人之美國專利6,126,798及6,569,299中提供對適合之陽極隔膜的詳細描述，該兩專利為了所有目的而以引用之方式併入本文中。諸如陽離子交換隔膜之離子交換隔膜尤其適合於此等應用。此等隔膜通常由離子性材料(ionomeric material)製成，諸如含有磺酸基之全氟共聚物(例如，NafionTM )、磺化聚醯亞胺及為熟習此項技術者所知之適合於陽離子交換的其他材料。適合之NafionTM 隔膜之所選實例包括可購自Dupont de Nemours Co之N324隔膜及N424隔膜。
在鍍覆期間，來自鍍覆溶液之離子經沈積至基板上。金屬離子必須擴散穿過擴散邊界層且進入TSV孔中。輔助擴散之典型方式為經由由泵317提供之鍍覆溶液的對流。另外，可使用振動攪拌或音波攪拌部件以及晶圓旋轉。舉例而言，振動轉換器308可附接至晶圓夾盤309。
藉由泵317將鍍覆溶液持續提供至鍍槽303。通常，鍍覆溶液向上流動穿過陽極隔膜315及擴散板319至晶圓307之中心，且接著徑向向外並越過晶圓307。亦可自鍍槽303之側面將鍍覆溶液提供至槽之陽極區域。鍍覆溶液接著溢出鍍槽303至溢流儲器321。鍍覆溶液接著經過濾(未圖示)且返回至泵317，從而完成鍍覆溶液之再循環。在鍍覆單元之某些組態中，使相異電解質循環穿過鍍覆單元之其中含有陽極之部分，且使用微滲透隔膜或離子選擇性隔膜來防止其與主鍍覆溶液混合。
參考電極331於鍍槽303之外側上位於獨立腔室333中，藉由來自主鍍槽303之溢流來補充該腔室。當需要在控制電位下進行電鍍時，通常使用參考電極331。參考電極331可為諸如汞/硫酸汞、氯化銀、飽和甘汞或銅金屬之各種常用類型中之一者。在本發明之上下文中，施加至晶圓之電壓係相對於銅金屬參考電極來表達。
可使用DC電源供應器335來控制至晶圓307之電流。電源供應器335具有經由一或多個滑環、電刷及接點(未圖示)而電連接至晶圓307之負輸出導線339。電源供應器335之正輸出導線341電連接至位於鍍槽303中之陽極313。電源供應器335與參考電極331可連接至系統控制器347，其允許對提供至鍍覆單元之元件之電流與電位的調變(以及其他功能)。舉例而言，控制器可允許電鍍處於電流恆定(受控電流)狀態或電位恆定(受控電位)狀態。控制器可包括程式指令，其指定需要施加至鍍覆單元之各種元件的電流與電壓位準，以及需要改變此等位準之時間。舉例而言，控制器可包括用於自前向電流(沈積銅)轉變為反向電流(移除銅)，或在晶圓完全浸沒至鍍槽中時或在某一稍後時間自電位控制轉變為電流控制之程式指令。
在前向電流脈衝期間，電源供應器335對晶圓307加偏壓以使其相對於陽極313具有負電位。此情形引起電流自陽極313流至晶圓307，且在晶圓表面(陰極)上發生電化還原(例如，Cu2+ +2e- =Cu0 )，其導致導電層(例如，銅)於晶圓表面上之沈積。在反向電流脈衝期間，情況相反。晶圓表面上之反應為氧化(例如，Cu0 -->Cu2+ +2e- )，其導致對銅之移除。
惰性陽極314可安裝於鍍槽303內晶圓307之下方，且藉由隔膜315而與晶圓區域分離。惰性陽極314可起到電子冷阱(electron sink)之作用。舉例而言，在惰性陽極314上，Fe(II)離子可經氧化為Fe(III)離子。Fe(II)離子與Fe(III)離子兩者皆保持溶解於鍍覆溶液中而不沈積於惰性陽極314上。Fe(III)離子接著通過隔膜315且在晶圓307上(較佳在晶圓場上)還原回至Fe(II)離子，同時將銅自原子銅氧化為溶解回至鍍覆溶液中之Cu(II)離子。因此，對鐵離子之局部還原可有助於在TSV結構之電鍍期間自晶圓場移除覆蓋層。可使用惰性陽極314來維持Fe(II)與Fe(III)之間的濃度平衡。在某些實施例中，濃度平衡強烈傾向於Fe(II)。舉例而言，Fe(III)離子可以在約0.5公克/公升與1.5公克/公升之間的濃度存在，而Fe(II)離子可以在約5公克/公升與15公克/公升之間的濃度存在。在一特定實施例中，Fe(III)濃度為約0.5公克/公升至1公克/公升，且Fe(II)濃度為約10公克/公升至12公克/公升。
該裝置亦可包括加熱器345，其用於將鍍覆溶液之溫度維持在一特定位準。鍍覆溶液可用以將熱量轉移至鍍槽之其他元件。舉例而言，當裝載晶圓307至鍍槽中時，可開啟加熱器345及泵317以使鍍覆溶液循環穿過電鍍裝置301，直至整個裝置之溫度變得實質上均一。在一實施例中，加熱器連接至系統控制器347。系統控制器347可連接至熱電偶以接收對電鍍裝置內之鍍覆溶液溫度的回饋且判定對額外加熱之需要。
本發明亦關於能夠執行以上所述之製程流程及製程條件的系統級裝置。圖4繪示作為本發明之一態樣之一實施例的電鍍系統400。該系統包括三個獨立電鍍或電填充模組411、417及419。系統400亦包括三個獨立後電填充模組(PEM)415及421(兩個)。每一PEM可用以執行以下功能中之每一者：在已藉由模組411、417及419中之一者對晶圓進行電鍍之後對晶圓進行邊緣斜切移除、後側蝕刻、酸洗、旋轉(spinning)及乾燥。系統400亦包括化學稀釋模組425及主要鍍槽423(亦即，具有以上所述之組合物的TSV鍍槽)。此鍍槽為保存化學溶液之貯槽，用作電鍍模組中之電鍍槽。系統400亦包括為鍍槽儲存且遞送化學添加劑之配料系統(dosing system)427。化學稀釋模組425儲存且混合待用作後電填充模組中之蝕刻劑的化學品。過濾與泵汲單元429對中心槽423之鍍覆溶液進行過濾且將其泵汲至電鍍模組。最後，電子單元431提供需要用來操作系統400之電子控制及界面控制。單元431亦可為系統提供電源供應器。
在操作中，包括機械臂(robot arm)403之常壓自動機(atmospheric robot)自諸如晶匣401A或晶匣401B之晶圓晶匣或FOUP(前開式標準艙)選擇晶圓。機械臂403可使用真空附接或某一其他附接機制而附接至晶圓。在某些實施例中，對準器407包括對準插腳，機械臂403抵靠該等對準插腳而推動晶圓。當抵靠對準插腳而使晶圓適當地對準時，機械臂409相對於對準插腳移動至一預設位置。在其他實施例中，對準器407判定晶圓之中心以使得機械臂409將晶圓自新位置拾起。其接著將晶圓遞送至諸如電填充模組411之電填充模組，在該處將銅電鍍至晶圓上。電填充模組411可使用來自次級槽(未圖示)之電解質。
機械臂403經由對準器407及轉移自動機(transfer robot)409而將晶圓向後移動至電填充模組417或419以用於整體電鍍。在以銅填充該等特徵之後，將晶圓移動至PEM 421。在彼處，藉由由化學稀釋模組425提供之蝕刻劑溶液將來自晶圓上某些位置(即，邊緣斜切區域及後側)的不需要之銅蝕刻掉。PEM 421亦清潔、沖洗且乾燥晶圓。
在完成後電填充模組421中之製程後，機械臂409自模組取回晶圓且將其傳回至晶匣401A或401B。可在系統400或在另一工具中完成後電填充退火。在一實施例中，在退火台405中之一者中完成後電填充退火。在其他實施例中，可使用諸如熔爐之專用退火系統。接著可將晶匣提供至諸如化學機械拋光系統之其他系統以用於進一步處理。
適合之半導體處理工具包括由Novellus System(San Jose，CA)製造的Sabre系統，或由Applied Materials(Santa Clara，CA)製造的Slim單元系統，或由Semitool(Kalispell，MT)製造的Raider工具。
圖5A說明TSV內部之銅離子的濃度分布的曲線，該濃度分布為距TSV之底部之距離的函數。此曲線假定一習知之鍍槽，其具有低pH值及相對較低之銅離子濃度。如曲線中所展示，濃度在TSV入口周圍最高。藉由充分攪拌，此濃度可接近本體鍍覆溶液中之銅離子濃度。在TSV內部，濃度迅速降低。即使TSV具有相對較大之大小(例如，相比於波紋穿孔)，鍍覆溶液之外部攪拌亦不提供在TSV結構內之充分攪拌，因為TSV位於晶圓表面上溶液之停滯擴散層內。因此，可在TSV內首先藉由擴散來輸送銅離子。擴散取決於離子遷移率。在沈積期間，藉由至TSV中之擴散的相對速率及銅之沈積來判定TSV中之濃度梯度。雖然沈積通常與銅離子濃度有關，但此關係可由可根據TSV中之位置而改變相對沈積速率的加速劑、抑制劑及整平劑實質上改變。
由於TSV結構底部處之沈積速率必須高於該結構之開口周圍的沈積速率以防止空隙，因此高度需要維持結構底部處之銅離子的高濃度。此外，TSV結構係大的，且需要許多待沈積離子來完全填充該結構。因此，低濃度可導致極長之沈積時間，且如可瞭解的，圖5A中所展示之濃度分布對於TSV結構內之均一且快速的鍍覆係不理想的。TSV內(自頂部至底部)之小濃度梯度係極為有益的，但藉由傳統鍍覆化學品及方法可能係不可能的。以上所述之經改良製程指示，增加鍍覆溶液之pH值有助於改良銅離子遷移率，且因此有效地改良至TSV孔中之擴散，從而降低銅離子梯度。此外，增加溶液溫度使銅離子遷移率增加。舉例而言，自25℃改變至65℃使遷移率增加約300%。
圖5B說明使用具有65g/L之銅且pH值為4的溶液鍍覆深度為200μm寬度為30μm之TSV期間銅離子濃度的曲線。該溶液在本體溶液中具有高得多之總銅濃度(亦即，約1.0M)。此外，銅離子濃度在整個TSV中保持相對恆定。在TSV開口(距底部之距離為200μm)與TSV底部之間的差異僅為約3%。相反地，圖5A中所展示之使用傳統鍍覆溶液之相同TSV結構的濃度梯度大於90%。因此，兩條曲線指示使用具有較低pH值、較高銅離子濃度及較高溫度之電鍍方法在銅濃度均一性方面的實質改良。
圖6說明在兩個不同溫度下使用為10mA/cm2 (基於頂部晶圓(亦即，場區)之表面積)之平均電流密度的在深度為200微米寬度為50微米之TSV中兩個電流分布的曲線。實線表示對於在約65℃下對於1.0M之銅離子濃度執行之鍍覆操作的TSV內之電流密度分布。虛線表示對於在約25℃下對於0.62M之銅離子濃度執行之鍍覆的電流密度分布。在較高溫度(實線)下發生更為均一之電流分布及因此更為均一之銅沈積，其可歸因於在65℃下比在25℃下更高之銅離子遷移率。經鍍覆之TSV中出現空隙的機率藉由更為均一之電流而實質上減小，且可允許增加沈積電流且使總沈積速率加速，此對於大的大小之TSV尤為重要。然而，如自圖6可觀測到，對於兩個鍍覆溫度，電流密度在TSV之頂部(距底部200微米的距離)處大約相等，其對應於10mA/cm2 之製程的目標電流密度。在TSV內部，電流密度朝向TSV之底部降落。在此曲線中所說明之電流密度與圖5A及圖5B所展示之濃度分布之間存在很大的關係。電流密度代表了在TSV內部之特定深度位準處的銅沈積速率。較高沈積速率需要更多銅離子，亦即，在具有較高沈積速率之區域中濃度必然較高。圖6指示在25℃之溶液(虛線)中電流密度在TSV之底部處降至小於2mA/cm2 。曲線亦指示對於TSV中相同之相應位置，65℃之電鍍的電流密度降落僅為約4.5mA/cm2 。因此，對於使用較溫熱溶液之溶液，TSV底部處之沈積速率更高。
實例
圖7呈現在鍍覆1、2、3及4分鐘後深度為25微米直徑為5微米之TSV結構的電鍍結果。鍍覆係在60℃下使用pH值為3.5之溶液來執行，該溶液含有濃度為60g/L之銅離子、3.5ml/L之Viaform加速劑(ATMI,Danbury,CT)、1ml/L之Viaform抑制劑(ATMI,Danbury,CT)及6ml/L之Extreme整平劑(ATMI,Danbury,CT)。該溶液中不存在氯離子。將晶圓置於槽中而不施加任何電流。使用來自標準泵之典型攪拌在台面式鍍覆單元(bench-top plating cell)中執行電鍍。圖7指示銅首先沈積於TSV之底部上。銅沈積之該分布極為有益且有助於防止空隙。圖7亦指示無覆蓋層沈積於TSV之間的區域中。在不限於任何特定理論的情況下，據信局部性腐蝕電池可能已形成於TSV結構之間。覆蓋層之缺失簡化了諸如電平坦化及CMP之後續處理。此外，局部性腐蝕允許在TSV上形成凸塊(亦即，使TSV延伸至場位準之上)。
圖8展示在18分鐘之處理時間中對深度為50微米直徑為10微米之TSV結構的完全填充。鍍覆係在65℃下在含有60g/L之銅、10g/L之酸、50mg/L之氯離子及添加劑濃度為2.5ml/L之Viaform加速劑、7ml/L之Viaform Extreme抑制劑及12ml/L之Viaform整平劑的溶液中執行。雖然該實例未展現使用快速蝕刻銅之溶液所見的晶圓場上銅生長的缺失，但使穿孔中產生優先生長之高溫、高銅濃度及添加劑濃度均有助於允許快速無空隙填充。作為參考，亦展示以25℃之處理溫度及40g/L之銅溶液使用40分鐘之處理時間而獲得的不良填充結果。即使在歸因於二價銅離子之慢擴散及其較低初始濃度的較低電流及較長處理時間的情況下，零件中之大空隙亦由於特徵中之二價銅的耗盡而產生。類似地，若添加劑濃度自相對較高比率之抑制及整平組份(相對於圖8中所使用之加速組份)而變化，則特徵中之大空隙由於特徵中缺失優先生長而產生。
雖然為清楚起見已省略各種細節，但可實施各種設計替代方案。因此，應認為本發明之實例係說明性的而非限制性的，且本發明不限於本文中所給出之細節，而可在隨附申請專利範圍之範疇內進行修改。
100．．．第一橫截面
102．．．頂面
104．．．半導體基板
106．．．TSV孔
108．．．底部
110．．．橫截面/頂面
114．．．擴散障壁層
116．．．晶種層
120．．．橫截面圖
124．．．導電材料
126．．．覆蓋層
130．．．橫截面
134．．．新頂面
136．．．新底面
138．．．TSV末端
140．．．橫截面
142．．．TSV
144．．．焊料凸塊
150．．．說明圖
152．．．第一晶粒
154．．．第二晶粒
156．．．第一TSV
158．．．焊接點
160．．．第二TSV
301．．．電鍍裝置
303．．．鍍槽
305．．．位準
307．．．晶圓
308．．．振動轉換器
309．．．「蛤殼式」固定器/晶圓夾盤
313．．．陽極
314．．．惰性陽極
315．．．隔膜
317．．．泵
319．．．擴散板
321．．．溢流儲器
331．．．參考電極
333．．．腔室
335．．．DC電源供應器
339．．．負輸出導線
341．．．正輸出導線
345．．．加熱器
347．．．系統控制器
400．．．電鍍系統
401A．．．晶匣
401B．．．晶匣
403．．．機械臂
405．．．退火台
407．．．對準器
409．．．機械臂/轉移自動機
411．．．電填充模組
415．．．後電填充模組
417．．．電填充模組
419．．．電填充模組
421．．．後電填充模組
423．．．主要鍍槽
425．．．化學稀釋模組
427．．．配料系統
429．．．過濾與泵汲單元
431．．．電子單元
圖1為處於各處理階段之直通矽穿孔(TSV)的示意性表示，該等處理階段開始於TSV孔形成，繼之以用擴散障壁層對直，接著進行電鍍、薄化、形成焊料凸塊，及與另一TSV互連。
圖2為說明根據本發明之TSV處理之若干操作的處理流程圖。
圖3為根據本發明之一實施例之電鍍裝置的示意性表示。
圖4為根據本發明之一實施例之半導體處理裝置的示意性表示。
圖5A為對於典型電鍍製程條件之深度為200微米之TSV內部之銅離子的濃度分布的曲線，該濃度分布為距TSV之底部之距離的函數。
圖5B為根據本發明之一實施例之深度為200微米之TSV內部之銅離子的濃度分布的曲線，該濃度分布為距TSV之底部之距離的函數。
圖6為根據本發明之一實施例之在兩個鍍覆溶液溫度下之深度為200微米之TSV內部的兩個電流密度分布的曲線，該等電流密度分布為距TSV之底部之距離的函數。
圖7為根據本發明之一實施例之在貫穿電鍍製程之四個不同時間段處深度為25微米之TSV孔內部之銅沈積的說明性表示。
圖8為展示使用18分鐘之鍍覆時間以銅對直徑為10微米且深度為50微米之TSV之填充的比較說明。
(無元件符號說明)

Claims (33)

  1. 一種鍍覆一用於連接至少兩個積體電路之直通矽穿孔的方法，該方法包含：提供具有一直通矽穿孔之孔之一結構，該結構包含在該直通矽穿孔之孔之中的一晶種層；使用從由水、一稀釋酸性溶液、一稀釋鹼性溶液、一包含界面活性劑的溶液及該鍍覆溶液所組成之群組中選擇出一種或多種液體用以預處理該晶種層；使已預處理之該晶種層與一鍍覆溶液接觸，該鍍覆溶液具有濃度為至少約40公克/公升之銅離子；及在已預處理之該晶種層與該鍍覆溶液接觸之同時，以一實質上無空隙之方式將銅鍍覆至該直通矽穿孔之孔中以完全填充該直通矽穿孔之孔，其中，在鍍覆期間，在該直通矽穿孔之孔之底部的一沉積速率係高於在該直通矽穿孔之孔之開口附近的一沉積速率。
  2. 如請求項1之方法，其中預處理該晶種層包含蝕刻該晶種層之至少一部分。
  3. 如請求項1之方法，其進一步包含在使已預處理之該晶種層與該鍍覆溶液接觸之前，施加電壓至已預處理之該晶種層。
  4. 如請求項1之方法，其中該鍍覆溶液進一步包含濃度小於200ppm之一催化劑。
  5. 如請求項4之方法，其中該催化劑之濃度係2.5ml/L。
  6. 如請求項4之方法，其中該催化劑之濃度係3.5ppm。
  7. 如請求項4之方法，其中該催化劑包含下列功能群組中之一個或多個：一極性硫群組、一氧群組及一氮群組。
  8. 如請求項4之方法，其中該催化劑包含一極性硫群組。
  9. 如請求項4之方法，其中該鍍覆溶液進一步包含一抑制物，該抑制物具有比該催化劑之濃度較高之一濃度。
  10. 如請求項1之方法，其中該鍍覆溶液包含濃度在5ppm至1,000ppm之間的一抑制物。
  11. 如請求項1之方法，其中該鍍覆溶液包含濃度在1ppm至100ppm之間的一均勻劑。
  12. 如請求項1之方法，其中該鍍覆溶液包含濃度不大於2ppm之氯離子。
  13. 如請求項1之方法，其中該鍍覆溶液實質上沒有氯離子。
  14. 如請求項1之方法，其中該鍍覆溶液進一步包含一氧化劑。
  15. 如請求項14之方法，其中該氧化劑包含一過氧化氫溶液，其包含重量百分比為30%之過氧化氫，並且該過氧化氫溶液在該鍍覆溶液中之濃度係介於0.0025毫升/每公升至50毫升/每公升。
  16. 如請求項14之方法，其中該氧化劑包含下列一個或多個：氧元素、鈰離子及鐵離子。
  17. 如請求項1之方法，其中該鍍覆溶液進一步包含一還原劑，其中該還原劑在該直通矽穿孔之孔中具有一濃度梯 度，且其中該還原劑影響該銅之氧化。
  18. 如請求項1之方法，其中該鍍覆溶液被維持在約40℃與75℃之間的溫度，且經過將銅鍍覆至該直通矽穿孔之孔中的時間之至少一小部分。
  19. 如請求項1之方法，其中該鍍覆溶液包含濃度約為10克/每公升之一硫酸。
  20. 如請求項1之方法，其中該鍍覆溶液具有在2至6之間的一pH值。
  21. 如請求項1之方法，其中該鍍覆溶液具有在3至5之間的一pH值。
  22. 如請求項1之方法，其中該鍍覆溶液被維持在一室溫，且經過將銅鍍覆至該直通矽穿孔之孔中的時間之至少一小部分。
  23. 如請求項1之方法，其中銅被鍍覆至該直通矽穿孔之孔中，其伴隨著在該結構之一場效應區上實質上沒有淨沉積量。
  24. 如請求項1之方法，其中該鍍覆溶液進一步包含一均勻劑，該均勻劑與該結構之一場效應區處的該等銅離子反應。
  25. 如請求項1之方法，其中該鍍覆溶液進一步包含一均勻劑，該均勻劑包含一含氮的功能群組，該功能群組與該結構之一場效應區上之該等銅離子形成一複合物。
  26. 一種用於在一直通矽穿孔中沈積銅以連接至少兩個積體電路之銅鍍覆溶液，該銅鍍覆溶液包含： 銅離子，其濃度至少為40克/每公升；硫酸；一氧化劑，該氧化劑包含下列之中一個或多個：過氧化氫溶液、氧元素、鈰離子及鐵離子；一催化劑，其包含下列功能群組之中一個或多個：一極性硫化物群組、一氧群組及一氮群組；一抑制劑，其濃度大於該催化劑之濃度；以及一均勻劑，其濃度大於該催化劑之濃度。
  27. 如請求項26之銅鍍覆溶液，其中該氧化劑經組態使其在一電流並未施加在一晶圓上時以介於大約200埃/每分鐘至3000埃/每分鐘的速率在一晶圓區上氧化該已沉積之銅。
  28. 如請求項26之銅鍍覆溶液，其中在該銅鍍覆溶液中之該催化劑之該濃度係小於200ppm。
  29. 如請求項26之銅鍍覆溶液，其中在該銅鍍覆溶液中之該抑制劑之該濃度係介於5ppm至1,000ppm之間。
  30. 如請求項26之銅鍍覆溶液，其中在該銅鍍覆溶液中之該均勻劑之該濃度係介於1ppm至100ppm之間。
  31. 如請求項26之銅鍍覆溶液，其中該銅鍍覆溶液實質上是沒有氯離子的。
  32. 一種用於沈積銅於一直通矽穿孔之孔之半導體處理裝置，該裝置包含：一或多個電鍍槽；一鍍覆溶液源，其具有濃度至少約為40克/每公升之銅 離子、硫酸、一氧化劑、一催化劑、濃度大於該催化劑之該濃度之一抑制劑以及濃度大於該催化劑之該濃度之一均勻劑；以及用於執行一組指令之一控制器，該組指令包含用於預處理一晶種層之指令、使已預處理之該晶種層與該鍍覆溶液接觸之指令以及鍍覆銅至該直通矽穿孔之孔之中以利用一實質上無空隙的方法完全填充該直通矽穿孔之孔之指令。
  33. 如請求項32之半導體處理裝置，其進一步包含一加熱器，其用於維持該鍍覆溶液之一溫度介於約攝氏40度至攝氏75度之間，且經過將銅鍍覆至該直通矽穿孔之孔中的時間之至少一小部分。
TW98127630A 2008-08-18 2009-08-17 直通矽穿孔之填充製程 TWI474436B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/193,644 US7776741B2 (en) 2008-08-18 2008-08-18 Process for through silicon via filing

Publications (2)

Publication Number Publication Date
TW201027668A TW201027668A (en) 2010-07-16
TWI474436B true TWI474436B (zh) 2015-02-21

Family

ID=41681550

Family Applications (1)

Application Number Title Priority Date Filing Date
TW98127630A TWI474436B (zh) 2008-08-18 2009-08-17 直通矽穿孔之填充製程

Country Status (5)

Country Link
US (3) US7776741B2 (zh)
KR (1) KR101105485B1 (zh)
CN (2) CN105845558B (zh)
TW (1) TWI474436B (zh)
WO (1) WO2010022009A2 (zh)

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7776741B2 (en) 2008-08-18 2010-08-17 Novellus Systems, Inc. Process for through silicon via filing
US20120261254A1 (en) * 2011-04-15 2012-10-18 Reid Jonathan D Method and apparatus for filling interconnect structures
US20100206737A1 (en) * 2009-02-17 2010-08-19 Preisser Robert F Process for electrodeposition of copper chip to chip, chip to wafer and wafer to wafer interconnects in through-silicon vias (tsv)
US9406561B2 (en) * 2009-04-20 2016-08-02 International Business Machines Corporation Three dimensional integrated circuit integration using dielectric bonding first and through via formation last
US9677188B2 (en) 2009-06-17 2017-06-13 Novellus Systems, Inc. Electrofill vacuum plating cell
US8268155B1 (en) 2009-10-05 2012-09-18 Novellus Systems, Inc. Copper electroplating solutions with halides
US10472730B2 (en) 2009-10-12 2019-11-12 Novellus Systems, Inc. Electrolyte concentration control system for high rate electroplating
US9109295B2 (en) 2009-10-12 2015-08-18 Novellus Systems, Inc. Electrolyte concentration control system for high rate electroplating
FR2958300B1 (fr) * 2010-03-31 2012-05-04 Snecma Dispositif pour controler des caracteristiques physiques d'un bain d'electrodeposition metallique.
EP2378548A1 (en) 2010-04-19 2011-10-19 Nanda Technologies GmbH Methods of processing and inspecting semiconductor substrates
CN102286760B (zh) 2010-05-19 2016-10-05 诺发系统有限公司 用金属电化学填充高纵横比的大型凹入特征的方法、水溶液电镀槽溶液、电镀设备以及系统
US9190371B2 (en) 2010-12-21 2015-11-17 Moon J. Kim Self-organizing network with chip package having multiple interconnection configurations
US9816193B2 (en) * 2011-01-07 2017-11-14 Novellus Systems, Inc. Configuration and method of operation of an electrodeposition system for improved process stability and performance
TWI456726B (zh) 2011-01-24 2014-10-11 Ind Tech Res Inst 內連線結構、具有該內連線結構的裝置與線路結構、及防護內連線結構電磁干擾（ｅｍｉ）的方法
JP5981455B2 (ja) 2011-01-26 2016-08-31 エンソン インコーポレイテッド マイクロ電子工業におけるビアホール充填方法
US8970043B2 (en) * 2011-02-01 2015-03-03 Maxim Integrated Products, Inc. Bonded stacked wafers and methods of electroplating bonded stacked wafers
JP5698558B2 (ja) * 2011-02-21 2015-04-08 東京エレクトロン株式会社 基板処理方法及び記憶媒体
US9496146B2 (en) 2011-03-11 2016-11-15 Basf Se Method for forming through-base wafer vias
US8753981B2 (en) 2011-04-22 2014-06-17 Micron Technology, Inc. Microelectronic devices with through-silicon vias and associated methods of manufacturing
TWI436466B (zh) * 2011-04-27 2014-05-01 Ind Tech Res Inst 直通矽晶穿孔結構及其製程
EP2533276A1 (en) * 2011-06-07 2012-12-12 Imec Method for detecting embedded voids in a semiconductor substrate
EP2535441A1 (en) 2011-06-14 2012-12-19 Atotech Deutschland GmbH Copper filled opening with a cap layer
CN103000567B (zh) * 2011-09-13 2015-07-22 中芯国际集成电路制造(北京)有限公司 半导体器件制造方法
CN102443828B (zh) * 2011-09-23 2014-11-19 上海华力微电子有限公司 一种在半导体硅片的通孔中进行电镀铜的方法
CN102446829A (zh) * 2011-09-23 2012-05-09 上海华力微电子有限公司 一种用于在硅片的通孔中进行电镀铜的装置
US20130075268A1 (en) * 2011-09-28 2013-03-28 Micron Technology, Inc. Methods of Forming Through-Substrate Vias
KR102147003B1 (ko) 2011-12-12 2020-08-24 노벨러스 시스템즈, 인코포레이티드 전기도금 용액 내에서의 평탄화제 농도 모니터링
JP5851233B2 (ja) * 2011-12-22 2016-02-03 ローム・アンド・ハース電子材料株式会社 電解銅めっき液及び電解銅めっき方法
KR20130077627A (ko) * 2011-12-29 2013-07-09 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조방법
US8664060B2 (en) 2012-02-07 2014-03-04 United Microelectronics Corp. Semiconductor structure and method of fabricating the same
CN103295915B (zh) * 2012-03-05 2016-02-10 北京北方微电子基地设备工艺研究中心有限责任公司 Tsv转接板的制作方法及tsv转接板
US8754531B2 (en) 2012-03-14 2014-06-17 Nanya Technology Corp. Through-silicon via with a non-continuous dielectric layer
US20130249096A1 (en) * 2012-03-23 2013-09-26 Texas Instruments Incorporated Through silicon via filling
US9245798B2 (en) * 2012-04-26 2016-01-26 Applied Matrials, Inc. Semiconductor reflow processing for high aspect ratio fill
US9816196B2 (en) 2012-04-27 2017-11-14 Novellus Systems, Inc. Method and apparatus for electroplating semiconductor wafer when controlling cations in electrolyte
FR2991108A1 (fr) 2012-05-24 2013-11-29 St Microelectronics Sa Ligne coplanaire blindee
US9330975B2 (en) 2012-05-31 2016-05-03 Micron Technology, Inc. Integrated circuit substrates comprising through-substrate vias and methods of forming through-substrate vias
US8563403B1 (en) 2012-06-27 2013-10-22 International Business Machines Corporation Three dimensional integrated circuit integration using alignment via/dielectric bonding first and through via formation last
CN103811413B (zh) * 2012-11-15 2016-06-08 上海华虹宏力半导体制造有限公司 半导体基片的制造工艺方法
US9034769B2 (en) 2012-12-12 2015-05-19 Micron Technology, Inc. Methods of selectively removing a substrate material
US9613833B2 (en) 2013-02-20 2017-04-04 Novellus Systems, Inc. Methods and apparatus for wetting pretreatment for through resist metal plating
US9865501B2 (en) 2013-03-06 2018-01-09 Lam Research Corporation Method and apparatus for remote plasma treatment for reducing metal oxides on a metal seed layer
US9070750B2 (en) 2013-03-06 2015-06-30 Novellus Systems, Inc. Methods for reducing metal oxide surfaces to modified metal surfaces using a gaseous reducing environment
TWI510680B (zh) * 2013-03-15 2015-12-01 Omg Electronic Chemicals Llc 銅電鍍溶液及其製備與使用方法
US20140262794A1 (en) * 2013-03-15 2014-09-18 Applied Materials, Inc. Electrochemical deposition processes for semiconductor wafers
KR101290670B1 (ko) * 2013-06-03 2013-07-29 구본술 도금 신뢰성 향상 기능을 갖는 내장형 안테나 제조방법
US9689083B2 (en) 2013-06-14 2017-06-27 Lam Research Corporation TSV bath evaluation using field versus feature contrast
US20150053565A1 (en) * 2013-08-26 2015-02-26 Lam Research Corporation Bottom-up fill in damascene features
US9318413B2 (en) 2013-10-29 2016-04-19 Globalfoundries Inc. Integrated circuit structure with metal cap and methods of fabrication
US9318414B2 (en) 2013-10-29 2016-04-19 Globalfoundries Inc. Integrated circuit structure with through-semiconductor via
US9435049B2 (en) 2013-11-20 2016-09-06 Lam Research Corporation Alkaline pretreatment for electroplating
CN103668356B (zh) * 2013-12-17 2016-04-13 上海交通大学 在铜互连硫酸铜镀液中添加Fe2+和Fe3+的电镀方法
CN103887232B (zh) * 2014-04-04 2016-08-24 华进半导体封装先导技术研发中心有限公司 改善tsv金属填充均匀性的方法
US9469912B2 (en) 2014-04-21 2016-10-18 Lam Research Corporation Pretreatment method for photoresist wafer processing
CN106574390A (zh) * 2014-04-25 2017-04-19 株式会社杰希优 铜的高速填充方法
US9809891B2 (en) 2014-06-30 2017-11-07 Rohm And Haas Electronic Materials Llc Plating method
US9472377B2 (en) 2014-10-17 2016-10-18 Lam Research Corporation Method and apparatus for characterizing metal oxide reduction
US9617648B2 (en) 2015-03-04 2017-04-11 Lam Research Corporation Pretreatment of nickel and cobalt liners for electrodeposition of copper into through silicon vias
CN106486415B (zh) 2015-09-01 2020-03-31 中芯国际集成电路制造(上海)有限公司 互连结构的制造方法
US10329683B2 (en) 2016-11-03 2019-06-25 Lam Research Corporation Process for optimizing cobalt electrofill using sacrificial oxidants
JP6726610B2 (ja) * 2016-12-13 2020-07-22 東京エレクトロン株式会社 エッチング方法及び基板処理システム
US9991161B1 (en) 2017-03-07 2018-06-05 Hong Kong Applied Science and Technology Research Institute Company Limited Alternate plating and etching processes for through hole filling
US10103056B2 (en) * 2017-03-08 2018-10-16 Lam Research Corporation Methods for wet metal seed deposition for bottom up gapfill of features
US10443146B2 (en) 2017-03-30 2019-10-15 Lam Research Corporation Monitoring surface oxide on seed layers during electroplating
US10157842B1 (en) 2017-05-31 2018-12-18 International Business Machines Corporation Semiconductor device including superconducting metal through-silicon-vias and method of manufacturing the same
US10692735B2 (en) 2017-07-28 2020-06-23 Lam Research Corporation Electro-oxidative metal removal in through mask interconnect fabrication
CN109385650A (zh) * 2017-08-09 2019-02-26 中南大学 一种硅通孔结构、硅通孔结构的制造方法及其装置
US11600713B2 (en) * 2018-05-30 2023-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
KR102060360B1 (ko) * 2018-07-20 2019-12-30 한양대학교 에리카산학협력단 Tsv 기판 상의 범프 형성 방법
US10982335B2 (en) * 2018-11-15 2021-04-20 Tokyo Electron Limited Wet atomic layer etching using self-limiting and solubility-limited reactions
US11437250B2 (en) * 2018-11-15 2022-09-06 Tokyo Electron Limited Processing system and platform for wet atomic layer etching using self-limiting and solubility-limited reactions
US10734304B2 (en) * 2018-11-16 2020-08-04 Texas Instruments Incorporated Plating for thermal management
US20220216104A1 (en) * 2019-02-14 2022-07-07 Lam Research Corporation Gold through silicon mask plating
US11915941B2 (en) 2021-02-11 2024-02-27 Tokyo Electron Limited Dynamically adjusted purge timing in wet atomic layer etching
CN113078131B (zh) * 2021-03-23 2024-06-07 浙江集迈科微电子有限公司 一种tsv结构及tsv电镀工艺
US11802342B2 (en) 2021-10-19 2023-10-31 Tokyo Electron Limited Methods for wet atomic layer etching of ruthenium
US11866831B2 (en) 2021-11-09 2024-01-09 Tokyo Electron Limited Methods for wet atomic layer etching of copper

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030106802A1 (en) * 2001-05-09 2003-06-12 Hideki Hagiwara Copper plating bath and plating method for substrate using the copper plating bath
TW200633032A (en) * 2005-01-26 2006-09-16 Applied Materials Inc Apparatus for electroless deposition of metals onto semiconductor substrates
US7405157B1 (en) * 2003-11-10 2008-07-29 Novellus Systems, Inc. Methods for the electrochemical deposition of copper onto a barrier layer of a work piece

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USH36H (en) 1981-10-13 1986-03-04 At&T Bell Laboratories Electroplating process with inert anodes
US5858196A (en) 1996-01-31 1999-01-12 Kawasaki Steel Corporation Method of controlling component concentration of plating solution in continuous electroplating
JPH09223858A (ja) 1996-02-15 1997-08-26 Fujitsu Ltd プリント配線基板の製造方法
US7556722B2 (en) 1996-11-22 2009-07-07 Metzger Hubert F Electroplating apparatus
KR19990015599A (ko) 1997-08-07 1999-03-05 윤종용 무전해 도금을 이용한 반도체장치의 듀얼 다마슨금속 배선층 형성방법
DE69929967T2 (de) * 1998-04-21 2007-05-24 Applied Materials, Inc., Santa Clara Elektroplattierungssystem und verfahren zur elektroplattierung auf substraten
US6113771A (en) * 1998-04-21 2000-09-05 Applied Materials, Inc. Electro deposition chemistry
IL139418A0 (en) 1998-05-16 2001-11-25 Blasberg Oberflaechentech Method for electro copperplating substrates
MY144574A (en) * 1998-09-14 2011-10-14 Ibiden Co Ltd Printed circuit board and method for its production
JP2004519557A (ja) * 2001-02-23 2004-07-02 株式会社荏原製作所 銅めっき液、めっき方法及びめっき装置
US20020139684A1 (en) 2001-04-02 2002-10-03 Mitsubishi Denki Kabushiki Kaisha Plating system, plating method, method of manufacturing semiconductor device using the same, and method of manufacturing printed board using the same
JP2003113479A (ja) 2001-10-04 2003-04-18 Chang Chun Petrochemical Co Ltd 集積回路の銅インタコネクション晶種層の形成方法
JP3695703B2 (ja) * 2001-10-25 2005-09-14 株式会社日立製作所 電気めっき方法、電気めっき装置及び半導体装置の製造方法及び製造装置
JP2003293193A (ja) * 2002-04-02 2003-10-15 Nec Electronics Corp 微細回路配線形成方法およびこれに用いる装置
EP1512173A1 (en) * 2002-05-16 2005-03-09 National University Of Singapore Wafer level electroless copper metallization and bumping process, and plating solutions for semiconductor wafer and microchip
JP3819840B2 (ja) 2002-07-17 2006-09-13 大日本スクリーン製造株式会社 メッキ装置およびメッキ方法
EP1574600A4 (en) 2002-10-11 2006-11-15 Electroplating Eng MUG METAL SEPARATION DEVICE
CN1314838C (zh) * 2002-12-11 2007-05-09 财团法人工业技术研究院 高高温伸长率电解铜箔的制造方法
US7794573B2 (en) 2003-12-05 2010-09-14 Semitool, Inc. Systems and methods for electrochemically processing microfeature workpieces
JP4540981B2 (ja) * 2003-12-25 2010-09-08 株式会社荏原製作所 めっき方法
TWI320062B (en) * 2004-03-31 2010-02-01 Composition for copper electroplating solution
CN1290160C (zh) * 2004-09-24 2006-12-13 清华大学 分离双电极酸性化学镀制备集成电路铜互连线的金属化方法
CN1773675A (zh) * 2004-11-10 2006-05-17 北京大学 射频电感的制备方法
JP2007051362A (ja) 2005-07-19 2007-03-01 Ebara Corp めっき装置及びめっき液の管理方法
US7631423B2 (en) * 2006-02-13 2009-12-15 Sanmina-Sci Corporation Method and process for embedding electrically conductive elements in a dielectric layer
TWI341554B (en) * 2007-08-02 2011-05-01 Enthone Copper metallization of through silicon via
US20090038947A1 (en) 2007-08-07 2009-02-12 Emat Technology, Llc. Electroplating aqueous solution and method of making and using same
US7776741B2 (en) 2008-08-18 2010-08-17 Novellus Systems, Inc. Process for through silicon via filing
US9109295B2 (en) * 2009-10-12 2015-08-18 Novellus Systems, Inc. Electrolyte concentration control system for high rate electroplating

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030106802A1 (en) * 2001-05-09 2003-06-12 Hideki Hagiwara Copper plating bath and plating method for substrate using the copper plating bath
US7405157B1 (en) * 2003-11-10 2008-07-29 Novellus Systems, Inc. Methods for the electrochemical deposition of copper onto a barrier layer of a work piece
TW200633032A (en) * 2005-01-26 2006-09-16 Applied Materials Inc Apparatus for electroless deposition of metals onto semiconductor substrates

Also Published As

Publication number Publication date
WO2010022009A2 (en) 2010-02-25
WO2010022009A3 (en) 2010-05-14
KR20110022571A (ko) 2011-03-07
US20120031768A1 (en) 2012-02-09
US8722539B2 (en) 2014-05-13
CN102124551A (zh) 2011-07-13
CN105845558A (zh) 2016-08-10
US7776741B2 (en) 2010-08-17
US8043967B2 (en) 2011-10-25
CN105845558B (zh) 2021-01-29
US20100041226A1 (en) 2010-02-18
TW201027668A (en) 2010-07-16
CN102124551B (zh) 2016-06-01
US20100200412A1 (en) 2010-08-12
KR101105485B1 (ko) 2012-01-13

Similar Documents

Publication Publication Date Title
TWI474436B (zh) 直通矽穿孔之填充製程
CN106245073B (zh) 用金属电化学填充高纵横比的大型凹入特征的方法、水溶液电镀槽溶液、电镀设备以及系统
US9617648B2 (en) Pretreatment of nickel and cobalt liners for electrodeposition of copper into through silicon vias
US20220010446A1 (en) Electrodeposition of nanotwinned copper structures
JP5893914B2 (ja) 銅めっき溶液およびこれを用いた銅めっき方法
US20100206737A1 (en) Process for electrodeposition of copper chip to chip, chip to wafer and wafer to wafer interconnects in through-silicon vias (tsv)
JP5683698B2 (ja) 加熱された基板および冷却された電解質を用いるシリコン貫通ビア（ｔｓｖ）における銅のチップトゥチップ、チップトゥウェハおよびウェハトゥウェハの相互接続物の電着のための方法
US20230212773A1 (en) Surface pretreatment for electroplating nanotwinned copper
CN113454766A (zh) 低温铜-铜直接接合
KR20090034913A (ko) 무전해 성막용 도금 용액을 도포하는 장치
KR20160019960A (ko) 웨트 웨이퍼 백 콘택을 사용하여 실리콘 관통 비아들을 구리 도금하기 위한 방법
CN111149198A (zh) 通掩模互联制造中的电氧化金属去除
CN114930518A (zh) 具有选择性电镀通孔填料的互连结构
US20130249096A1 (en) Through silicon via filling
US20160355939A1 (en) Polarization stabilizer additive for electroplating
TW202208701A (zh) 半導體處理中伴隨微粒污染減輕的電氧化金屬移除
KR101265416B1 (ko) 개선된 다마신 금속 충전에 있어서 웨팅 전처리를 위한 장치
Jung et al. Electropolishing and electroless plating of copper and tin to replace CMP and lithographic processes in Cu/Sn bump fabrication