CN103000567B - 半导体器件制造方法 - Google Patents
半导体器件制造方法 Download PDFInfo
- Publication number
- CN103000567B CN103000567B CN201110268485.9A CN201110268485A CN103000567B CN 103000567 B CN103000567 B CN 103000567B CN 201110268485 A CN201110268485 A CN 201110268485A CN 103000567 B CN103000567 B CN 103000567B
- Authority
- CN
- China
- Prior art keywords
- pulse
- hole
- power supply
- copper
- dual
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 239000002184 metal Substances 0.000 claims abstract description 18
- 229910052751 metal Inorganic materials 0.000 claims abstract description 18
- 238000007747 plating Methods 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 36
- 239000000758 substrate Substances 0.000 claims description 21
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 32
- 229910052802 copper Inorganic materials 0.000 description 31
- 239000010949 copper Substances 0.000 description 31
- JPVYNHNXODAKFH-UHFFFAOYSA-N Cu2+ Chemical compound [Cu+2] JPVYNHNXODAKFH-UHFFFAOYSA-N 0.000 description 11
- 229910001431 copper ion Inorganic materials 0.000 description 11
- 238000009713 electroplating Methods 0.000 description 10
- 239000000243 solution Substances 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 238000006722 reduction reaction Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000000520 microinjection Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- -1 relate to method Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
- H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electroplating Methods And Accessories (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
一种半导体器件制造方法,其特征在于,所述方法包括:在对半导体器件的待电镀部件进行电镀金属的过程中,对所述半导体器件施加双脉冲电源,并且,在所述电镀的过程中对所述半导体器件施加超声波。
Description
技术领域
本发明涉及半导体技术领域,尤其涉及半导体器件制造方法。
背景技术
随着半导体技术的不断发展,半导体器件(特别是逻辑器件)的关键尺寸不断减小。相应的,后端工艺中的通孔(via)和沟槽的尺寸也不断减小。这意味着金属(诸如铜)的电镀工艺变得越来越困难。
另外,在现有技术的铜的电镀工艺中,可能会在铜塞中产生空洞(void),如图1中所示。从而,可能会导致WAT(晶片接受测试)不通过,并可能导致工艺能力(CP)及成品率低的问题。并且,还会导致EM失效的问题。
因此,存在对克服上述问题的技术的需求。
发明内容
本发明的目的之一在于改善金属电镀工艺。本发明的另一目的在于改善后端工艺中孔(包括贯穿孔和通孔(或者,盲孔))和沟槽的缝隙填充。本发明的另一目的在于抑制或消除金属电镀过程中的空洞的发生,从而改善WAT通过率,提高CP成品率,并提高可靠性。
根据本发明的一个实施例,提供了一种半导体器件制造方法,其特征在于,所述方法包括:在对半导体器件的待电镀部件进行电镀金属的过程中,对所述半导体器件施加双脉冲电源,并且,在所述电镀的过程中对所述半导体器件施加超声波。
优选地,所述待电镀部件是电介质层或衬底中的开口,所述开口包括沟槽或者孔,所述孔包括贯穿孔或者盲通孔。
优选地,所述双脉冲电源的脉冲频率为1800KHz至5000KHz。
优选地,所述双脉冲电源在一个脉冲周期的正向脉冲和反向脉冲的电流比为5∶1至10∶1。
优选地,所述双脉冲电源在一个脉冲周期的正向脉冲和反向脉冲的时间比为10∶1到20∶1。
优选地,所述超声波是间歇性地施加的。
优选地,所述超声波是周期性地施加的。
优选地,每次施加超声波的持续时间为5-20秒。
优选地,所述超声波的频率为1000-5000Hz,功率为50-1500W。
优选地,所述方法还包括:在进行所述电镀之前,在待电镀部件的表面上形成金属种籽层。
从下面结合附图的具体描述,本发明的其他的优点、目的、方面将变得更加明了。
附图说明
本申请包含附图。附图与说明书一起用于说明本发明的原理。通过参考附图阅读下面的详细描述,将更好地理解本发明,在附图中:
图1是示出了现有技术中在诸如铜的金属的电镀工艺中造成的空洞的示意图;
图2详细示出了现有技术中金属的电镀工艺中的镀层形成过程的示意图;
图3是示出了根据本发明的一个实施例的半导体器件制造方法的示意图;
图4是示出根据本发明一个实施例所施加的双脉冲电源的特性的示意图;以及
图5示出了根据本发明的另一实施例的半导体器件的制造方法。
应当理解,这些附图仅仅是示例性的,而不是限制本发明的范围。在附图中,各组成部分并未严格按比例或严格按实际形状示出,其中的某些组成部分(例如,层或部件)可以被相对于其他的一些放大,以便更加清楚地说明本发明的原理。并且,那些可能导致使得本发明的要点模糊的细节并未在附图中示出。
具体实施方式
下面将结合附图说明本发明的实施例。
图2以更详细的方式示出了现有技术中金属的电镀工艺中的镀层形成过程。
如图2(a)中所示,在器件中,在铜阻挡物201上形成有图案化(例如,具有贯穿孔或者通孔(例如,盲通孔)的电介质层203。铜阻挡物201可以形成在例如半导体衬底(图中未示出)上。通常,如本领域中所公知的,将器件浸入在含铜离子的溶液中,对衬底施加负电势,从而使得铜离子向衬底聚集,并在衬底表面处进行还原反应,从而使得铜被镀在衬底上。
在电镀的初始阶段,所形成的金属(例如,铜)205保形地覆盖孔的底面和侧壁并覆盖衬底的表面。
由于电镀更易于在凸起的角部处发生,因此随着电镀的铜层的厚度增加,在其角部位置处形成凸起207,如图2(b)中207所示。并且,随着铜层的厚度的进一步增加,孔两端的角部位置处的凸起207将逐渐增大,使得凸起之间的距离越来越近靠近,如图2(c)中209所示;在铜层达到一定厚度时,孔两端的角部位置处的相邻凸起有可能彼此最终搭接,并且可能在通过填充孔而形成的铜塞中留下空洞211,如图2(d)中所示。
申请人在细致研究了诸如铜的电镀工艺过程之后,提出了本发明,以抑制或克服现有技术中的上述问题或缺点。
图3是示出了根据本发明的一个实施例的半导体器件制造方法的示意图。
在根据本发明的半导体器件的制造方法中,在对器件电镀金属的过程中,对器件施加双脉冲电源。
如图3所示,在衬底(图中未示出)上形成有铜阻挡物305,在铜阻挡物305上形成有图案化的电介质层303。所述电介质层303可以是低k(low-k)电介质。所述电介质层303具有开口。所述开口可以包括沟槽(trench)或者孔,所述孔可以包括贯穿孔(through hole)、通孔(例如,盲通孔)、或者贯穿衬底的孔(例如,所谓的贯穿硅的孔(through silicon hole))等等。
这里,所述开口作为器件的待电镀铜的部件,更准确地讲,所述开口的表面(例如,侧壁和底面)作为待电镀铜的部件。然而应当理解这仅仅是示例性的。实际上,本领域技术人员可以根据需要自由地选择待电镀的部件,例如衬底、某些层,等等。
为了电镀铜,将器件浸入在含铜离子的溶液中。例如,可以通过夹具夹持器件(大多数情况下,是夹持其上形成所述器件的晶片),并对半导体器件施加双脉冲电源(例如,以所述夹具作为施加电源的电极)。所述双脉冲电源在一个脉冲周期内具有正电势脉冲和负电势脉冲两者,相应地,具有正的脉冲电流(或电压)和负的脉冲电流(或电压)两者。
图4示意性地示出了根据本发明一个实施例所施加的双脉冲电源的特性。本领域技术人员将理解,例如,在对器件施加负脉冲(也称作正向(forward)脉冲或正向阳极脉冲,也即,阳极接正电压,器件接负电压)时,或者说,在对器件的待电镀的部件(例如,衬底或者任何其它构件的表面或层)施加负脉冲时,器件或器件的待电镀的部件处于负电势,从而金属离子(例如,铜离子)在器件或器件的待电镀的部件的表面处发生还原反应,从而铜被电镀在器件的表面(或待电镀表面)上。
而在对器件施加正脉冲(也称作反向脉冲或反向阳极脉冲,也即,阳极接负电压,器件接正电压)时,或者说,在对器件的待电镀的部件(例如,衬底或者任何其它构件(如,表面或层))施加正脉冲时,器件或器件的待电镀的部件处于正电势,从而溶液中的离子被排斥远离器件,并且在器件或器件的待电镀的部件的表面处发生金属的氧化反应,使得部分的电镀得到的金属例如铜被解离(电离,或者说,被离子化)。
根据本发明的一些实施例,所述双脉冲电源的脉冲周期(或者频率)可以为约1800KHz至5000KHz。另外,优选地,所述双脉冲电源在一个脉冲周期的正向脉冲和反向脉冲的电流比为5∶1至10∶1。优选地,所述双脉冲电源在一个脉冲周期的正向脉冲和反向脉冲的时间比为10∶1至20∶1。
在图4的示意性示例中,负(-)电流(即,正向脉冲的幅值)是正(+)电流(即,反向脉冲的幅值)的5倍,而正向脉冲的持续时间是反向脉冲的持续时间的20倍。应当理解,这样的双脉冲电源的波形仅是示意性的,而非限制性的。
优选地,在电镀开始时就对衬底施加双脉冲电源,直至电镀完成(例如,孔被完全填充,或者,金属被镀至期望的厚度,等等)。
在本发明的一些优选实施例中,在电镀的过程中,在施加双脉冲电源的同时,可以对器件施加超声波。一般地,对器件施加超声波自然地会影响到器件周围的溶液。因此,在一些实施方案中,对器件被置于其中的整个溶液施以超声波。超声波的微喷射(micro jet)改善了溶液中铜离子的分布。根据本发明,在电镀的同时施加超声波改善了开口(例如,孔或者沟槽)的间隙填充,并改善了铜镀层质量。
优选地,所述超声波的频率为1000-5000Hz,功率为50-1500W。
在本发明的某些优选实施例中,在电镀的过程中,可以间歇性地施加超声波,也即,重复(多次)地施加超声波。在另一些实施例中,所述间歇性的施加可以是周期性的。并且每次施加超声波的持续时间可以相同也可以不同。另外,优选地,单次施加超声波的持续时间可以为5-20秒,然而在某些实施例中也可以采用更大或更小的持续时间。
如本领域技术人员将理解,上面实施例中所提及的铜仅仅是作为金属的示例,本发明也可以同样地适用于电镀其他适合的金属,比如,镍、银等。并且,如从下面的实施例将理解的,铜阻挡物对于本发明而言并非是必要的。
另外,优选地,在对衬底进行电镀之前,对开口(也即,待电镀部件)进行金属化,例如在开口侧壁和底面上形成铜的种籽层(seedlayer)。可以通过例如物理气相沉积(PVD)来形成该种籽层。
此外,尽管上面的实施例被示出为对图案化的(具有开口的)电介质电镀金属,然而显然本发明并不限于此。
图5示出了根据本发明的另一实施例的半导体器件的制造方法,其中对具有开口509的衬底503电镀铜。这里,开口509被示出为贯穿衬底的孔,然而应当理解,本发明不限于此。
图5中左侧的图示出了对衬底施加负脉冲时的情形,其中示意性地示出了溶液中铜离子的分布。此时,铜离子聚集在衬底503以及开口509表面附近,并在表面上发生铜的还原反应,从而使得铜被镀在所述表面。
而图5中右侧的图示出了对衬底施加正脉冲时的情形,其中示意性地示出了溶液中铜离子的分布。此时,由于铜离子带正电,因此,铜离子将被排斥远离衬底503以及开口509的表面,并在所述表面上发生铜的氧化反应,即,部分的电镀的铜被解离成离子。
优选地,所述双脉冲电源在一个脉冲周期的正向脉冲和反向脉冲的电流比为5∶1至10∶1。优选地,所述双脉冲电源在一个脉冲周期的正向脉冲和反向脉冲的时间比为10∶1至20∶1。应当理解,这样的正向脉冲和反向脉冲的电流比或者时间比不是必须的,可以是任何适当的数值,只要电镀的铜部分被解离并且不会改变铜被电镀的总体趋势即可。
由于部分电镀的铜被解离也易于发生在图2所示的角部,从而使得铜能够被均匀地电镀并填充开口509,从而避免了在开口509的电镀填充中产生空洞。
另外,可以在电镀过程中施加超声波(例如,间歇性施加),来改善电镀溶液中铜离子的分布,进而改善了所得到的铜镀层的质量。
以上参考附图描述了本发明的实施例。然而,应当理解,这些实施例仅是示例性的,而不是对本申请权利要求的限制。这些实施例可以自由地进行组合,而不会超出本发明的范围。另外,本领域技术人员根据本发明的教导可以对本发明的实施例和细节等进行多种修改,而不会偏离本发明的范围。因此,所有的这些修改都被包括在下面的权利要求所限定的本发明的精神和范围内。
Claims (9)
1.一种半导体器件制造方法,其特征在于,所述方法包括:
在对半导体器件的待电镀部件进行电镀金属的过程中,对所述半导体器件施加双脉冲电源,并且,在所述电镀的过程中对所述半导体器件施加超声波,
其中所述双脉冲电源的脉冲频率为1800KHz至5000KHz,
所述双脉冲电源在一个脉冲周期的正向脉冲和反向脉冲的电流比为5∶1至10∶1,并且
所述双脉冲电源在一个脉冲周期的正向脉冲和反向脉冲的时间比为10∶1到20∶1。
2.如权利要求1所述的方法,其特征在于,
所述待电镀部件是电介质层或衬底中的开口。
3.如权利要求1所述的方法,其特征在于,
所述超声波是间歇性地施加的。
4.如权利要求3所述的方法,其特征在于,
所述超声波是周期性地施加的。
5.如权利要求3所述的方法,其特征在于,
每次施加超声波的持续时间为5-20秒。
6.如权利要求1所述的方法,其特征在于,
所述超声波的频率为1000-5000Hz,功率为50-1500W。
7.如权利要求1所述的方法,其特征在于,所述方法还包括:
在进行所述电镀之前,在待电镀部件的表面上形成金属种籽层。
8.如权利要求2所述的方法,其特征在于,
所述开口包括沟槽或者孔。
9.如权利要求8所述的方法,其特征在于,
所述孔包括贯穿孔或者盲通孔。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201110268485.9A CN103000567B (zh) | 2011-09-13 | 2011-09-13 | 半导体器件制造方法 |
US13/310,311 US9881836B2 (en) | 2011-09-13 | 2011-12-02 | Method for manufacturing semiconductor device |
US15/851,071 US20180114725A1 (en) | 2011-09-13 | 2017-12-21 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201110268485.9A CN103000567B (zh) | 2011-09-13 | 2011-09-13 | 半导体器件制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN103000567A CN103000567A (zh) | 2013-03-27 |
CN103000567B true CN103000567B (zh) | 2015-07-22 |
Family
ID=47828850
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201110268485.9A Active CN103000567B (zh) | 2011-09-13 | 2011-09-13 | 半导体器件制造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US9881836B2 (zh) |
CN (1) | CN103000567B (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103579101A (zh) * | 2013-11-05 | 2014-02-12 | 复旦大学 | 采用脉冲电镀铜方式实现铜互连的方法 |
CN106486415B (zh) * | 2015-09-01 | 2020-03-31 | 中芯国际集成电路制造(上海)有限公司 | 互连结构的制造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4140596A (en) * | 1975-12-22 | 1979-02-20 | Vereinigte Metallwerke Ranshofen-Berndorf Aktiengesellschaft | Process for the electrolytic refining of copper |
US6210555B1 (en) * | 1999-01-29 | 2001-04-03 | Faraday Technology Marketing Group, Llc | Electrodeposition of metals in small recesses for manufacture of high density interconnects using reverse pulse plating |
US6398937B1 (en) * | 2000-09-01 | 2002-06-04 | National Research Council Of Canada | Ultrasonically assisted plating bath for vias metallization in printed circuit board manufacturing |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080271995A1 (en) * | 2007-05-03 | 2008-11-06 | Sergey Savastiouk | Agitation of electrolytic solution in electrodeposition |
US7776741B2 (en) * | 2008-08-18 | 2010-08-17 | Novellus Systems, Inc. | Process for through silicon via filing |
-
2011
- 2011-09-13 CN CN201110268485.9A patent/CN103000567B/zh active Active
- 2011-12-02 US US13/310,311 patent/US9881836B2/en active Active
-
2017
- 2017-12-21 US US15/851,071 patent/US20180114725A1/en not_active Abandoned
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4140596A (en) * | 1975-12-22 | 1979-02-20 | Vereinigte Metallwerke Ranshofen-Berndorf Aktiengesellschaft | Process for the electrolytic refining of copper |
US6210555B1 (en) * | 1999-01-29 | 2001-04-03 | Faraday Technology Marketing Group, Llc | Electrodeposition of metals in small recesses for manufacture of high density interconnects using reverse pulse plating |
US6398937B1 (en) * | 2000-09-01 | 2002-06-04 | National Research Council Of Canada | Ultrasonically assisted plating bath for vias metallization in printed circuit board manufacturing |
Also Published As
Publication number | Publication date |
---|---|
CN103000567A (zh) | 2013-03-27 |
US9881836B2 (en) | 2018-01-30 |
US20180114725A1 (en) | 2018-04-26 |
US20130062214A1 (en) | 2013-03-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN104835750B (zh) | 用于半导体基板的电镀方法 | |
JP4755545B2 (ja) | 基板の製造方法 | |
CN103000567B (zh) | 半导体器件制造方法 | |
CN103484908B (zh) | Tsv电化学沉积铜方法 | |
JP4552770B2 (ja) | 半導体基板への貫通配線の形成方法 | |
CN109863261B (zh) | 硅贯通电极的无缺陷填充方法以及用于该填充方法的镀铜液 | |
WO2011126914A1 (en) | Seed layer deposition in microscale features | |
EP1533837A1 (en) | Selective electroplating method | |
CN103904022A (zh) | 一种基于化学镀镍合金的通孔填充方法及其应用 | |
JP2009218302A (ja) | 半導体基板の電解めっき方法および電解めっき装置 | |
TWI417013B (zh) | 立體電路元件及其製作方法 | |
US20080083624A1 (en) | Electrolysis Plating System | |
JP2001152386A (ja) | 高アスペクト比構造のために電気パルス変調を使用する電気化学堆積方法及びシステム | |
CN106486415B (zh) | 互连结构的制造方法 | |
US20130213816A1 (en) | Incorporating High-Purity Copper Deposit As Smoothing Step After Direct On-Barrier Plating To Improve Quality Of Deposited Nucleation Metal In Microscale Features | |
KR20090110712A (ko) | 알루미늄 호일을 이용한 관통형 전극 형성방법 | |
CN106011961A (zh) | 提高铜间隙填充能力的电镀方法 | |
US20060226014A1 (en) | Method and process for improved uniformity of electrochemical plating films produced in semiconductor device processing | |
TWI555885B (zh) | 逐層電化學鍍製程 | |
KR20160000125A (ko) | Tsv 충전 도금액 및 이를 이용한 tsv 내의 도금층 돌출 억제방법 | |
KR20100050970A (ko) | 전기도금 장치 및 이를 이용한 전기도금 방법 | |
KR20050014352A (ko) | 반도체 소자의 금속배선 형성방법 | |
KR20130011618A (ko) | 전해 연마를 이용한 기판의 평탄화 방법 및 이를 포함하는 반도체 소자의 제조 방법 | |
KR20150006213A (ko) | 관통홀을 포함한 기판, 이의 생성 방법 및 이러한 관통홀을 전극 물질로 충진하는 방법 | |
US6362098B1 (en) | Plasma-enhanced chemical vapor deposition (CVD) method to fill a trench in a semiconductor substrate |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |