KR20160000125A

KR20160000125A - Ｔｓｖ 충전 도금액 및 이를 이용한 ｔｓｖ 내의 도금층 돌출 억제방법

Info

Publication number: KR20160000125A
Application number: KR1020140077055A
Authority: KR
Inventors: 정재필; 기세호
Original assignee: 서울시립대학교 산학협력단
Priority date: 2014-06-24
Filing date: 2014-06-24
Publication date: 2016-01-04
Also published as: KR101617382B1

Abstract

본 발명은 TSV 충전 도금액 및 이를 이용한 TSV 내의 도금층 돌출 억제방법에 관한 것으로, 고열에 의해 실리콘 기판과 TSV 충전 도금층의 열팽창 계수 차이에서 발생할 수 있는 충전 도금층의 돌출을 억제하기 위해, TSV 충전용 구리 도금액에 열팽창 계수가 낮은 실리콘 카바이드와 같은 물질을 첨가하여 TSV 충전 도금액을 제조하고, 이 도금액에 전류차단 시간이 적용된 주기적인 펄스 및 역펄스의 전류를 인가하여 TSV 내에 도금층을 형성함으로써, 반도체 제조 중 고열 공정에서 발생되는 TSV 충전 도금층의 돌출을 억제하여 반도체 칩의 손상을 방지하면서도 TSV 내부에 보이드 등의 결함없이 상향식 충전을 달성할 수 있다.

Description

ＴＳＶ 충전 도금액 및 이를 이용한 ＴＳＶ 내의 도금층 돌출 억제방법{Through Silicon Via electroplating filling solution and Method for suppressing Ｃｕ-SiC layer extrusion in Through Silicon Via using the filling solution}

본 발명은 TSV 충전 도금액 및 이를 이용한 TSV 내의 도금층 돌출 억제방법에 관한 것으로, 더욱 상세하게는 차세대 적층 기술의 하나인 3차원 패키징 방법에 있어서 실리콘 관통홀(TSV) 충전용 구리 도금액에 열팽창 계수가 낮은 물질을 첨가하고, 실리콘 관통홀 충전 이후에 수반되는 고온 공정으로 인한 도금층의 돌출을 억제할 수 있는 TSV 충전 도금액 및 이를 이용한 TSV 내의 도금층 돌출 억제방법에 관한 것이다.

최근, 전자 제품에 이용되는 소자의 성능이 다기능화, 고속화, 대용량화, 슬림화 및 저전력화 등을 고려하여 발전하고 있음과 동시에 고밀도 및 고집적 부품에 대한 요구가 증가되고 있다.

이에 따라, DRAM 및 NAND 플래시와 같은 반도체 메모리, 전력소자 및 센서 등의 다양한 칩들을 하나로 패키징하는 3차원 패키징(3D chip packaging) 기술이 주목받고 있다.

상기와 같은 3차원 패키징 기술에 사용되는 실리콘 관통홀(Through Silicon Via; 이하, 'TSV'라 함)은 실리콘 웨이퍼를 관통하는 TSV에 대표적인 전도성 물질인 구리(Cu)를 충전하여 전기신호를 전달하는 것으로서, 기존의 3차원 패키징에 사용된 와이어 본딩(Wire bonding)에 비해 배선 길이, 패키징 부피 및 소비전력을 크게 감소시킬 수 있다는 장점이 있다.

이러한 TSV는 딥-리엑티브-이온 에칭(DRIE, deep reactive ion etching) 등을 통해 기판에 비아(via)를 형성하고, 그 비아 내부에 형성된 시드(seed)에 전해증착 공정을 통해 구리를 충전한 후, 화학적 기계적 연마(CMP)로 뒷면을 깎아서 구리를 노출시키는 과정으로 진행되는 것이 일반적이다.

상기한 과정으로 TSV 내에 도금층이 형성된 기판은, 이후에 진행되는 BEOL(Back End of Line)과 같은 배선공정 및 반도체 후공정 과정에서 350℃ 이상의 고열 사용이 필수적이며, 이때 TSV 내에 충전된 구리와 실리콘 재질의 열팽창 계수에 의한 차이로 인해 구리 도금층과 실리콘의 계면에 팽창 응력이 가해지거나 전극과 실리콘 기판이 삐뚤어져 트랜지스터나 배선의 특성이 변경되는 등의 불량이 발생하게 된다.

즉, TSV 적층 공정은 박형화된 실리콘 칩을 본딩 기술을 통해 고온에서 접합하는 적층 과정, 칩과 칩 사이를 언더필 재질로 채우는 과정, 및 어닐링(annealing)하는 과정을 반복적으로 수행하게 되는데, 이와 같은 고온과 상온의 공정 조건이 반복적으로 수행되게 되면 실리콘 칩, TSV 내에 충전된 구리 도금액 및 언더필 재료 등의 열팽창 계수(coefficient of thermal expansion)의 차이에 의해 응력이 발생하게 되고, 이 응력으로 인해 변형이 생기게 되어 휨이나 돌출 현상이 발생하게 된다.

위와 같은 문제점을 해소하기 위한 종래기술들이, 예를 들어 대한민국 특허공개 제10-2011-0135075호(이하, '문헌 1'이라 함) 및 특허공개 제10-2012-0002499호(이하, '문헌 2'라 함)에 개시되어 있다.

상기 문헌 1은, 반도체 기판상에 층간 절연막을 형성하는 단계; TSV 형성용 마스크를 식각 마스크로 이용하고 상기 층간 절연막을 식각하여 제 1 홀을 형성하는 단계; 상기 제 1 홀의 하부의 상기 층간 절연막을 식각하여 제 1 벌브형 홀을 형성하는 단계; 상기 제 1 벌브형 홀을 추가 식각하여 제 2 홀을 형성하는 단계; 및 상기 제 2 홀을 포함한 전면에 산화막, 장벽금속막 및 금속막을 순차적으로 증착하여 TSV를 형성하는 단계를 포함하여, 열에 의한 스트레스를 TSV 주위로 전달하여 TSV 내의 도금 물질이 받는 열적 스트레스를 감소시키는 기술이다.

또한, 상기 문헌 2는, 전면 및 후면을 갖는 기판과; 적어도 상기 후면까지 확장되도록 상기 기판 내에 형성된 관통홀 비아(TSV)와, 여기서 상기 관통홀 비아는, 상기 기판과 접촉하도록 형성되고 금속-함유 전도성 충전 물질로 이루어지는 유전체층을 포함하며; 그리고 상기 관통홀 비아와 접촉하도록 형성되고, 상기 기판과 상기 전도성 충전 물질 간의 열팽창 계수들의 부정합에 의해 야기되는 열적 유도 스트레스를 감소시키도록 구성되는 스트레스 완화 메커니즘을 포함하여, TSV 내의 금속 함유 충전 물질들의 열 팽창에 의해 생성되는 스트레스를 감소시키는 기술이다.

문헌 1 : 대한민국 특허공개 제10-2011-0135075호(명칭 : 반도체 소자의 제조 방법, 공개일 : 2011년12월16일) 문헌 2 : 대한민국 특허공개 제10-2012-0002499호(명칭 : 스트레스 완화 메커니즘을 갖는 관통홀 비아들을 포함하는 반도체 디바이스, 2012년01월05일)

그러나, 상기 문헌 1과 같이, 반도체 기판에 TSV를 형성할 때 TSV 마스크를 이용하고 비등방성 식각 방법을 이용하여 반도체 기판을 식각한 후, 등방성 식각 방법을 이용하여 벌브형 홀을 형성하여 돌출된 벌브형 홀 형태로 인해 TSV에 고온에 의한 스트레스를 감소시키는 방법은, TSV의 구조를 별도의 공정을 적용한 후 변경해야 하므로 TSV 형성 공정이 매우 복잡해지는 문제점이 있다.

또한, 상기 문헌 2와 같이, 스트레스 완화 메커니즘을 형성하여 구리 도금액의 돌출을 억제하는 방법은, 종횡비가 높은 TSV 내에 비전도성 물질 층을 형성하거나 체적 확장 영역을 추가하는 단계가 별도로 필요하므로 공정이 복잡해질 뿐만 아니라 전체적인 공정 비용이 증가하게 되는 문제점이 있다.

즉, 상기 문헌 2 및 일반적인 종래기술에서는, TSV 내에 충전하는 전도성 도금액으로서 대표적으로 구리를 사용하게 되는데, 이러한 구리 도금액은 도금 공정 이후에 구리의 어닐링 공정, 불순물 공정 중의 열확산법, 접합공정, 금속 배선 공정, 클리닝 공정이나 각종 어닐링처리 등에서 가열이 불가피 하게 되는데, 이러한 고온 공정으로 인해 TSV 내의 구리가 열을 받게 되면 실리콘으로 이루어진 웨이퍼와의 열팽창 계수 차이에 의해 구리의 돌출 현상이 일어나게 된다.

다시 말하면, TSV 공정 과정에서 온도가 올라가게 되면 TSV 내에 있는 구리 도금액이 상부로 팽창하게 되고, 실리콘 웨이퍼 표면으로부터 돌출되면서 TSV 위에 존재하는 절연막(dielectric layer)이나 배선막(metal interconnection)을 파괴하게 되는 문제점이 있다.

따라서, 상기 문헌 1 및 2의 종래기술과 같이, TSV의 구조를 변경하거나 별도의 공정을 추가하지 않고, 반도체 제조 중 필수적으로 수반되는 고열 공정에서 반도체 칩 파손의 원인이 되는 TSV 충전 도금층의 돌출을 억제하는 기술이 요구되고 있다.

즉, 본 발명은 상기 문헌 1 및 문헌 2와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 그 목적은 TSV 충전용 구리 도금액에 열팽창 계수가 낮은 물질을 첨가한 TSV 충전 도금액을 제조하고, 이 도금액에 전류차단 시간이 적용된 주기적인 펄스 및 역펄스의 전류를 인가하여 TSV 내에 도금층을 충전함으로써, 반도체 배선 공정중 고열에 의해 반도체 소자를 손상시키는 도금층의 돌출을 억제하면서도 TSV 내부에 보이 등의 결함없이 상향식 충전을 달성할 수 있는 TSV 충전 도금액 및 이를 이용한 TSV 내의 도금층 돌출 억제방법을 제공하는 것이다.

이상의 목적 및 다른 추가적인 목적들이, 첨부되는 청구항들에 의해 본 발명의 기술사상을 벗어나지 않는 범위 내에서 당업자들에게 명백히 인식될 수 있을 것이다.

상기의 목적을 달성하기 위한 본 발명의 일측면에 따른 TSV 충전 도금액은, 열팽창 계수가 낮은 실리콘 카바이드(SiC)를 함유하는 TSV 충전 도금액으로서, 상기 도금액은, 황산구리(CuSO₄·5H₂O) 80~200g/L, 황산(H₂SO₄) 15~60㎖/L, 염화수소(HCl) 0.01~0.1㎖/L 및 실리콘 카바이드 5~50g/L를 포함한다.

바람직하게, 상기 도금액 내에 첨가된 실리콘 카바이드와 결합되어 도금을 활성화하는 계면활성제를 더 포함한다.

더 바람직하게, 상기 계면활성제는, 50~250ppm의 농도를 갖는 황산에스테르염(ROSO₃ ^-M⁺), 알킬벤젠술폰산염(RR'CH₂CHC₆H₄SO₃ ^-M⁺), 알킬에테르황산염(RO(C₂H₄O)_nSO₃ ^-), 알킬술폰산염(RSO₃ ^-), 모노알킬인산염(ROPO(OH)O^-M⁺)중 어느 하나이다.

한편, 상기의 목적을 달성하기 위한 본 발명의 다른 측면에 따른 TSV 내의 도금층 돌출 억제방법은, (A) 황산구리(CuSO₄·5H₂O) 80~200g/L, 황산(H₂SO₄) 15~60㎖/L 및 염화수소(HCl) 0.01~0.1㎖/L에, 열팽창 계수가 낮은 실리콘 카바이드 5~50g/L를 첨가하여 TSV 충전용 도금액을 제조하는 단계; (B) 실리콘 웨이퍼에 TSV를 형성한 후, 상기 TSV 내부에 절연층(SiO₂), 확산 방지층(Ti) 및 시드층(Cu)을 순차적으로 형성하는 단계; (C) 염화수소(HCl) 용액에서 에칭을 실시하여 TSV 표면의 산화막을 제거하는 단계; 및 (D) 전류제어 단말기를 통해 TSV에 전류차단 시간이 적용된 주기적인 펄스 및 역펄스 전류를 인가하여 TSV 내에 도금액을 충전하여 도금층을 형성하는 단계를 포함한다.

바람직하게, 상기 (A) 단계의 TSV 충전용 도금액에는, 황산에스테르염(ROSO₃ ^-M⁺), 알킬벤젠술폰산염(RR'CH₂CHC₆H₄SO₃ ^-M⁺), 알킬에테르황산염(RO(C₂H₄O)_nSO₃ ^-), 알킬술폰산염(RSO₃ ^-), 모노알킬인산염(ROPO(OH)O^-M⁺)중 어느 하나인 계면활성제가 50~250ppm의 농도를 갖고서 더 포함되어 있다.

더 바람직하게, 상기 (C) 단계 이전에는, 상기 TSV 표면의 산화막 제거를 위해 실리콘 웨이퍼를 연마포로 연마하는 단계를 더 포함되어 있다.

본 발명에 따른 TSV 충전 도금액 및 이를 이용한 TSV 내의 도금층 돌출 억제방법에 따르면, TSV의 구조를 변경하거나 별도의 공정을 추가하지 않고, 반도체 제조 중 필수적으로 수반되는 고열 공정에서 반도체 소자의 파손 원인이 되는 TSV 충전 도금층의 돌출을 억제할 수 있다.

즉, 본 발명에 따르면, 고열에 의해 실리콘 기판과 TSV 충전 도금층의 열팽창 계수 차이에서 발생할 수 있는 충전 도금층의 돌출을 억제하기 위해, TSV 충전용 구리 도금액에 열팽창 계수가 낮은 실리콘 카바이드와 같은 물질을 첨가하여 TSV 충전 도금액을 제조하고, 이 도금액에 전류차단 시간이 적용된 주기적인 펄스 및 역펄스의 전류를 인가하여 TSV 내에 도금층을 형성함으로써, 반도체 제조 중 고열 공정에서 발생되는 TSV 충전 도금층의 돌출을 억제하여 반도체 칩의 손상을 방지하면서도 TSV 내부에 보이드 등의 결함없이 상향식 충전을 달성할 수 있다.

또한, 본 발명에 따르면, TSV를 이용한 3차원 반도체 패키징 관련 기술에 있어서 TSV 양산 시 발생할 수 있는 불량률 감소, 생산성 향상 및 반도체 패키징의 신뢰성 향상에 기여할 수 있으며, DRAM 모듈, 적층 NAND 플래시 및 로직 3D-SOC/SiP와 같은 반도체 소자는 물론, CMOS 센서, MEMS HB-LED 모듈, 적층 메모리 등의 고밀도 전자 패키징 분야 및 자동차용 카메라 등과 같은 자동차 전장품에 광범위하게 적용 및 응용할 수 있다.

한편, 본 발명의 추가적인 특징 및 장점들은 이하의 설명을 통해 더욱 명확히 될 것이다.

도 1은 본 발명에 적용되는 TSV가 형성된 실리콘 웨이퍼의 일예를 나타내는 도면.
도 2는 본 발명에 적용되는 전해도금 설비의 일예를 나타내는 도면.
도 3은 본 발명에 적용되는 전류제어 단말기에 내장된 전류제어 프로그램의 예시화면.
도 4는 본 발명이 적용된 실험예 1에 따라 TSV 내에 실리콘 카바이드가 충전된 SEM 단면 사진.
도 5는 본 발명이 적용된 실험예 2에 따라 TSV 내에 도금액이 충전된 SEM 단면 사진.
도 6은 본 발명이 적용된 실험예 2에 따라 TSV 내에 실리콘 카바이드가 형성된 상기 도 5의 확대 사진.
도 7은 본 발명이 적용된 실험예 3에 따라 TSV 내에 도금액이 충전된 SEM 단면 사진.
도 8은 본 발명이 적용된 실험예 4에 따라 TSV 내에 도금액이 충전된 SEM 단면 사진.
도 9는 본 발명이 적용된 실험예 4에 따라 TSV 시편을 고열에서 어닐링한 후의 SEM 단면 사진.
도 10은 비교예 1에 따라 TSV 내에 도금액이 충전된 SEM 단면 사진.
도 11은 비교예 1에 따른 TSV 시편을 고열에서 어닐링한 후의 SEM 단면 사진.

이하, 본 발명의 바람직한 실시예들에 따른 TSV 충전 도금액 및 이를 이용한 TSV 내의 도금층 돌출 억제방법을 첨부된 도면들을 참조하여 상세히 설명한다.

본 발명의 상세한 설명에 앞서, 후술하는 실시예 및 실시 형태들은 예시로서 제한적이지 않은 것으로 고려되어야 하며, 본 발명은 여기에 주어진 상세로 제한되는 것이 아니라 첨부된 청구항의 범위 및 동등물 내에서 치환 및 균등한 다른 실시예로 변경될 수 있다.

먼저, 본 발명의 바람직한 실시예에 따른 TSV(비아) 내의 도금층 돌출 억제방법에 적용되는 TSV 충전 도금액을 설명한다.

본 발명에 적용되는 TSV 충전 도금액은, 기본적으로 황산구리(CuSO₄·5H₂O) 80~200g/L, 황산(H₂SO₄) 15~60㎖/L, 염화수소(HCl) 0.01~0.1㎖/L 및 실리콘 카바이드(silicon carbide) 5~50g/L를 포함하며, 여기에 추가로 계면활성제(surfactant)를 포함할 수 있다.

구체적으로, 상기 황산구리(CuSO₄·5H₂O)는 동(Cu) 이온을 공급하여 도금액의 전기 전도성을 증가시키는 순도 97%~99.99%의 구리염이다.

상기 황산(H₂SO₄)은 도금액 내에 SO₄ ² ^- 이온의 수를 증가시켜, 상기 실리콘 카바이드(SiC) 분말들과 결합체를 이루는 양을 많게 함으로써, 음극(-) 표면에 흡착되는 실리콘 카바이드 분말의 양을 많아지게 하는 역할을 수행하는 것으로서, 메탄설포닉산(Methansulfonic Acid(MSA))으로 대체가능하다.

상기 염화수소(HCl)는 환원반응을 조절하여 도금막의 성장속도를 제어함과 동시에 TSV 표면의 산화막을 제거하는 역할을 한다.

상기 실리콘 카바이드는 TSV 내의 도금액 충전 이후에 발생되는 고온 공정으로 인한 도금액의 돌출을 억제하기 위해 상기 황산구리와 혼합되어 열팽창 계수를 낮추는 역할을 수행한다.

상기 계면활성제는 도금액 내에 첨가된 실리콘 카바이드와 결합되어 도금을 활성화하여, 도금액 내에서 대류(convection)와 확산(diffusion)을 통해서 음극 쪽으로 이동하게 되고, 금속 이온들이 음극에서 도금될 때 같이 도금되는 역할을 수행하는 것으로서, 50~250ppm의 농도를 갖는 황산에스테르염(ROSO₃ ^-M⁺), 알킬벤젠술폰산염(RR'CH₂CHC₆H₄SO₃ ^-M⁺), 알킬에테르황산염(RO(C₂H₄O)_nSO₃ ^-), 알킬술폰산염(RSO₃ ^-), 모노알킬인산염(ROPO(OH)O^-M⁺)중 어느 하나를 사용할 수 있다.

한편, 이하에서는 본 발명의 바람직한 실시예에 따라 제조된 TSV 충전 도금액을 이용하여 TSV 내의 도금층이 돌출되는 것을 억제하는 방법을 설명한다.

참고로, 도 1은 본 발명에 적용되는 TSV가 형성된 실리콘 웨이퍼의 일예를 나타내는 도면이고, 도 2는 본 발명에 적용되는 전해도금 설비의 일예를 나타내는 도면이며, 도 3은 본 발명에 적용되는 전류제어 단말기에 내장된 전류제어 프로그램의 예시화면이다.

먼저, 상술한 바와 같이, 황산구리(CuSO₄·5H₂O) 80~200g/L, 황산(H₂SO₄) 15~60㎖/L, 염화수소(HCl) 0.01~0.1㎖/L, 실리콘 카바이드(silicon carbide) 5~50g/L 및 계면활성제를 포함하는 TSV 충전 도금액을 제조한다.

다음에, 도 1에 도시된 바와 같이, 실리콘 웨이퍼(110)에 예를 들어 직경 30㎛ 및 깊이 60㎛를 갖는 TSV(120)를 형성한 후, 상기 TSV(120) 내부에 절연층(SiO₂, 1㎛)(130), 확산 방지층(Ti, 3000Å)(140) 및 시드층(Cu seed layer, 5000Å)(150)을 순차적으로 형성한다.

그 다음, TSV(120) 표면의 산화막 제거를 위해 실리콘 웨이퍼(110)를 연마포(예를 들어, Grit 100 또는 Grit 2400)로 연마한 후, 4~6%의 염화수소(HCl) 용액에서 대략 10~15초 동안 에칭을 실시한다.

이후, TSV(120) 내에 도금액을 충전하기 위해, 도 2에 도시된 바와 같은 전해도금 설비(200)를 통해 전류차단 시간(current off time)이 적용된 주기적인 펄스 및 역펄스 전류를 인가한다.

이때, 상기 전해도금 설비(200)는 도금조(210), 양극(220), 음극(230), 기준전극(240), 전위차계(250) 및 전류제어 단말기(260)를 포함한다.

상기 도금조(210)는 상술한 바와 같이 제조된 TSV 충전용 도금액을 수용하여 교반기(205)를 통해 교반하는 수단이다.

상기 양극(220)은 일단이 상기 전위차계(250)와 연결되고 타단이 상기 도금조(210)의 하부까지 삽입되어 있는 연결도선으로서, 예를 들어 99.95% 이상의 백금

판재이다.

상기 음극(230)은 일단이 상기 전위차계(250)와 연결되고 타단이 상기 도금조(210)의 하부까지 삽입되어 있는 연결도선으로서, 전해 도금공정을 통해 도금층이 일측면 상에 형성되는 TSV(120)가 형성된 실리콘 웨이퍼(110) 시편이 결합되어 있다.

상기 기준전극(240)은 상기 양극(220)과 음극(230) 사이에 위치되어 전해 도금공정중 상기 양극과 음극의 전위차를 측정하는 포화칼로멜 전극(SCE)이다.

상기 전위차계(250)는 구리 테이프와 같은 연결도선을 통해 양극 및 음극에 전류차단 시간이 적용된 주기적인 펄스 및 역펄스 전류를 인가하여 전해 도금이 이루어지게 하는 수단이다.

상기 전류제어 단말기(260)는, 도 3에 도시된 바와 같이, 순방향 도금시간(Cathode current density), 역방향 도금시간(Anode current density) 및 전류차단 시간(Off time)을 적용할 수 있는 전류제어 프로그램이 내장된 단말기이며, 상기 전류제어 프로그램에 따른 입력값에 따라 상기 전위차계(250)를 제어하여 전해도금을 실시할 수 있도록 한다.

여기서, 상기 전류제어 단말기(260)을 통해 전류차단 시간이 적용된 주기적인 펄스 및 역펄스 전류를 인가하는 조건은, 도 3에 일예로서 나타낸 바와 같이, 순방향 도금시간이 역방향 도금시간보다 더 길다.

예를 들어, 순방향 도금시간은 1초 내지 50초, 바람직하게는 20초로 설정되고, 역방향 도금시간은 0.2초 내지 5초, 바람직하게는 대략 2초로 설정되는 것이 바람직한데, 그 이유는 순방향 도금시간이 1초 미만이면 도금이 시작되기도 전에 중단되고, 50초를 초과하게 되면 TSV(120) 입구의 양 모서리 부분의 도금이 활성화되어 TSV(120)의 입구측이 내부가 충전되기도 전에 막히는 현상이 발생되기 때문이다.

이때, 상기 전류차단 시간은 TSV 충전 도금액의 교반에 의한 이온들의 확산을 통하여 TSV(120) 내부의 도금 효율을 높일 수 있도록 대략 18~22초 정도로 설정되는 것이 바람직하다.

또한, 순방향 펄스는 6~10mA/cm², 역방향 펄스는 38~42mA/cm², 그리고 전류차단 시간은 0mA/cm²인 것이 바람직하다.

한편, 이하에서는 상술한 본 발명의 바람직한 실시예에 따른 TSV 충전 도금액 및 이를 이용한 TSV 내의 도금층 돌출 억제방법에 대한 실험예 1~4 및 비교예를 설명한다.

<실험예 1>

TSV 시편으로서 1㎝ × 1㎝ 크기의 Cu 플레이트를 준비하고, 상기 Cu 플레이트 상에 TSV 충전 도금을 수행하기 위해 양극으로는 1㎝ × 1㎝ 크기의 백금 플레이트를 사용하였다.

이와 동시에, TSV 내부에 도금액을 충전하기 위한 절연층, 확산 방지층 및 시드층을 형성하였다.

그리고, 황산구리(CuSO₄·5H₂O) 200g/L, 황산(H₂SO₄) 60㎖/L, 염화수소(HCl) 0.06㎖/L, 실리콘 카바이드(SiC) 25g/L 및 계면활성제 100ppm이 포함된 도금액에 600mA/cm²의 DC 전류를 인가하여 도금을 수행한 후 순수(DI water)를 이용하여 세척하였다.

상기 실험예 1의 결과, 도 4에 도시된 바와 같이, TSV 내부에 실리콘 카바이드가 도금된 것을 관찰할 수 있다.

참고로, 도 4는 본 발명이 적용된 실험예 1에 따라 TSV 내에 실리콘 카바이드가 충전된 SEM 단면 사진이다.

<실험예 2>

TSV 시편으로서 종횡비(A/R)가 1:2(diameter 30μm, depth 60μm)인 스트레이트 TSV를 준비하고, TSV 충전 도금을 수행하기 위해 양극으로 1㎝ × 1㎝ 크기의 백금 플레이트를 사용하였다.

그리고, 황산구리(CuSO₄·5H₂O) 80g/L, 황산(H₂SO₄) 45㎖/L, 염화수소(HCl) 0.06㎖/L, 실리콘 카바이드(SiC) 5g/L 및 계면활성제 50ppm이 포함된 도금액에 순방향 펄스 8mA/cm², 역방향 펄스 40mA/cm² 및 전류차단 시간(0mA/cm²)이 적용된 전류를 인가하여 도금을 순수(DI water)를 이용하여 세척하였다.

상기 실험예 2의 결과, 도 5에 도시된 바와 같이, TSV 내부에 보이드 등의 결함없이 상향식 충전이 이루어진 것을 관찰할 수 있으며, 도 6에 도시된 바와 같이, TSV 내에 실리콘 카바이드가 충전된 것을 확인할 수 있다.

참고로, 도 5는 본 발명이 적용된 실험예 2에 따라 TSV 내에 도금액이 충전된 SEM 단면 사진이고, 도 6은 본 발명이 적용된 실험예 2에 따라 TSV 내에 실리콘 카바이드가 형성된 상기 도 5의 확대 사진이다.

<실험예 3>

그리고, 황산구리(CuSO₄·5H₂O) 200g/L, 황산(H₂SO₄) 60㎖/L, 염화수소(HCl) 0.06㎖/L, 실리콘 카바이드(SiC) 25g/L 및 계면활성제 250ppm이 포함된 도금액에 순방향 펄스 8mA/cm², 역방향 펄스 40mA/cm² 및 전류차단 시간(0mA/cm²)이 적용된 전류를 인가하여 도금을 순수(DI water)를 이용하여 세척하였다.

상기 실험예 3의 결과, 도 7에 도시된 바와 같이, TSV 내부에 보이드 등의 결함없이 상향식 충전이 이루어진 것을 관찰할 수 있었다.

참고로, 도 7은 본 발명이 적용된 실험예 3에 따라 TSV 내에 도금액이 충전된 SEM 단면 사진이다.

<실험예 4>

그리고, 황산구리(CuSO₄·5H₂O) 200g/L, 황산(H₂SO₄) 16㎖/L, 염화수소(HCl) 0.1㎖/L, 실리콘 카바이드(SiC) 25g/L 및 계면활성제 200ppm이 포함된 도금액에 순방향 펄스 8mA/cm², 역방향 펄스 40mA/cm² 및 전류차단 시간(0mA/cm²)이 적용된 전류를 인가하여 도금을 순수(DI water)를 이용하여 세척하였다.

상기 실험예 4의 결과, 도 8에 도시된 바와 같이, TSV 내부에 보이드 등의 결함없이 상향식 충전이 이루어진 것을 관찰할 수 있었다.

또한, 상기 실험예 4에 따른 도금액이 충전된 TSV 시편을 450℃에서 30분간 어닐링을 실시한 후에 도금층의 돌출 높이를 측정한 결과, 도 9에 도시된 바와 같이, 돌출 높이가 199nm로 측정되었다.

참고로, 도 8은 본 발명이 적용된 실험예 4에 따라 TSV 내에 도금액이 충전된 SEM 단면 사진이고, 도 9는 본 발명이 적용된 실험예 4에 따라 TSV 시편을 고열에서 어닐링한 후의 SEM 단면 사진이다.

<비교예 1>

본 발명이 적용된 상기 실험예 4에 따른 TSV 내에 충전된 도금층의 어닐링 후의 돌출 높이를 비교하기 위하여, 본 출원인에 의해 2013년 12월 30일자로 출원된 특허출원 제10-2013-0167259호(명칭 : Ｃｕ-Ｗ 도금액 및 이를 이용한 ＴＳＶ의 충전 및 돌출 억제방법)에 개시된 일부구성인 가속제, 억제제 및 레벨러가 포함된 도금층에 어닐링 후의 돌출 높이를 측정해 보았다.

즉, 본 비교예 1에서는 상기 실험예 4와 나머지 실험 조건은 동일하며, 도금액만 황산구리(CuSO₄·5H₂O) 200g/L, 황산(H₂SO₄) 16㎖/L, 염화수소(HCl) 0.1㎖/L에 소정의 가속제, 억제제 및 레벨러가 포함된 것을 사용하였다.

상기 비교예 1의 결과, 도 10에 도시된 바와 같이 TSV 내부 보이드 등의 결함없이 상향식 충전이 이루어진 것을 관찰할 수 있었지만, TSV 시편을 450℃에서 30분간 어닐링을 실시한 후에 도금층의 돌출 높이를 측정한 결과, 도 11에 도시된 바와 같이, 돌출 높이가 1120nm로 측정되었으며 이는 본 발명이 적용된 상기 실험예 4와 비교하여 돌출 높이가 대략 5.6 배 정도 높은 것으로 측정되었다.

참고로, 도 10은 비교예 1에 따라 TSV 내에 도금액이 충전된 SEM 단면 사진이고, 도 11은 비교예 1에 따른 TSV 시편을 고열에서 어닐링한 후의 SEM 단면 사진이다.

따라서, 상술한 실험예 1 내지 4 및 비교예를 통해 확인할 수 있는 바와 같이, 본 발명에 의하면 반도체 제조 중 고열 공정에서 발생되는 TSV 충전 도금층의 돌출을 최소한으로 억제하면서도 TSV 내부를 보이드 등의 결함없이 상향식 충전을 완성할 수 있다.

이상에서는 본 발명의 일실시예에 따라 본 발명을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 변경 및 변형한 것도 본 발명에 속함은 당연하다.

또한, 상술한 본 발명의 바람직한 실시예 및 실험예에서 적용한 여러 가지 수치는 일예들에 지나지 않고, 다양한 조건, 두께 및 함량의 변형예가 가능할 것이다.

110 : 실리콘 웨이퍼 120 : TSV
130 : 절연층 140 : 확산 방지층
150 : 시드층 210 : 도금조
220 : 양극 230 : 음극
240 : 기준전극 250 : 전위차계
260 : 전류제어 단말기

Claims

열팽창 계수가 낮은 실리콘 카바이드(SiC)를 함유하는 TSV 충전 도금액으로서,
상기 도금액은, 황산구리(CuSO₄·5H₂O) 80~200g/L, 황산(H₂SO₄) 15~60㎖/L, 염화수소(HCl) 0.01~0.1㎖/L 및 실리콘 카바이드 5~50g/L를 포함하는 것을 특징으로 하는 TSV 충전 도금액.
제 1항에 있어서,
상기 도금액 내에 첨가된 실리콘 카바이드와 겹합되어 도금을 활성화하는 계면활성제를 더 포함하는 것을 특징으로 하는 TSV 충전 도금액.
제 2항에 있어서,
상기 계면활성제는, 50~250ppm의 농도를 갖는 황산에스테르염(ROSO₃ ^-M⁺), 알킬벤젠술폰산염(RR'CH₂CHC₆H₄SO₃ ^-M⁺), 알킬에테르황산염(RO(C₂H₄O)_nSO₃ ^-), 알킬술폰산염(RSO₃ ^-), 모노알킬인산염(ROPO(OH)O^-M⁺)중 어느 하나인 것을 특징으로 하는 TSV 충전 도금액.
(A) 황산구리(CuSO₄·5H₂O) 80~200g/L, 황산(H₂SO₄) 15~60㎖/L 및 염화수소(HCl) 0.01~0.1㎖/L에, 열팽창 계수가 낮은 실리콘 카바이드 5~50g/L를 첨가하여 TSV 충전용 도금액을 제조하는 단계;
(B) 실리콘 웨이퍼에 TSV를 형성한 후, 상기 TSV 내부에 절연층(SiO₂), 확산 방지층(Ti) 및 시드층(Cu)을 순차적으로 형성하는 단계;
(C) 염화수소(HCl) 용액에서 에칭을 실시하여 TSV 표면의 산화막을 제거하는 단계; 및
(D) 전류제어 단말기를 통해 TSV에 전류차단 시간이 적용된 주기적인 펄스 및 역펄스 전류를 인가하여 TSV 내에 도금액을 충전하여 도금층을 형성하는 단계를 포함하는 것을 특징으로 하는 TSV 내의 도금층 돌출 억제방법.
제 4항에 있어서,
상기 (A) 단계의 TSV 충전용 도금액에는, 황산에스테르염(ROSO₃ ^-M⁺), 알킬벤젠술폰산염(RR'CH₂CHC₆H₄SO₃ ^-M⁺), 알킬에테르황산염(RO(C₂H₄O)_nSO₃ ^-), 알킬술폰산염(RSO₃ ^-), 모노알킬인산염(ROPO(OH)O^-M⁺)중 어느 하나인 계면활성제가 50~250ppm의 농도를 갖고서 더 포함되어 있는 것을 특징으로 하는 TSV 내의 도금층 돌출 억제방법.
제 4항 또는 제 5항에 있어서,
상기 (C) 단계 이전에는,
상기 TSV 표면의 산화막 제거를 위해 실리콘 웨이퍼를 연마포로 연마하는 단계를 더 포함하는 것을 특징으로 하는 TSV 내의 도금층 돌출 억제방법.
제 4항 또는 제 5항에 있어서,
상기 전류차단 시간이 적용된 주기적인 펄스 및 역펄스 전류를 인가하는 조건은, 전류제어 단말기에 내장된 전류제어 프로그램에 의해, 순방향 펄스 도금시간은 1초~50초, 역방향 펄스 도금시간은 0.2초~5초로 설정되고, 전류차단 시간은 TSV 충전 도금액의 교반에 의한 도금액 이온들의 확산을 통해 도금 효율을 높일 수 있도록 18~22초로 설정되는 것을 특징으로 하는 TSV 내의 도금층 돌출 억제방법.
제 7항에 있어서,
상기 순방향 펄스는 6~10mA/cm² 이고, 역방향 펄스는 38~42mA/cm²로 설정되는 것을 특징으로 하는 TSV 내의 도금층 돌출 억제방법.