KR20120002499A - 스트레스 완화 메커니즘을 갖는 관통 홀 비아들을 포함하는 반도체 디바이스 - Google Patents

스트레스 완화 메커니즘을 갖는 관통 홀 비아들을 포함하는 반도체 디바이스 Download PDF

Info

Publication number
KR20120002499A
KR20120002499A KR1020110065004A KR20110065004A KR20120002499A KR 20120002499 A KR20120002499 A KR 20120002499A KR 1020110065004 A KR1020110065004 A KR 1020110065004A KR 20110065004 A KR20110065004 A KR 20110065004A KR 20120002499 A KR20120002499 A KR 20120002499A
Authority
KR
South Korea
Prior art keywords
forming
stress
substrate
layer
semiconductor device
Prior art date
Application number
KR1020110065004A
Other languages
English (en)
Inventor
토르스텐 휘싱가
마이클 그릴베르거
진스 한
Original Assignee
글로벌파운드리즈 인크.
글로벌파운드리즈 드레스덴 모듈 원 리미티드 라이어빌리티 컴퍼니 & 씨오. 케이지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 글로벌파운드리즈 인크., 글로벌파운드리즈 드레스덴 모듈 원 리미티드 라이어빌리티 컴퍼니 & 씨오. 케이지 filed Critical 글로벌파운드리즈 인크.
Publication of KR20120002499A publication Critical patent/KR20120002499A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 디바이스에서, 관통 홀 비아들 또는 관통 실리콘 비아들(TSV)은, 관통 홀 비아들의 전도성 충전 물질들의 체적에 있어서의 현저한 변화에 의해 야기되는 스트레스 힘을 감소시키거나 보상하기 위해, 이를 테면 스트레스 완화층에 기초하여 제공되는 효율적인 스트레스 완화 메커니즘을 포함하도록 형성될 수 있다. 이러한 방식으로, 통상의 반도체 디바이스들에서 크랙들 및 박리 현상들이 발생하는 위험을 상당히 줄일 수 있게 된다.

Description

스트레스 완화 메커니즘을 갖는 관통 홀 비아들을 포함하는 반도체 디바이스{A SEMICONDUCTOR DEVICE COMPRISING THROUGH HOLE VIAS HAVING A STRESS RELAXATION MECHANISM}
일반적으로 본 발명은 집적 회로 제조 분야에 관한 것이며, 좀 더 상세하게는 디바이스의 기판 물질을 통해 연장되는 비아들에 의해 서로 다른 디바이스 레벨들을 연결하는 배선 구조에 관한 것이다.
현대의 집적 회로에서는, 매우 많은 수의 개별적인 회로 소자들 가령, CMOS, NMOS, PMOS 소자들과 같은 전계 효과 트랜지스터, 저항, 캐패시터 등이 하나의 칩 영역 내에 형성된다. 50nm 이하의 임계 치수를 이용하는 대량 생산 기법에 의해 형성되며 그리고 속도 및/또는 전력 소모의 관점에서 더 나은 성능을 갖는 현재 이용가능한 집적 회로들을 제공하기 위하여, 이들 회로 소자들의 피쳐 사이즈는 새로운 세대의 회로 소자의 도입과 더불어 감소되는 것이 일반적이다. 가령 CPU와 같은 복잡한 집적 회로의 디바이스 성능을 점진적으로 향상시키는데 있어서, 트랜지스터의 사이즈 감소는 매우 중요한 요인이다. 사이즈 감소는 통상적으로 스위칭 속도의 증가와 관련이 있으며, 이에 따라 트랜지스터 레벨에서 신호 처리 성능을 개선할 수 있다.
매우 많은 수의 트랜지스터 소자들 이외에도, 캐패시터, 저항, 배선 구조들 등과 같은 다수의 수동(passive) 회로 소자들이 통상적으로 집적 회로에 형성되는데, 이는 기본적인 회로 레이아웃에 의해 요구되기 때문이다. 능동(active) 회로 소자들의 치수가 감소하기 때문에, 개별적인 트랜지스터 소자들의 성능이 향상될 뿐만 아니라, 이들의 패킹 밀도(packing density) 역시 증가되며, 이에 따라 주어진 칩 면적에 점점 더 많은 기능들을 통합할 수 있게 되었다. 이러한 이유로, 고도로 복잡한 회로들이 개발되어 왔는바, 이는 아날로그 회로, 디지털 회로 등의 서로 다른 유형의 회로들을 포함할 수 있으며, 이에 따라 전체 시스템을 하나의 칩 상에 (SoC)에 제공할 수 있다.
비록, 트랜지스터 소자들이 고도로 복잡한 집적 회로에서 이들 디바이스들의 전체 성능을 결정하는 주요한 회로 소자들이지만, 가령 캐패시터들, 저항들 그리고 특히 복잡한 배선 시스템 또는 금속화 시스템과 같은 다른 구성요소들도 또한 요구될 수 있는데, 소중한 칩 면적을 부당하게 소비하지 않기 위해서는 이들 수동형 회로 소자들의 사이즈 역시도 트랜지스터 소자들의 축소와 관련하여 조정되어야만 한다.
일반적으로, 트랜지스터 등의 회로 소자들의 단위 면적당 개수가 해당 반도체 디바이스의 디바이스 레벨에서 증가하기 때문에, 디바이스 레벨의 회로 소자들에 관련된 전기적인 연결들의 개수도 또한 증가하며, 심지어는 과도한 비율(over-proportional manner)로 증가한다. 이에 따라, 매우 복잡한 배선 구조가 요구되며, 이는 복수의 적층된 금속화 층(matallization layer)들을 포함하는 금속화 시스템의 형태로 제공될 수도 있다. 이러한 금속화 층들에서, 레벨 내부의 전기적인 연결(inner level electrical connection)을 제공하는 금속 라인들 및 레벨 간의 전기적인 연결(intra level electrical connection)을 제공하는 비아들(vias)은 구리 등의 고 도전성 금속들에 기초하여 형성될 수 있으며, 기생 RC 시정수(parastic RC time constant)를 감소시키기 위하여 적절한 유전 물질들과 조합되어 형성될 수 있는데, 이는 복잡한 반도체 디바이스에서 신호 전송 지연은 디바이스 레벨에서의 트랜지스터 소자들 때문이 아니라 금속화 시스템에 의해서 실질적으로 제한되기 때문이다. 하지만, 원하는 밀도의 배선 구조들을 제공하기 위하여 높이 방향으로 금속화 시스템을 확장하는 것은, 기생 RC 시정수 및 복합 로우-k(low-k) 유전체들의 물질 특성에 의해 야기되는 제한사항들에 의해서 제한될 수 있다. 즉, 감소된 유전 상수는 이들 유전 물질들의 기계적인 안정성의 감소와 관련되는 것이 전형적이며, 이에 따라 서로 적층될 수도 있는 금속화 층들의 개수는, 다양한 제조 단계들 동안의 수율 감소와 반도체 디바이스가 작동하는 동안의 신뢰도 감소를 감안하여 제한된다. 따라서, 하나의 반도체 칩에 제공되는 반도체 디바이스들의 복잡도는 해당 금속화 시스템의 성능에 의해서 제한될 수 있으며 특히, 복합 로우-k 유전 물질들의 특성에 의해 제한될 수 있는데, 왜냐하면 금속화 층들의 개수는 임의로 증가될 수 없기 때문이다.
이러한 이유 때문에, 2개 이상의 개별 반도체 칩들을 적층함에 의해 각 패키지의 소정 사이즈(또는 소정 영역)에 대해서 회로 소자들의 전체 밀도를 더욱 향상시키는 것이 제안되었다. 이들 2개 이상의 개별 반도체 칩들은 독립적인 방식으로 제조될 수도 있지만, 이들은 극도로 복잡한 반도체 디바이스들을 하나의 칩 상에 제조하는 동안 직면할 수 있는 많은 문제점들을 회피할 수 있으면서도, 복합 시스템을 전체적으로 제공할 수 있도록 연관된 설계를 구비한다. 예를 들어, 메모리 영역들 등과 같은 적절히 선택된 기능 유닛들이 대응 금속화 시스템의 제조를 포함하는 잘 정립된 제조 기법들에 따라 하나의 칩 상에 형성될 수 있는 반면에, 고속이면서 강력한 로직 회로들 등과 같은 다른 기능 유닛들은 별도의 칩으로서 독립적으로 형성될 수 있다. 하지만, 각각의 배선 시스템은 전체 기능 회로를 형성하기 위하여 개별 칩들의 후속 적층 및 부착을 가능케하며, 상기 전체 기능 회로는 하나의 유닛으로서 패키지될 수 있다. 따라서, 대응하는 3차원 구성은, 주어진 패키지 면적에 대하여 회로 소자들 및 금속화 피쳐들의 증가된 밀도를 제공할 수 있는데, 이는 개별 반도체 칩들을 적층함에 의해서 상당히 큰 정도의 사용가능한 체적이 패키지에서 이용될 수 있기 때문이다. 예컨대, 매우 임계적인 많은 개수의 금속화 층들을 적층하는 것에 관련된 극도로 임계적인 제조 기술들을 회피할 수 있으면서도, 소정의 기술 표준에 있어서 주어진 패키지 사이즈에 대하여 체적 패킹 밀도와 기능들을 향상시킬 수 있는 유망한 접근법을 이 기술이 나타내고는 있지만, 개별 반도체 칩들의 전기적 연결들을 신뢰성 있고 그리고 양호하게 수행되는 방식으로 가능케하기 위해서는 적절한 컨택 소자들이 제공되어야만 한다. 이를 위해, 하나 이상의 칩들의 기판 물질을 관통하는 관통 홀 비아들(through hole vias)을 형성하는 것이 제안되어 왔는바, 이는 제 2 반도체 칩의 각각의 컨택 요소들에 대한 전기적인 접촉을 가능케하기 위한 것이며, 반면에 제 1 반도체 칩의 금속화 시스템이 다른 반도체 칩들 또는 패키지 기판 등에 연결되도록 더 이용될 수도 있다. 관통 실리콘 비아들(through silicon vias : TSV)로도 지칭되는 이러한 관통 홀 비아들은 통상적으로 높은 어스팩트 비율을 갖는 컨택 소자들인데, 왜냐하면, 이들 비아들의 측면 치수들은 칩 면적을 절약하기 위해서 감소될 수 있는 반면에, 다른 한편으로 기판 물질의 두께는 임의로 감소시킬 수 없기 때문이다. 또한, 전기적인 성능을 고려하면, 관통 홀 비아들의 도전성은 높은 레벨로 유지되어야만 하는바, 이는 원하는 높은 전류 밀도들을 수용하고 그리고 개별 반도체 칩들 간의 전기 신호들의 교환이 상당히 높은 클럭 주파수에 기초하여 수행되어야만 하는 시스템에서 신호 전달 지연을 또한 감소시키기 위한 것이다.
이러한 상황을 고려하여, 통상적인 접근법들에서는, 컨택 구조들 및 금속화 시스템의 제조로부터 공지된 잘 정립된 제조 기법들에 기초하여, 높은 어스팩트 비율의 관통 홀 비아들이 형성될 수 있는바, 이는 비아 개구부들 및 트렌치들과 같은 각각의 개구부를 상당히 얇은 유전 물질에 형성하는 것, 그리고 티타늄 질화물, 탄탈륨 질화물, 탄탈륨 등의 도전성 장벽 물질과 조합하여 구리 등과 같은 금속 함유 물질로 이들 개구부들을 후속으로 충진하는 것을 포함할 수 있다. 관통 홀 비아들을 위한 제조 시퀀스에 대응 기술을 적용함으로써, 개선된 전기적 성능에 관한 요구사항들에 부합하는 상당히 높은 전도값(high conductivity values)이 획득될 수 있다.
따라서, 임의의 적절한 제조 단계에서 실리콘 기판에 깊은 개구부가 형성되는 여러 공정 전략들이 개발되어 왔는바, 여기서 이들 개구부들은 물질로 충전되어 고려중인 반도체 디바이스의 금속화 시스템을 형성하는데 이용된다. 예를 들어, 비아 홀들은 실리콘 기판의 전면(front side)에 형성될 수도 있으며 또는 비아 홀들은 실리콘 기판 안으로 깊게 확장하도록 임의의 적절한 금속화 층에 형성될 수도 있는바, 여기서 상기 비아 홀들은 구리 등과 조합된 도전성 장벽층들과 같은 적절한 금속 함유 물질로 충전하기 전에 또는 충전한 이후에 기판의 후면(rear side)으로부터 오픈될 수도 있다. 다른 경우에는, 관통-홀 비아들은, 회로 소자들 등을 형성하기 위한 전체 제조 플로우와 호환되는 임의의 적절한 제조 단계에서 기판의 후면으로부터 형성될 수도 있다. 결과적으로, 관통-홀 비아들은 임계 회로 부분들(critical circuit portions) 사이에서 우수한 연결성(connectivity)을 제공할 수 있는데, 이들 임계 회로 부분들은 서로 다른 디바이스 레벨들 상에 또는 서로 다른 반도체 칩들 상에 효과적으로 형성될 수도 있으며, 서로 효과적으로 적층될 수도 있는바, 여기서 실질적으로 수직인 연결은 감소된 기생 캐패시턴스와 저항을 제공할 수 있다. 또한, 패키지의 주어진 수평 면적(lateral area)에 대하여 증가된 체적 패킹 밀도가 획득될 수 있으며, 이에 따라 매우 복잡한 전자 시스템들이 하나의 패키지 내에 통합될 수 있는 반면, 이와 동시에 금속화 시스템 등과 같은 개별 회로 부분들 또는 디바이스 부분들의 복잡도가 감소될 수 있다.
비록, 디바이스 레벨들 또는 반도체 칩들을 3차원으로 적층하는 것이, 복잡한 집적 회로의 성능을 개선시킬 수 있는 매우 유망한 접근법이기는 하지만, 관통-홀 비아들과 실리콘 기판 사이에서의 열 팽창 계수의 열적 부정합(thermal mismatch)은, 심각한 손상을 야기할 수도 있으며, 이에 따라 복합 반도체 디바이스의 고장을 야기할 수도 있다. 이에 대해서는 도 1을 참조하여 상세히 후술될 것이다.
도 1은 반도체 디바이스(100)의 단면을 예시한 도면으로, 이는 3차원 적층 구성으로 제공될 복잡한 집적 회로의 일부분을 나타낼 수 있다. 반도체 디바이스(100)는 가령, 실리콘 기판과 같은 기판(101)을 포함하는바, 현재의 복잡한 반도체 디바이스들은 실리콘 물질에 기초하여 만들어지고 있으며, 그리고 가까운 미래에도 실리콘 물질에 기초하여 만들어질 것이다. 실리콘 기판(101)은 후면(rear sied)(101r)을 갖는바, 후면(101r)은 적층 디바이스 구조를 제공하기 위하여 다른 반도체 디바이스, 캐리어 기판 등에 접촉된다. 또한, 상기 기판은 전면(101f)을 포함하는바, 전면(101f) 위에는 실리콘층(102)과 같은 반도체 층이 제공되며, 그 위 및 그 내부에는 트랜지스터 등과 같은 회로 소자들(103)이 제공된다. 하지만, 캐패시터 등과 같은 회로 소자들도 기판(101) 내에 즉, 전면(101f)에 또는 전면 부근에 종종 제공될 수 있다라는 점을 유의해야 한다. 편의를 위해서, 기판(101) 내에 형성된 이러한 임의의 회로 소자들은 도 1에 도시하지 않았다. 또한, CPU 등과 같은 정교한 디바이스들, 고급 메모리 디바이스 등이 고려되는 경우에는, 50nm 또는 그 이하의 임계 치수에 기초하여 회로 소자들(103)이 형성될 수도 있음을 유의해야 한다. 또한, 반도체 디바이스(100)는 금속화 시스템(110)을 포함할 수 있는바, 이는 고려중인 회로 레이아웃에 따라 개별 회로 소자들(103) 간의 전기적인 연결을 확립하기 위하여 금속 라인들이 제공되는 하나 이상의 금속화층들로 이해되어야 한다. 전형적으로는, 전술한 바와 같이, 요구되는 전기적 거동(electrical action)을 확립하기 위해서는 복수의 금속화 층들(111, 112, 113)을 필요로 한다. 설명의 편의를 위하여, 이들 금속화 층들의 임의의 특정 구성은 도 1에 도시되지 않으며, 그리고 전체 디바이스 요건에 상당히 의존한다. 예를 들어, 정교한 어플리케이션에서는, 구리 등과 같은 고 도전성의 금속이 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물 등의 도전성 장벽 물질 시스템과 조합되어 금속으로 이용된다. 또한, 금속화 시스템(110)의 전체 성능을 향상시키기 위하여 가령, ULK 물질 및 로우-k 유전 물질 등과 같은 복합 유전 물질들이 종종 이용된다. 또한, 반도체 디바이스(100)는 관통-홀 비아들(120a, 120b)을 포함하는바, 이는 또한 관통-실리콘 비아들(through-silicon vias : TSV)로도 지칭될 수 있으며, 이는 도시된 제조 단계에서 금속화 시스템(110)의 적어도 일부를 관통하고 그리고 반도체 층(102)을 관통하여 기판(101) 안으로 깊숙히 연장될 수 있다. 예를 들어, 도 1에 도시된 공정 기법에서, 도 1에 점선으로 표시된 바와 같이, 최종적으로 관통 홀 비아들(120a, 120b)의 일부가 노출되도록 기판(101)의 일부를 제거함으로써, 관통 홀 비아들(120a, 120b)이 후면(101r)에 연결된다. 그러나, 상술한 바와 같이, 관통 홀 비아들(120a, 120b)이 기본적으로 동일한 구조를 가질 수 있는 임의의 다른 공정 기법이 적용될 수 있다. 도시된 예에서, 비아들(120a, 120b)은 신뢰성있게 전기적으로 비아들(120a, 120b)을 격리(isolation)하기 위하여 전도성 충전 물질을 기판(101)의 물질로부터 분리시킬 수 있는 실리콘 이산화물 등과 같은 절연 물질층(121)을 포함할 수 있다. 도시된 예에서, 탄탈륨 및 탄탈륨 질화물을 포함하는 물질 시스템과 같은 전도성 장벽 물질(122)은, 이 물질들이 또한 금속화 시스템(110)에서 사용될 때, 구리와 같은 고 전도성 코어 금속(123)과 결합하여 제공될 수 있다.
도 1에 도시된 바와 같은 반도체 디바이스(100)는 임의의 적절한 공정 기법에 근거하여 형성될 수 있다. 예를 들어, 디바이스(100)의 설계 규칙들에 근거하여 회로 소자들을 얻기 위하여, 잘 확립된 공정 기법들에 따라, 실리콘층(102) 내부 및 위에 회로 소자들(103)이 형성될 수 있다. 이후, 복잡한(sohpisticated) 유전체 물질들의 증착 및 그 내부에 대응하는 라인들 및 비아 개구들을 형성하기 위한 상기 유전체 물질들의 패터닝을 기반으로 금속화층들(111, 112)을 형성함으로써, 금속화 시스템(110)이 형성될 수 있으며, 상기 비아 개구들은 후속적으로, 탄탈륨, 탄탈륨 질화물, 구리 등과 같은 적절한 전도성 물질들로 충전된다. 임의의 적절한 단계에서, 관통 홀 비아들(120a, 120b)의 개구들이 또한 금속화 시스템(110)을 통하여 형성될 수 있고, 도 1에 도시된 바와 같이, 이 개구들은 층(102)을 통하여 기판(101) 내부로 연장되도록 형성될 수 있다. 대응하는 복합 식각 공정(complex etch process) 동안, 레지스트 물질(resist material) 등과 같은 폴리머 물질들에 의해 다른 디바이스 영역들이 효과적으로 마스킹될 수 있음이 이해되어야 한다. 또한, 관통 홀 비아들(120a, 120b)에 대한 요구사항들에 따라, 임의의 적절한 형상 및 측방 사이즈(lateral size)를 가지는 개구들을 기판(101) 내에 형성하기 위하여, 복수의 잘 확립된 식각 기법들이 사용가능하다. 예를 들어, 대응하는 홀들이 15-20μ 이상의 측방 사이즈로 형성될 수 있으며, 여기서 측방 사이즈는 대응하는 비아 홀들의 깊이에 따라 달라진다. 상술된 바와 같이, 비아 홀들은 특정 깊이로 연장되도록 형성될 수 있고, 임의의 후속 제조 단계에서 후면(101r)으로부터 물질을 제거함으로써 관통 홀 비아들(120a, 120b)의 바닥부(bottom)가 노출될 수 있고, 여기서 관통 홀 비아들(120a, 120b)에 적절하게 연결하고 그리고 반도체 디바이스, 캐리어 기판 등의 추가적인 컨택 구조에 접하도록 적절한 범프 구조를 제공하기 위하여 물질 제거 후 후면(101r)에 적절한 금속화 시스템이 또한 제공될 수 있다. 깊은 비아 홀들을 형성한 후, 예를 들어, 적절한 증착 공정들 및 뒤이은 전도성 장벽 물질(122)과 고 전도성 코어 금속(123)의 증착에 의해, 일반적으로 절연 물질(121)이 제공되는바, 상기 증착은 층(121)에 대해 CVD, 층 또는 층 시스템(122)에 대해 CVD 또는 스퍼터 증착, 그리고 코어 물질(123)에 대해 전기화학 증착 기법들과 같은 잘 확립된 증착 기법들을 적용함으로써 달성될 수 있다. 필요하다면, 스퍼터 증착, 전기화학 증착 등에 근거하여 또한 달성될 수 있는 전도성 장벽 물질(122)의 증착 후, 구리층과 같은 추가의 씨드층(seed layer)이 제공될 수 있음이 이해되어야 한다. 특히, 코어 금속(123)의 증착 중에, 전기도금 공정 중에 사용되는 펄스 역 기법들(pulse reverse regimes)에 근거하여, 효율적인 하부-상부 충전 특성(bottom-to-top fill behavior)이 달성되며, 그에 의해 코어 금속(123) 내부가 실질적으로 공극없이(void-free) 충전된다. 이후, 예를 들어, CMP(화학 기계적 연마), 전기 식각(electro etching) 등 의해 임의의 초과 물질이 효율적으로 제거될 수 있다. 이후, 관통 홀 비아들(120a, 120b) 및 금속화 시스템(110)의 다른 컴포넌트들에 적절히 컨택하도록, 층(113)과 같은 임의의 추가적인 금속화 층들이 제공될 수 있다.
추가의 공정 동안 그리고 또한 반도체 디바이스(100)의 동작 동안, 상기 반도체 디바이스(100)가 3 차원 스택 디바이스 구조에 통합될 수 있다면, 관통 홀 비아들(120a, 120b)과 기판(101)의 열 팽창 계수들의 부정합은, 예를 들어 금속화 시스템(110) 및/또는 디바이스 레벨(102), 즉 기판(101)의 전면(101f) 주변에 발생되는 디바이스 결함(device failures)을 야기할 수 있다. 잘 알려진 바와 같이, 구리와 같은 금속들의 열 팽창 계수는 예를 들어, 실리콘 물질의 열 팽창 계수보다 몇 배 크며, 이는 결과적으로 기판 물질(101)과 관련하여 관통 홀 비아들(120a, 120b)의 체적의 서로 다른 변화에 의해 발생되는 심각한 열적 유도 스트레스(thermally induced stress)를 야기한다. 예를 들어, 123v로 나타낸 바와 같이, 디바이스(100)의 추가의 공정 및/또는 디바이스(100)의 동작 중에 유도될 수 있는 온도 상승에 따라 체적에 있어서의 현저한 증가가 발생할 수 있으며, 이에 의해 결과적으로 현저한 기계적인 스트레스가 발생되는바, 이는 코어 금속(123)이 장벽 물질 시스템(122)에 의해 주변 물질들에 효과적으로 결합될 수 있기 때문이다. 예를 들어, 수직 방향으로 확장함에 따라, 금속화 시스템(110)에 110s로 표시된 것과 같은 심각한 손상이 발생할 수 있으며, 이에 의해 금속화 층(113)과 같은 하나 이상의 금속화 층들에 대해 어느 정도의 리프트 오프(lift-off)가 시작된다. 다른 경우들에는, 손상(110s)에 부가하여, 현저한 스트레스 성분들이 기판(101) 및 디바이스 레벨(102)에 가해질 수 있는바, 이는 102s로 표시된 것과 같은 크랙들 및 물질 박리 현상들이 발생되게 하고, 또한 50nm 및 그 보다 현저히 작은 임계 치수에 기반하여 형성된 매우 복잡한 컴포넌트들을 포함할 수 있는 회로 소자들(103)에 심각한 디바이스 결함을 야기할 수 있다. 전도성 코어 물질(123)의 수축이 기판 물질(101)에 비해 현저히 큰 저온(cold temperature) 환경들에서 이와 유사한 스트레스 조건들이 야기될 수 있으며, 이에 의해 복잡한 환경 조건들에 관하여 반도체 디바이스(100)의 적용 가능성을 상당히 제한한다.
상술된 상황을 고려하여, 본 개시는 상술한 문제점들 중 하나 이상의 영향을 방지하거나 적어도 줄여주는 한편, 고 전도성 금속 물질들에 기반하여 관통 홀 비아들이 제공될 수 있는 반도체 디바이스들 및 그 제조 기법들에 관한 것이다.
일반적으로, 본 개시는 반도체 디바이스들 및 그 제조 기법들을 제공하는 바, 여기서, 예를 들어, 열적 유도 스트레스 힘이 감소될 수 있는 3차원 스택 디바이스 구조 등을 형성하는 것과 관련된, 복잡한 반도체 디바이스들에 대한 우수한 연결성을 제공하기 위하여 관통 홀 비아들이 제공될 수 있다. 이를 위하여, 관통 홀 비아들과 그 내에 제공되는 임의의 전도성 물질들과 반도체 디바이스의 기판 물질(예를 들어, 실리콘 물질 등)과의 사이의 열팽창 계수의 차이에 의해 야기될 수 있는 기계적인 스트레스의 적어도 상당 부분을 수용(accommodate)하기 위하여, 관통 홀 비아들 내에 또는 관통 홀 비아들 주변에 스트레스 완화 메커니즘이 제공될 수 있다. 본 명에서에 개시된 일부 예시적인 실시예들에서, 스트레스 완화 메커니즘은, 관통 홀 비아의 전도성 물질들의 체적에 있어서의 현저한 변화의 일정 부분을 "수용"하여 주변 기판 물질에 야기된 기계적 스트레스 힘을 감소시키기 위하여, 효율적인 버퍼 물질로서 동작하도록 비아 홀 내에 형성될 수 있는 적절하게 선택된 물질의 제공에 근거할 수 있다. 또한, 스트레스 완화 메커니즘은 추가적으로 또는 대안적으로, 적절하게 위치된 체적 확장 영역들(volume expansion areas)을 포함할 수 있는바, 상기 영역들은 실질적으로 주변 기판 물질에 영향을 미치지 않으면서 온도 증가에 따라 물질들이 현저히 확장될 수 있게 해준다. 체적 확장 영역들은 관통 홀 비아들 외부 또는 내부에 위치될 수 있다. 결과적으로, 구리 등과 같은 고전도성 금속들을 포함하는 임의의 적절한 물질 시스템에 기초하여, 고 전도성 관통 홀 비아들이 제공될 수 있으며, 여기서 또한, 임의의 과도한 열적으로 유도된 스트레스 힘이 감소될 수 있는 한편, 효율적인 장벽 물질 시스템들이 적용될 수 있으므로, 복잡한 반도체 디바이스들의 디바이스 레벨 및/또는 금속화 시스템에서 크랙들 및 박리 현상이 발생할 가능성이 감소된다.
본 명세서에 개시된 일 예시적인 반도체 디바이스는 전면(front side) 및 후면(rear side)을 가지는 기판을 포함한다. 반도체 디바이스는 적어도 후면까지 확장되도록 기판 내에 형성된 관통 홀 비아를 더 포함하며, 여기서 상기 관통 홀 비아는, 기판과 접촉하도록 형성되며 금속-함유 전도성 충전 물질(metal-containing conductive fill material)로 이루어지는 유전체층을 포함한다. 또한, 반도체 디바이스는 스트레스 완화 메커니즘을 포함하는 바, 이 스트레스 완화 메커니즘은 관통 홀 비아와 접촉하도록 형성되고, 기판과 전도성 충전 물질 간의 열팽창 계수들의 부정합에 의해 야기되는 열적 유도 스트레스를 감소시키도록 구성된다.
본 명세서에 개시된 일 예시적인 실시예는 반도체 디바이스에 관통 홀 비아를 형성하는 방법에 관한 것이다. 이 방법은, 반도체 디바이스의 기판 내에 개구를 형성하는 단계와, 관통 홀 비아의 개구의 측벽들 위에 스트레스 완화층을 형성하는 단계를 포함한다. 또한, 상기 방법은 스트레스 완화층을 형성한 후, 개구 내에 금속 함유 물질을 형성하는 단계를 포함한다.
본 명세서에 개시된 추가의 예시적인 방법은, 반도체 디바이스의 기판 내에 관통 홀 비아를 형성하는 단계를 포함하며, 여기서 상기 관통 홀 비아는 충전 물질을 포함한다. 상기 방법은, 상기 관통 홀 비아에 동작가능하게 연결되는 스트레스 완화 메커니즘을 형성하는 단계를 포함하며, 여기서 상기 스트레스 완화 메커니즘은 기판과 충전 금속 간의 열팽창 계수들의 부정합에 의해 야기되는 반도체 디바이스 내의 열적 유도 스트레스를 감소시킨다.
본 발명에 따르면, 스트레스 완화층을 제공하고 및/또는 체적 확장 영역들을 제공함으로써, 관통 홀 비아들과 협력하여 효율적인 스트레스 완화 메커니즘을 구현함으로써, 관통 홀 비아들 내의 금속 함유 충전 물질들의 열 팽창에 의해 생성되는 스트레스를 효율적으로 감소시킬 수 있다.
본 개시의 추가적인 실시예들은 첨부된 청구항들에 정의되며, 첨부된 도면들을 참조하여 하기의 상세한 설명으로부터 보다 명확해질 것이다.
도 1은 종래의 공정 기법을 기초하여 형성되는 관통 홀 비아들을 포함하는 반도체 디바이스의 중간 제조 단계에서의 단면도를 개략적으로 도시한다.
도 2a-2c는 예시적인 실시예들에 따라 스트레스 완화층에 기초하여 제공되는 추가의 추가의 스트레스 완화 성능을 갖는 관통 홀 비아들을 형성하는 다양한 제조 단계들 동안의 반도체 디바이스의 단면도를 개략적으로 도시한다.
도 2d-2g는 스트레스 완화 성능을 더욱 향상시키기 위하여 관통 홀 비아들 내에 체적 확장 장벽들이 제공되는 추가적인 실시예들에 따른 반도체 디바이스의 단면도들을 개략적으로 도시한다.
도 2h는 예시적인 실시예들에 따라 관통 홀 비아들의 외부에 제공되는 체적 확장 영역들에 기초하여 스트레스 완화 메커니즘이 실시될 수 있는 반도체 디바이스의 평면도를 개략적으로 도시한다.
도 2i 및 2j는 도시된 실시예들에 따른 다양한 제조 단계들 동안 도 2h에서 도시된 디바이스의 단면도들을 개략적으로 도시한다.
본 개시내용은 다음의 상세한 설명에서 뿐만 아니라 도면에서 예시되는 실시예들을 참조하여 설명되지만, 다음의 상세한 설명 및 도면이 본 개시내용을 본 명세서에서 개시되는 특정된 예시적 실시예들로만 한정시키려는 것이 아니며, 오히려 설명된 예시적 실시예들은 단지 본 개시내용의 다양한 실시형태를 예시적으로 보여주기 위한 것임을 이해해야 하는바, 그 범위는 첨부되는 특허청구범위에 의해 정의된다.
본 개시내용은 일반적으로, 복합 반도체 디바이스의 제조에서 사용되는 다른 잘 확립된 물질(예를 들어, 실리콘, 실리콘 이산화물 등)과 비교하여, 열팽창 계수가 크게 다른 고 전도성 물질을 기반으로 하여 형성된 관통 홀 비아들을 포함하는 복합 반도체 디바이스에서의 디바이스 파손 증가의 문제에 대처하는 반도체 디바이스 및 제조 기술을 제공한다. 이러한 목적으로, 온도 변화에 의해 초래된 체적 변화의 적어도 일부가, 도 1을 참조하는 예에 대해 설명된 바와 같은 종래의 구성과 비교하여 그 결과적인 스트레스 힘이 감소되는 방식으로, 스트레스 완화 메커니즘에 의해 수용될 수 있다는 점에서, 스트레스 완화 메커니즘이, 관통 홀 비아들에 "동작가능하게" 연결되도록 반도체 디바이스에 구현될 수 있다. 본 명세서에서 개시되는 일부 예시적인 실시예에서, 스트레스 완화 메커니즘은 스트레스 완화층을 기반으로 하여 구현될 수 있는바, 상기 스트레스 완화층은 금속 함유 충전 물질의 증착 이전에 관통 홀 비아의 개구에 형성될 수 있다. 스트레스 완화층은, 금속 함유 충전 물질과 기계적으로 접촉할 수 있고 따라서 금속 함유 충전 물질의 체적이 크게 변할 때 동작할 수 있는 적절한 버퍼 물질로서 고려될 수 있다. 반면, 버퍼 물질은 또한, 예를 들어 절연 물질을 통해 기판과 기계적으로 접촉할 수 있고, 이 경우, 충전 물질의 체적의 큰 변화에 대한 버퍼 물질의 대응으로 인해, 결과적으로 주변 기판과의 기계적 반응 및 상호작용이 감소될 수 있고, 이에 의해 "스트레스 완화" 효과를 제공할 수 있다. 이러한 목적으로, 버퍼층은, 스트레스 완화 효과가 획득되도록, 임의의 적절한 물질로 구성될 수 있고 아울러 적절한 층 두께를 갖도록 제공될 수 있는바, 여기서 적절한 경우 버퍼 물질은 또한, 실리콘 이산화물과 같은 종래의 유전체 물질의 생략을 가능하게 하는 유전체 분리를 제공할 수 있다. 일부 예시적인 실시예에서, 스트레스 완화층 또는 버퍼층은, 기판 물질 및 관통 홀 비아의 전도성 충전 물질과 비교하는 경우, 탄성 물질(resilient material)로서 언급될 수 있는 물질의 형태로 제공될 수 있는데, 여기서, 용어 '탄성'은 관통 홀 비아의 적어도 코어 금속의 강도 보다 적어도 오십 퍼센트 더 작은 강도에 의해 정량적으로 결정될 수 있다. 강도는 어떤 소정의 물질 조성에 대해, 예를 들어 고려하고 있는 물질이 그 위에 형성되는 임의의 테스트 기판을 형성함으로써, 임의의 잘 확립된 측정 방식에 근거하여 결정될 수 있음을 이해해야 한다. 예를 들어, 탄성 물질은 폴리머 물질의 형태로 제공될 수 있는바, 폴리머 물질은 전형적으로, 반도체 디바이스의 복수의 종래 사용된 물질 또는 물질 시스템 비교하여, 크게 감소된 기계적 강도를 갖지만, 크랙의 형성 경향을 크게 감소시킨다. 예를 들어, 폴리머 물질의 기계적 특성은, 특정 성분을 포함시킴으로써 그리고 폴리머 물질을 (반도체 디바이스 내의 적절한 표면 영역에 이러한 물질을 도포한 이후) 처리하기 위한 공정 조건을 선택함으로써, 조정될 수 있다.
본 명세서에서 설명되는 또 다른 예시적 실시예들에서, 스트레스 완화 메커니즘은, 버퍼 물질에 추가하여, 또는 대안적으로, 적절하게 설계된 체적 확장 영역을 포함할 수 있는바, 이러한 체적 확장 영역은, 온도 증가에 의해 체적이 현저히 증가될 때 임의의 물질을 수용할 수 있도록, 관통 홀 비아에 "동작가능하게" 연결된 영역으로서 이해될 수 있다. 예를 들어, 크게 변형가능한 버퍼 물질과 결합하여, 체적 확장 영역은 버퍼 물질의 체적 확장 영역으로의 효과적인 변위가 가능하게 할 수 있어, 관통 홀 비아의 이웃에서 최종적으로 유도되는 스트레스를 더 감소시킬 수 있다. 일부 예시적인 실시예들에서, 체적 확장 영역은, 관통 홀 비아 부근에 적절하게 배치된 실질적으로 비충전된 영역으로서 제공될 수 있으며, 이에 의해 관통 홀 비아 내에서의 물질들 중 하나 이상의 물질의 체적 변화시 효과적인 스트레스 버퍼를 형성할 수 있다. 이러한 목적을 위해, 하나 이상의 "보조(auxiliary)" 개구가 실제 관통 홀 비아에 매우 근접하여 형성될 수 있는데, 여기서 보조 개구 또는 개구들은 고탄성 물질로 충전되거나, 또는 실질적으로 비충전된 채 유지될 수 있는바, 이는 보조 개구(들)의 적절한 기하학적 구조를 선택함으로써 달성될 수 있다.
결과적으로, 관통 홀 비아와 결합된 스트레스 완화 메커니즘을 구현함으로써, 고전도성 금속과 결합된 잘 확립된 장벽 층과 같은 고효율의 물질 시스템이 관통 홀 비아에 제공될 수 있고, 이와 동시에, 반도체 디바이스에서 임의의 디바이스 파손이 생성될 확률을 효과적으로 감소시킬 수 있다.
이제, 도 2a 내지 도 2j를 참조하여, 다른 예시적 실시예들이 보다 상세히 설명되며, 적절한 경우 도 1을 또한 참조하여 설명될 수 있다.
도 2a는, 관통 홀 비아들이 디바이스(200)의 기판(201)의 상당한 부분에 적어도 형성되는 제조 단계에서의 반도체 디바이스(200)의 단면도를 개략적으로 나타낸 것이다. 예시된 바와 같이, 기판은 후면(201r) 및 전면(201f)을 가질 수 있으며, 여기서 기판(201)은 실리콘 기판, SOI(Silicon On Insulator) 기판의 형태로 제공될 수 있거나, 또는 그 안에 그리고 그 위에 트랜지스터 등과 같은 회로 소자를 형성하기 위한 임의의 다른 적절한 장벽 물질의 형태로 제공될 수 있는바, 여기서 전면(201f) 내에 그리고 위에는 또 다른 디바이스 및 금속 레벨들이 형성될 수 있다. 설명의 편의를 위해, 임의의 이러한 또 다른 디바이스 레벨들이 210으로 표시되지만, 어떤 특정 컴포넌트를 나타내는 것은 아니다. 예를 들어, 반도체 디바이스(100)를 참조하여 이전에 설명된 바와 같이, 디바이스 및/또는 금속화 레벨들(210)은, 그 안과 그 위에 트랜지스터 등과 같은 회로 소자들의 형성을 위한 적절한 반도체 물질을 포함할 수 있고, 그리고 디바이스 및/또는 금속화 레벨들(210)에는 또한, 이전에 설명된 바와 같이, 하나 이상의 금속화 층들이 제공될 수 있다. 제시된 제조 단계에서 또한, 관통 홀 비아들(220a, ..., 220c)은, 전체 디바이스 레이아웃에 따라 반도체 디바이스의 적절한 영역에 제공될 수 있고, 이에 따라 다른 반도체 디바이스, 캐리어 기판 등으로의 연결이 가능하게 된다. 도시된 실시예에서, 대응하는 비아 홀들(225)은 기판(201) 안으로 깊게 연장될 수 있고, 그리고 예를 들어 레벨들(210)을 관통해 전면(201f)에 형성될 수 있는바, 이것은 또한 반도체 디바이스(100)를 참조하여 이전에 설명된 바와 같다. 그러나, 만약 적절한 것으로 고려되는 경우, 비아 홀들(225)은 임의의 금속화 레벨들의 제공없이 전면(201f)에 형성될 수 있고, 그리고 비아 홀들(225)의 두 번째 부분이 이후의 제조 단계, 즉 하나 이상의 후속 레벨들(210)을 형성한 이후에 제공될 수 있는 바, 여기서 비아 홀들(225)의 이전에 형성된 부분은 임의의 희생 물질로 충전될 수 있음을 이해해야 한다. 다른 경우에 있어서, 이전에서도 설명된 바와 같이, 비아 홀들(225)은 후면(201r)으로부터 형성될 수 있어 기판(201) 내로 그리고 기판(201)을 통해 연장할 수 있다. 본 명세서에서 개시되는 원리는 관통 홀 비아들(220a, ..., 220c)을 형성하는 임의의 적절한 공정 방식에 적용될 수 있으며, 이에 따라 본 개시내용의 범위는 특정 실시예들에서 및/또는 첨부된 청구범위에서 언급되지 않는한, 공정 방식에 대한 어떤 특정 참조내용으로만 한정되는 것으로 고려되서는 안됨을 이해해야 한다.
또한, 제시된 제조 단계에서, 비아 홀들(225)은, 디바이스 요건을 따르도록 임의의 적절한 층 두께 및 물질 조성을 갖는, 실리콘 이산화물 등과 같은 절연 물질(221)로 코팅될 수 있다. 더욱이, 스트레스 완화층 또는 버퍼층(226)이 비아 홀들(225) 내에 형성될 수 있고, 여기서 층(226)은, 앞서 설명된 바와 같이, 스트레스 버퍼 물질로서 동작하도록 적절한 두께 및 물질 조성을 가질 수 있다. 즉, 층(226)은, 예를 들어 절연 물질(221)을 통해 기판(201)과 접촉할 수 있고, 아울러 레벨들(210)(만약 이 제조 단계에서 제공되는 경우)의 임의의 물질들과 접촉할 수 있어, 기판(201)의 물질 및 레벨들(210)의 임의의 다른 물질들과 비아 홀들(225) 내에 또한 제공될 전도성 충전 물질 또는 물질들 간의 온도 변화시 체적 변화에서의 차이의 영향을 감소시킬 수 있다. 이러한 목적을 위해, 스트레스 완화층(226)은 적절한 물질 조성으로, 수백 나노미터 내지 대략 일 마이크로미터 이상의 두께를 갖도록 제공될 수 있어, 관통 홀 비아들(220a, ..., 220c)의 이웃에서 과도한 스트레스 힘들을 생성함이 없이 체적 변화에서의 차이에 대응할 수 있다. 예를 들어, 물질(226)은 앞서 정의된 의미의 탄성 물질로 구성될 수 있는바, 이 탄성 물질은 예를 들어 폴리머 물질의 형태로 제공될 수 있고, 크게 변형가능한 물질을 나타낼 수 있으며, 이에 따라 비아 홀들(225)에서의 전도성 충전 물질의 큰 체적 변화에 "탄력적"으로 대응할 수 있다. 다른 실시예들에서, 층(226)은, 적절하게 선택된 탄성 물질과의 충전 금속 결합을 효과적으로 한정(confine)하기 위해, 실리콘 나이트라이드와 같은 매우 단단한(stiff) 물질을 포함할 수 있다. 이러한 실시예들에서, 이를 테면 절연 물질(221)은, 예를 들어 실리콘 나이트라이드를 사용함으로써 매우 단단한 물질의 형태로 제공될 수 있으며, 이것은 또한 정교한 장벽 물질 시스템을 생략할 수 있는 가능성을 제공하는데, 왜냐하면 실리콘 나이트라이드가 뛰어난 구리 확산 차단 능력을 제공할 수 있기 때문이다.
도 2a에 도시된 바와 같은 반도체 디바이스(200)는 다음과 같은 공정을 기반으로 하여 형성될 수 있다. 일반적으로, 디바이스 및/또는 금속화 레벨들(210)은, 앞서에서도 설명된 바와 같이, 임의의 적절한 공정 방식에 따라 형성될 수 있고, 그리고 비아 홀들(225)은, 앞서 설명된 바와 같이, 디바이스(200)를 적절히 마스킹함과 아울러 임의의 적절한 식각 방식을 적용함으로써 형성될 수 있다. 이후에, 만약 필요하다면, 절연 물질(221)이, 예를 들어 CVD와 그 다음에 스트레스 완화층(226)을 증착시킴으로써 증착될 수 있는바, 이는 CVD 등과 같은 임의의 적절한 증착 기술을 기반으로 하여 달성될 수 있다. 물질(226)은 또한, 이후 더 상세히 설명되는 바와 같이, 점도(viscosity)가 낮은 상태로 제공될 수 있음을 이해해야 한다.
도 2b는 더 진행된 제조 단계에서의 반도체 디바이스(200)를 개략적으로 나타낸 것이다. 예시된 바와 같이, 장벽 층 또는 층 시스템(222)은, 예를 들어 알루미늄, 구리 등의 형태인, 전도성 코어 금속(223)과 결합되어 제공될 수 있고, 여기서 물질들(222 및 223)은 통상적으로 전도성 금속 함유 충전 물질들로 언급될 수 있다. 층들(222 및 223)은 반도체 디바이스(100)를 참조하여 앞서에서도 설명된 바와 같이, 스퍼터 증착, 전기화학 증착 등과 같은 임의의 적절한 증착 기술에 기초하여 형성될 수 있다. 예를 들어, 장벽 시스템(222)은 스트레스 완화층(226)에 대해 충분한 접착력을 제공할 수 있는바, 스트레스 완화층(226)은 도면 부호 223v로 표시된 바와 같이 어떤 체적 변화에 대한 체적 수용 또는 버퍼 영역으로서 동작하기 위해, 앞서 설명된 바와 같이, 탄성 물질 등을 포함할 수 있다. 즉, 물질(226)은, 예를 들어 후속 프로세싱 동안 또는 디바이스(200)의 동작 동안, 디바이스(200)에 인가되는 온도가 상승될 때, 도면 부호 226v로 표시된 바와 같이, 체적 증가의 적어도 일정 부분을 수용할 수 있다. 결과적으로, 관통 홀 비아들(220a, .., 220c)의 근처에서 기계적인 스트레스의 유발을 감소시킬 수 있게 된다.
도 2c는 더 진행된 제조 단계에서의 반도체 디바이스(200)를 개략적으로 도시한다. 도시된 바와 같이, 물질들(222, 226 및 223)의 임의의 과도한 부분들이, 가능하게는 절연 물질(221)과 함께, 제거될 수 있으며, 이때 기판(210)의 일부분도 제거될 수 있다. 이를 위해, 이전에 또한 설명한 바와 같은 임의의 잘 확립된 공정 기술들이 적용될 수 있다. 결과적으로, 나타낸 제조 단계에서, 관통 홀 비아들(220a, .., 220c)은 기판(201)을 통해 완전히 연장될 수 있게 되고, 임의의 요구되는 정도까지 후면(201r)에서 노출될 수 있게 됨으로써, 다른 반도체 디바이스들, 캐리어 기판들 등에 연결하기 위한 적절한 컨택 구조를 후면(201r)에 형성할 수 있게 되어, 이전에 설명한 바와 같은 스택 디바이스 구성을 확립할 수 있게 된다.
도 2d는 예시적인 다른 실시예들에 다른 반도체 디바이스(200)를 개략적으로 도시하는 바, 여기에서 관통 홀 비아(220d)의 비아 홀(225)은 하나 이상의 체적 확장 영역들(225v)이 비아 홀(225) 내에 제공되는 방식으로 형성될 수 있다. 이를 위해, 식각 공정 동안 실질적으로 등방성의 식각 환경(etch ambient)이 적어도 한번 확립됨으로써, 증가된 측방 식각 레이트를 얻을 수 있게 되어, 결과적으로 체적 확장 영역(225v)이 생기게 되는 식각 기법에 기초하여, 비아 홀(225)이 형성될 수 있다. 해당하는 등방성 식각 단계 이후, 영역(225v)의 측벽들 상에 라이너를 형성하기 위해 증착 공정이 수행될 수 있으며, 이후 비아 홀(225)의 깊이를 따라 제공되는 체적 확장 영역들(225v)의 요구되는 수에 따라, 추가의 등방성 식각 단계와 함께 추가의 이방성 식각 단계가 수행될 수 있다. 이해될 사항으로서, 가령 실리콘 등과 같은 다수의 물질들에서의 해당하는 식각 레시피들은 잘 확립되어 있으며, 임의의 이러한 식각 기법을 이용하여 하나 이상의 확장 영역들(225v)을 포함하는 비아 홀(225)을 형성할 수 있다.
도 2e는 더 진행된 제조 단계에서의 디바이스(200)를 개략적으로 도시하는 바, 여기에서는 스트레스 완화층 또는 버퍼층(226)이 제공되어, 비아 홀(225)을 실질적으로 완전히 충전하며, 이에 따라 확장 영역(225v)도 충전한다. 예를 들어, 물질(226)은 임의의 적절한 폴리머 물질을 이용하는 스핀온 기술들에 기초하여 낮은 점성(viscous) 상태로 제공될 수 있다. 이후, 방사, 가열 등과 같은 적절한 처리들을 적용하여, 층(226)의 최종적으로 요구되는 특징을 조정할 수 있다.
도 2f는 더 진행된 제조 단계에서의 반도체 디바이스(200)를 개략적으로 도시하는 바, 여기에서는 비아 홀(225)의 일부를 노출시키기 위해 마스크 개구부(205a)를 포함하는 식각 마스크(205)에 기초하여 이방성 식각 공정(206)이 적용된다. 이해될 사항으로서, 리소그래피 기술들에 기초하여 패터닝될 수 있는 방사 감지 물질의 형태로 제공되는 경우, 식각 마스크(205)는 물질층(226)에 의해 표현될 수도 있다. 다른 경우들에서는, 적절한 것으로 고려된다면, 마스크(205)를 형성하기 전에, 물질(226)의 임의의 과도한 부분이 제거될 수 있다. 따라서, 이방성 식각 공정(206)에 기초하여, 비아 홀(225) 내의 물질(226)의 노출된 부분이 제거될 수 있으며, 이에 의해 226으로 나타낸 잔여층(residual layer)을 유지할 수 있게 되는데, 이러한 층은 비아 홀(225)의 측벽들 상에 그리고 그에 따라 체적 확장 영역들(225v) 내에 형성될 수 있게 된다.
이해될 사항으로서, 관통 홀 비아(220d) 내에 스트레스 완화층(226)을 형성하는 개념은, 스핀온 기술들 등과 같은 증착 기술에 기초하여 고도의 탄성 물질층을 형성하기 위해, 도 2a-2c와 관련하여 이전에 설명한 비아들(220a,..., 220d)과 같은 임의의 다른 관통 홀 비아들에도 적용될 수 있다. 또한, 주목할 사항으로서, 임의의 부가적인 절연 물질의 증착이 요구되지 않는데, 왜냐하면, 상기 설명한 바와 같이, 체적 확장 영역(225v)을 얻기 위해, 이를 테면 이러한 임의의 유전 물질이 이전에 증착되기 때문이다. 다른 경우들에서, 요구되는 경우, 도 2e에 나타낸 바와 같이, 요구되는 절연 물질은 물질(226)을 증착하기 전에 증착될 수 있다. 또 다른 예시적인 실시예들에서는, 물질(226) 자체가 충분한 유전체 성능을 제공할 수 있으며, 이에 따라 임의의 부가적인 전용의 유전 물질이 생략될 수 있다.
도 2g는 더 진행된 제조 단계에서의 반도체 디바이스(200)를 개략적으로 도시한다. 도시된 바와 같이, 하나 이상의 장벽층들(222) 및 고도의 전도성 코어 물질(223)이 관통 홀 비아(220d) 내에 형성될 수 있는데, 이는 이를 테면 상기 설명한 것과 같은 임의의 적절한 공정 기술들에 기초하여 이루어질 수 있다. 결과적으로, 체적 확장 영역들(225v)이 제공됨으로 인해, 물질(226)과 체적 확장 영역(225v)의 존재의 결합으로서 고려될 수 있는, 관통 홀 비아(220d)에 대한 해당하는 스트레스 완화 메커니즘이 더욱 강화될 수 있는데, 왜냐하면 물질들(222 및 223)의 체적의 변경의 보다 효율적인 보상이 가능해지기 때문이다.
도 2h는 또 다른 예시적인 실시예들에 따른 반도체 디바이스(200)의 평면도를 개략적으로 나타내는 바, 여기에서는 관통 홀 비아(220e) 바깥쪽에 있지만 이 비아에 아주 근접하게 위치할 수 있는 체적 확장 영역들(225v)에 기초하여, 임의의 스트레스 완화 물질들에 부가하여 또는 대안적으로, 관통 홀 비아(220e)에 대한 스트레스 완화 메커니즘이 제공될 수 있다. 이를 위해, 체적 확장 영역들(225v)은, 약 1 마이크로미터 내지 수 마이크로미터의 측면 거리를 갖도록 그리고 원하는 스트레스 완화 효과를 얻기 위한 적절한 사이즈, 형상 및 개수를 갖도록 형성된다. 예를 들어, 관통 홀 비아(220)를 둘러싸는 다수의 분할형(split-like) 구성들이 제공될 수 있지만, 임의의 다른 기하학적인 구성도 이용될 수 있다.
도 2i는 도 2h의 Ⅱi 라인을 따라 절취한 디바이스(200)의 단면도를 개략적으로 도시한다. 도시된 바와 같이, 비아 홀(225)은 기판(201) 내에 형성될 수 있고, 해당하는 체적 확장 영역들(225v) 사이에 측면으로 위치될 수 있다. 이해될 사항으로서, 일부 예시적인 실시예들에서, 비아 홀(225) 및 확장 영역들(225v)은 공통의 식각 공정으로 형성될 수 있는 반면, 다른 경우들에서는 다른 식각 단계들을 적용하여, 개구들(225 및 225v)의 원하는 단면 형태 및 사이즈를 각각 얻을 수 있도록 공정 파라미터들을 구체적으로 조정할 수 있다. 예를 들어, 확장 영역들(225v)의 상위 부분은, 이를 테면 절연 물질을 증착하기 위한 후속 공정 동안 해당하는 공정 조건들을 제공하기 위해, 전용의 식각 기법에 기초하여 "바틀 넥(bottle-neck)"(미도시)을 갖도록 제공될 수 있다.
도 2j는 더 진행된 제조 단계에서의 반도체 디바이스(200)를 개략적으로 도시한다. 도시된 바와 같이, 실리콘 이산화물 등과 같은 절연 물질(221)이 비아 홀(225) 내에 증착될 수 있는 반면, 체적 확장 영역(225v)은 실질적으로 충전되지 않은 채로 유지되는데, 왜냐하면 물질(221)이 영역(225v)의 상부 부분(225t)을 실질적으로 막고 있기 때문이다. 즉, 적어도 상부 부분(225t)의 측면 사이즈는, 상부 부분(225t)에서의 해당하는 돌출부분(overhang)이 영역들(225v)을 효율적으로 막음으로써, 영역들(225v) 내에 상당한 "빈(empty)" 체적을 유지하고, 그에 의해 비아 홀(225) 내에서의 충전 물질의 체적에 있어서의 임의의 변경에 대해 효율적인 스트레스 버퍼를 나타낼 수 있도록 선택될 수 있다.
결과적으로, 물질층(221)을 증착한 후, 이를 테면 상기 설명한 바와 같은 공정 기술들에 기초하여 임의의 장벽 물질들 및 전도성 코어 물질을 증착함으로써, 추가의 공정이 계속될 수 있다. 결과적으로, 관통 홀 비아(220e)는 충전되지 않은(non-filled) 내부 체적을 포함할 수 있는 확장 영역들(225v)에 기초하는 효율적인 스트레스 완화 메커니즘을 갖게 된다. 이전에 또한 설명한 바와 같이, 요구되는 경우, 부가적인 스트레스 완화층이 비아 홀(225) 내에 형성될 수 있다. 또한, 부가적인 체적 확장 영역들이, 이를 테면 도 2d-2f에 나타낸 바와 같이, 관통 홀 비아(220e) 내에 제공될 수 있는 바, 요구되는 경우, 도 2j에 나타낸 바와 같이, 이러한 관통 홀 비아의 내부 확장 체적들은 "외부" 확장 영역들(225v)과 직접 컨택할 수 있다.
결과적으로, 본 개시는 반도체 디바이스들 및 제조 기술들을 제공하는 바, 여기에서는, 이를 테면 관통 홀 비아들 내의 금속 함유 충전 물질들의 열 팽창에 의해 생성되는 스트레스 힘이 효율적으로 감소될 수 있도록, 스트레스 완화층을 제공하고 및/또는 체적 확장 영역들을 제공함으로써, 관통 홀 비아들과 협력하여 효율적인 스트레스 완화 메커니즘이 구현될 수 있다. 이러한 스트레스 완화 메커니즘은, 하나 이상의 반도체 디바이스들 또는 임의의 다른 기판들의 효율적인 적층을 가능하게 하기 위해 반도체 디바이스의 기판을 통해 연장되는 수직 컨택들을 형성하기 위한 임의의 공정 기법의 환경에 효율적으로 적용될 수 있다.
본 개시의 추가의 수정들 및 변형들이 본 설명에 비추어 당업자에게 자명할 것이다. 이에 따라, 본 설명은 단지 예시적인 것으로서 고려되어야 하며, 실시예들을 수행하기 위한 일반적인 방법을 당업자에게 교시하기 위한 것이다. 본원에 제시되어 설명된 형태들은 현재의 바람직한 실시예들로서 취해진 것들임을 이해해야 한다.
200: 반도체 디바이스
201, 210: 기판
205: 식각 마스크
206: 마스크 개구부
220D, 220E: 관통 홀 비아
221: 절연 물질
222: 장벽층
223: 전도성 코어 물질
225: 비아 홀
225V: 체적 확장 영역
226: 스트레스 완화층

Claims (20)

  1. 반도체 디바이스로서,
    전면(front side) 및 후면(rear side)을 갖는 기판과;
    적어도 상기 후면까지 확장되도록 상기 기판 내에 형성된 관통 홀 비아(through hole via)와, 여기서 상기 관통 홀 비아는, 상기 기판과 접촉하도록 형성되고 금속-함유 전도성 충전 물질(metal containing conductive fill material)로 이루어지는 유전체층을 포함하며; 그리고
    상기 관통 홀 비아와 접촉하도록 형성되고, 상기 기판과 상기 전도성 충전 물질 간의 열팽창 계수들의 부정합에 의해 야기되는 열적 유도 스트레스(thermally induced stress)를 감소시키도록 구성되는 스트레스 완화 메커니즘(stress relaxation mechanism)을 포함하는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 스트레스 완화 메커니즘은 상기 유전체층과 상기 전도성 충전 물질 사이에 형성되는 스트레스 완화층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 스트레스 완화층은 상기 전도성 충전 물질의 열적으로 유도되는 체적 변경(change of volume)의 적어도 일부를 수용(accommodate)하도록 구성되는 탄성 물질(resilient material)을 포함하는 것을 특징으로 하는 반도체 디바이스.
  4. 제 3 항에 있어서,
    상기 스트레스 완화층은 폴리머 물질을 포함하는 것을 특징으로 하는 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 전도성 충전 물질은 코어 금속 및 적어도 하나의 장벽층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  6. 제 4 항에 있어서,
    상기 코어 금속은 구리로 이루어지는 것을 특징으로 하는 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 스트레스 완화 메커니즘은, 상기 전도성 충전 물질의 실질적으로 변하지 않는 두께 및 국부적으로 증가되는 폭을 갖는 비아 부분으로서 제공되는 적어도 하나의 체적 확장 영역(volume expansion area)을 포함하는 것을 특징으로 하는 반도체 디바이스.
  8. 제 7 항에 있어서,
    상기 체적 확장 영역은 탄성 물질을 포함하는 것을 특징으로 하는 반도체 디바이스.
  9. 제 2 항에 있어서,
    상기 스트레스 완화층의 물질은 상기 전도성 충전 물질의 열팽창 계수 보다 작은 열팽창 계수를 갖는 것을 특징으로 하는 반도체 디바이스.
  10. 반도체 디바이스에 관통 홀 비아를 형성하는 방법으로서,
    상기 반도체 디바이스의 기판 내에 개구(opening)를 형성하는 단계와;
    상기 개구의 측벽들 상에 스트레스 완화층을 형성하는 단계와; 그리고
    상기 스트레스 완화층을 형성한 후, 상기 개구 내에 금속 함유 물질을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스에 관통 홀 비아를 형성하는 방법.
  11. 제 10 항에 있어서,
    상기 스트레스 완화층을 형성하는 단계 이전에, 상기 개구부의 측벽들 상에 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스에 관통 홀 비아를 형성하는 방법.
  12. 제 10 항에 있어서,
    상기 개구를 형성하는 단계는 상기 개구의 깊이를 따라 확장된 폭(extended width)을 갖는 다수의 부분들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스에 관통 홀 비아를 형성하는 방법.
  13. 제 12 항에 있어서,
    상기 금속 함유 물질은 상기 다수의 부분들 내에 실질적으로 일정한 폭으로 형성되는 것을 특징으로 하는 반도체 디바이스에 관통 홀 비아를 형성하는 방법.
  14. 제 10 항에 있어서,
    상기 스트레스 완화층을 형성하는 단계는, 상기 개구 내에 탄성 물질을 형성하고, 상기 개구 내에 상기 금속 함유 물질을 형성하는 단계 이전에 상기 탄성 물질의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스에 관통 홀 비아를 형성하는 방법.
  15. 제 10 항에 있어서,
    상기 금속 함유 물질을 노출시키기 위해, 상기 기판의 일부를 후면으로부터 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스에 관통 홀 비아를 형성하는 방법.
  16. 반도체 디바이스의 기판 내에, 충전 금속을 포함하는 관통 홀 비아를 형성하는 단계와; 그리고
    상기 관통 홀 비아에 동작가능하게 연결되는 스트레스 완화 메커니즘을 형성하는 단계를 포함하며,
    여기서, 상기 스트레스 완화 메커니즘은 상기 기판과 상기 충전 금속 간의 열팽창 계수들의 부정합에 의해 야기되는 상기 반도체 디바이스 내에서의 열적 유도 스트레스를 감소시키는 것을 특징으로 하는 방법.
  17. 제 16 항에 있어서,
    상기 스트레스 완화 메커니즘을 형성하는 단계는, 상기 충전 금속을 형성하기 전에 상기 관통 홀 내에 스트레스 완화층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 제 17 항에 있어서,
    상기 관통 홀 비아를 형성하는 단계는, 상기 스트레스 완화층을 형성하기 전에 상기 관통 홀 비아 내에 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제 16 항에 있어서,
    상기 스트레스 완화 메커니즘을 형성하는 단계는 상기 관통 홀 비아에 인접하는 스트레스 수용 체적(stress accommodation volume)을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  20. 제 16 항에 있어서,
    상기 스트레스 완화 메커니즘을 형성하는 단계는 상기 관통 홀 비아 내에 스트레스 수용 체적을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
KR1020110065004A 2010-06-30 2011-06-30 스트레스 완화 메커니즘을 갖는 관통 홀 비아들을 포함하는 반도체 디바이스 KR20120002499A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102010030760.2 2010-06-30
DE102010030760.2A DE102010030760B4 (de) 2010-06-30 2010-06-30 Halbleiterbauelement mit Durchgangskontaktierungen mit einem Verspannungsrelaxationsmechanismus und Verfahren zur Herstellung eines solchen

Publications (1)

Publication Number Publication Date
KR20120002499A true KR20120002499A (ko) 2012-01-05

Family

ID=45346823

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110065004A KR20120002499A (ko) 2010-06-30 2011-06-30 스트레스 완화 메커니즘을 갖는 관통 홀 비아들을 포함하는 반도체 디바이스

Country Status (5)

Country Link
US (1) US8598714B2 (ko)
KR (1) KR20120002499A (ko)
CN (1) CN102315183B (ko)
DE (1) DE102010030760B4 (ko)
TW (1) TWI446510B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160000125A (ko) 2014-06-24 2016-01-04 서울시립대학교 산학협력단 Ｔｓｖ 충전 도금액 및 이를 이용한 ｔｓｖ 내의 도금층 돌출 억제방법
US9337125B2 (en) 2012-09-12 2016-05-10 Samsung Electronics Co., Ltd. Integrated circuit devices including a via structure and methods of fabricating integrated circuit devices including a via structure
KR20170071421A (ko) 2015-12-15 2017-06-23 솔브레인 주식회사 구리 도금용 조성물 및 이를 이용한 구리 배선의 형성 방법

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE538069C2 (sv) 2012-03-12 2016-02-23 Silex Microsystems Ab Metod att tillverka tätpackade viastrukturer med routing iplanet
CN103378060A (zh) * 2012-04-28 2013-10-30 上海华虹Nec电子有限公司 硅通孔及其填充方法
US9330975B2 (en) * 2012-05-31 2016-05-03 Micron Technology, Inc. Integrated circuit substrates comprising through-substrate vias and methods of forming through-substrate vias
FR2993400A1 (fr) * 2012-07-12 2014-01-17 St Microelectronics Crolles 2 Structure integree tridimensionnelle apte a detecter une elevation de temperature
US9269615B2 (en) 2012-07-20 2016-02-23 Globalfoundries Inc. Multi-layer barrier layer for interconnect structure
US8728931B2 (en) * 2012-07-20 2014-05-20 GlobalFoundries, Inc. Multi-layer barrier layer for interconnect structure
US8772158B2 (en) 2012-07-20 2014-07-08 Globalfoundries Inc. Multi-layer barrier layer stacks for interconnect structures
US8623758B1 (en) 2012-10-22 2014-01-07 Globalfoundries Inc. Subtractive metal multi-layer barrier layer for interconnect structure
CN102938396B (zh) * 2012-11-07 2016-03-16 清华大学 一种硅通孔结构及其制备方法
US8791578B2 (en) * 2012-11-12 2014-07-29 Hong Kong Applied Science and Technology Research Institute Company Limited Through-silicon via structure with patterned surface, patterned sidewall and local isolation
TWI495074B (zh) 2012-11-30 2015-08-01 Ind Tech Res Inst 減能結構
US8895211B2 (en) 2012-12-11 2014-11-25 GlobalFoundries, Inc. Semiconductor device resolution enhancement by etching multiple sides of a mask
DE102013204337A1 (de) * 2013-03-13 2014-09-18 Siemens Aktiengesellschaft Trägerbauteil mit einem Halbleiter-Substrat für elektronische Bauelemente und Verfahren zu dessen Herstellung
JP5846185B2 (ja) * 2013-11-21 2016-01-20 大日本印刷株式会社 貫通電極基板及び貫通電極基板を用いた半導体装置
TWI633640B (zh) * 2013-12-16 2018-08-21 新力股份有限公司 Semiconductor element, method of manufacturing semiconductor element, and electronic device
CN103824758A (zh) * 2014-03-13 2014-05-28 华进半导体封装先导技术研发中心有限公司 一种减小硅通孔周围区域应力的方法
US9455220B2 (en) 2014-05-31 2016-09-27 Freescale Semiconductor, Inc. Apparatus and method for placing stressors on interconnects within an integrated circuit device to manage electromigration failures
DE102014210945A1 (de) * 2014-06-06 2015-12-17 Robert Bosch Gmbh MEMS-Bauelement mit einer Stressentkopplungsstruktur und Bauteil mit einem solchen MEMS-Bauelement
US9567204B2 (en) 2014-08-29 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Microelectrochemical systems (MEMS) device having a seal layer arranged over or lining a hole in fluid communication with a cavity of the MEMS device
US9490123B2 (en) * 2014-10-24 2016-11-08 Globalfoundries Inc. Methods of forming strained epitaxial semiconductor material(S) above a strain-relaxed buffer layer
US9466569B2 (en) 2014-11-12 2016-10-11 Freescale Semiconductor, Inc. Though-substrate vias (TSVs) and method therefor
CN105990310B (zh) * 2015-01-30 2019-04-19 联华电子股份有限公司 半导体结构及其制造方法
US10131540B2 (en) * 2015-03-12 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method to mitigate soldering offset for wafer-level chip scale package (WLCSP) applications
US10504821B2 (en) * 2016-01-29 2019-12-10 United Microelectronics Corp. Through-silicon via structure
US10576833B2 (en) 2016-09-26 2020-03-03 Ford Global Technologies, Llc Vehicle charger positioning method and charger assembly
US9881867B1 (en) * 2017-01-19 2018-01-30 Nanya Technology Corporation Conductive connection structure having stress buffer layer
CN108493153A (zh) * 2018-04-28 2018-09-04 德淮半导体有限公司 接触插塞的形成方法及集成电路的制造方法
US11153976B2 (en) 2018-05-24 2021-10-19 International Business Machines Corporation Implementing IR reflective mask to minimize CTE mismatch between laminate and PTH copper
WO2020083284A1 (en) 2018-10-22 2020-04-30 Changxin Memory Technologies, Inc. Through-silicon via crack detecting apparatus, detecting method, and semiconductor device fabrication method having the same
CN110648962A (zh) * 2019-09-24 2020-01-03 浙江集迈科微电子有限公司 一种弯管互联金属填充方法
US11355464B2 (en) * 2020-11-10 2022-06-07 Nanya Technology Corporation Semiconductor device structure with bottle-shaped through silicon via and method for forming the same
CN115565934A (zh) 2021-07-01 2023-01-03 长鑫存储技术有限公司 一种半导体器件及其制作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06310655A (ja) * 1993-04-27 1994-11-04 Nippon Steel Corp 半導体装置の製造方法
KR100411304B1 (ko) * 2001-06-30 2003-12-18 주식회사 하이닉스반도체 동기식 디램 소자의 제조방법
US6908856B2 (en) * 2003-04-03 2005-06-21 Interuniversitair Microelektronica Centrum (Imec) Method for producing electrical through hole interconnects and devices made thereof
US7045455B2 (en) * 2003-10-23 2006-05-16 Chartered Semiconductor Manufacturing Ltd. Via electromigration improvement by changing the via bottom geometric profile
US7276787B2 (en) * 2003-12-05 2007-10-02 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
KR100555539B1 (ko) * 2003-12-17 2006-03-03 삼성전자주식회사 고밀도 플라즈마 화학기상증착 공정에 의한 갭 충전방법및 그 충전방법을 포함하는 집적 회로 소자의 제조방법
US7402515B2 (en) * 2005-06-28 2008-07-22 Intel Corporation Method of forming through-silicon vias with stress buffer collars and resulting devices
US7863189B2 (en) * 2007-01-05 2011-01-04 International Business Machines Corporation Methods for fabricating silicon carriers with conductive through-vias with low stress and low defect density
US7915659B2 (en) * 2008-03-06 2011-03-29 Micron Technology, Inc. Devices with cavity-defined gates and methods of making the same
DE102008044984A1 (de) * 2008-08-29 2010-07-15 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit Verspannungsrelaxationsspalte zur Verbesserung der Chipgehäusewechselwirkungsstabilität

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9337125B2 (en) 2012-09-12 2016-05-10 Samsung Electronics Co., Ltd. Integrated circuit devices including a via structure and methods of fabricating integrated circuit devices including a via structure
KR20160000125A (ko) 2014-06-24 2016-01-04 서울시립대학교 산학협력단 Ｔｓｖ 충전 도금액 및 이를 이용한 ｔｓｖ 내의 도금층 돌출 억제방법
KR20170071421A (ko) 2015-12-15 2017-06-23 솔브레인 주식회사 구리 도금용 조성물 및 이를 이용한 구리 배선의 형성 방법

Also Published As

Publication number Publication date
TWI446510B (zh) 2014-07-21
TW201209982A (en) 2012-03-01
US20120001330A1 (en) 2012-01-05
CN102315183A (zh) 2012-01-11
CN102315183B (zh) 2014-05-07
DE102010030760B4 (de) 2014-07-24
US8598714B2 (en) 2013-12-03
DE102010030760A1 (de) 2012-01-05

Similar Documents

Publication Publication Date Title
KR20120002499A (ko) 스트레스 완화 메커니즘을 갖는 관통 홀 비아들을 포함하는 반도체 디바이스
KR102116060B1 (ko) 반도체 장치 및 그 제조방법
US7626257B2 (en) Semiconductor devices and methods of manufacture thereof
US9847256B2 (en) Methods for forming a device having a capped through-substrate via structure
US10199273B2 (en) Method for forming semiconductor device with through silicon via
JP5602892B2 (ja) ウェハ裏面のキャパシタを有する半導体デバイスを形成する方法
US8378462B2 (en) Semiconductor device having through substrate vias
US9269664B2 (en) Semiconductor package with through silicon via interconnect and method for fabricating the same
JP4979320B2 (ja) 半導体ウェハおよびその製造方法、ならびに半導体装置の製造方法
KR101542887B1 (ko) 칩 패키지 상호작용 안정도를 증진시키기 위한 스트레스 완화 갭들을 포함하는 반도체 디바이스
JP5682897B2 (ja) 基板を含む半導体ウェハの一部分内にビアを形成するための方法および基板を含む半導体ウェハの一部分内に形成されるビア構造体
US10985057B2 (en) Method for contacting a buried interconnect rail of an integrated circuit chip from the back side of the IC
JP2006019455A (ja) 半導体装置およびその製造方法
JP2015536563A (ja) 犠牲プラグを用いた基板貫通ビアの形成に係るデバイス、システム、および方法
US20130249047A1 (en) Through silicon via structure and method for fabricating the same
US9184113B1 (en) Methods of forming coaxial feedthroughs for 3D integrated circuits
CN108183087B (zh) 用于形成应力降低装置的方法
US20130140688A1 (en) Through Silicon Via and Method of Manufacturing the Same
KR20230145955A (ko) 금속 상에 랜딩되는 배면 또는 전면 기판 관통 비아(tsv)
TWI344685B (en) An integrated circuit device and a process for forming the same
CN110911383A (zh) 半导体器件及其制备方法
TWI536527B (zh) 直通矽晶穿孔結構及其製程
TWI459507B (zh) 一種製作矽貫通電極的方法
KR20150090399A (ko) 다마신 실리콘 인터포저 및 그의 제조방법
WO2010022970A1 (en) A semiconductor device including stress relaxation gaps for enhancing chip package interaction stability

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E601 Decision to refuse application