TWI664732B - 半導體結構及製程 - Google Patents
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Abstract
一種半導體元件的製作方法。首先，提供一基底，其上具有至少一鰭狀結構；於該基底上形成一連續的虛設閘極線，其跨過該鰭狀結構；於該虛設閘極線兩側的該鰭狀結構上形成一源極/汲極結構；再於該虛設閘極線上及周圍形成一層間介電層；接著研磨該層間介電層，顯露出該虛設閘極線的一上表面；在研磨該層間介電層之後，將該虛設閘極線切斷成彼此分開的虛設閘極。
Description
本發明係關於一種半導體結構及製程，且特別係關於一種高介電常數絕緣層及金屬閘極(high k/metal gate,HK/MG)製程。
隨著積體電路元件尺寸的微縮，金氧半場效電晶體(MOSFET)結構中的多晶矽閘極與二氧化矽絕緣層，已面臨到材料本身的物理極限。當元件尺寸必需再往下微縮時，則需導入高介電常數絕緣層及金屬閘極(high k/metal gate，簡稱HK/MG)製程。
目前的HK/MG製程可分為閘極先製(通常稱為MIPS，在多晶矽閘極與高介電常數介電層之間夾入金屬層)與閘極後製(也稱為RMG，置換金屬閘極)。「先製」與「後製」是指金屬電極層是在高溫退火之前或之後沉積。替換金屬閘極製程流程(replacement metal gate,RMG)，能允許使用鋁金屬作為導線材料。
過去的HK/MG製程由於是先進行多晶矽虛設閘極線切斷製程(又稱為poly cut步驟)，再進行汲極/源極磊晶製程，故容易在多晶矽虛設閘極線的斷線端面處導致磊晶擠出缺陷(epitaxial extrusion defect)，因而影響到製程良率。故該技術領域仍有需要一種改良的半導體結構及製程，以解決上述缺點。
本發明於是提出一種改良的半導體元件結構及製程，其於形成源極/汲極磊晶製程以及層間介電層平坦化製程之後，再進行虛設閘極線切斷製程，如此即可解決上述先前技藝的缺點。
根據本發明一實施例，本發明批露一種半導體元件的製作方法，首先，提供一基底，其上具有至少一鰭狀結構；於該基底上形成一連續的虛設閘極線，其跨過該鰭狀結構；於該虛設閘極線兩側的該鰭狀結構上形成一源極/汲極結構；再於該虛設閘極線上及周圍形成一層間介電層；接著研磨該層間介電層，顯露出該虛設閘極線的一上表面；以及在研磨該層間介電層之後，將該虛設閘極線切斷成彼此分開的虛設閘極。
根據本發明另一實施例，本發明批露一種半導體元件包含有一基底；一第一閘極結構，該第一閘極結構包含有一第一末端；一第二閘極結構，與該第一閘極結構分隔開，並對齊該第一閘極結構，該第二閘極結構包含有一第二末端，且該第二末端面對該第一末端；一切口，介於該第一末端與該第二末端之間；一襯層，設於該切口的內表面上；以及一介電層，設於該襯層上。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
10‧‧‧半導體元件
110‧‧‧基底
112‧‧‧鰭狀結構
114‧‧‧絕緣結構
120‧‧‧虛設閘極線
121‧‧‧閘極介電層
122‧‧‧犧牲閘極
123‧‧‧襯墊層
124‧‧‧蓋層
150‧‧‧側壁子
152‧‧‧接觸蝕刻停止層
160‧‧‧源極/汲極結構
162‧‧‧磊晶層
180‧‧‧層間介電層
200‧‧‧光阻圖案
200a‧‧‧開口
210‧‧‧開口(切口)
260‧‧‧襯層
280‧‧‧介電層
380‧‧‧高密度電漿氧化矽層
420a‧‧‧第一閘極結構
420b‧‧‧第二閘極結構
421‧‧‧高介電常數介電層
422‧‧‧置換金屬閘極
580‧‧‧絕緣插塞結構
4202‧‧‧第一末端
4204‧‧‧第二末端
第1圖至第11圖為依據本發明一實施例所繪示的製作半導體元件的方法示意圖，其中：第1圖至第5圖繪示半導體元件的部分佈局上視圖；第1A圖、第2A圖、第3A圖、第4A圖、第5A圖分別為沿著第1圖至第5圖中切
線I-I’所視的剖面示意圖；第2B圖、第3B圖、第4B圖、第5B圖分別為沿著第2圖至第5圖中切線II-II’所視的剖面示意圖；第6圖至第11圖繼續顯示第2圖至第5圖中切線II-II’所視的剖面示意圖；以及第12圖繪示出本發明半導體元件的上視圖。
在下文中，將參照附圖說明細節，該些附圖中之內容亦構成說明書細節描述的一部份，並且以可實行該實施例之特例描述方式來繪示。下文實施例已描述足夠的細節俾使該領域之一般技藝人士得以具以實施。當然，亦可採行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性、邏輯性、及電性上的改變。因此，下文之細節描述不應被視為是限制，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。
本發明實施例係提供一種鰭式場效電晶體(FinFET)元件的製作方法，主要特徵在於：形成源極/汲極磊晶製程以及層間介電層平坦化製程之後，再進行虛設閘極線切斷(poly cut)製程，藉以解決習知技藝的缺點。
請參閱第1圖至第11圖，其為依據本發明一實施例所繪示的製作半導體元件的示意圖，其中第1圖至第5圖繪示半導體元件的部分佈局上視圖，第1A圖、第2A圖、第3A圖、第4A圖、第5A圖分別為沿著第1圖至第5圖中切線I-I’所視的剖面示意圖，第2B圖、第3B圖、第4B圖、第5B圖分別為沿著第2圖至第5圖中切線II-II’所視的剖面示意圖，第6圖至第11圖繼續顯示第2圖至第5圖中切線II-II’所視的剖面示意圖。
如第1圖所示，首先，提供一基底110，例如，矽基底或其他半導體基底。接著於基底110中形成複數個鰭狀結構112。形成鰭狀結構112的方法可例
如，但不限於，下述步驟：首先，在基底110上形成硬遮罩層(未繪示)，並將其圖案化以定義出欲對應形成之鰭狀結構112的位置。接著，進行一蝕刻製程，於基底110中形成鰭狀結構112，再於鰭狀結構112之間形成絕緣結構114。
在一實施例中，形成鰭狀結構112後即移除硬遮罩層(未繪示)，可於後續製程中形成三閘極場效電晶體(tri-gate MOSFET)。如此一來，由於鰭狀結構112與後續形成之介電層之間具有三直接接觸面(包含二接觸側面及一接觸頂面)，因此被稱作三閘極場效電晶體(tri-gate MOSFET)。相較於平面場效電晶體，三閘極場效電晶體可藉由將上述三直接接觸面作為載子流通之通道，而在同樣的閘極長度下具有較寬的載子通道寬度，俾使在相同之驅動電壓下可獲得加倍的汲極驅動電流。
在另一實施例中，亦可保留硬遮罩層(未繪示)，而於後續製程中形成另一具有鰭狀結構之多閘極場效電晶體(multi-gate MOSFET)-鰭式場效電晶體(fin field effect transistor,Fin FET)。鰭式場效電晶體中，由於保留了硬遮罩層(未繪示)，鰭狀結構112與後續將形成之介電層之間僅有兩接觸側面。
此外，如前所述，本發明亦可應用於其他種類的半導體基底，例如在另一實施態樣中，提供一矽覆絕緣基底(未繪示)，並以蝕刻暨微影之方法蝕刻矽覆絕緣基底(未繪示)上之單晶矽層而停止於氧化層，即可完成鰭狀結構於矽覆絕緣基底上的製作。
此外，為能清晰揭示本發明，圖中僅繪示出四個鰭狀結構112，但本發明所能應用之鰭狀結構112亦可為單個或其他複數個。
接續，形成兩平行連續的虛設閘極線120跨設於鰭狀結構112及絕緣結構114上。本實施例繪示兩平行連續的虛設閘極線120，但本發明非限於此。形成虛設閘極線120的方法，可例如，但不限於下述步驟：首先，全面覆蓋閘極材料層(未繪示)於鰭狀結構112及基底110上；接著，形成硬遮罩層(未繪示)，並
將其圖案化以定義出其下之閘極材料層中欲對應形成之虛設閘極線120的位置；繼之，例如以黃光暨蝕刻微影製程等，將硬遮罩層圖案轉移至閘極材料層，而形成虛設閘極線120；然後，移除硬遮罩層。
在本實施例中，閘極材料層可以包含有非晶矽(amorphous silicon)，但本發明不以此為限。例如，在其他實施例中，閘極材料層可以包含有多晶矽等。各虛設閘極線120可包含堆疊的一閘極介電層121、一犧牲閘極122、一襯墊層123以及一蓋層124，但不限於上述結構。在本實施例中，犧牲閘極122可以是多晶矽，襯墊層123可以是氮化矽，蓋層124可以是氧化矽，但不限於此。
如第2圖、第2A圖、第2B圖所示，接著進行一輕摻雜汲極(LDD)製程，在虛設閘極線120兩側的鰭狀結構112內形成輕摻雜汲極區(圖未示)，然後進行一磊晶製程，在虛設閘極線120兩側的鰭狀結構112上形成磊晶層162，例如，若為PMOS電晶體，磊晶層162可包含矽鍺(SiGe)磊晶層，若為NMOS電晶體，磊晶層162可包含矽磷(SiP)磊晶層，但不限於此。
繼之，在虛設閘極線120側壁上形成一側壁子150，例如氮化矽側壁子，但不限於此。隨後，進行一源極/汲極摻雜製程，在虛設閘極線120兩側的鰭狀結構112內形成源極/汲極(S/D)結構160。然後，於虛設閘極線120上及源極/汲極(S/D)結構160上順形的形成一接觸蝕刻停止層(CESL)152。接觸蝕刻停止層152可以是一氮化矽層，但不限於此。
如第3圖、第3A圖、第3B圖所示，接著進行一化學氣相沉積(CVD)製程，例如，可流動式化學氣相沉積(flowable CVD或FCVD)，全面沉積一層間介電層(ILD)180，例如，氧化矽層。層間介電層180填滿虛設閘極線120之間的空隙，並且覆蓋住虛設閘極線120。
如第4圖、第4A圖、第4B圖所示，接著進行一化學機械研磨(CMP)製程，將部分的層間介電層180研磨掉，並且將虛設閘極線120的蓋層124研磨
掉。此時，層間介電層180的上表面約略與虛設閘極線120的襯墊層123共平面。
如第5圖、第5A圖、第5B圖所示，再於層間介電層180的上表面與虛設閘極線120上形成一光阻圖案200，其具有開口200a顯露出虛設閘極線120的欲斷開處。圖中的開口200a的位置僅為例示。然後，以光阻圖案200作為蝕刻遮罩，進行一蝕刻製程，例如，乾蝕刻製程，經由開口200a選擇性的去除掉襯墊層123以及犧牲閘極122，形成開口210。其中，開口210又可稱為切口。
第5圖、第5A圖、第5B圖所示步驟又稱為虛設閘極線切斷製程(簡稱為poly cut步驟)。經過上述poly cut步驟後，原本連續的虛設閘極線被截斷而成為一段一段不連續的虛設閘極圖案。根據此實施例，上述蝕刻製程係經由開口200a選擇性的去除掉襯墊層123以及犧牲閘極122，而未移除掉開口200a內的側壁子150。
後續步驟繼續以第6圖至第11圖說明，其中第6圖至第11圖仍為第1圖至第5圖中切線II-II’所視的剖面示意圖。如第6圖所示，去除剩下的光阻圖案200。接著，可選擇於開口210內順形的沉積一襯層260，例如，氮化矽、氮氧化矽、或氧化矽等。根據此實施例，襯層260未填滿開口210，其可以利用原子層沉積(ALD)法形成，但不限於此。在另一實施例中，襯層260亦可以填滿開口210。繼之，於襯層260上沉積一介電層280，並使介電層280填滿開口210。根據此實施例，介電層280可以是以可流動式化學氣相沉積(FCVD)形成的氧化矽層。
如第7圖所示，繼續進行一化學機械研磨(CMP)製程，將部分的介電層280研磨掉，並且將開口210外的襯層260研磨掉，顯露出層間介電層180的上表面。此時，層間介電層180的上表面約略與虛設閘極線120的襯墊層123共平面。
接下來，如第8圖所示，可以選擇進行一凹陷蝕刻(recess etch)製
程，例如，SiCoNi蝕刻製程，去除掉一預定厚度的層間介電層180以及介電層280，使得虛設閘極線120的上部以及側壁子150/接觸蝕刻停止層152/襯層260的上部被顯露出來。
如第9圖所示，可以選擇進行一高密度電漿化學氣相沉積(HDP CVD)，全面沉積一高密度電漿氧化矽(HDP oxide)層380，使高密度電漿氧化矽層380覆蓋在突出於層間介電層180表面的虛設閘極線120的上部並且填入開口210。
如第10圖所示，繼續進行一化學機械研磨(CMP)製程，將部分的高密度電漿氧化矽層380研磨掉，並且將虛設閘極線120的襯墊層123研磨掉，顯露出犧牲閘極122的上表面。此時，開口210被介電層280以及高密度電漿氧化矽層380共同填滿，並被襯層260包覆住，構成一絕緣插塞結構580。介電層280以及高密度電漿氧化矽層380並不會直接接觸到側壁子150，因為中間有襯層260。
如第11圖所示，接著將犧牲閘極122以及閘極介電層121去除，形成不連續的數段閘極溝槽。這些不連續的數段閘極溝槽之間為絕緣插塞結構580。然後，於閘極溝槽內形成一高介電常數介電層421以及一置換金屬閘極422。
高介電常數介電層421可選自氧化鉿(hafnium oxide,HfO2)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al2O3)、氧化鑭(lanthanum oxide,La2O3)、氧化鉭(tantalum oxide,Ta2O5)、氧化釔(yttrium oxide,Y2O3)、氧化鋯(zirconium oxide,ZrO2)、鈦酸鍶(strontium titanate oxide,SrTiO3)、矽酸鋯氧化合物(zirconium silicon oxide,ZrSiO4)、鋯酸鉿(hafnium zirconium oxide,HfZrO4)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO3,PZT)與鈦酸鋇鍶(barium strontium titanate,BaxSr1-xTiO3,BST)所組成之群組；底阻障層144例如為氮化鉭(tantalum nitride,TaN)、氮化鈦
(titanium nitride,TiN)等之單層結構或複合層結構。
置換金屬閘極422可例如為依序填入的一底阻障層、一功函數金屬層、一頂阻障層以及一主導電層。底阻障層例如為氮化鉭(tantalum nitride,TaN)、氮化鈦(titanium nitride,TiN)等之單層結構或複合層結構。功函數金屬層係為一滿足電晶體所需功函數要求的金屬，其可為單層結構或複合層結構，例如氮化鈦(titanium nitride,TiN)、碳化鈦(titanium carbide,TiC)、氮化鉭(tantalum nitride,TaN)、碳化鉭(tantalum carbide,TaC)、碳化鎢(tungsten carbide,WC)、鋁化鈦(titanium aluminide,TiAl)或氮化鋁鈦(aluminum titanium nitride,TiAlN)等；頂阻障層例如為氮化鉭(tantalum nitride,TaN)、氮化鈦(titanium nitride,TiN)等之單層結構或複合層結構；主導電層可由鋁、鎢、鈦鋁合金(TiAl)或鈷鎢磷化物(cobalt tungsten phosphide,CoWP)等低電阻材料所構成。
請參閱第12圖，其繪示出本發明半導體元件10的上視圖。本發明半導體元件10包含有一基底110；一第一閘極結構420a，設於基底110上，其中第一閘極結構420a包含有一第一末端4202；一第二閘極結構420b，設於基底110上，與第一閘極結構420a分隔開，並對齊第一閘極結構420a，第二閘極結構420b包含有一第二末端4204，且第二末端4204面對第一末端4202；一切口210，介於第一末端4202與第二末端4204之間；一襯層260，設於切口210的內表面上；以及一高密度電漿氧化矽層380，設於襯層260上，填入在切口210內。
本發明半導體元件的製程，其於形成源極/汲極磊晶製程以及層間介電層平坦化製程之後，再進行虛設閘極線切斷製程，如此即可解決過去在多晶矽虛設閘極線的斷線端面處所導致的磊晶擠出缺陷。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
Claims (16)
- 一種半導體元件的製作方法，包含有：提供一基底，其上具有至少一鰭狀結構；於該基底上形成一連續的虛設閘極線，其跨過該鰭狀結構；於該虛設閘極線兩側的該鰭狀結構上形成一源極/汲極結構；於該虛設閘極線上及周圍形成一層間介電層；研磨該層間介電層，顯露出該虛設閘極線的一上表面；以及在研磨該層間介電層之後，將該虛設閘極線切斷成彼此分開的虛設閘極。
- 如申請專利範圍第1項所述的半導體元件的製作方法，其中所述將該虛設閘極線切斷成彼此分開的虛設閘極的步驟，另包含：於該層間介電層以及該虛設閘極線的該上表面上形成一光阻圖案，該光阻圖案包含一開口，顯露出部分該虛設閘極線；經由該開口選擇性的去除顯露出的部分該虛設閘極線，形成一切口；以及去除該光阻圖案。
- 如申請專利範圍第2項所述的半導體元件的製作方法，其中另包含：於該切口內填入至少一介電層。
- 如申請專利範圍第3項所述的半導體元件的製作方法，其中該介電層包含氧化矽層。
- 如申請專利範圍第3項所述的半導體元件的製作方法，其中於該切口內填入該介電層之前，另包含有：於該切口內形成一襯層。
- 如申請專利範圍第5項所述的半導體元件的製作方法，其中該襯層包含有氮化矽層。
- 如申請專利範圍第3項所述的半導體元件的製作方法，其中於該切口內填入該介電層之前，另包含有：將該切口內填滿一襯層。
- 如申請專利範圍第7項所述的半導體元件的製作方法，其中該襯層包含有氮化矽層。
- 如申請專利範圍第1項所述的半導體元件的製作方法，其中另包含有：去除該彼此分開的虛設閘極，形成彼此分開的閘極溝槽；以及於各該閘極溝槽內，形成一置換閘極。
- 如申請專利範圍第9項所述的半導體元件的製作方法，其中該置換閘極包含金屬。
- 一種半導體元件，包含有：一基底；一第一閘極結構，該第一閘極結構包含有一第一末端；一第二閘極結構，與該第一閘極結構分隔開，並對齊該第一閘極結構，該第二閘極結構包含有一第二末端，且該第二末端面對該第一末端；一切口，介於該第一末端與該第二末端之間；一襯層，設於該切口的內表面上；以及一介電層，設於該襯層上。
- 如申請專利範圍第11項所述的半導體元件，其中該第一閘極結構包含一金屬閘極。
- 如申請專利範圍第11項所述的半導體元件，其中該第二閘極結構包含一金屬閘極。
- 如申請專利範圍第11項所述的半導體元件，其中該第一末端與該第二末端均與該襯層直接接觸。
- 如申請專利範圍第11項所述的半導體元件，其中該襯層包含氮化矽層。
- 如申請專利範圍第15項所述的半導體元件，其中該介電層包含氧化矽層。
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