TW202315052A - 用於先進積體電路結構製造的鰭圖案化 - Google Patents

用於先進積體電路結構製造的鰭圖案化 Download PDF

Info

Publication number
TW202315052A
TW202315052A TW111149706A TW111149706A TW202315052A TW 202315052 A TW202315052 A TW 202315052A TW 111149706 A TW111149706 A TW 111149706A TW 111149706 A TW111149706 A TW 111149706A TW 202315052 A TW202315052 A TW 202315052A
Authority
TW
Taiwan
Prior art keywords
fin
gate
layer
dielectric
semiconductor
Prior art date
Application number
TW111149706A
Other languages
English (en)
Inventor
克里斯多福 奧斯
克提斯 華德
海迪 梅爾
麥可 哈頓朵夫
Original Assignee
美商英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英特爾股份有限公司 filed Critical 美商英特爾股份有限公司
Publication of TW202315052A publication Critical patent/TW202315052A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7845—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being a conductive material, e.g. silicided S/D or Gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Geometry (AREA)
  • Materials Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Drying Of Semiconductors (AREA)
  • Element Separation (AREA)
  • Bipolar Transistors (AREA)
  • Thin Film Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本發明之實施例屬於先進積體電路結構製造之領域，而特別地，係有關10奈米節點及更小的積體電路結構製造及所得的結構。於一範例中，一種積體電路結構包括具有沿著第一方向之最長尺寸的第一複數半導體鰭。該些第一複數半導體鰭之相鄰個別半導體鰭被彼此隔離以第一量，在正交於該第一方向之第二方向。第二複數半導體鰭具有沿著該第一方向之最長尺寸。該些第二複數半導體鰭之相鄰個別半導體鰭被彼此隔離以該第一量在該第二方向，而該些第一複數半導體鰭及該些第二複數半導體鰭之最接近半導體鰭被彼此隔離以第二量在該第二方向。

Description

用於先進積體電路結構製造的鰭圖案化
本發明之實施例屬於先進積體電路結構製造之領域，而特別地，係有關10奈米節點及更小的積體電路結構製造及所得的結構。
於過去數十年，積體電路中之特徵的擴縮(scaling)已是不斷成長的半導體工業背後之驅動力。擴縮至越來越小的特徵致能了半導體晶片之有限表面上的功能性單元之增加的密度。例如，縮小電晶體尺寸容許在晶片上結合增加數目的記憶體或邏輯裝置，導致增加容量之產品的製造。然而，對於越來越多的容量之慾望並不是沒有問題的。將各裝置之性能最佳化的需求變得越來越重要。 傳統及目前已知的製造程序中之變化性可能限制將其進一步延伸入10奈米節點或次10奈米節點範圍之可能性。因此，針對未來科技節點所需之功能組件的製造可能需要引入新的方法學或者將新的科技集成於目前製造程序中或取代目前製造程序。
及
描述先進積體電路結構製造。於下列描述中，提出多項特定細節，諸如特定集成及材料狀態，以提供本發明之實施例的透徹瞭解。熟悉此項技術人士將清楚本發明之實施例可被實行而無這些特定細節。於其他例子中，眾所周知的特徵(諸如積體電路設計佈局)未被詳細地描述，以免非必要地混淆本發明之實施例。再者，應理解其圖形中所示之各個實施例為說明性表示且不一定依比例描繪。 以下詳細說明僅為本質上說明性的且不欲限制請求標的之實施例或此等實施例之應用和使用。如文中所使用，文字「範例」指的是「作用為範圍、例子、或圖示」。文中所描述為範例之任何實施方式不一定被解讀為超越其他實施方式之較佳的或有利的。再者，並無意圖由先前技術領域、背景、簡單摘要或以下詳細說明中所提出之任何明確表達的或暗示性的理論所約束。 本說明書包括對於「一實施例」或「實施例」之參考。術語「於一個實施例中」或「於實施例中」之出現不一定指稱相同的實施例。特定特徵、結構、或特性可被結合以任何符合本發明之適當的方式。 術語。以下段落係提供針對本發明(包括後附申請專利範圍)中所發現之術語的定義或背景： 「包含。」此術語為開放式結尾的。如後附申請專利範圍中所使用，此術語不排除額外的結構或操作。 「組態成。」各個單元或組件可被描述或請求為「組態成」履行一工作或多數工作。於此等背景下，「組態成」被用以暗示結構，藉由指示其單元或組件係包括其於操作期間履行那些工作之結構。如此一來，單元或組件可被說是組態成履行該工作，即使當指明的單元或組件目前並未操作(例如，不是開啟或現用)時。闡述其單元或電路或組件被「組態成」履行一或更多工作是明確地表示不要引用35 U.S.C. §112(第六段)於該單元或組件。 「第一、」「第二、」等等。如文中所使用，這些術語被使用為在其後方之名詞的標示，且並未暗示任何類型的排序(例如，空間、時間、邏輯，等等)。 「耦合」-以下說明係指稱其被「耦合」在一起的元件或節點或特徵。如文中所使用，除非另有明確地聲明，「耦合」指的是其一元件或節點或特徵被直接地或間接地結合至(或者直接地或間接地通訊與)另一元件或節點或特徵，而不一定是機械地。 此外，某些術語亦可被用於以下描述中以僅供參考之目的，而因此不意欲為限制性的。例如，諸如「較高」、「較低」、「上方」、及「下方」係指稱該參考所應用之圖形中的方向。諸如「前」、「後」、「後方」、「側面」、「外側」、及「內側」等術語係描述參考之恆定(但任意)框內的組件之部分的定向或位置或兩者，其係藉由參考描述討論中組件之文字及相關圖形而變得清楚明白。此術語可包括以上所明確地提及之字語、其衍生詞、及類似含義的字語。 「禁止」-如文中所使用，禁止被用以描述減少或縮小效果。當組件或特徵被描述為禁止行動、動作、或狀況時，其可完全地防止結果或後果或未來狀態被完成。此外，「禁止」亦可指稱其可能另外地發生之後果、性能、或效果的減少或減輕。因此，當組件、元件、或特徵被指稱為禁止結果或狀態時，其無須完全地防止或去除該結果或狀態。 文中所述之實施例可針對前段製程(FEOL)半導體處理及結構。FEOL是積體電路(IC)製造之第一部分，其中個別裝置(例如，電晶體、電容、電阻，等等)被圖案化於半導體基底或層中。FEOL通常涵蓋直到(但不包括)金屬互連層之沈積的所有步驟。接續於最後FEOL操作後，其結果通常為具有隔離電晶體(例如，無任何佈線)之晶圓。 文中所述之實施例可針對後段製程(BEOL)半導體處理及結構。BEOL為IC製造之第二部分，其中個別裝置(例如，電晶體、電容、電阻，等等)以晶圓上之佈線(例如，金屬化層或多層)互連。BEOL包括接點、絕緣層(電介質)、金屬階、及用於晶片至封裝連接之接合部位。於製造階段之BEOL部分中，接點(墊)、互連線、通孔及電介質結構被形成。針對現代IC製程，於BEOL中可加入多於10個金屬層。 以下所述之實施例可應用於FEOL處理及結構、BEOL處理及結構、或FEOL和BEOL處理及結構兩者。特別地，雖然範例處理方案可使用一種FEOL處理情境來闡述，但此等方式亦可應用於BEOL處理。同樣地，雖然範例處理方案可使用一種BEOL處理情境來闡述，但此等方式亦可應用於FEOL處理。 節距分割處理及圖案化方案可被實施以致能文中所述之實施例或可被包括為文中所述之實施例的部分。節距分割圖案化通常係指稱節距減半、節距減為四分之一，等等。節距分割方案可被應用於FEOL處理、BEOL處理、或FEOL(裝置)和BEOL(金屬化)處理兩者。依據文中所述之一或更多實施例，首先實施光學微影來以預定義的節距列印單向線(例如，嚴格地單向或主要地單向)。節距分割處理被接著實施為一種用以增加線密度之技術。 於一實施例中，針對鰭、閘極線、金屬線、ILD線或硬遮罩線之術語「光柵結構」被用以於文中指稱緊密節距光柵結構。於此一實施例中，緊密節距無法直接透過選定的微影來獲得。例如，根據選定微影之圖案可首先被形成，但該節距可藉由使用間隔物遮罩圖案化而被減半，如本技術中所已知者。甚至，原始節距可藉由第二輪間隔物遮罩圖案化而被減為四分之一。因此，文中所述之光柵狀圖案可具有以實質上恆定節距來分隔並具有實質上恆定寬度之金屬線、ILD線或硬遮罩線。例如，於某些實施例中，節距變化可於百分之十以內而寬度變化可於百分之十以內，以及於某些實施例中，節距變化可於百分之五以內而寬度變化可於百分之五以內。圖案可藉由節距減半或節距減為四分之一(或其他節距分割)方式來製造。於一實施例中，光柵不一定是單一節距。 於第一範例中，節距減半可被實施以使製得的光柵結構之線密度變兩倍。圖1A闡明接續於層間電介質(ILD)層上所形成之硬遮罩材料層的沈積後(但在其圖案化前)之起始結構的橫斷面視圖。圖1B闡明接續於藉由節距減半圖案化的硬遮罩層之後的圖1A之結構的橫斷面視圖。 參考圖1A，起始結構100具有硬遮罩材料層104，其係形成於層間電介質(ILD)層102上。圖案化遮罩106被配置於硬遮罩材料層104之上。圖案化遮罩106具有沿著其特徵(線)之側壁所形成的間隔物108，於硬遮罩材料層104上。 參考圖1B，硬遮罩材料層104係以節距減半方式被圖案化。明確地，圖案化遮罩106被首先移除。間隔物108之所得圖案具有遮罩106之密度的兩倍、或者其節距或特徵的一半。間隔物108之圖案係(例如)藉由蝕刻製程而被轉移至硬遮罩材料層104以形成圖案化硬遮罩110，如圖1B中所示。於一此類實施例中，圖案化硬遮罩110被形成為具有單向線之光柵圖案。圖案化硬遮罩110之光柵圖案可為緊密節距光柵結構。例如，緊密節距可能無法直接透過選定的微影技術來達成。甚至，雖然未顯示，原始節距可藉由第二輪間隔物遮罩圖案化而被減為四分之一。因此，圖1B的圖案化硬遮罩110之光柵狀圖案可具有以恆定節距來分隔並具有相互間的恆定寬度之硬遮罩線。所獲得的尺寸可能甚小於已利用之微影技術的關鍵尺寸。 因此，針對前段製程(FEOL)或後段製程(BEOL)(或兩者)集成方案，覆蓋膜可使用微影及蝕刻處理(其可涉及，例如，間隔物為基的雙倍圖案化(SBDP)或節距減半、或間隔物為基的四倍圖案化(SBQP)或節距減為四分之一)而被圖案化。應理解其他的節距分割方式亦可被實施。於任何情況下，於一實施例中，可藉由選定微影方式，諸如193nm浸入微影(193i)，以製造具柵格佈局。節距分割可被實施而以n之因數增加具柵格佈局中之線的密度。利用193i微影加上以「n」之因數的節距分割之具柵格佈局形成可被指定為193i+P/n節距分割。於一此類實施例中，193nm浸入定標可利用成本效益高的節距分割而被延伸於許多世代。 於積體電路裝置之製造中，諸如三閘極電晶體之多閘極電晶體已隨著裝置尺寸持續縮小而變得更普遍。三閘極電晶體通常被製造於大塊矽基底或矽絕緣體基底上。於某些例子中，大塊矽基底由於其較低的成本以及與現存高產量大塊矽基底設施的相容性而為較佳的。 然而，多閘極電晶體之縮小不是無後果的。隨著微電子電路之這些基本建立區塊的尺寸減小且隨著既定區域中所製造之基本建立區塊的總數增加，對於用以製造這些建立區塊之半導體製程的限制變得很困擾。 依據本發明之一或更多實施例，一種節距減為四分之一方式被實施以圖案化半導體層來形成半導體鰭。於一或更多實施例中，合併鰭節距減為四分之一方式被實施。 圖2A為用以製造半導體鰭之節距減為四分之一方式200的概圖，依據本發明之實施例。圖2B闡明使用節距減為四分之一方式所製造的半導體鰭之橫斷面視圖，依據本發明之實施例。 參考圖2A，於操作(a)，光抗蝕劑層(PR)被圖案化以形成光抗蝕劑特徵202。光抗蝕劑特徵202可使用標準微影處理技術(諸如193浸入式微影)而被圖案化。於操作(b)，光抗蝕劑特徵202被用以圖案化材料層，諸如絕緣或電介質硬遮罩層，來形成第一骨幹(BB1)特徵204。第一間隔物(SP1)特徵206被接著形成鄰接第一骨幹特徵204之側壁。於操作(c)，第一骨幹特徵204被移除以使僅第一間隔物特徵206餘留。在第一骨幹特徵204的移除之前或期間，第一間隔物特徵206可被薄化以形成已薄化的第一間隔物特徵206'，如圖2A中所描繪。此薄化可被履行在BB1(特徵204)移除之前(如圖所示)或之後，根據針對BB2特徵(208，描述於下)所需的必要間隔及大小。於操作(d)，第一間隔物特徵206或已薄化第一間隔物特徵206'被用以圖案化材料層，諸如絕緣或電介質硬遮罩層，來形成第二骨幹(BB2)特徵208。第二間隔物(SP2)特徵210被接著形成鄰接第二骨幹特徵208之側壁。於操作(e)，第二骨幹特徵208被移除以使僅第二間隔物特徵210餘留。餘留的第二間隔物特徵210可接著被用以圖案化半導體層來提供複數半導體鰭，相對於初始圖案化光抗蝕劑特徵202，其具有節距減為四分之一的尺寸。當作一範例，參考圖2B，形成複數半導體鰭250(諸如從大塊矽層所形成的矽鰭)，其係使用第二間隔物特徵210為遮罩以供該圖案化(例如，乾式或電漿蝕刻圖案化)。於圖2B之範例中，複數半導體鰭250整體具有基本上相同的節距及間隔。 應理解：介於初始圖案化光抗蝕劑特徵之間的間隔可被修改以改變節距減為四分之一製程的結構性結果。於一範例中，圖3A為用以製造半導體鰭之合併鰭節距減為四分之一方式300的概圖，依據本發明之實施例。圖3B闡明使用合併鰭節距減為四分之一方式所製造的半導體鰭之橫斷面視圖，依據本發明之實施例。 參考圖3A，於操作(a)，光抗蝕劑層(PR)被圖案化以形成光抗蝕劑特徵302。光抗蝕劑特徵302可使用標準微影處理技術(諸如193浸入式微影)而被圖案化，但是其間隔(例如，一稱為次設計規則空間之間隔)最終會干擾產生均勻節距相乘圖案所需的設計規則。於操作(b)，光抗蝕劑特徵302被用以圖案化材料層，諸如絕緣或電介質硬遮罩層，來形成第一骨幹(BB1)特徵304。第一間隔物(SP1)特徵306被接著形成鄰接第一骨幹特徵304之側壁。然而，相較於圖2A中所示之方案，某些相鄰的第一間隔物特徵306係由於較緊密的光抗蝕劑特徵302而為合併的間隔物特徵。於操作(c)，第一骨幹特徵304被移除以使僅第一間隔物特徵306餘留。在第一骨幹特徵304的移除之前或之後，一些第一間隔物特徵306可被薄化以形成已薄化第一間隔物特徵306'，如圖3A中所描繪。於操作(d)，第一間隔物特徵306及已薄化的第一間隔物特徵306'被用以圖案化材料層，諸如絕緣或電介質硬遮罩層，來形成第二骨幹(BB2)特徵308。第二間隔物(SP2)特徵310被接著形成鄰接第二骨幹特徵308之側壁。然而，於BB2特徵308為合併特徵之位置(諸如於圖3A之中央BB2特徵308)，第二間隔物不被形成。於操作(e)，第二骨幹特徵308被移除以使僅第二間隔物特徵310餘留。餘留的第二間隔物特徵310可接著被用以圖案化半導體層來提供複數半導體鰭，相對於初始圖案化光抗蝕劑特徵302，其具有之節距減為四分之一的尺寸。 當作一範例，參考圖3B，形成複數半導體鰭350(諸如從大塊矽層所形成的矽鰭)，其係使用第二間隔物特徵310為遮罩以供該圖案化(例如，乾式或電漿蝕刻圖案化)。然而，於圖3B之範例中，複數半導體鰭350具有多變的節距及間隔。此一合併鰭間隔物圖案化方式可被實施以基本上去除鰭出現於複數鰭之圖案的某些位置中。因此，合併某些位置中之第一間隔物特徵306係容許根據兩個第一骨幹特徵304(其通常產生八個鰭)來製造六或四個鰭，如與圖2A及2B相關聯所述者。於一範例中，內側鰭係藉由以均勻節距產生該些鰭並接著切除不需要的鰭而具有比通常所將容許者更緊密的節距，雖然後者方式仍可依據文中所述之實施例而被實施。 於範例實施例中，參考圖3B，積體電路結構，第一複數半導體鰭352具有沿著第一方向(y，進入頁面)之最長尺寸。第一複數半導體鰭352之相鄰的個別半導體鰭353被彼此隔離以第一量(S11)，在正交於第一方向y之第二方向(x)。第二複數半導體鰭354具有沿著第一方向y之最長尺寸。第二複數半導體鰭354之相鄰的個別半導體鰭355被彼此隔離以第一量(S1)，在第二方向。第一複數半導體鰭352與第二複數半導體鰭354(個別地)之最接近的半導體鰭356及357被彼此隔離以第二量(S2)，在第二方向x。於一實施例中，第二量S2係大於第一量S1但小於第一量S1的兩倍。於另一實施例中，第二量S2係大於第一量S1的兩倍。 於一實施例中，第一複數半導體鰭352及第二複數半導體鰭354包括矽。於一實施例中，第一複數半導體鰭352及第二複數半導體鰭354係與下方單晶矽基底相連。於一實施例中，第一複數半導體鰭352及第二複數半導體鰭354之個別者具有沿著第二方向x之朝外變細的側壁，從第一複數半導體鰭352及第二複數半導體鰭354之個別者的頂部至底部。於一實施例中，第一複數半導體鰭352具有剛好五個半導體鰭，而第二複數半導體鰭354具有剛好五個半導體鰭。 於另一範例實施例中，參考圖3A及3B，一種製造積體電路結構之方法包括形成第一主要骨幹結構304(左BB1)及第二主要骨幹結構304(右BB1)。主要間隔物結構306被形成鄰接第一主要骨幹結構304(左BB1)及第二主要骨幹結構304(右BB1)之側壁。介於第一主要骨幹結構304(左BB1)與第二主要骨幹結構304(右BB1)之間的主要間隔物結構306被合併。第一主要骨幹結構(左BB1)及第二主要骨幹結構(右BB1)被移除，而第一、第二、第三及第四次要骨幹結構308被提供。第二及第三次要骨幹結構(例如，次要骨幹結構308的中央對)被合併。次要間隔物結構310被形成鄰接第一、第二、第三及第四次要骨幹結構308之側壁。第一、第二、第三及第四次要骨幹結構308接著被移除。半導體材料被接著圖案化以次要間隔物結構310來形成半導體鰭350於該半導體材料中。 於一實施例中，第一主要骨幹結構304(左BB1)及第二主要骨幹結構304(右BB1)被圖案化以一介於第一主要骨幹結構與第二主要骨幹結構之間的次設計規則間隔。於一實施例中，半導體材料包括矽。於一實施例中，半導體鰭350之個別者具有沿著第二方向x之朝外變細的側壁，從半導體鰭350之個別者的頂部至底部。於一實施例中，半導體鰭350係與下方單晶矽基底相連。於一實施例中，以次要間隔物結構310圖案化該半導體材料包括形成具有沿著第一方向y之最長尺寸的第一複數半導體鰭352，其中該些第一複數半導體鰭352之相鄰個別半導體鰭被彼此隔離以第一量S1，在正交於第一方向y之第二方向x。第二複數半導體鰭354被形成具有沿著第一方向y之最長尺寸，其中該些第二複數半導體鰭354之相鄰個別半導體鰭被彼此隔離以第一量S1，在第二方向x。第一複數半導體鰭352與第二複數半導體鰭354(個別地)之最接近半導體鰭356及357被彼此隔離以第二量S2，在第二方向x。於一實施例中，第二量S2係大於第一量S1。於一此類實施例中，第二量S2係小於第一量S1的兩倍。於另一此類實施例中，第二量S2係大於第一量S1的兩倍但小於第一量S1的三倍。於一實施例中，第一複數半導體鰭352具有剛好五個半導體鰭，而第二複數半導體鰭254具有剛好五個半導體鰭，如圖3B中所示。 於另一形態中，應理解：一種鰭修整製程，其中係履行鰭移除以當作針對合併鰭方式之替代方式，鰭可於硬遮罩圖案化期間或者藉由實體地移除鰭被修整(移除)。當作後者方式之範例，圖4A-4C為橫斷面視圖，其表示一種製造複數半導體鰭的方法中之各種操作，依據本發明之實施例。 參考圖4A，已圖案化硬遮罩層402被形成於半導體層404(諸如大塊單晶矽層)之上。參考圖4B，鰭406被接著形成於半導體層404中，例如，藉由乾式或電漿蝕刻製程。參考圖4C，選擇鰭406被移除，例如，使用遮蔽及蝕刻製程。於所示之範例中，鰭406之一被移除並可留下殘餘鰭短截408，如圖4C中所示。於此一「最後鰭修整」方式中，硬遮罩402被整體地圖案化以提供光柵結構而無個別特徵之移除或修改。鰭總數未被修改直到鰭被製造之後。 於另一形態中，多層溝槽隔離區(其可被稱為淺溝槽隔離(STI)結構)可被實施於半導體鰭之間。於一實施例中，多層STI結構被形成於大塊矽基底中所形成的矽鰭之間，以界定矽鰭之子鰭區。 可能理想的是使用大塊矽於鰭或三閘極為基的電晶體。然而，有一擔憂是：在裝置之主動矽鰭部分(例如，閘極控制區，或HSi)底下的區(子鰭)係處於減少的或者無閘極控制之下。如此一來，假如源極或汲極區是在HSi點處或之下，則可能存在通過該子鰭區之洩漏路徑。可能是以下情況：子鰭區中之洩漏路徑應被控制以供較佳的裝置操作。 一種用以處理上述問題的方式已涉及井植入操作之使用，其中子鰭區被大量地摻雜(例如，甚大於2E18/cm 3)，其係關斷子鰭洩漏但亦導致該鰭中之實質摻雜。暈植入之加入進一步增加了鰭摻雜以致其線鰭之末端被摻雜以高位準(例如，大於約1E18/cm 3)。 另一方式係涉及透過子鰭摻雜所提供的摻雜，而不必一定要傳遞相同位準的摻雜至該些鰭之HSi部分。該些製程可涉及選擇性地摻雜大塊矽晶圓上所製造的三閘極或FinFET電晶體之子鰭區，例如，經由三閘極摻雜的玻璃子鰭外擴散。例如，選擇性地摻雜三閘極或FinFET電晶體之子鰭區可減輕子鰭洩漏而同時地保持鰭摻雜為低。固態摻雜源(例如，p型及n型摻雜的氧化物、氮化物、或碳化物)之結合入電晶體製程流，其在被凹陷自鰭側壁之後，將井摻雜傳遞入子鰭區而同時保持鰭本體為相對未摻雜的。 因此，製程方案可包括在鰭蝕刻後使用其沈積於鰭上之固體源摻雜層(例如，硼摻雜的氧化物)。之後，在溝槽填充及拋光之後，該摻雜層係連同溝槽填充材料而被凹陷以界定該裝置之鰭高度(HSi)。該操作係從HSi之上的鰭側壁移除該摻雜層。因此，該摻雜層僅沿著子鰭區中之鰭側壁出現，其確保摻雜布局之精確控制。在驅動入退火之後，高摻雜被限制於子鰭區，快速地變遷至HSi之上的鰭之相鄰區中的低摻雜(其係形成電晶體之通道區)。通常，硼矽酸鹽玻璃(BSG)被實施於NMOS鰭摻雜，而磷矽酸鹽(PSG)或砷矽酸鹽玻璃(AsSG)層被實施於PMOS鰭摻雜。於一範例中，此一P型固態摻雜物來源層為BSG層，其具有約於0.1-10重量%之範圍中的硼濃度。於另一範例中，此一N型固態摻雜物來源層為PSG層或AsSG層，其個別地具有約於0.1-10重量%之範圍中的磷或砷濃度。氮化矽蓋層可被包括於該摻雜層上，而二氧化矽或氧化矽填充材料可接著被包括於氮化矽蓋層上。 依據本發明之另一實施例，子鰭洩漏針對相對較薄鰭(例如，具有約20奈米之寬度的鰭)是夠低的，其中未摻雜或輕摻雜氧化矽或二氧化矽膜被形成直接地鄰接鰭，氮化矽層被形成於未摻雜或輕摻雜氧化矽或二氧化矽膜上，及二氧化矽或氧化矽填充材料被包括於氮化矽蓋層上。應理解：子鰭區之摻雜(諸如暈摻雜)亦可被實施以此一結構。 圖5A闡明由三層溝槽隔離結構所分離的一對半導體鰭之橫斷面視圖，依據本發明之實施例。 參考圖5A，一種積體電路結構包括鰭502，諸如矽鰭。鰭502具有下鰭部分(子鰭)502A及上鰭部分502B(H Si)。第一絕緣層504是直接地在鰭502之下鰭部分502A的側壁上。第二絕緣層506是直接地在第一絕緣層504上，第一絕緣層504直接地在鰭502之下鰭部分502A的側壁上。電介質填充材料508是直接地側面相鄰於第二絕緣層506上，第二絕緣層506直接在第一絕緣層504上，第一絕緣層504直接地在鰭502之下鰭部分502A的側壁上。 於一實施例中，第一絕緣層504為包括矽及氧之無摻雜絕緣層，諸如氧化矽或二氧化矽絕緣層。於一實施例中，第一絕緣層504包括矽及氧且沒有其他具有每立方公分大於1E15原子之原子濃度的原子物種。於一實施例中，第一絕緣層504具有於0.5-2奈米之範圍中的厚度。 於一實施例中，第二絕緣層506包括矽及氮，諸如化學計量Si 3N 4氮化矽絕緣層、富矽氮化矽絕緣層、或貧矽氮化矽絕緣層。於一實施例中，第二絕緣層506具有於2-5奈米之範圍中的厚度。 於一實施例中，電介質填充材料508包括矽及氧，諸如氧化矽或二氧化矽絕緣層。於一實施例中，閘極電極被最終地形成於鰭502之上鰭部分502B的頂部上方以及側面地相鄰於鰭502之上鰭部分502B的側壁。 應理解：於處理期間，半導體鰭之上鰭部分可能被侵蝕或損耗。同時，介於鰭之間的溝槽隔離結構亦可變為被侵蝕而具有非平面形貌或者可於製造時被形成以非平面形貌。當作範例，圖5B闡明由另一三層溝槽隔離結構所分離的另一對半導體鰭之橫斷面視圖，依據本發明之另一實施例。 參考圖5B，一種積體電路結構包括第一鰭552，諸如矽鰭。第一鰭552具有下鰭部分552A及上鰭部分552B及肩部特徵554(在介於下鰭部分552A與上鰭部分552B之間的區上)。第二鰭562(諸如第二矽鰭)具有下鰭部分562A及上鰭部分562B及肩部特徵564(在介於下鰭部分562A與上鰭部分562B之間的區上)。第一絕緣層574是直接地在第一鰭552之下鰭部分552A的側壁上以及直接地在第二鰭562之下鰭部分562A的側壁上。第一絕緣層574具有實質上與第一鰭552之肩部特徵554共面的第一末端部分574A，且第一絕緣層574進一步具有實質上與第二鰭562之肩部特徵564共面的第二末端部分574B。第二絕緣層576是直接地在第一絕緣層574上，第一絕緣層574直接地在第一鰭552之下鰭部分552A的側壁上以及直接地在第二鰭562之下鰭部分562A的側壁上。 電介質填充材料578是直接地側面相鄰於第二絕緣層576，直接地在第一絕緣層574上，第一絕緣層574直接地在第一鰭552之下鰭部分552A的側壁上以及直接地在第二鰭562之下鰭部分562A的側壁上。於一實施例中，電介質填充材料578具有上表面578A，其中電介質填充材料578之上表面578A的一部分係低於第一鰭552之肩部特徵554的至少一者且低於第二鰭562之肩部特徵564的至少一者，如圖5B中所示。 於一實施例中，第一絕緣層574為包括矽及氧之無摻雜絕緣層，諸如氧化矽或二氧化矽絕緣層。於一實施例中，第一絕緣層574包括矽及氧且沒有其他具有每立方公分大於1E15原子之原子濃度的原子物種。於一實施例中，第一絕緣層574具有於0.5-2奈米之範圍中的厚度。 於一實施例中，第二絕緣層576包括矽及氮，諸如化學計量Si 3N 4氮化矽絕緣層、富矽氮化矽絕緣層、或貧矽氮化矽絕緣層。於一實施例中，第二絕緣層576具有於2-5奈米之範圍中的厚度。 於一實施例中，電介質填充材料578包括矽及氧，諸如氧化矽或二氧化矽絕緣層。於一實施例中，閘極電極被最終地形成於第一鰭552之上鰭部分552B的頂部上方且側面地相鄰於第一鰭552之上鰭部分552B的側壁，以及於第二鰭562之上鰭部分562B的頂部上方且側面地相鄰於第二鰭562之上鰭部分562B的側壁。閘極電極係進一步位於第一鰭552與第二鰭562之間的電介質填充材料578上方。 圖6A-6D闡明三層溝槽隔離結構之製造中的各種操作之橫斷面視圖，依據本發明之實施例。 參考圖6A，一種製造積體電路結構之方法包括形成鰭602，諸如矽鰭。第一絕緣層604被直接地形成在鰭602上且與鰭602共形，如圖6B中所示。於一實施例中，第一絕緣層604包括矽及氧且沒有其他具有每立方公分大於1E15原子之原子濃度的原子物種。 參考圖6C，第二絕緣層606被直接地形成在第一絕緣層604上且與第一絕緣層604共形。於一實施例中，第二絕緣層606包括矽及氮。電介質填充材料608被直接地形成在第二絕緣層606上，如圖6D中所示。 於一實施例中，該方法進一步涉及凹陷電介質填充材料608、第一絕緣層604及第二絕緣層606以提供具有已暴露的上鰭部分602A(例如，圖5A及5B之上鰭部分502B、552B或562B)之鰭602。所得結構可為如與圖5A或5B相關聯所描述者。於一實施例中，凹陷電介質填充材料608、第一絕緣層604及第二絕緣層606涉及使用濕式蝕刻製程。於另一實施例中，凹陷電介質填充材料608、第一絕緣層604及第二絕緣層606涉及使用電漿蝕刻或乾式蝕刻製程。 於一實施例中，第一絕緣層604係使用化學氣相沈積製程來形成。於一實施例中，第二絕緣層606係使用化學氣相沈積製程來形成。於一實施例中，電介質填充材料608係使用旋塗式製程來形成。於一此類實施例中，電介質填充材料608為旋塗式材料且被暴露至蒸汽處置(例如，在凹陷蝕刻製程之前或之後)以提供包括矽及氧之硬化的材料。於一實施例中，閘極電極被最終地形成於鰭602之上鰭部分的頂部上方以及側面地相鄰於鰭602之上鰭部分的側壁。 於另一形態中，閘極側壁間隔物材料可被留存於某些溝槽隔離區上方以當作對抗該些溝槽隔離區之侵蝕的保護，於後續處理操作期間。例如，圖7A-7E闡明一種製造積體電路結構之方法中的各種操作之斜角三維橫斷面視圖，依據本發明之實施例。 參考圖7A，一種製造積體電路結構之方法包括形成鰭702，諸如矽鰭。鰭702具有下鰭部分702A及上鰭部分702B。絕緣結構704被直接地形成鄰接鰭702之下鰭部分702A的側壁。閘極結構706被形成於上鰭部分702B上方以及於絕緣結構704上方。於一實施例中，閘極結構為佔位或虛擬閘極結構，其包括犧牲閘極電介質層706A、犧牲閘極706B、及硬遮罩706C。電介質材料708被形成與鰭702之上鰭部分702B共形、與閘極結構706共形、以及與絕緣結構704共形。 參考圖7B，硬遮罩材料710被形成於電介質材料708上方。於一實施例中，硬遮罩材料710為使用旋塗式製程所形成之碳基的硬遮罩材料。 參考圖7C，硬遮罩材料710被凹陷以形成凹陷的硬遮罩材料712並暴露電介質材料708之一部分，其係與鰭702之上鰭部分702B共形且與閘極結構706共形。凹陷的硬遮罩材料712覆蓋電介質材料708之一部分，其係與絕緣結構704共形。於一實施例中，硬遮罩材料710係使用濕式蝕刻製程而被凹陷。於另一實施例中，硬遮罩材料710係使用灰化、乾式蝕刻或電漿蝕刻製程而被凹陷。 參考圖7D，電介質材料708被各向異性地蝕刻以形成圖案化的電介質材料714沿著閘極結構706之側壁(成為電介質間隔物714A)、沿著鰭702之上鰭部分702B的側壁之部分、以及於絕緣結構704上方。 參考圖7E，凹陷的硬遮罩材料712被移除自圖7D之結構。於一實施例中，閘極結構706為虛擬閘極結構，而後續處理包括以永久閘極電介質及閘極電極堆疊來取代閘極結構706。於一實施例中，進一步處理包括形成嵌入式源極或汲極結構於閘極結構706之相反側上，如更詳細地描述於下。 再次參考圖7E，於一實施例中，積體電路結構700包括第一鰭(左702)，諸如第一矽鰭，該第一鰭具有下鰭部分702A及上鰭部分702B。積體電路結構進一步包括第二鰭(右702)，諸如第二矽鰭，該第二鰭具有下鰭部分702A及上鰭部分702B。絕緣結構704是直接地鄰接第一鰭之下鰭部分702A的側壁以及直接地鄰接第二鰭之下鰭部分702A的側壁。閘極電極706是位於第一鰭(左702)之上鰭部分702B上方、於第二鰭(右702)之上鰭部分702B上方、以及於絕緣結構704之第一部分704A上方。第一電介質間隔物714A係沿著第一鰭(左702)之上鰭部分702B的側壁，而第二電介質間隔物702C係沿著第二鰭(右702)之上鰭部分702B的側壁。第二電介質間隔物714C係相連與其介於第一鰭(左702)與第二鰭(右702)之間的絕緣結構704之第二部分704B上方的第一電介質間隔物714B。 於一實施例中，第一及第二電介質間隔物714B及714C包括矽及氮，諸如化學計量Si 3N 4氮化矽材料、富矽氮化矽材料、或貧矽氮化矽材料。 於一實施例中，積體電路結構700進一步包括嵌入式源極或汲極結構於閘極電極706之相反側上，該些嵌入式源極或汲極結構具有底部表面於第一和第二電介質間隔物714B和714C之頂部表面下方，沿著第一和第二鰭702之上鰭部分702B的側壁；而該些源極或汲極結構具有頂部表面於第一和第二電介質間隔物714B和714C之頂部表面上方，沿著第一和第二鰭702之上鰭部分702B的側壁，如以下與圖9B相關聯所描述。於一實施例中，絕緣結構704包括第一絕緣層、直接地在該第一絕緣層上之第二絕緣層、直接側面地在該第二絕緣層上之電介質填充材料，亦如以下與圖9B相關聯所描述。 圖8A-8F闡明沿著針對一種製造積體電路結構之方法中的各種操作之圖7E的a-a'軸所取之稍微突出的橫斷面視圖，依據本發明之實施例。 參考圖8A，一種製造積體電路結構之方法包括形成鰭702，諸如矽鰭。鰭702具有下鰭部分(未見於圖8A中)及上鰭部分702B。絕緣結構704被直接地形成鄰接鰭702之下鰭部分702A的側壁。一對閘極結構706被形成於上鰭部分702B上方以及於絕緣結構704上方。應理解：圖8A-8F中所示之透視圖被稍微地突出以顯示閘極結構706及絕緣結構之部分，在上鰭部分702B之前方(離開頁面)，以該上鰭部分稍微地進入頁面。於一實施例中，閘極結構706為佔位或虛擬閘極結構，其包括犧牲閘極電介質層706A、犧牲閘極706B、及硬遮罩706C。 參考圖8B，其係相應於與圖7A相關聯所描述之製程操作，電介質材料708被形成與鰭702之上鰭部分702B共形、與閘極結構706共形、以及與絕緣結構704之暴露部分共形。 參考圖8C，其係相應於與圖7B相關聯所描述之製程操作，硬遮罩材料710被形成於電介質材料708上方。於一實施例中，硬遮罩材料710為使用旋塗式製程所形成之碳基的硬遮罩材料。 參考圖8D，其係相應於與圖7C相關聯所描述之製程操作，硬遮罩材料710被凹陷以形成凹陷的硬遮罩材料712並暴露電介質材料708之一部分，其係與鰭702之上鰭部分702B共形且與閘極結構706共形。凹陷的硬遮罩材料712覆蓋電介質材料708之一部分，其係與絕緣結構704共形。於一實施例中，硬遮罩材料710係使用濕式蝕刻製程而被凹陷。於另一實施例中，硬遮罩材料710係使用灰化、乾式蝕刻或電漿蝕刻製程而被凹陷。 參考圖8E，其係相應於與圖7D相關聯所描述之製程操作，電介質材料708被各向異性地蝕刻以形成圖案化的電介質材料714沿著閘極結構706之側壁(成為部分714A)、沿著鰭702之上鰭部分702B的側壁之部分、以及於絕緣結構704上方。 參考圖8F，其係相應於與圖7E相關聯所描述之製程操作，凹陷的硬遮罩材料712被移除自圖8E之結構。於一實施例中，閘極結構706為虛擬閘極結構，而後續處理包括以永久閘極電介質及閘極電極堆疊來取代閘極結構706。於一實施例中，進一步處理包括形成嵌入式源極或汲極結構於閘極結構706之相反側上，如更詳細地描述於下。 再次參考圖8F，於一實施例中，積體電路結構700包括鰭702，諸如矽鰭，該鰭702具有下鰭部分(於圖8F中看不到)及上鰭部分702B。絕緣結構704係直接地鄰接鰭702之下鰭部分的側壁。第一閘極電極(左706)係位於上鰭部分702B上方以及於絕緣結構704之第一部分704A上方。第二閘極電極(右706)係位於上鰭部分702B上方以及於絕緣結構704之第二部分704A'上方。第一電介質間隔物(左706之右714A)係沿著第一閘極電極(左706)之側壁，而第二電介質間隔物(右706之左714A)係沿著第二閘極電極(右706)之側壁，第二電介質間隔物係與第一電介質間隔物相連於第一閘極電極(左706)與第二閘極電極(右706)之間的絕緣結構704之第三部分704A"上方。 圖9A闡明沿著針對一種包括永久閘極堆疊及外延源極或汲極區的積體電路結構之圖7E的a-a'軸所取之稍微突出的橫斷面視圖，依據本發明之實施例。圖9B闡明沿著針對一種包括外延源極或汲極區及多層溝槽隔離結構的積體電路結構之圖7E的b-b'軸所取之橫斷面視圖，依據本發明之實施例。 參考圖9A及9B，於一實施例中，積體電路結構包括嵌入式源極或汲極結構910於閘極電極706之相反側上。嵌入式源極或汲極結構910具有底部表面910A於第一和第二電介質間隔物714B和714C之頂部表面990下方，沿著第一及第二鰭702之上鰭部分702B的側壁。嵌入式源極或汲極結構910具有頂部表面910B於第一和第二電介質間隔物714B和714C之頂部表面上方，沿著第一及第二鰭702之上鰭部分702B的側壁。 於一實施例中，閘極堆疊706為永久閘極堆疊920。於一此類實施例中，永久閘極堆疊920包括閘極電介質層922、第一閘極層924(諸如工作函數閘極層)、及閘極填充材料926，如圖9A中所示。於一實施例中，其中永久閘極結構920係位於絕緣結構704上方，永久閘極結構920被形成於殘餘多晶矽部分930上，殘餘多晶矽部分930可為涉及犧牲多晶矽閘極電極之取代閘極製程的殘留部分。 於一實施例中，絕緣結構704包括第一絕緣層902、直接地在該第一絕緣層902上之第二絕緣層904、直接側面地在該第二絕緣層904上之電介質填充材料906。於一實施例中，第一絕緣層902為包括矽及氧之無摻雜絕緣層。於一實施例中，第二絕緣層904包括矽及氮。於一實施例中，電介質填充材料906包括矽及氧。 於另一形態中，外延嵌入式源極或汲極區被實施為半導體鰭之源極或汲極結構。當作範例，圖10闡明一種於源極或汲極位置所取之積體電路結構的橫斷面視圖，依據本發明之實施例。 參考圖10，積體電路結構1000包括P型裝置，諸如P型金氧半導體(PMOS)裝置。積體電路結構1000亦包括N型裝置，諸如N型金氧半導體(PMOS)裝置。 圖10之PMOS裝置包括第一複數半導體鰭1002，諸如形成自大塊矽基底1001之矽鰭。在源極或汲極位置上，鰭1002之上部分已被移除，而相同或不同半導體材料被生長以形成源極或汲極結構1004。應理解：源極或汲極結構1004將看起來相同於閘極電極之任一側上所取的橫斷面視圖上，例如，其將基本上看起來相同於源極側上如於汲極側上。於一實施例中，如圖所示，源極或汲極結構1004具有於絕緣結構1006之上表面下方的部分及上方的部分。於一實施例中，如圖所示，源極或汲極結構1004為強刻面的。於一實施例中，導電接點1008被形成於源極或汲極結構1004上方。然而，於一此類實施例中，源極或汲極結構1004之強刻面及相對寬的生長至少某種程度抑制了由導電接點1008之良好覆蓋。 圖10之NMOS裝置包括第二複數半導體鰭1052，諸如形成自大塊矽基底1001之矽鰭。在源極或汲極位置，鰭1052之上部分已被移除，而相同或不同半導體材料被生長以形成源極或汲極結構1054。應理解：源極或汲極結構1054將看起來相同於閘極電極之任一側上所取的橫斷面視圖上，例如，其將基本上看起來相同於源極側上如於汲極側上。於一實施例中，如圖所示，源極或汲極結構1054具有於絕緣結構1006之上表面下方的部分及於其上方的部分。於一實施例中，如圖所示，源極或汲極結構1054為弱刻面的，相對於源極或汲極結構1004。於一實施例中，導電接點1058被形成於源極或汲極結構1054上方。於一此類實施例中，源極或汲極結構1054之相對弱的刻面及所得相對較窄的生長(如相較於源極或汲極結構1004)提升了由導電接點1058之良好覆蓋。 PMOS裝置之源極或汲極結構的形狀可被改變以增進與上覆接點之接觸面積。例如，圖11闡明另一種於源極或汲極位置所取之積體電路結構的橫斷面視圖，依據本發明之實施例。 參考圖11，積體電路結構1100包括P型半導體(例如，PMOS)裝置。PMOS裝置包括第一鰭1102，諸如矽鰭。第一外延源極或汲極結構1104被嵌入第一鰭1102中。於一實施例中，雖然未顯示，第一外延源極或汲極結構1104是在第一閘極電極之第一側上(其可被形成於諸如鰭1102之通道部分的上鰭部分上方)，而第二外延源極或汲極結構被嵌入第一鰭1102在相反於該第一側的此一第一閘極電極之第二側上。於一實施例中，第一1104及第二外延源極或汲極結構包括矽和鍺並具有輪廓1105。於一實施例中，該輪廓為火柴棒輪廓，如圖11中所示。第一導電電極1108係位於第一外延源極或汲極結構1104上方。 再次參考圖11，於一實施例中，積體電路結構1100亦包括N型半導體(例如，NMOS)裝置。NMOS裝置包括第二鰭1152，諸如矽鰭。第三外延源極或汲極結構1154被嵌入第二鰭1152中。於一實施例中，雖然未顯示，第三外延源極或汲極結構1154是在第二閘極電極之第一側上(其可被形成於諸如鰭1152之通道部分的上鰭部分上方)，而第四外延源極或汲極結構被嵌入第二鰭1152在相反於該第一側的此一第二閘極電極之第二側上。於一實施例中，第三1154及第四外延源極或汲極結構包括矽且具有實質上如第一及第二外延源極或汲極結構1004之輪廓1105的相同輪廓。第二導電電極1158係位於第三外延源極或汲極結構1154上方。 於一實施例中，第一外延源極或汲極結構1104為弱刻面的。於一實施例中，第一外延源極或汲極結構1104具有約50奈米之高度且具有於30-35奈米之範圍中的寬度。於一此類實施例中，第三外延源極或汲極結構1154具有約50奈米之高度且具有於30-35奈米之範圍中的寬度。 於一實施例中，第一外延源極或汲極結構1104的漸變成以在第一外延源極或汲極結構1104之底部1104A約20%的鍺濃度至在第一外延源極或汲極結構1104之頂部1104B約45%的鍺濃度。於一實施例中，第一外延源極或汲極結構1104以硼原子摻雜。於一此類實施例中，第三外延源極或汲極結構1154以磷原子或砷原子摻雜。 圖12A-12D闡明橫斷面視圖，其係於源極或汲極位置上所取並表示一種積體電路結構之製造中的各種操作，依據本發明之實施例。 參考圖12A，一種製造積體電路結構之方法包括形成鰭，諸如形成自矽基底1201之矽鰭。鰭1202具有下鰭部分1202A及上鰭部分1202B。於一實施例中，雖然未顯示，閘極電極被形成於鰭1202之上鰭部分1202B的部分上方，在進入頁面之位置上。此一閘極電極具有相反於第二側之第一側並界定該些第一和第二側上之源極或汲極位置。例如，為了闡明之目的，圖12A-12D之視圖的橫斷面位置被取得於閘極電極的該些側之一者上的該些源極或汲極位置之一者。 參考圖12B，鰭1202之源極或汲極位置被凹陷以形成凹陷的鰭部分1206。鰭1202之凹陷的源極或汲極位置可在閘極電極之一側上以及在該閘極電極之第二側上。參考圖12A及12B兩者，於一實施例中，電介質間隔物1204被形成沿著鰭1202之一部分的側壁，例如，在閘極結構之一側上。於一此類實施例中，凹陷鰭1202係涉及凹陷電介質間隔物1204之頂部表面1204A下方的鰭1202。 參考圖12C，外延源極或汲極結構1208被形成於凹陷的鰭1206上，例如，而因此可被形成在閘極電極之一側上。於一此類實施例中，第二外延源極或汲極結構被形成於凹陷的鰭1206之第二部分上，在此一閘極電極之第二側上。於一實施例中，外延源極或汲極結構1208包括矽及鍺，並具有火柴棒輪廓，如圖12C中所示。於一實施例中，電介質間隔物1204被包括且係沿著外延源極或汲極結構1208之側壁的下部分1208A，如圖所示。 參考圖12D，導電電極1210被形成於外延源極或汲極結構1208上。於一實施例中，導電電極1210包括導電障壁層1210A及導電填充材料1201B。於一實施例中，導電電極1210依循外延源極或汲極結構1208之輪廓，如圖所示。於其他實施例中，外延源極或汲極結構1208之上部分被侵蝕於導電電極1210之製造期間。 於另一形態中，鰭修整隔離(FTI)及針對已隔離鰭之單一閘極間隔被描述。使用突出自基底表面之半導體材料的鰭之非平面電晶體係利用一閘極電極，其係包圍該鰭之二、三、或甚至所有側(亦即，雙閘極、三閘極、奈米線電晶體)。源極和汲極區通常被接著形成於該鰭中，或者成為該鰭之再生長部分，於閘極電極之任一側上。為了隔離第一非平面電晶體之源極或汲極區自相鄰第二非平面電晶體之源極或汲極區，間隙或空間可被形成於兩相鄰鰭之間。此一隔離間隙通常需要某種遮蔽蝕刻。一旦被隔離，閘極堆疊被接著圖案化於個別鰭上方，再次通常以某種遮蔽蝕刻(例如，根據特定實施方式之線蝕刻或開口蝕刻)。 上述鰭隔離技術之一潛在問題在於該些閘極並未與該些鰭之末端自對準，且閘極堆疊圖案與半導體鰭圖案之對準係仰賴這兩個圖案之重疊。如此一來，微影重疊容許度被加入半導體鰭及隔離間隙之尺寸調整，其中鰭需有較大的長度且隔離間隙需比原本的大，否則針對電晶體功能之既定位準。減少此過度尺寸調整之裝置架構及製造技術因此提供了對於電晶體密度之極為有利的增進。 上述鰭隔離技術之另一潛在問題在於其用以增進載子移動率所想要的半導體鰭中之應力可能喪失自該電晶體之通道區，其中有太多鰭表面於製造期間被留空，其容許鰭應變減輕。其維持想要的鰭應力之較高位準的裝置架構及製造技術因此提供了對於非平面電晶體性能之有利的增進。 依據本發明之實施例，通過閘極鰭隔離架構及技術被描述於文中。於所示之範例實施例中，微電子裝置(諸如積體電路(IC))中之非平面電晶體被彼此隔離以一種自對準至該些電晶體之閘極電極的方式。雖然本發明之實施例可應用於實際上任何利用非平面電晶體之IC，範例IC包括(但不限定於)：包括邏輯和記憶體(SRAM)部分之微處理器核心、RFIC(例如，包括數位基帶和類比前端模組之無線IC)、及電力IC。 於實施例中，相鄰半導體鰭之兩端被彼此電氣地隔離以一隔離區，其僅利用一圖案化遮罩階而相對於閘極電極被設置。於一實施例中，單一遮罩被利用以形成固定節距之複數犧牲佔位條，該些佔位條之第一子集係界定隔離區之位置或尺寸而該些佔位條之第二子集係界定閘極電極之位置或尺寸。於某些實施例中，佔位條之第一子集被移除，且隔離切割被形成於從第一子集移除所得之開口中的半導體鰭內，而佔位條之第二子集被最終地取代以非犧牲閘極電極堆疊。因為用於閘極電極取代的佔位之子集被利用以形成隔離區，所以該方法及所得的架構於文中被稱為「通過閘極」隔離。文中所述之一或更多通過閘極隔離實施例可(例如)致能較高的電晶體密度及較高位準的有利電晶體通道應力。 利用在閘極電極之布局或界定後所界定的隔離，可獲得較大的電晶體密度，因為鰭隔離尺寸調整及布局可與閘極電極完美地在節距上實現，以致其閘極電極和隔離區兩者均為單一遮蔽階之最小特徵節距的整數倍。於其中半導體鰭具有與基底(其上配置有鰭)之晶格失配的進一步實施例中，藉由界定在閘極電極之布局或界定後的隔離而維持了更大等級的應變。針對此類實施例，其被形成在鰭之末端前的電晶體之其他特徵(諸如閘極電極及附加的源極或汲極材料)被界定以協助機械地維持鰭應變，在隔離切割被形成入該鰭之後。 為了提供進一步背景，電晶體擴縮可受益自晶片內之單元的更緊密封裝。目前，大部分單元係藉由二或更多虛擬閘極(其具有埋入鰭)而被分離自其鄰居。該些單元係藉由蝕刻這些二或更多虛擬閘極(其係連接一單元至另一單元)底下的鰭而被隔離。擴縮可顯著地受益，假如其分離相鄰單元之虛擬閘極的數目可從二或更多被減少至一的話。如以上所解釋，一種解決方式需要二或更多虛擬閘極。在二或更多虛擬閘極下方的鰭被蝕刻於鰭圖案化期間。此一方式之潛在問題在於：虛擬閘極係消耗其可被用於單元之晶片上的空間。於一實施例中，文中所述之方式係致能僅使用單一虛擬閘極來分離相鄰單元。 於一實施例中，鰭修整隔離方式被實施為自對準圖案化方案。於此，單一閘極底下之鰭被蝕刻掉。因此，相鄰單元可由單一虛擬閘極來分離。此一方式之優點可包括節省晶片上之空間以及容許針對既定區域之更大的計算能力。該方式亦可容許鰭修整被履行於子鰭節距距離。 圖13A及13B闡明平面視圖，其表示一種用以形成局部隔離結構之具有多閘極間隔的鰭之圖案化的方法中之各種操作，依據本發明之實施例。 參考圖13A，複數鰭1302被顯示具有沿著第一方向1304之長度。界定其用以最終地形成複數閘極線之位置的柵格1306(其具有間隔1307於其間)被顯示沿著一正交於第一方向1304之第二方向1308。 參考圖13B，複數鰭1302之一部分被切割(例如，藉由蝕刻製程而被移除)以留下具有切割1312於其中之鰭1310。最終地形成於切割1312中之隔離結構因此具有多於單一閘極線之尺寸，例如，三條閘極線1306之尺寸。因此，最終地沿著閘極線1306之位置所形成的閘極結構將被至少部分地形成於切割1312中所形成的隔離結構上方。因此，切割1312是相對寬的鰭切割。 圖14A-14D闡明平面視圖，其表示一種用以形成局部隔離結構之具有單一閘極間隔的鰭之圖案化的方法中之各種操作，依據本發明之另一實施例。 參考圖14A，一種製造積體電路結構之方法包括形成複數鰭1402，該些複數鰭1402之個別者具有沿著第一方向1404之最長尺寸。複數閘極結構1406係位於複數鰭1402上方，該些閘極結構1406之個別者具有沿著一正交於第一方向1404之第二方向1408的最長尺寸。於一實施例中，閘極結構1406為犧牲或虛擬閘極線，例如，從多晶矽所製造。於一實施例中，複數鰭1402為矽鰭且係與下方矽基底之一部分相連。 參考圖14B，電介質材料結構1410被形成於複數閘極結構1406的相鄰者之間。 參考圖14C，複數閘極結構1406之一的一部分1412被移除以暴露複數鰭1402之各者的一部分1414。於一實施例中，移除複數閘極結構1406之一的該部分1412係涉及使用比複數閘極結構1406之一的該部分1412之寬度1418更寬的微影窗1416。 參考圖14D，複數鰭1402之各者的暴露部分1414被移除以形成切割區1420。於一實施例中，複數鰭1402之各者的暴露部分1414係使用乾式或電漿蝕刻製程而被移除。於一實施例中，移除複數鰭1402之各者的暴露部分1414係涉及蝕刻到少於複數鰭1402之高度的深度。於一此類實施例中，該深度係大於複數鰭1402中之源極或汲極區的深度。於一實施例中，該深度比複數鰭1402之主動部分的深度更深以提供隔離容限。於一實施例中，複數鰭1402之各者的暴露部分1414被移除而不蝕刻或者不實質上蝕刻複數鰭1402之源極或汲極區(諸如外延源極或汲極區)。於一實施例中，複數鰭1402之各者的暴露部分1414被移除而不側面地蝕刻或者不實質上側面地蝕刻複數鰭1402之源極或汲極區(諸如外延源極或汲極區)。 於一實施例中，切割區1420被最終地填充以絕緣層，例如，於複數鰭1402之各者的已移除部分1414之位置中。範例絕緣層或「多晶矽切割」或「插塞」結構被描述於下。然而，於其他實施例中，切割區1420僅被部分地填充以絕緣層，其中導電結構被接著形成。導電結構可被使用為局部互連。於一實施例中，在填充切割區1420以一絕緣層或者以一裝入局部互連結構之絕緣層以前，摻雜物可藉由固體來源摻雜物層而通過切割區1420被植入或傳遞入該鰭或該些鰭之局部切割部分。 圖15闡明一種具有用於局部隔離之多閘極間隔的鰭之積體電路結構的橫斷面視圖，依據本發明之實施例。 參考圖15，矽鰭1502具有第一鰭部分1504，其係側面地鄰接第二鰭部分1506。第一鰭部分1504係藉由相對寬的切割1508(諸如與圖13A及13B相關聯所述者)而被分離自第二鰭部分1506，相對寬的切割1508具有寬度X。電介質填充材料1510被形成於相對寬的切割1508中且將第一鰭部分1504電氣地隔離自第二鰭部分1506。複數閘極線1512係位於矽鰭1502上方，其中該些閘極線之各者可包括閘極電介質和閘極電極堆疊1514、電介質蓋層1516、及側壁間隔物1518。兩閘極線(左邊兩閘極線1512)係佔據相對寬的切割1508，而(如此一來)第一鰭部分1504係藉由有效地兩個虛擬或不活動閘極而被分離自第二鰭部分1506。 反之，鰭部分可被分離以單一閘極距離。當作範例，圖16A闡明一種具有用於局部隔離之單一閘極間隔的鰭之積體電路結構的橫斷面視圖，依據本發明之另一實施例。 參考圖16A，矽鰭1602具有第一鰭部分1604，其係側面地鄰接第二鰭部分1606。第一鰭部分1604係藉由相對窄的切割1608而被分離自第二鰭部分1606，諸如與圖14A-14D相關聯所述者，相對窄的切割1608具有寬度Y，其中Y係小於圖15之X。電介質填充材料1610被形成於相對窄的切割1608中並將第一鰭部分1604電氣地隔離自第二鰭部分1606。複數閘極線1612係位於矽鰭1602上方，其中該些閘極線之各者可包括閘極電介質和閘極電極堆疊1614、電介質蓋層1616、及側壁間隔物1618。電介質填充材料1610係佔據其中單一閘極線先前所在的位置，而(如此一來)第一鰭部分1604係藉由單一「插入」閘極線而被分離自第二鰭部分1606。於一實施例中，殘餘間隔物材料1620係餘留在已移除閘極線部分之位置的側壁上，如圖所示。應理解：鰭1602之其他區可藉由以一較早、較寬廣的鰭切割製程所製造的二或甚至更多不活動閘極線(具有三條不活動閘極線之區1622)而被彼此隔離，如以下所描述。 再次參考圖16A，一種積體電路結構1600包括鰭1602，諸如矽鰭。鰭1602具有沿著第一方向1650之最長尺寸。隔離結構1610係沿著第一方向1650而將鰭1602之第一上部分1604分離自鰭1602之第二上部分1606。隔離結構1610具有沿著第一方向1650之中心1611。 第一閘極結構1612A係位於鰭1602之第一上部分1604上方，第一閘極結構1612A具有沿著一正交於第一方向1650之第二方向1652(例如，進入頁面)的最長尺寸。第一閘極結構1612A之中心1613A係藉由一節距而被分隔自隔離結構1610之中心1611，沿著第一方向1650。第二閘極結構1612B係位於鰭之第一上部分1604上方，第二閘極結構1612B具有沿著第二方向1652之最長尺寸。第二閘極結構1612B之中心1613B係藉由該節距而被分隔自第一閘極結構1612A之中心1613A，沿著第一方向1650。第三閘極結構1612C係位於鰭1602之第二上部分1606上方，第三閘極結構1612C具有沿著第二方向1652之最長尺寸。第三閘極結構1612C之中心1613C係藉由該節距而被分隔自隔離結構1610之中心1611，沿著第一方向1650。於一實施例中，隔離結構1610具有與第一閘極結構1612A之頂部、與第二閘極結構1612B之頂部、及與第三閘極結構1612C之頂部實質上共面的頂部，如所示。 於一實施例中，第一閘極結構1612A、第二閘極結構1612B及第三閘極結構1612C之各者包括閘極電極1660，於高k閘極電介質層1662的側壁之上與之間，如針對範例第三閘極結構1612C所示者。於一此類實施例中，第一閘極結構1612A、第二閘極結構1612B及第三閘極結構1612C之各者進一步包括絕緣封蓋1616於閘極電極1660上以及於高k閘極電介質層1662之側壁上。 於一實施例中，積體電路結構1600進一步包括介於第一閘極結構1612A與隔離結構1610之間的鰭1602之第一上部分1604上的第一外延半導體區1664A。第二外延半導體區1664B係位於第一閘極結構1612A與第二閘極結構1612B之間的鰭1602之第一上部分1604上。第三外延半導體區1664C係位於第三閘極結構1612C與隔離結構1610之間的鰭1602之第二上部分1606上。於一實施例中，第一1664A、第二1664B及第三1664C外延半導體區包括矽及鍺。於另一實施例中，第一1664A、第二1664B及第三1664C外延半導體區包括矽。 於一實施例中，隔離結構1610引發對鰭1602之第一上部分1604以及鰭1602之第二上部分1606的應力。於一實施例中，該應力為壓應力。於另一實施例中，該應力為張應力。於其他實施例中，隔離結構1610為部分地填充的絕緣層，其中導電結構被接著形成。導電結構可被使用為局部互連。於一實施例中，在以一絕緣層或者以一裝入局部互連結構之絕緣層形成隔離結構1610之前，摻雜物係藉由固體來源摻雜物層而被植入或傳遞入該鰭或該些鰭之局部切割部分。 於另一形態中，應理解：諸如上述隔離結構1610之隔離結構可被形成以取代鰭切割之局部位置上或者鰭切割之較寬廣位置上的主動閘極電極。此外，鰭切割之此等局部或較寬廣位置的深度可被形成為相對於彼此之該鰭內的變化深度。於第一範例中，圖16B闡明橫斷面視圖，其係顯示其中可形成鰭隔離結構以取代閘極電極的位置，依據本發明之實施例。 參考圖16B，鰭1680(諸如矽鰭)被形成於基底1682之上並與基底1682相連。鰭1680具有鰭末端或寬廣鰭切割1684，例如，其可被形成在鰭圖案化之時刻，諸如於上述鰭修整最後方式中。鰭1680亦具有局部切割1686，其中鰭1680之一部分被移除，例如，使用一種其中虛擬閘極被取代以電介質插塞之鰭修整隔離方式，如上所述。主動閘極電極1688被形成於該鰭上方，而(為了說明之目的)被顯示稍微在鰭1680前方，以鰭1680在背景，其中虛線代表從前視圖所覆蓋之區域。電介質插塞1690可被形成於鰭末端或寬廣鰭切割1684上以取代使用主動閘極於此等位置上。此外，或者於替代方式中，電介質插塞1692可被形成在局部切割1686上以取代使用主動閘極於此一位置上。應理解：外延源極或汲極區1694亦被顯示於主動閘極電極1688與插塞1690或1692之間的鰭1680之位置上。此外，於一實施例中，在局部切割1686上之鰭的末端之表面粗糙度比較寬廣切割的位置上之鰭的末端更粗糙，如圖16B所示。 圖17A-17C闡明使用鰭修整隔離方式所製造的鰭切割之各種深度可能性，依據本發明之實施例。 參考圖17A，半導體鰭1700(諸如矽鰭)被形成於下方基底1702之上並可與下方基底1702相連。鰭1700具有下鰭部分1700A及上鰭部分1700B，如由相對於鰭1700之絕緣結構1704的高度所界定。局部鰭隔離切割1706A將鰭1700從第二鰭部分1712分離入第一鰭部分1710中。於圖17A之範例中，如沿著a-a'軸所示，局部鰭隔離切割1706A之深度為鰭1700至基底1702之整個深度。 參考圖17B，於第二範例中，如沿著a-a'軸所示，局部鰭隔離切割1706B之深度比鰭1700至基底1702之整個深度更深。亦即，切割1706B延伸入下方基底1702。 參考圖17C，於第三範例中，如沿著a-a'軸所示，局部鰭隔離切割1706C之深度係少於鰭1700之整個深度，但是比隔離結構1704之上表面更深。再參考圖17C，於第四範例中，如沿著a-a'軸所示，局部鰭隔離切割1706D之深度係少於鰭1700之整個深度，且係在與隔離結構1704之上表面幾乎共面的位準上。 圖18闡明平面視圖及沿著a-a'軸所取的相應橫斷面視圖，其係顯示一鰭內之鰭切割的局部相對於較寬廣位置之深度的可能選擇，依據本發明之實施例。 參考圖18，第一及第二半導體鰭1800及1802(諸如矽鰭)具有延伸於絕緣結構1804之上的上鰭部分1800B及1802B。鰭1800及1802兩者具有鰭末端或寬廣鰭切割1806，例如，其可被形成在鰭圖案化之時刻，諸如於上述鰭修整最後方式中。鰭1800及1802兩者亦具有局部切割1808，其中鰭1800或1802之一部分被移除，例如，使用一種其中虛擬閘極被取代以電介質插塞之鰭修整隔離方式，如上所述。於一實施例中，在局部切割1808上之鰭1800及1802的末端之表面粗糙度比1806的位置上之鰭的末端更粗糙，如圖18中所示。 參考圖18之橫斷面視圖，下鰭部分1800A及1802A可被觀看於絕緣結構1804之高度下方。同時，該橫斷面視圖中所見者為其在鰭修整最後製程時被移除的鰭之殘留部分1810，於絕緣結構1804之形成前，如上所述。雖然顯示為突出於基底之上，但殘留部分1810亦可在基底之位準上或者進入基底內，如由範例額外的寬廣切割深度1820所示。應理解：鰭1800及1802之寬廣切割1806亦可在針對切割深度1820所述的位準上，其範例被描繪。局部切割1808可具有相應於針對圖17A-17C所述之深度的範例深度，如圖所示。 集體地參考圖16A、16B、17A-17C及18，依據本發明之實施例，積體電路結構包括一含有矽之鰭，該鰭具有頂部及側壁，其中該頂部具有沿著第一方向之最長尺寸。第一隔離結構沿著該第一方向而從該鰭之第二部分的第一末端分離該鰭之第一部分的第一末端。第一隔離結構具有沿著該第一方向之寬度。該鰭之第一部分的第一末端具有表面粗糙度。閘極結構包括閘極電極，位於該鰭之該第一部分的一區之側壁上方且側面地相鄰於該鰭之該第一部分的一區之側壁。該閘極結構具有沿著該第一方向之寬度，且該閘極結構之中心係以一沿著該第一方向之節距被隔離自該第一隔離結構之中心。第二隔離結構係位於該鰭之第一部分的第二末端上方，該第二末端係與該第一末端相反。第二隔離結構具有沿著該第一方向之寬度，而該鰭之該第一部分的該第二末端具有小於該鰭之該第一部分的該第一末端的表面粗糙度之表面粗糙度。第二隔離結構之中心係藉由該節距而被分隔自閘極結構之中心，沿著第一方向。 於一實施例中，該鰭之該第一部分的該第一末端具有扇形的形貌，如圖16B中所示。於一實施例中，第一外延半導體區係位於該閘極結構與該第一隔離結構之間的該鰭之該第一部分上。第二外延半導體區係位於該閘極結構與該第二隔離結構之間的該鰭之該第一部分上。於一實施例中，該些第一及第二外延半導體區具有沿著一正交於該第一方向之第二方向的寬度，沿著該第二方向的該寬度比該閘極結構底下沿著該第二方向的該鰭之該第一部分的寬度更寬，例如，如與圖11及12D相關聯所述之外延特徵，其具有比該些鰭部分(於其上其被生長於圖11及12D中所示之透視圖中)更寬的寬度。於一實施例中，該閘極結構進一步包括高k電介質層，介於該閘極電極與該鰭的該第一部分之間並沿著該閘極電極之側壁。 集體地參考圖16A、16B、17A-17C及18，依據本發明之另一實施例，積體電路結構包括一含有矽之鰭，該鰭具有頂部及側壁，其中該頂部具有沿著一方向之最長尺寸。第一隔離結構沿著該方向而從該鰭之第二部分的第一末端分離該鰭之第一部分的第一末端。該鰭之第一部分的第一末端具有一深度。閘極結構包括閘極電極，位於該鰭之該第一部分的一區之側壁頂部上方且側面地相鄰於該鰭之該第一部分的一區之側壁。第二隔離結構係位於該鰭之第一部分的第二末端上方，該第二末端係與該第一末端相反。該鰭之該第一部分的該第二末端具有不同於該鰭之該第一部分的該第一末端之深度的深度。 於一實施例中，該鰭之該第一部分的該第二末端之深度係小於該鰭之該第一部分的該第一末端之深度。於一實施例中，該鰭之該第一部分的該第二末端之深度係大於該鰭之該第一部分的該第一末端之深度。於一實施例中，第一隔離結構具有沿著該方向之寬度，而該閘極結構具有沿著該方向之該寬度。第二隔離結構具有沿著該方向之該寬度。於一實施例中，該閘極結構之中心係藉由沿著該方向之節距而被隔離自該第一隔離結構之中心，且該第二隔離結構之中心係藉由沿著該方向之該節距而被隔離自該閘極結構之該中心。 集體地參考圖16A、16B、17A-17C及18，依據本發明之另一實施例，積體電路結構包括含有矽之第一鰭，該第一鰭具有頂部及側壁，其中該頂部具有沿著一方向之最長尺寸，而一中斷係沿著該方向以從該鰭之第二部分的第一末端分離該第一鰭之第一部分的第一末端。該第一鰭之該第一部分具有與該第一末端相反的第二末端，而該鰭之該第一部分的該第一末端具有一深度。該積體電路結構亦包括含有矽之第二鰭，該第二鰭具有頂部及側壁，其中該頂部具有沿著該方向之最長尺寸。該積體電路結構亦包括介於該第一鰭與該第二鰭之間的殘留或殘餘鰭部分。殘餘鰭部分具有頂部及側壁，其中該頂部具有沿著該方向之最長尺寸，且該頂部與該鰭之該第一部分的該第一末端之深度是非共面的。 於一實施例中，該鰭之該第一部分的該第一末端之深度係低於該殘留或殘餘鰭部分之頂部。於一實施例中，該鰭之該第一部分的該第二末端具有與該鰭之該第一部分的該第一末端之深度共面的深度。於一實施例中，該鰭之該第一部分的該第二末端具有低於該鰭之該第一部分的該第一末端之深度的深度。於一實施例中，該鰭之該第一部分的該第二末端具有高於該鰭之該第一部分的該第一末端之深度的深度。於一實施例中，該鰭之該第一部分的該第一末端之深度係高於該殘留或殘餘鰭部分之頂部。於一實施例中，該鰭之該第一部分的該第二末端具有與該鰭之該第一部分的該第一末端之深度共面的深度。於一實施例中，該鰭之該第一部分的該第二末端具有低於該鰭之該第一部分的該第一末端之深度的深度。於一實施例中，該鰭之該第一部分的該第二末端具有高於該鰭之該第一部分的該第一末端之深度的深度。於一實施例中，該鰭之該第一部分的該第二末端具有與該殘餘鰭部分之頂部共面的深度。於一實施例中，該鰭之該第一部分的該第二末端具有低於該殘餘鰭部分之頂部的深度。於一實施例中，該鰭之該第一部分的該第二末端具有高於該殘餘鰭部分之頂部的深度。 於另一形態中，在局部或寬廣鰭切割之位置中所形成的電介質插塞可被調整以提供對於該鰭或鰭部分之特定應力。電介質插塞可被稱為鰭末端應力源，於此類實施方式中。 一或更多實施例係有關於鰭為基的半導體裝置之製造。針對此等裝置的性能增進可經由從多晶矽插塞填充製程所感應的通道應力來產生。實施例可包括利用多晶矽插塞填充製程中之材料性質以感應機械應力於金氧半導體場效電晶體(MOSFET)通道中。結果，感應的應力可增強電晶體之移動率及驅動電流。此外，一種文中所述之插塞填充的方法可容許沈積期間之任何接縫或空隙形成的去除。 為了提供背景，調處其鄰接鰭之插塞填充的獨特材料性質可感應應力於通道內。依據一或更多實施例，藉由調諧該插塞填充材料之組成、沈積、及後處置條件，則該通道中之應力被調變以有益於NMOS及PMOS電晶體兩者。此外，此等插塞可駐存在鰭基底之更深處，相較於其他常見的應力源技術，諸如外延源極或汲極。用以達成此功效之插塞填充的本質亦去除沈積期間之接縫或空隙並減輕該製程期間某些缺陷模式。 為了提供進一步背景，目前並沒有針對閘極(多晶矽)插塞之有意應力工程。來自傳統應力源(諸如外延源極或汲極)之應力提升、虛擬多晶矽閘極移除、應力襯裡(等等)不幸地傾向於隨著裝置節距縮小而減少。依據本發明之一或更多實施例以處理一或更多上述問題，應力之一額外來源被結合入電晶體結構中。此一製程之另一可能的優點可為插塞內之接縫或空隙(其可為其他化學氣相沈積方法所常見的)的去除。 圖19A及19B闡明一種在具有寬廣切割之鰭的末端上選擇鰭末端應力源(stressor)位置的方法中之各種操作的橫斷面視圖(例如，當作如上所述之鰭修整最後製程的部分)，依據本發明之實施例。 參考圖19A，鰭1900(諸如矽鰭)被形成於基底1902之上並可與基底1902相連。鰭1900具有鰭末端或寬廣鰭切割1904，例如，其可被形成在鰭圖案化之時刻，諸如於上述鰭修整最後方式中。主動閘極電極位置1906及虛擬閘極電極位置1908被形成於該鰭1900上方，而(為了說明之目的)被顯示稍微在鰭1900前方，以鰭1900在背景，其中虛線代表從前視圖所覆蓋之區域。應理解：外延源極或汲極區1910亦被顯示於閘極位置1906與1908之間的鰭1900之位置上。此外，層間電介質材料1912被包括於閘極位置1906與1908之間的鰭1900之位置上。 參考圖19B，閘極佔位結構或虛擬閘極位置1908被移除，其暴露了鰭末端或寬廣鰭切割1904。該移除產生了開口1920，其中電介質插塞(例如，鰭末端應力源電介質插塞)可最終地被形成。 圖20A及20B闡明一種在具有局部切割之鰭的末端上選擇鰭末端應力源(stressor)位置的方法中之各種操作的橫斷面視圖(例如，當作如上所述之鰭修整隔離製程的部分)，依據本發明之實施例。 參考圖20A，鰭2000(諸如矽鰭)被形成於基底2002之上並可與基底2002相連。鰭2000具有局部切割2004，其中鰭2000之一部分被移除，例如，使用一種其中虛擬閘極被移除且該鰭被蝕刻於局部位置中之鰭修整隔離方式，如上所述。主動閘極電極位置2006及虛擬閘極電極位置2008被形成於該鰭2000上方，而(為了說明之目的)被顯示稍微在鰭2000前方，以鰭2000在背景，其中虛線代表從前視圖所覆蓋之區域。應理解：外延源極或汲極區2010亦被顯示於閘極位置2006與2008之間的鰭2000之位置上。此外，層間電介質材料2012被包括於閘極位置2006與2008之間的鰭2000之位置上。 參考圖20B，閘極佔位結構或虛擬閘極位置2008被移除，其暴露了具有局部切割2004之鰭末端。該移除產生了開口2020，其中電介質插塞(例如，鰭末端應力源電介質插塞)可最終地被形成。 圖21A-21M闡明一種製造具有差分鰭末端電介質插塞的積體電路結構之方法中的各種操作之橫斷面視圖，依據本發明之實施例。 參考圖21A，起始結構2100包括NMOS區及PMOS區。起始結構2100之NMOS區包括第一鰭2102(諸如第一矽鰭)，其被形成於基底2104之上並可與基底2104相連。第一鰭2102具有鰭末端2106，其可被形成自局部或寬廣鰭切割。第一主動閘極電極位置2108及第一虛擬閘極電極位置2110被形成於第一鰭2102上方，而(為了說明之目的)被顯示稍微在第一鰭2102前方，以第一鰭2102在背景，其中虛線代表從前視圖所覆蓋之區域。外延N型源極或汲極區2112(諸如外延矽源極或汲極結構)亦被顯示於閘極位置2108與2110之間的第一鰭2102之位置上。此外，層間電介質材料2114被包括於閘極位置2108與2110之間的第一鰭2102之位置上。 起始結構2100之PMOS區包括第二鰭2122(諸如第二矽鰭)，其被形成於基底2104之上並可與基底2104相連。第二鰭2122具有鰭末端2126，其可被形成自局部或寬廣鰭切割。第二主動閘極電極位置2128及第二虛擬閘極電極位置2130被形成於第二鰭2122上方，而(為了說明之目的)被顯示稍微在第二鰭2122前方，以第二鰭2122在背景，其中虛線代表從前視圖所覆蓋之區域。外延P型源極或汲極區2132(諸如外延矽鍺源極或汲極結構)亦被顯示於閘極位置2128與2130之間的第二鰭2122之位置上。此外，層間電介質材料2134被包括於閘極位置2128與2130之間的第二鰭2122之位置上。 參考圖21B，個別地在位置2110及2130上之第一及第二虛擬閘極電極被移除。於移除時，第一鰭2102之鰭末端2106及第二鰭2122之鰭末端2126被暴露。該移除亦個別地產生了開口2116及2136，其中電介質插塞(例如，鰭末端應力源電介質插塞)可最終地被形成。 參考圖21C，材料襯裡2140被形成與圖21B之結構共形。於一實施例中，該材料襯裡包括矽及氮，諸如氮化矽材料襯裡。 參考圖21D，保護冠狀層2142(諸如金屬氮化物層)被形成於圖21C之結構上。 參考圖21E，硬遮罩材料2144(諸如碳為基的硬遮罩材料)被形成於圖21D之結構上方。微影遮罩或遮罩堆疊2146被形成於硬遮罩材料2144上方。 參考圖21F，PMOS區中的硬遮罩材料2144之部分及保護冠狀層2142之部分被移除自圖21E之結構。微影遮罩或遮罩堆疊2146亦被移除。 參考圖21G，第二材料襯裡2148被形成與圖21F之結構共形。於一實施例中，該第二材料襯裡包括矽及氮，諸如第二氮化矽材料襯裡。於一實施例中，第二材料襯裡2148具有不同的應力狀態以調整已暴露插塞中之應力。 參考圖21H，第二硬遮罩材料2150(諸如第二碳為基的硬遮罩材料)被形成於圖21G之結構上方且被接著凹陷於該結構之PMOS區的開口2136內。 參考圖21I，第二材料襯裡2148被蝕刻自圖2H之結構以移除第二材料襯裡2148自該NMOS區並凹陷第二材料襯裡2148於該結構之PMOS區中。 參考圖2J，硬遮罩材料2144、保護冠狀層2142、及第二硬遮罩材料2150被移除自圖2I之結構。該移除係留下兩不同的填充結構給開口2116，如相較於開口2136，個別地。 參考圖2K，絕緣填充材料2152被形成於圖2J之結構的開口2116及2136中且被平坦化。於一實施例中，絕緣填充材料2152為可流動的氧化物材料，諸如可流動的氧化矽或二氧化矽材料。 參考圖2L，絕緣填充材料2152被凹陷於圖2K之結構的開口2116及2136內以形成凹陷的絕緣填充材料2154。於一實施例中，蒸汽氧化製程被履行為該凹陷製程之部分或者接續於該凹陷製程以硬化凹陷的絕緣填充材料2154。於一此類實施例中，凹陷的絕緣填充材料2154縮小，其感應了張應力於鰭2102及2122上。然而，有相對較少的張應力感應材料於PMOS區中，相較於NMOS區中。 參考圖21M，第三材料襯裡2156係位於圖21L之結構上方。於一實施例中，第三材料襯裡2156包括矽及氮，諸如第三氮化矽材料襯裡。於一實施例中，第三材料襯裡2156係防止凹陷的絕緣填充材料2154被蝕刻掉，於後續源極或汲極接點蝕刻期間。 圖22A-22D闡明PMOS鰭末端應力源電介質插塞之範例結構的橫斷面視圖，依據本發明之實施例。 參考圖22A，結構2100之PMOS區上的開口2136包括材料襯裡2140，沿著開口2136之側壁。第二材料襯裡2148係與材料襯裡2140之下部分共形且被凹陷相對於材料襯裡2140之上部分。凹陷的絕緣填充材料2154係位於第二材料襯裡2148內且具有與第二材料襯裡2148之上表面共面的上表面。第三材料襯裡2156係位於材料襯裡2140之上部分內且係位於絕緣填充材料2154之上表面上以及位於第二材料襯裡2148之上表面上。第三材料襯裡2156具有接縫2157，例如，為以形成第三材料襯裡2156之沈積製程的人為產物。 參考圖22B，結構2100之PMOS區上的開口2136包括材料襯裡2140，沿著開口2136之側壁。第二材料襯裡2148係與材料襯裡2140之下部分共形且被凹陷相對於材料襯裡2140之上部分。凹陷的絕緣填充材料2154係位於第二材料襯裡2148內且具有與第二材料襯裡2148之上表面共面的上表面。第三材料襯裡2156係位於材料襯裡2140之上部分內且係位於絕緣填充材料2154之上表面上以及位於第二材料襯裡2148之上表面上。第三材料襯裡2156不具有接縫。 參考圖22C，結構2100之PMOS區上的開口2136包括材料襯裡2140，沿著開口2136之側壁。第二材料襯裡2148係與材料襯裡2140之下部分共形且被凹陷相對於材料襯裡2140之上部分。凹陷的絕緣填充材料2154係位於第二材料襯裡2148內及上方且具有位於第二材料襯裡2148之上表面之上的上表面。第三材料襯裡2156係位於材料襯裡2140之上部分內且係位於絕緣填充材料2154之上表面上。第三材料襯裡2156被顯示沒有接縫，但是於其他實施例中第三材料襯裡2156具有接縫。 參考圖22D，結構2100之PMOS區上的開口2136包括材料襯裡2140，沿著開口2136之側壁。第二材料襯裡2148係與材料襯裡2140之下部分共形且被凹陷相對於材料襯裡2140之上部分。凹陷的絕緣填充材料2154係位於第二材料襯裡2148內且具有被凹陷到底於第二材料襯裡2148之上表面的上表面。第三材料襯裡2156係位於材料襯裡2140之上部分內且係位於絕緣填充材料2154之上表面上以及位於第二材料襯裡2148之上表面上。第三材料襯裡2156被顯示沒有接縫，但是於其他實施例中第三材料襯裡2156具有接縫。 集體地參考圖19A、19B、20A、20B、21A-21M、及22A-22D，依據本發明之實施例，積體電路結構包括鰭(諸如矽)，該鰭具有頂部及側壁。該頂部具有沿著一方向之最長尺寸。第一隔離結構係位於該鰭之第一末端上方。閘極結構包括閘極電極，位於該鰭之一區的側壁之頂部上方且側面地相鄰於該鰭之該區的側壁。閘極結構被隔離自該第一隔離結構，沿著該方向。第二隔離結構係位於該鰭之第二末端上方，該第二末端係與該第一末端相反。第二隔離結構被隔離自該閘極結構，沿著該方向。第一隔離結構及第二隔離結構兩者均包括第一電介質材料(例如，材料襯裡2140)，其係側面地圍繞一不同於該第一電介質材料之凹陷的第二電介質材料(例如，第二材料襯裡2148)。凹陷的第二電介質材料係側面地圍繞一不同於該些第一和第二電介質材料之第三電介質材料(例如，凹陷的絕緣填充材料2154)的至少一部分。 於一實施例中，第一隔離結構及第二隔離結構兩者均進一步包括由第一電介質材料之上部分所側面地圍繞的第四電介質材料(例如，第三材料襯裡2156)，該第四電介質材料係位於該第三電介質材料之上表面上。於一此類實施例中，第四電介質材料係進一步位於第二電介質材料之上表面上。於另一此類實施例中，第四電介質材料具有幾乎垂直的中央接縫。於另一此類實施例中，第四電介質材料不具有接縫。 於一此類實施例中，第三電介質材料具有與第二電介質材料之上表面共面的上表面。於一實施例中，第三電介質材料具有低於第二電介質材料之上表面的上表面。於一實施例中，第三電介質材料具有高於第二電介質材料之上表面的上表面，且該第三電介質材料係進一步位於第二電介質材料之上表面上方。於一實施例中，第一及第二隔離結構係感應壓應力於該鰭上。於一此類實施例中，閘極電極為P型閘極電極。 於一實施例中，該第一隔離結構具有沿著該方向之寬度，該閘極結構具有沿著該方向之該寬度，及該第二隔離結構具有沿著該方向之該寬度。於一此類實施例中，該閘極結構之中心係藉由沿著該方向之節距而被隔離自該第一隔離結構之中心，且該第二隔離結構之中心係藉由沿著該方向之該節距而被隔離自該閘極結構之該中心。於一實施例中，第一及第二隔離結構兩者均位於層間電介質層中之相應溝槽中。 於一此類實施例中，第一源極或汲極區係介於閘極結構與第一隔離結構之間。第二源極或汲極區係介於閘極結構與第二隔離結構之間。於一此類實施例中，第一及第二源極或汲極區為包括矽和鍺之嵌入式源極或汲極區。於一此類實施例中，該閘極結構進一步包括高k電介質層，介於該閘極電極與該鰭之間並沿著該閘極電極之側壁。 於另一形態中，個別電介質插塞之深度可變化於半導體結構內或者於共同基底上所形成的架構內。當作範例，圖23A闡明另一種具有鰭末端應力感應特徵的半導體結構之橫斷面視圖，依據本發明之另一實施例。參考圖23A，淺電介質插塞2308A被包括，連同一對深電介質插塞2308B及2308C。於一此類實施例中，如圖所示，淺電介質插塞2308C之深度係幾乎等於基底2304內之半導體鰭2302的深度，而該對深電介質插塞2308B及2308C之深度係低於基底2304內之半導體鰭2302的深度。 再次參考圖23A，此一配置可致能一溝槽中之鰭修整隔離(FTI)裝置上的應力放大，其係更深地蝕刻入基底2304以提供介於相鄰鰭2302之間的隔離。此一方式可被實施以增加晶片上電晶體之密度。於一實施例中，來自插塞填充之電晶體上所感應的應力效應被放大於FTI電晶體中，因為應力轉移係發生於該鰭中以及於該電晶體下方的基底或井中。 於另一形態中，電介質插塞中所包括之張應力感應的氧化物層的寬度或量可被改變於半導體結構內或者於共同基底上所形成的架構內，例如，根據該裝置為PMOS裝置或NMOS裝置。當作範例，圖23B闡明另一種具有鰭末端應力感應特徵的半導體結構之橫斷面視圖，依據本發明之另一實施例。參考圖23B，於特定實施例中，NMOS裝置包括相對較多的張應力感應氧化物層2350，相較於相應的PMOS裝置。 再次參考圖23B，於一實施例中，差分插塞填充被實施以感應適當的應力於NMOS及PMOS中。例如，NMOS插塞2308D及2308E具有張應力感應氧化物層2350之更大體積及更大寬度，相較於PMOS插塞2308F及2308G。插塞填充可被圖案化以感應不同應力於NMOS及PMOS裝置中。例如，微影圖案化可被用以打開PMOS裝置(例如，加寬PMOS裝置之電介質插塞溝槽)，於該點上不同填充選擇可被履行以區分NMOS相對於PMOS裝置中之插塞填充。於範例實施例中，減少PMOS裝置上之插塞中的可流動氧化物之體積可減少感應的張應力。於一此類實施例中，壓應力可為主導的，例如，自壓應力源極和汲極區。於其他實施例中，不同插塞襯裡或不同填充材料之使用係提供可調諧的應力控制。 如上所述，應理解：多晶矽插塞應力效應可有助於NMOS電晶體(例如，張通道應力)及PMOS電晶體(例如，壓通道應力)兩者。依據本發明之實施例，半導體鰭為單軸受應力的半導體鰭。單軸受應力的半導體鰭可以張應力或者以壓應力而被單軸地受應力。例如，圖24A闡明一具有伸單軸應力之鰭的斜角視圖，而圖24B闡明一具有壓縮單軸應力之鰭的斜角視圖，依據本發明之一或更多實施例。 參考圖24A，半導體鰭2400具有配置於其中之離散通道區(C)。源極區(S)及汲極區(D)被配置於半導體鰭2400中，在通道區(C)之任一側上。半導體鰭2400之離散通道區具有沿著單軸張應力之方向的電流方向(指向遠離彼此並朝向末端2402和2404之箭號)，從源極區(S)至汲極區(D)。 參考圖24B，半導體鰭2450具有配置於其中之離散通道區(C)。源極區(S)及汲極區(D)被配置於半導體鰭2450中，在通道區(C)之任一側上。半導體鰭2450之離散通道區具有沿著單軸壓應力之方向的電流方向(指向彼此並遠離末端2452和2454之箭號)，從源極區(S)至汲極區(D)。因此，文中所述之實施例可被實施以增進電晶體移動率及驅動電流，容許更快速履行電路及晶片。 於另一形態中，在介於其中閘極線切割(多晶矽切割)被執行及鰭修整隔離(FTI)局部鰭切割被執行的位置之間可存在有一關係。於一實施例中，FTI局部鰭切割僅被執行於其中多晶矽切割所被執行的位置中。然而，於一此類實施例中，FTI切割不一定被執行在其中多晶矽切割所被執行的每一位置上。 圖25A及25B闡明平面視圖，其表示一種用以形成局部隔離結構於選擇閘極線切割位置中之具有單一閘極間隔的鰭之圖案化的方法中之各種操作，依據本發明之實施例。 參考圖25A，一種製造積體電路結構之方法包括形成複數鰭2502，該些複數鰭2502之個別者具有沿著第一方向2504之最長尺寸。複數閘極結構2506係位於複數鰭2502上方，該些閘極結構2506之個別者具有沿著一正交於第一方向2504之第二方向2508的最長尺寸。於一實施例中，閘極結構2506為犧牲或虛擬閘極線，例如，從多晶矽所製造。於一實施例中，複數鰭2502為矽鰭且係與下方矽基底之一部分相連。 再次參考圖25A，電介質材料結構2510被形成於複數閘極結構2506的相鄰者之間。複數閘極結構2506之二者的部分2512及2513被移除以暴露複數鰭2502之各者的部分。於一實施例中，移除複數閘極結構2506之二者的該些部分2512及2513係涉及使用比閘極結構2506之該些部分2512及2513的各者之寬度更寬的微影窗。在位置2512上之複數鰭2502的各者之暴露部分被移除以形成切割區2520。於一實施例中，複數鰭2502之各者的暴露部分係使用乾式或電漿蝕刻製程而被移除。然而，在位置2513上之複數鰭2502的各者之暴露部分被遮蔽以防移除。於一實施例中，區2512/2520係代表多晶矽切割及FTI局部鰭切割兩者。然而，位置2513代表僅多晶矽切割。 參考圖25B，多晶矽切割和FTI局部鰭切割之位置2512/2520及多晶矽切割之位置2513被填充以絕緣結構2530，諸如電介質插塞。範例絕緣結構或「多晶矽切割」或「插塞」結構被描述於下。 圖26A-26C闡明針對圖25B之結構的各個區之多晶矽切割與FTI局部鰭切割位置以及僅多晶矽切割位置的電介質插塞之各種可能性的橫斷面視圖，依據本發明之實施例。 參考圖26A，在位置2513上之電介質插塞2530的部分2600A之橫斷面視圖被顯示沿著圖25B之結構的a-a'軸。電介質插塞2530之部分2600A被顯示於未切割鰭2502上且介於電介質材料結構2510之間。 參考圖26B，在位置2512上之電介質插塞2530的部分2600B之橫斷面視圖被顯示沿著圖25B之結構的b-b'軸。電介質插塞2530之部分2600B被顯示於切割鰭位置2520上且介於電介質材料結構2510之間。 參考圖26C，在位置2512上之電介質插塞2530的部分2600C之橫斷面視圖被顯示沿著圖25B之結構的c-c'軸。電介質插塞2530之部分2600C被顯示於鰭2502之間的溝槽隔離結構2602上且介於電介質材料結構2510之間。於一實施例中，其範例被描述於上，溝槽隔離結構2602包括第一絕緣層2602A、第二絕緣層2602B、及第二絕緣層2602B上之絕緣填充材料2602C。 集體地參考圖25A、25B及26A-26C，依據本發明之實施例，一種製造積體電路結構之方法包括形成複數鰭，該些複數鰭之個別者係沿著第一方向。複數閘極結構被形成於複數鰭上方，該些閘極結構之個別者係沿著一正交於該第一方向之第二方向。電介質材料結構被形成於複數閘極結構的相鄰者之間。複數閘極結構之第一者的一部分被移除以暴露複數鰭之各者的第一部分。複數閘極結構之第二者的一部分被移除以暴露複數鰭之各者的第二部分。複數鰭之各者的已暴露第一部分被移除，但複數鰭之各者的已暴露第二部分不被移除。第一絕緣結構被形成於複數鰭之已移除第一部分的位置中。第二絕緣結構被形成於複數閘極結構之第二者的已移除部分之位置中。 於一實施例中，移除複數閘極結構之第一及第二者的該些部分係涉及使用比複數閘極結構之第一及第二者的該些部分之各者的寬度更寬的微影窗。於一實施例中，移除複數鰭之各者的已暴露第一部分係涉及蝕刻至少於複數鰭之高度的深度。於一此類實施例中，該深度係大於複數鰭中之源極或汲極區的深度。於一實施例中，複數鰭包括矽且係與矽基底之一部分相連。 集體地參考圖16A、25A、25B及26A-26C，依據本發明之另一實施例，積體電路結構包括一含有矽之鰭，該鰭具有沿著第一方向之最長尺寸。隔離結構係位於該鰭之上部分上方，該隔離結構具有沿著該第一方向之中心。第一閘極結構係位於該鰭之上部分上方，該第一閘極結構具有沿著一正交於該第一方向之第二方向的最長尺寸。該第一閘極結構之中心係藉由沿著該第一方向之節距而被分隔自該隔離結構之中心。第二閘極結構係位於該鰭之上部分上方，該第二閘極結構具有沿著該第二方向之最長尺寸。該第二閘極結構之中心係藉由沿著該第一方向之該節距而被分隔自該第一閘極結構之該中心。第三閘極結構係位於該鰭之上部分上方，相反於來自第一及第二閘極結構之隔離結構的一側，該第三閘極結構具有沿著該第二方向之最長尺寸。該第三閘極結構之中心係藉由沿著該第一方向之該節距而被分隔自該閘極結構之該中心。 於一實施例中，第一閘極結構、第二閘極結構及第三閘極結構之各者包括閘極電極，於高k閘極電介質層的側壁之上以及之間。於一此類實施例中，第一閘極結構、第二閘極結構及第三閘極結構之各者進一步包括絕緣封蓋於閘極電極上以及於高k閘極電介質層之側壁上。 於一實施例中，第一外延半導體區係位於該第一閘極結構與該隔離結構之間的該鰭之該上部分上。第二外延半導體區係位於該第一閘極結構與該第二閘極結構之間的該鰭之該上部分上。第三外延半導體區係位於該第三閘極結構與該隔離結構之間的該鰭之該上部分上。於一此類實施例中，第一、第二及第三外延半導體區包括矽及鍺。於另一此類實施例中，第一、第二及第三外延半導體區包括矽。 集體地參考圖16A、25A、25B及26A-26C，依據本發明之另一實施例，積體電路結構包括介於一對半導體鰭之間的淺溝槽隔離(STI)結構，該STI結構具有沿著第一方向之最長尺寸。隔離結構係位於該STI結構上，該隔離結構具有沿著該第一方向之中心。第一閘極結構係位於該STI結構上，該第一閘極結構具有沿著一正交於該第一方向之第二方向的最長尺寸。該第一閘極結構之中心係藉由沿著該第一方向之節距而被分隔自該閘極結構之中心。第二閘極結構係位於該STI結構上，該第二閘極結構具有沿著該第二方向之最長尺寸。該第二閘極結構之中心係藉由沿著該第一方向之該節距而被分隔自該第一閘極結構之該中心。第三閘極結構係位於該STI結構上，相反於來自第一及第二閘極結構之隔離結構的一側，該第三閘極結構具有沿著該第二方向之最長尺寸。該第三閘極結構之中心係藉由沿著該第一方向之該節距而被分隔自該閘極結構之該中心。 於一實施例中，第一閘極結構、第二閘極結構及第三閘極結構之各者包括閘極電極，於高k閘極電介質層的側壁之上以及之間。於一此類實施例中，第一閘極結構、第二閘極結構及第三閘極結構之各者進一步包括絕緣封蓋於閘極電極上以及於高k閘極電介質層之側壁上。於一實施例中，該對半導體鰭為一對矽鰭。 於另一形態中，無論是多晶矽切割與FTI局部鰭切割一起或者是只有多晶矽切割，用以填充切割位置之絕緣結構或電介質插塞可側面地延伸入相應切割閘極線之電介質間隔物內、或者甚至超過相應切割閘極線之電介質間隔物。 於其中溝槽接點形狀不受多晶矽切割電介質插塞所影響的第一範例中，圖27A闡明一種具有閘極線切割之積體電路結構的平面視圖及相應橫斷面視圖，該閘極線切割具有延伸入該閘極線之電介質間隔物的電介質插塞，依據本發明之實施例。 參考圖27A，積體電路結構2700A包括第一矽鰭2702，其具有沿著第一方向2703之最長尺寸。第二矽鰭2704具有沿著該第一方向2703之最長尺寸。絕緣體材料2706係介於第一矽鰭2702與第二矽鰭2704之間。閘極線2708係位於第一矽鰭2702上方以及於第二矽鰭2704上方，沿著第二方向2709，該第二方向2709係正交於第一方向2703。閘極線2708具有第一側2708A及第二側2708B，且具有第一末端2708C及第二末端2708D。閘極線2708具有一中斷2710於絕緣體材料2706上方，介於閘極線2708的第一末端2708C與第二末端2708D之間。中斷2710被填充以電介質插塞2712。 溝槽接點2714係位於第一矽鰭2702上方以及於第二矽鰭2704上方，沿著第二方向2709，在閘極線2708之第一側2708A上。溝槽接點2714於絕緣體材料2706上方是相連的，在側面地相鄰於電介質插塞2712之位置2715上。電介質間隔物2716係側面地介於溝槽接點2714與閘極線2708的第一側2708A之間。電介質間隔物2716係沿著閘極線2708之第一側2708A及電介質插塞2712為相連的。電介質間隔物2716具有側面地相鄰於電介質插塞2712之寬度(W2)，其係比側面地相鄰於閘極線2708之第一側2708A的寬度(W1)更窄。 於一實施例中，第二溝槽接點2718係位於第一矽鰭2702上方以及於第二矽鰭2704上方，沿著第二方向2709，在閘極線2708之第二側2708B上。第二溝槽接點2718於絕緣體材料2706上方是相連的，在側面地相鄰於電介質插塞2712之位置2719上。於一此類實施例中，第二電介質間隔物2720係側面地介於第二溝槽接點2718與閘極線2708的第二側2708B之間。第二電介質間隔物2720係沿著閘極線2708之第二側2708B及電介質插塞2712為相連的。第二電介質間隔物2716具有側面地相鄰於電介質插塞2712之寬度，其係比側面地相鄰於閘極線2708之第二側2708B的寬度更窄。 於一實施例中，閘極線2708包括高k閘極電介質層2722、閘極電極2724、及電介質蓋層2726。於一實施例中，電介質插塞2712包括如電介質間隔物2714之相同材料但分離自電介質間隔物2714。於一實施例中，電介質插塞2712包括與電介質間隔物2714不同的材料。 於其中溝槽接點形狀不受多晶矽切割電介質插塞所影響的第二範例中，圖27B闡明一種具有閘極線切割之積體電路結構的平面視圖及相應橫斷面視圖，該閘極線切割具有延伸超過該閘極線之電介質間隔物的電介質插塞，依據本發明之另一實施例。 參考圖27B，積體電路結構2700B包括第一矽鰭2752，其具有沿著第一方向2753之最長尺寸。第二矽鰭2754具有沿著該第一方向2753之最長尺寸。絕緣體材料2756係介於第一矽鰭2752與第二矽鰭2754。閘極線2758係位於第一矽鰭2752上方以及於第二矽鰭2754上方，沿著第二方向2759，該第二方向2759係正交於第一方向2753。閘極線2758具有第一側2758A及第二側2758B，且具有第一末端2758C及第二末端2758D。閘極線2758具有一中斷2760於絕緣體材料2756上方，介於閘極線2758的第一末端2758C與第二末端2758D之間。中斷2760被填充以電介質插塞2762。 溝槽接點2764係位於第一矽鰭2752上方以及於第二矽鰭2754上方，沿著第二方向2759，在閘極線2758之第一側2758A上。溝槽接點2764於絕緣體材料2756上方是相連的，在側面地相鄰於電介質插塞2762之位置2765上。電介質間隔物2766係側面地介於溝槽接點2764與閘極線2758的第一側2758A之間。電介質間隔物2766係沿著閘極線2758之第一側2758A但不沿著電介質插塞2762，導致中斷的電介質間隔物2766。溝槽接點2764具有側面地相鄰於電介質插塞2762之寬度(W1)，其係比側面地相鄰於電介質間隔物2766之寬度(W2)更窄。 於一實施例中，第二溝槽接點2768係位於第一矽鰭2752上方以及於第二矽鰭2754上方，沿著第二方向2759，在閘極線2758之第二側2758B上。第二溝槽接點2768於絕緣體材料2756上方是相連的，在側面地相鄰於電介質插塞2762之位置2769上。於一此類實施例中，第二電介質間隔物2770係側面地介於第二溝槽接點2768與閘極線2758的第二側2758B之間。第二電介質間隔物2770係沿著閘極線2758之第二側2758B但不沿著電介質插塞2762，導致中斷的電介質間隔物2770。第二溝槽接點2768具有側面地相鄰於電介質插塞2762之寬度，其係比側面地相鄰於第二電介質間隔物2770之寬度更窄。 於一實施例中，閘極線2758包括高k閘極電介質層2772、閘極電極2774、及電介質蓋層2776。於一實施例中，電介質插塞2762包括如電介質間隔物2764之相同材料但分離自電介質間隔物2764。於一實施例中，電介質插塞2762包括與電介質間隔物2764不同的材料。 於其中多晶矽切割位置之電介質插塞從該插塞之頂部至該插塞之底部逐漸變細的第三範例中，圖28A-28F闡明一種製造具有閘極線切割之積體電路結構的方法中之各種操作的橫斷面視圖，該閘極線切割具有電介質插塞，該電介質插塞具有一延伸超過該閘極線之電介質間隔物的上部分及一延伸入該閘極線之該些電介質間隔物的下部分，依據本發明之另一實施例。 參考圖28A，複數閘極線2802被形成於結構2804上方，諸如於半導體鰭之間的溝槽隔離結構上方。於一實施例中，閘極線2802之各者為犧牲或虛擬閘極線，例如，具有虛擬閘極電極2806及電介質封蓋2808。此等犧牲或虛擬閘極線之部分可稍後被取代於取代閘極製程中，例如，接續於以下所述的電介質插塞形成後。電介質間隔物2810係沿著閘極線2802之側壁。電介質材料2812(諸如電介質間層)係介於閘極線2802之間。遮罩2814被形成並微影地圖案化以暴露閘極線2802之一的一部分。 參考圖28B，隨著遮罩2814在適當位置，中央閘極線2802被移除以一蝕刻製程。遮罩2814被接著移除。於一實施例中，該蝕刻製程係侵蝕已移除閘極線2802之電介質間隔物2810的部分，其形成減少的電介質間隔物2816。此外，藉由遮罩2814而被暴露之電介質材料2812的上部分被侵蝕於該蝕刻製程中，其形成侵蝕的電介質材料部分2818。於特定實施例中，殘餘虛擬閘極材料2820(諸如殘餘多晶矽)係餘留在該結構中，當作未完成蝕刻製程之假影。 參考圖28C，硬遮罩2822被形成於圖28B之結構上方。硬遮罩2822可與圖2B之結構的上部分共形，及特別地，與侵蝕的電介質材料部分2818共形。 參考圖28D，殘餘虛擬閘極材料2820被移除，例如，以一種蝕刻製程，其可在化學上類似於用以移除中央閘極線2802之蝕刻製程。於一實施例中，硬遮罩2822係保護侵蝕的電介質材料部分2818在殘餘虛擬閘極材料2820之移除期間不被進一步侵蝕。 參考圖28E，硬遮罩2822被移除。於一實施例中，硬遮罩2822被移除而無或基本上無侵蝕的電介質材料部分2818之進一步侵蝕。 參考圖28F，電介質插塞2830被形成於圖28E之結構的開口中。電介質插塞2830之上部分係位於侵蝕的電介質材料部分2818上方，例如，有效地超過原始間隔物2810。電介質插塞2830之下部分係相鄰於減少的電介質間隔物2816，例如，有效地進入但不超過原始間隔物2810。結果，電介質插塞2830具有錐形輪廓，如圖28F中所示。應理解：電介質插塞2830可被製造自以上針對其他多晶矽切割或FTI插塞或鰭末端應力源所述的材料及製程。 於另一形態中，佔位閘極結構或虛擬閘極結構之部分可被留存在永久閘極結構底下之溝槽隔離區上方，當作對抗取代閘極製程期間之溝槽隔離區的侵蝕之保護。例如，圖29A-29C闡明一種具有殘餘虛擬閘極材料於永久閘極堆疊之底部的部分上之積體電路結構的平面視圖及相應橫斷面視圖，依據本發明之實施例。 參考圖29A-29C，一種積體電路結構包括鰭2902，諸如自半導體基底2904突出之矽鰭。鰭2902具有下鰭部分2902B及上鰭部分2902A。上鰭部分2902A具有頂部2902C及側壁2902D。隔離結構2906係圍繞下鰭部分2902B。隔離結構2906包括具有頂部表面2907之絕緣材料2906C。半導體材料2908係位於絕緣材料2906C之頂部表面2907的一部分上。半導體材料2908被分離自鰭2902。 閘極電介質層2910係位於上鰭部分2902A之頂部2902C上方並側面地鄰接上鰭部分2902A之側壁2902D。閘極電介質層2910係進一步位於絕緣材料2906C之頂部表面2907的該部分上之半導體材料2908上。中間額外閘極電介質層2911(諸如鰭2902之氧化部分)可介於上鰭部分2902A之頂部2902C上方的閘極電介質層2910之間，且側面地鄰接上鰭部分2902A之側壁2902D。閘極電極2912係位於上鰭部分2902A之頂部2902C上方的閘極電介質層2910上方並側面地鄰接上鰭部分2902A之側壁2902D。閘極電極2912係進一步位於絕緣材料2906C之頂部表面2907的該部分上之半導體材料2908上的閘極電介質層2910上方。第一源極或汲極區2916係鄰接閘極電極2912之第一側，而第二源極或汲極區2918係鄰接閘極電極2912之第二側，該第二側與該第一側相反。於一實施例中，其範例被描述於上，隔離結構2906包括第一絕緣層2906A、第二絕緣層2906B、及絕緣材料2906C。 於一實施例中，絕緣材料2906C之頂部表面2907的該部分上之半導體材料2908為(或包括)多晶矽。於一實施例中，絕緣材料2906C之頂部表面2907具有凹陷(如圖所示)，且半導體材料2908係位於該凹陷中。於一實施例中，隔離結構2906包括沿著絕緣材料2906C之底部及側壁的第二絕緣材料(2906A或2906B或2906A/2906B兩者)。於一此類實施例中，沿著絕緣材料2906C之側壁的第二絕緣材料(2906A或2906B或2906A/2906B兩者)之該部分具有頂部表面於絕緣材料2906C的最上表面之上，如圖所示。於一實施例中，第二絕緣材料(2906A或2906B或2906A/2906B兩者)之頂部表面係位於半導體材料2908的最上表面之上或者與半導體材料2908的最上表面共面。 於一實施例中，絕緣材料2906C之頂部表面2907的該部分上之半導體材料2908不延伸超過閘極電介質層2910。亦即，從平面視圖觀點，半導體材料2908的位置被限制於由閘極堆疊2912/2910所涵蓋的區。於一實施例中，第一電介質間隔物2920係沿著閘極電極2912之第一側。第二電介質間隔物2922係沿著閘極電極2912之第二側。於一此類實施例中，閘極電介質層2910進一步延伸沿著第一電介質間隔物2920及第二電介質間隔物2922之側壁，如圖29B中所示。 於一實施例中，閘極電極2912包括共形導電層2912A(例如，工作函數層)。於一此類實施例中，工作函數層2912A包括鈦及氮。於另一實施例中，工作函數層2912A包括鈦、鋁、碳及氮。於一實施例中，閘極電極2912進一步包括導電填充金屬層2912B於工作函數層2912A上方。於一此類實施例中，導電填充金屬層2912B包括鎢。於特定實施例中，導電填充金屬層2912B包括95或更大原子百分比的鎢及0.1至2原子百分比的氟。於一實施例中，絕緣封蓋2924係位於閘極電極2912上並可延伸於閘極電介質層2910上方，如圖29B中所示。 圖30A-30D闡明一種製造具有殘餘虛擬閘極材料於永久閘極堆疊之底部的部分上之積體電路結構的方法中之各種操作的橫斷面視圖，依據本發明之另一實施例。透視圖顯示係沿著圖29C之結構的a-a'軸之一部分。 參考圖30A，一種製造積體電路結構之方法包括從半導體基底3002形成鰭3000。鰭3000具有下鰭部分3000A及上鰭部分3000B。上鰭部分3000B具有頂部3000C及側壁3000D。隔離結構3004係圍繞下鰭部分3000A。隔離結構3004包括具有頂部表面3005之絕緣材料3004C。佔位閘極電極3006係位於上鰭部分3000B之頂部3000C上方並側面地鄰接上鰭部分3000B之側壁3000D。佔位閘極電極3006包括半導體材料。 雖然未顯示自圖30A之透視圖(但其位置被顯示於圖29C中)，第一源極或汲極區可被形成鄰接佔位閘極電極3006之第一側，而第二源極或汲極區可被形成鄰接佔位閘極電極3006之第二側，該第二側與該第一側相反。此外，閘極電介質間隔物可被形成沿著佔位閘極電極3006之側壁，而層間(ILD)電介質層可被形成側面地鄰接佔位閘極電極3006。 於一實施例中，佔位閘極電極3006為(或包括)多晶矽。於一實施例中，隔離結構3004之絕緣材料3004C的頂部表面3005具有凹陷，如圖所示。佔位閘極電極3006之一部分係位於凹陷中。於一實施例中，隔離結構3004包括沿著絕緣材料3004C之底部及側壁的第二絕緣材料(3004A或3004B或3004A及3004B兩者)，如圖所示。於一此類實施例中，沿著絕緣材料3004C之側壁的第二絕緣材料(3004A或3004B或3004A及3004B兩者)之該部分具有頂部表面於絕緣材料3004C之頂部表面3005的至少一部分之上。於一實施例中，第二絕緣材料(3004A或3004B或3004A及3004B兩者)之頂部表面係位於佔位閘極電極3006之一部分的最低表面之上。 參考圖30B，佔位閘極電極3006被蝕刻自上鰭部分3000B之頂部3000C及側壁3000D上方，例如，沿著圖30A之方向3008。該蝕刻製程可被稱為取代閘極製程。於一實施例中，該蝕刻或取代閘極製程是未完成的且留下佔位閘極電極3006之一部分3012於隔離結構3004之絕緣材料3004C的頂部表面3005之至少一部分上。 參考圖30A及30B兩者，於一實施例中，在形成佔位閘極電極3006之前所形成的上鰭部分3000B之氧化部分3010被留存於該蝕刻製程期間，如圖所示。然而，於另一實施例中，佔位閘極電介質層被形成在形成佔位閘極電極3006之前，且該佔位閘極電介質層在接續於蝕刻該佔位閘極電極後被移除。 參考圖30C，閘極電介質層3014被形成於上鰭部分3000B之頂部3000C上方並側面地鄰接上鰭部分3000B之側壁3000D。於一實施例中，閘極電介質層3014被形成於上鰭部分3000B之頂部3000C上方的上鰭部分3000B之氧化部分3010上並側面地鄰接上鰭部分3000B之側壁3000D，如圖所示。於另一實施例中，閘極電介質層3014被直接地形成於上鰭部分3000B之頂部3000C上方的上鰭部分3000B上並側面地相鄰上鰭部分3000B之側壁3000D，在其中接續於蝕刻佔位閘極電極後移除上鰭部分3000B之氧化部分3010的情況下。在任一情況下，於一實施例中，閘極電介質層3014被進一步形成於隔離結構3004之絕緣材料3004C的頂部表面3005之該部分上的佔位閘極電極3006之部分3012上。 參考圖30D，永久閘極電極3016被形成於上鰭部分3000B之頂部3000C上方的閘極電介質層3014上方並側面地鄰接上鰭部分3000B之側壁3000D。永久閘極電極3016係進一步位於絕緣材料3004C之頂部表面3005的該部分上之佔位閘極電極3006的部分3012上之閘極電介質層3014上方。 於一實施例中，形成永久閘極電極3016包括形成工作函數層3016A。於一此類實施例中，工作函數層3016A包括鈦及氮。於另一此類實施例中，工作函數層3016A包括鈦、鋁、碳及氮。於一實施例中，形成永久閘極電極3016進一步包括形成工作函數層3016A上方所形成之導電填充金屬層3016B。於一此類實施例中，形成導電填充金屬層3016B包括使用具有六氟化鎢(WF 6)先質之原子層沈積(ALD)以形成含鎢膜。於一實施例中，絕緣閘極蓋層3018被形成於永久閘極電極3016上。 於另一形態中，本發明之一些實施例包括非晶高k層於閘極電極之閘極電介質結構中。於其他實施例中，部分或完全結晶高k層被包括於閘極電極之閘極電介質結構中。於其中部分或完全結晶高k層被包括之一實施例中，閘極電介質結構為鐵電(FE)閘極電介質結構。於其中部分或完全結晶高k層被包括之另一實施例中，閘極電介質結構為反鐵電(AFE)閘極電介質結構。 於一實施例中，諸多方式被描述於文中以增加裝置通道中之電荷並增進次臨限行為，藉由採用鐵電或反鐵電閘極氧化物。鐵電及反鐵電閘極氧化物可增加通道電荷以供更高的電流且亦可執行更陡峭的開啟行為。 為了提供背景，鉿或鋯(Hf或Zr)為基的鐵電及反鐵電(FE或AFE)材料通常比諸如鉛鋯鈦酸(PZT)等鐵電材料更薄得多，而如此一來，可相容與高度擴縮的邏輯技術。有FE或AFE材料之兩種特徵可增進邏輯電晶體之性能：(1)由FE或AFE極化所達成之通道中的更高電荷及(2)由於急遽的FE或AFE變遷所致之更陡峭的開啟行為。此等性質可藉由增加電流及減少次臨限擺動(SS)以增進電晶體性能。 圖31A闡明一種具有鐵電或反鐵電閘極電介質結構的半導體裝置之橫斷面視圖，依據本發明之實施例。 參考圖31A，一種積體電路結構3100包括閘極結構3102於基底3104之上。於一實施例中，閘極結構3102係位於包括單晶材料(諸如單晶矽)的半導體通道結構3106之上或上方。閘極結構3102包括半導體通道結構3106上方之閘極電介質以及閘極電介質結構上方之閘極電極。閘極電介質包括鐵電或反鐵電多晶材料層3102A。閘極電極具有導電層3102B於鐵電或反鐵電多晶材料層3102A上。導電層3102B包括金屬且可為障壁層、工作函數層、或模板層，其係提升FE或AFE層之結晶化。閘極填充層或多層3102C係位於導電層3102B上或上面。源極區3108和汲極區3110係位於閘極結構3102之相反側上。源極或汲極接點3112被電連接至源極區3108和汲極區3110於位置3149上，並藉由層間電介質層3114或閘極電介質間隔物3116之一或二者而被隔離自閘極結構3102。於圖31A之範例中，源極區3108和汲極區3110為基底3104之區。於一實施例中，源極或汲極接點3112包括障壁層3112A、及導電溝槽填充材料3112B。於一實施例中，鐵電或反鐵電多晶材料層3102A延伸沿著電介質間隔物3116，如圖31A中所示。 於一實施例中，且如遍及本發明可應用者，鐵電或反鐵電多晶材料層3102A為鐵電多晶材料層。於一實施例中，鐵電多晶材料層為氧化物，其包括具有50：50之Zr：Hf比或者更多Zr的Zr及Hf。鐵電效應可隨著斜方晶體增加而增加。於一實施例中，鐵電多晶材料層具有至少80%的斜方晶體。 於一實施例中，且如遍及本發明可應用者，鐵電或反鐵電多晶材料層3102A為反鐵電多晶材料層。於一實施例中，反鐵電多晶材料層為氧化物，其包括具有80：20之Zr：Hf比或者更多Zr(且甚至高達100%的Zr，ZrO 2)的Zr及Hf。於一實施例中，反鐵電多晶材料層具有至少80%的正方晶體。 於一實施例中，且如遍及本發明可應用者，閘極堆疊3102之閘極電介質進一步包括非晶電介質層3103，諸如天然氧化矽層、高K電介質(HfOx、Al 2O 3，等等)、或氧化物與高K之組合，介於鐵電或反鐵電多晶材料層3102A與半導體通道結構3106之間。於一實施例中，且如遍及本發明可應用者，鐵電或反鐵電多晶材料層3102A具有1奈米至8奈米之範圍中的厚度。於一實施例中，且如遍及本發明可應用者，鐵電或反鐵電多晶材料層3102A具有約於20或更多奈米之範圍中的晶粒大小。 於一實施例中，接續於鐵電或反鐵電多晶材料層3102A之沈積後，例如，藉由原子層沈積(ALD)，一包括金屬之層(例如，層3102B，諸如5-10奈米的氮化鈦或氮化鉭或鎢)被形成於鐵電或反鐵電多晶材料層3102A上。退火被接著履行。於一實施例中，退火被履行於1毫秒至30分鐘之範圍中的歷時。於一實施例中，退火被履行於攝氏500-1100度之範圍中的溫度。 圖31B闡明另一種具有鐵電或反鐵電閘極電介質結構的半導體裝置之橫斷面視圖，依據本發明之另一實施例。 參考圖31B，一種積體電路結構3150包括閘極結構3152於基底3154之上。於一實施例中，閘極結構3152係位於包括單晶材料(諸如單晶矽)的半導體通道結構3156之上或上方。閘極結構3152包括半導體通道結構3156上方之閘極電介質以及閘極電介質結構上方之閘極電極。閘極電介質包括鐵電或反鐵電多晶材料層3152A，並可進一步包括非晶氧化物層3153。閘極電極具有導電層3152B於鐵電或反鐵電多晶材料層3152A上。導電層3152B包括金屬並可為障壁層或工作函數層。閘極填充層或多層3152C係位於導電層3152B上或上面。突起源極區3158及突起汲極區3160(諸如不同於半導體通道結構3156之半導體材料的區)係位於閘極結構3152之相反側上。源極或汲極接點3162被電連接至源極區3158和汲極區3160於位置3199上，並藉由層間電介質層3164或閘極電介質間隔物3166之一或二者而被隔離自閘極結構3152。於一實施例中，源極或汲極接點3162包括障壁層3162A、及導電溝槽填充材料3162B。於一實施例中，鐵電或反鐵電多晶材料層3152A延伸沿著電介質間隔物3166，如圖31B中所示。 圖32A闡明一對半導體鰭上方之複數閘極線的平面視圖，依據本發明之另一實施例。 參考圖32A，複數主動閘極線3204被形成於複數半導體鰭3200上方。虛擬閘極線3206是在複數半導體鰭3200之末端上。介於閘極線3204/3206之間的間隔3208為其中溝槽接點可被定位以提供通至源極或汲極區(諸如源極或汲極區3251、3252、3253、及3254)之導電接點的位置。於一實施例中，複數閘極線3204/3206之圖案或複數半導體鰭3200之圖案被描述為光柵結構。於一實施例中，光柵狀圖案包括複數閘極線3204/3206或者以恆定節距分隔並具有恆定寬度(或兩者)之複數半導體鰭3200的圖案。 圖32B闡明沿著圖32A之a-a'軸所取的橫斷面視圖，依據本發明之實施例。 參考圖32B，複數主動閘極線3264被形成於複數半導體鰭3262(其被形成在基底3260之上)上方。虛擬閘極線3266是在半導體鰭3262之末端上。電介質層3270是在虛擬閘極線3266之外。溝槽接點材料3297係介於主動閘極線3264之間，並介於虛擬閘極線3266與主動閘極線3264之間。嵌入式源極或汲極結構3268係位於主動閘極線3264之間以及於虛擬閘極線3266與主動閘極線3264之間的半導體鰭3262中。 主動閘極線3264包括閘極電介質結構3272、工作函數閘極電極部分3274和填充閘極電極部分3276、及電介質蓋層3278。電介質間隔物3280係填補主動閘極線3264及虛擬閘極線3266之側壁。於一實施例中，閘極電介質結構3272包括鐵電或反鐵電多晶材料層3298。於一實施例中，閘極電介質結構3272進一步包括非晶氧化物層3299。 於另一形態中，相同導電類型(例如，N型或P型)之裝置可具有針對相同導電類型之有區別的閘極電極堆疊。然而，為了比較之目的，具有相同導電類型之裝置可根據調變摻雜而具有差分電壓臨限值(VT)。 圖33A闡明具有根據調變摻雜之差分電壓臨限值的一對NMOS裝置、及具有根據調變摻雜之差分電壓臨限值的一對PMOS裝置之橫斷面視圖，依據本發明之實施例。 參考圖33A，第一NMOS裝置3302係鄰接第二NMOS裝置3304於半導體主動區3300上方，諸如於矽鰭或基底上方。第一NMOS裝置3302及第二NMOS裝置3304兩者均包括閘極電介質層3306、第一閘極電極導電層3308(諸如工作函數層)、及閘極電極導電填充3310。於一實施例中，第一NMOS裝置3302及第二NMOS裝置3304之第一閘極電極導電層3308為相同材料且有相同厚度，而如此一來，具有相同工作函數。然而，第一NMOS裝置3302具有比第二NMOS裝置3304更低的VT。於一此類實施例中，第一NMOS裝置3302被稱為「標準VT」裝置，而第二NMOS裝置3304被稱為「高VT」裝置。於一實施例中，差分VT係藉由使用調變或差分植入摻雜在第一NMOS裝置3302及第二NMOS裝置3304之區3312上來達成。 參考圖33A，第一PMOS裝置3322係鄰接第二PMOS裝置3324於半導體主動區3320上方，諸如於矽鰭或基底上方。第一PMOS裝置3322及第二PMOS裝置3324兩者均包括閘極電介質層3326、第一閘極電極導電層3328(諸如工作函數層)、及閘極電極導電填充3330。於一實施例中，第一PMOS裝置3322及第二PMOS裝置3324之第一閘極電極導電層3328為相同材料且有相同厚度，而如此一來，具有相同工作函數。然而，第一PMOS裝置3322具有比第二PMOS裝置3324更高的VT。於一此類實施例中，第一PMOS裝置3322被稱為「標準VT」裝置，而第二PMOS裝置3324被稱為「低VT」裝置。於一實施例中，差分VT係藉由使用調變或差分植入摻雜在第一PMOS裝置3322及第二PMOS裝置3324之區3332上來達成。 相反於圖33A，圖33B闡明具有根據差分閘極電極結構之差分電壓臨限值的一對NMOS裝置、及具有根據差分閘極電極結構之差分電壓臨限值的一對PMOS裝置之橫斷面視圖，依據本發明之另一實施例。 參考圖33B，第一NMOS裝置3352係鄰接第二NMOS裝置3354於半導體主動區3350上方，諸如於矽鰭或基底上方。第一NMOS裝置3352及第二NMOS裝置3354兩者均包括閘極電介質層3356。然而，第一NMOS裝置3352與第二NMOS裝置3354具有結構上不同的閘極電極堆疊。特別地，第一NMOS裝置3352包括第一閘極電極導電層3358(諸如第一工作函數層)、及閘極電極導電填充3360。第二NMOS裝置3354包括第二閘極電極導電層3359(諸如第二工作函數層)、第一閘極電極導電層3358及閘極電極導電填充3360。第一NMOS裝置3352具有比第二NMOS裝置3354更低的VT。於一此類實施例中，第一NMOS裝置3352被稱為「標準VT」裝置，而第二NMOS裝置3354被稱為「高VT」裝置。於一實施例中，差分VT係藉由使用針對相同導電類型裝置之差分閘極堆疊來達成。 再次參考圖33B，第一PMOS裝置3372係鄰接第二PMOS裝置3374於半導體主動區3370上方，諸如於矽鰭或基底上方。第一PMOS裝置3372及第二PMOS裝置3374兩者均包括閘極電介質層3376。然而，第一PMOS裝置3372與第二PMOS裝置3374具有結構上不同的閘極電極堆疊。特別地，第一PMOS裝置3372包括具有第一厚度之閘極電極導電層3378A(諸如工作函數層)、及閘極電極導電填充3380。第二PMOS裝置3374包括具有第二厚度之閘極電極導電層3378B、及閘極電極導電填充3380。於一實施例中，閘極電極導電層3378A與閘極電極導電層3378B具有相同的組成，但閘極電極導電層3378B之厚度(第二厚度)係大於閘極電極導電層3378A之厚度(第一厚度)。第一PMOS裝置3372具有比第二PMOS裝置3374更高的VT。於一此類實施例中，第一PMOS裝置3372被稱為「標準VT」裝置，而第二PMOS裝置3374被稱為「低VT」裝置。於一實施例中，差分VT係藉由使用針對相同導電類型裝置之差分閘極堆疊來達成。 再次參考圖33B，依據本發明之實施例，積體電路結構包括鰭(例如，矽鰭，諸如3350)。應理解：該鰭具有頂部(如圖所示)及側壁(進入及離開頁面)。閘極電介質層3356係位於該鰭之頂部上方並側面地鄰接該鰭之側壁。裝置3354之N型閘極電極係位於該鰭之頂部上方的閘極電介質層3356上方並側面地鄰接該鰭之側壁。N型閘極電極包括閘極電介質層3356上之P型金屬層3359、及P型金屬層3359上之N型金屬層3358。如所將理解者：第一N型源極或汲極區可鄰接閘極電極之第一側(例如，進入頁面)，而第二N型源極或汲極區可鄰接閘極電極之第二側(例如，離開頁面)，該第二側與該第一側相反。 於一實施例中，P型金屬層3359包括鈦及氮，而N型金屬層3358包括鈦、鋁、碳及氮。於一實施例中，P型金屬層3359具有2-12埃之範圍中的厚度，而於特定實施例中，P型金屬層3359具有2-4埃之範圍中的厚度。於一實施例中，N型閘極電極進一步包括N型金屬層3358上之導電填充金屬層3360。於一此類實施例中，導電填充金屬層3360包括鎢。於特定實施例中，導電填充金屬層3360包括95或更大原子百分比的鎢及0.1至2原子百分比的氟。 再次參考圖33B，依據本發明之另一實施例，積體電路結構包括具有電壓臨限值(VT)之第一N型裝置3352，該第一N型裝置3352具有第一閘極電介質層3356、及第一閘極電介質層3356上之第一N型金屬層3358。同時，包括具有電壓臨限值(VT)之第二N型裝置3354，該第二N型裝置3354具有第二閘極電介質層3356、第二閘極電介質層3356上之P型金屬層3359、及P型金屬層3359上之第二N型金屬層3358。 於一實施例中，其中第二N型裝置3354之VT係高於第一N型裝置3352之VT。於一實施例中，第一N型金屬層3358與第二N型金屬層3358具有相同組成。於一實施例中，第一N型金屬層3358與第二N型金屬層3358具有相同厚度。於一實施例中，其中N型金屬層3358包括鈦、鋁、碳及氮，而P型金屬層3359包括鈦及氮。 再次參考圖33B，依據本發明之另一實施例，積體電路結構包括具有電壓臨限值(VT)之第一P型裝置3372，該第一P型裝置3372具有第一閘極電介質層3376、及第一閘極電介質層3376上之第一P型金屬層3378A。第一P型金屬層3378A具有一厚度。第二P型裝置3374亦被包括且具有電壓臨限值(VT)。第二P型裝置3374具有第二閘極電介質層3376、及第二閘極電介質層3376上之第二P型金屬層3378B。第二P型金屬層3378B具有大於第一P型金屬層3378A之厚度的厚度。 於一實施例中，第二P型裝置3374之VT係低於第一P型裝置3372之VT。於一實施例中，第一P型金屬層3378A與第二P型金屬層3378B具有相同組成。於一實施例中，第一P型金屬層3378A與第二P型金屬層3378B兩者均包括鈦及氮。於一實施例中，第一P型金屬層3378A之厚度係小於第一P型金屬層3378A之材料的工作函數飽和厚度。於一實施例中，雖然未顯示，第二P型金屬層3378B係包括第一第一金屬膜(例如，來自第二沈積)於第二金屬膜(例如，來自第一沈積)上，而接縫係介於第一金屬膜與第二金屬膜之間。 再次參考圖33B，依據本發明之另一實施例，積體電路結構包括第一N型裝置3352，其具有第一閘極電介質層3356、及第一閘極電介質層3356上之第一N型金屬層3358。第二N型裝置3354具有第二閘極電介質層3356、第二閘極電介質層3356上之第一P型金屬層3359、及第一P型金屬層3359上之第二N型金屬層3358。第一P型裝置3372具有第三閘極電介質層3376、及第三閘極電介質層3376上之第二P型金屬層3378A。第二P型金屬層3378A具有一厚度。第二P型裝置3374具有第四閘極電介質層3376、及第四閘極電介質層3376上之第三P型金屬層3378B。第三P型金屬層3378B具有大於第二P型金屬層3378A之厚度的厚度。 於一實施例中，第一N型裝置3352具有電壓臨限值(VT)，第二N型裝置3354具有電壓臨限值(VT)，而第二N型裝置3354之VT係低於第一N型裝置3352之VT。於一實施例中，第一P型裝置3372具有電壓臨限值(VT)，第二P型裝置3374具有電壓臨限值(VT)，而第二P型裝置3374之VT係低於第一P型裝置3372之VT。於一實施例中，第三P型金屬層3378B包括第一第一金屬膜於第二金屬膜上，而接縫係介於第一金屬膜與第二金屬膜之間。 應理解：針對相同導電類型之多於兩種類型的VT裝置可被包括於相同結構中，諸如於相同晶粒上。於第一範例中，圖34A闡明具有根據差分閘極電極結構和根據調變摻雜之差分電壓臨限值的一組三個NMOS裝置、及具有根據差分閘極電極結構和根據調變摻雜之差分電壓臨限值的一組三個PMOS裝置之橫斷面視圖，依據本發明之實施例。 參考圖34A，第一NMOS裝置3402係鄰接第二NMOS裝置3404及第三NMOS裝置3403，於半導體主動區3400上方，諸如於矽鰭或基底上方。第一NMOS裝置3402、第二NMOS裝置3404、及第三NMOS裝置3403包括閘極電介質層3406。第一NMOS裝置3402與第三NMOS裝置3403具有結構上相同或類似的閘極電極堆疊。然而，第二NMOS裝置3404具有與第一NMOS裝置3402及第三NMOS裝置3403結構上不同的閘極電極堆疊。特別地，第一NMOS裝置3402及第三NMOS裝置3403包括第一閘極電極導電層3408(諸如第一工作函數層)、及閘極電極導電填充3410。第二NMOS裝置3404包括第二閘極電極導電層3409(諸如第二工作函數層)、第一閘極電極導電層3408及閘極電極導電填充3410。第一NMOS裝置3402具有比第二NMOS裝置3404更低的VT。於一此類實施例中，第一NMOS裝置3402被稱為「標準VT」裝置，而第二NMOS裝置3404被稱為「高VT」裝置。於一實施例中，差分VT係藉由使用針對相同導電類型裝置之差分閘極堆疊來達成。於一實施例中，第三NMOS裝置3403具有與第一NMOS裝置3402及第二NMOS裝置3404之VT不同的VT，即使第三NMOS裝置3403之閘極電極結構係相同於第一NMOS裝置3402之閘極電極結構。於一實施例中，第三NMOS裝置3403之VT係介於第一NMOS裝置3402與第二NMOS裝置3404的VT之間。於一實施例中，介於第三NMOS裝置3403與第一NMOS裝置3402之間的差分VT係藉由使用在第三NMOS裝置3403之區3412上的調變或差分植入摻雜來達成。於一此類實施例中，第三N型裝置3403具有一通道區，其具有與第一N型裝置3402之通道區的摻雜物濃度不同的摻雜物濃度。 再次參考圖34A，第一PMOS裝置3422係鄰接第二PMOS裝置3424及第三PMOS裝置3423，於半導體主動區3420上方，諸如於矽鰭或基底上方。第一PMOS裝置3422、第二PMOS裝置3424、及第三PMOS裝置3423包括閘極電介質層3426。第一PMOS裝置3422與第三PMOS裝置3423具有結構上相同或類似的閘極電極堆疊。然而，第二PMOS裝置3424具有與第一PMOS裝置3422及第三PMOS裝置3423結構上不同的閘極電極堆疊。特別地，第一PMOS裝置3422及第三PMOS裝置3423包括具有第一厚度之閘極電極導電層3428A(諸如工作函數層)、及閘極電極導電填充3430。第二PMOS裝置3424包括具有第二厚度之閘極電極導電層3428B、及閘極電極導電填充3430。於一實施例中，閘極電極導電層3428A與閘極電極導電層3428B具有相同的組成，但閘極電極導電層3428B之厚度(第二厚度)係大於閘極電極導電層3428A之厚度(第一厚度)。於一實施例中，第一PMOS裝置3422具有比第二PMOS裝置3424更高的VT。於一此類實施例中，第一PMOS裝置3422被稱為「標準VT」裝置，而第二PMOS裝置3424被稱為「低VT」裝置。於一實施例中，差分VT係藉由使用針對相同導電類型裝置之差分閘極堆疊來達成。於一實施例中，第三PMOS裝置3423具有與第一PMOS裝置3422及第二PMOS裝置3424之VT不同的VT，即使第三PMOS裝置3423之閘極電極結構係相同於第一PMOS裝置3422之閘極電極結構。於一實施例中，第三PMOS裝置3423之VT係介於第一PMOS裝置3422與第二PMOS裝置3424的VT之間。於一實施例中，介於第三PMOS裝置3423與第一PMOS裝置3422之間的差分VT係藉由使用在第三PMOS裝置3423之區3432上的調變或差分植入摻雜來達成。於一此類實施例中，第三P型裝置3423具有一通道區，其具有與第一P型裝置3422之通道區的摻雜物濃度不同的摻雜物濃度。 於第二範例中，圖34B闡明具有根據差分閘極電極結構和根據調變摻雜之差分電壓臨限值的一組三個NMOS裝置、及具有根據差分閘極電極結構和根據調變摻雜之差分電壓臨限值的一組三個PMOS裝置之橫斷面視圖，依據本發明之另一實施例。 參考圖34B，第一NMOS裝置3452係鄰接第二NMOS裝置3454及第三NMOS裝置3453，於半導體主動區3450上方，諸如於矽鰭或基底上方。第一NMOS裝置3452、第二NMOS裝置3454、及第三NMOS裝置3453包括閘極電介質層3456。第二NMOS裝置3454與第三NMOS裝置3453具有結構上相同或類似的閘極電極堆疊。然而，第一NMOS裝置3452具有與第二NMOS裝置3454及第三NMOS裝置3453結構上不同的閘極電極堆疊。特別地，第一NMOS裝置3452包括第一閘極電極導電層3458(諸如第一工作函數層)、及閘極電極導電填充3460。第二NMOS裝置3454及第三NMOS裝置3453包括第二閘極電極導電層3459(諸如第二工作函數層)、第一閘極電極導電層3458及閘極電極導電填充3460。第一NMOS裝置3452具有比第二NMOS裝置3454更低的VT。於一此類實施例中，第一NMOS裝置3452被稱為「標準VT」裝置，而第二NMOS裝置3454被稱為「高VT」裝置。於一實施例中，差分VT係藉由使用針對相同導電類型裝置之差分閘極堆疊來達成。於一實施例中，第三NMOS裝置3453具有與第一NMOS裝置3452及第二NMOS裝置3454之VT不同的VT，即使第三NMOS裝置3453之閘極電極結構係相同於第二NMOS裝置3454之閘極電極結構。於一實施例中，第三NMOS裝置3453之VT係介於第一NMOS裝置3452與第二NMOS裝置3454的VT之間。於一實施例中，介於第三NMOS裝置3453與第二NMOS裝置3454之間的差分VT係藉由使用在第三NMOS裝置3453之區3462上的調變或差分植入摻雜來達成。於一此類實施例中，第三N型裝置3453具有一通道區，其具有與第二N型裝置3454之通道區的摻雜物濃度不同的摻雜物濃度。 再次參考圖34B，第一PMOS裝置3472係鄰接第二PMOS裝置3474及第三PMOS裝置3473，於半導體主動區3470上方，諸如於矽鰭或基底上方。第一PMOS裝置3472、第二PMOS裝置3474、及第三PMOS裝置3473包括閘極電介質層3476。第二PMOS裝置3474與第三PMOS裝置3473具有結構上相同或類似的閘極電極堆疊。然而，第一PMOS裝置3472具有與第二PMOS裝置3474及第三PMOS裝置3473結構上不同的閘極電極堆疊。特別地，第一PMOS裝置3472包括具有第一厚度之閘極電極導電層3478A(諸如工作函數層)、及閘極電極導電填充3480。第二PMOS裝置3474及第三PMOS裝置3473包括具有第二厚度之閘極電極導電層3478B、及閘極電極導電填充3480。於一實施例中，閘極電極導電層3478A與閘極電極導電層3478B具有相同的組成，但閘極電極導電層3478B之厚度(第二厚度)係大於閘極電極導電層3478A之厚度(第一厚度)。於一實施例中，第一PMOS裝置3472具有比第二PMOS裝置3474更高的VT。於一此類實施例中，第一PMOS裝置3472被稱為「標準VT」裝置，而第二PMOS裝置3474被稱為「低VT」裝置。於一實施例中，差分VT係藉由使用針對相同導電類型裝置之差分閘極堆疊來達成。於一實施例中，第三PMOS裝置3473具有與第一PMOS裝置3472及第二PMOS裝置3474之VT不同的VT，即使第三PMOS裝置3473之閘極電極結構係相同於第二PMOS裝置3474之閘極電極結構。於一實施例中，第三PMOS裝置3473之VT係介於第一PMOS裝置3472與第二PMOS裝置3474的VT之間。於一實施例中，介於第三PMOS裝置3473與第一PMOS裝置3472之間的差分VT係藉由使用在第三PMOS裝置3473之區3482上的調變或差分植入摻雜來達成。於一此類實施例中，第三P型裝置3473具有一通道區，其具有與第二P型裝置3474之通道區的摻雜物濃度不同的摻雜物濃度。 圖35A-35D闡明一種製造具有根據差分閘極電極結構的差分電壓臨限值之NMOS裝置的方法中之各種操作的橫斷面視圖，依據本發明之另一實施例。 參考圖35A，其中「標準VT NMOS」區(STD VT NMOS)及「高VT NMOS」區(HIGH VT NMOS)被顯示為在共同基底上分叉的，一種製造積體電路結構之方法包括形成閘極電介質層3506於第一半導體鰭3502上方以及於第二半導體鰭3504上方，諸如於第一及第二矽鰭上方。P型金屬層3508被形成在閘極電介質層3506上，於第一半導體鰭3502上方以及於第二半導體鰭3504上方。 參考圖35B，P型金屬層3508之一部分被移除自第一半導體鰭3502上方之閘極電介質層3506，但P型金屬層3508之一部分3509被留存於第二半導體鰭3504上方之閘極電介質層3506上。 參考圖35C，N型金屬層3510被形成於第一半導體鰭3502上方之閘極電介質層3506上、以及於第二半導體鰭3504上方之閘極電介質層3506上的P型金屬層之部分3509上。於一實施例中，後續處理包括形成具有電壓臨限值(VT)之第一N型裝置於第一半導體鰭3502上方，及形成具有電壓臨限值(VT)之第二N型裝置於第二半導體鰭3504上方，其中第二N型裝置之VT係高於第一N型裝置之VT。 參考圖35D，於一實施例中，導電填充金屬層3512被形成於N型金屬層3510上。於一此類實施例中，形成導電填充金屬層3512包括使用具有六氟化鎢(WF 6)先質之原子層沈積(ALD)以形成含鎢膜。 圖36A-36D闡明一種製造具有根據差分閘極電極結構的差分電壓臨限值之PMOS裝置的方法中之各種操作的橫斷面視圖，依據本發明之另一實施例。 參考圖36A，其中「標準VT PMOS」區(STD VT PMOS)及「低VT PMOS」區(LOW VT PMOS)被顯示為在共同基底上分叉的，一種製造積體電路結構之方法包括形成閘極電介質層3606於第一半導體鰭3602上方以及於第二半導體鰭3604上方，諸如於第一及第二矽鰭上方。第一P型金屬層3608被形成在閘極電介質層3606上，於第一半導體鰭3602上方以及於第二半導體鰭3604上方。 參考圖36B，第一P型金屬層3608之一部分被移除自第一半導體鰭3602上方之閘極電介質層3606，但第一P型金屬層3608之一部分3609被留存於第二半導體鰭3604上方之閘極電介質層3606上。 參考圖36C，第二P型金屬層3610被形成於第一半導體鰭3602上方之閘極電介質層3606上、以及於第二半導體鰭3604上方之閘極電介質層3606上的第一P型金屬層之部分3609上。於一實施例中，後續處理包括形成具有電壓臨限值(VT)之第一P型裝置於第一半導體鰭3602上方，及形成具有電壓臨限值(VT)之第二P型裝置於第二半導體鰭3604上方，其中第二P型裝置之VT係低於第一P型裝置之VT。 於一實施例中，第一P型金屬層3608與第二P型金屬層3610具有相同組成。於一實施例中，第一P型金屬層3608與第二P型金屬層3610具有相同厚度。於一實施例中，第一P型金屬層3608與第二P型金屬層3610具有相同厚度及相同組成。於一實施例中，接縫3611係介於第一P型金屬層3608與第二P型金屬層3610之間，如圖所示。 參考圖36D，於一實施例中，導電填充金屬層3612被形成於P型金屬層3610上方。於一此類實施例中，形成導電填充金屬層3612包括使用具有六氟化鎢(WF 6)先質之原子層沈積(ALD)以形成含鎢膜。於一實施例中，N型金屬層3614被形成於P型金屬層3610上，在形成導電填充金屬層3612之前，如圖所示。於一此類實施例中，N型金屬層3614為雙金屬閘極取代處理方案之人為產物。 於另一形態中，描述互補金氧半導體(CMOS)半導體裝置之金屬閘極結構。於一範例中，圖37闡明一種具有P/N接面之積體電路結構的橫斷面視圖，依據本發明之實施例。 參考圖37，積體電路結構3700包括具有N井區3704及P井區3708之半導體基底3702，N井區3704具有從該處突出之第一半導體鰭3706而P井區3708具有從該處突出之第二半導體鰭3710。第一半導體鰭3706被隔離自第二半導體鰭3710。N井區3704係直接地相鄰於P井區3708，在半導體基底3702中。溝槽隔離結構3712係位於第一3706與第二3210半導體鰭之外及之間的半導體基底3702上。第一3706及第二3210半導體鰭係延伸於溝槽隔離結構3712之上。 閘極電介質層3714係位於第一3706及第二3710半導體鰭上以及於溝槽隔離結構3712上。閘極電介質層3714於第一3706與第二3710半導體鰭之間是相連的。導電層3716係位於第一半導體鰭3706上方(但非於第二半導體鰭3710上方)之閘極電介質層3714上方。於一實施例中，導電層3716包括鈦、氮及氧。p型金屬閘極層3718係位於第一半導體鰭3706上方(但非於第二半導體鰭3710上方)之導電層3716上方。p型金屬閘極層3718係進一步位於第一半導體鰭3706與第二半導體鰭3710之間的溝槽隔離結構3712之一部分(但非全部)上。n型金屬閘極層3720係位於第二半導體鰭3710上方，於第一半導體鰭3706與第二半導體鰭3710之間的溝槽隔離結構3712上方，以及於p型金屬閘極層3718上方。 於一實施例中，層間電介質(ILD)層3722係位於第一半導體鰭3706及第二半導體鰭3710之外部上的溝槽隔離結構3712之上。ILD層3722具有開口3724，開口3724係暴露第一3706及第二3710半導體鰭。於一此類實施例中，導電層3716、p型金屬閘極層3718、及n型金屬閘極層3720被進一步形成沿著開口3724之側壁3726，如圖所示。於特定實施例中，導電層3716具有沿著開口3724之側壁3726的頂部表面3717，在沿著開口3724之側壁3726的p型金屬閘極層3718之頂部表面3719及n型金屬閘極層3720之頂部表面3721下方，如圖所示。 於一實施例中，p型金屬閘極層3718包括鈦及氮。於一實施例中，n型金屬閘極層3720包括鈦及鋁。於一實施例中，導電填充金屬層3730係位於n型金屬閘極層3720上方，如圖所示。於一此類實施例中，導電填充金屬層3730包括鎢。於特定實施例中，導電填充金屬層3730包括95或更大原子百分比的鎢及0.1至2原子百分比的氟。於一實施例中，閘極電介質層3714具有包括鉿及氧之層。於一實施例中，熱或化學氧化物層3732係介於第一3706及第二3710半導體鰭的上部分之間，如圖所示。於一實施例中，半導體基底3702為大塊矽半導體基底。 現在僅參考圖37之右手邊，依據本發明之實施例，積體電路結構包括半導體基底3702，其包括具有從該處突出之半導體鰭3706的N井區3704。溝槽隔離結構3712係位於半導體鰭3706周圍的半導體基底3702上。半導體鰭3706延伸於溝槽隔離結構3712之上。閘極電介質層3714係位於半導體鰭3706上方。導電層3716係位於半導體鰭3706上方之閘極電介質層3714上方。於一實施例中，導電層3716包括鈦、氮及氧。P型金屬閘極層3718係位於半導體鰭3706上方之導電層3716上方。 於一實施例中，層間電介質(ILD)層3722係位於溝槽隔離結構3712之上。ILD層具有開口，該開口係暴露半導體鰭3706。導電層3716及P型金屬閘極層3718被進一步形成沿著該開口之側壁。於一此類實施例中，導電層3716具有沿著該開口之側壁的頂部表面，在沿著該開口之側壁的P型金屬閘極層3718之頂部表面下方。於一實施例中，P型金屬閘極層3718係位於導電層3716上。於一實施例中，P型金屬閘極層3718包括鈦及氮。於一實施例中，導電填充金屬層3730係位於P型金屬閘極層3718上方。於一此類實施例中，導電填充金屬層3730包括鎢。於特定的此類實施例中，導電填充金屬層3730係由95或更大原子百分比的鎢及0.1至2原子百分比的氟所組成。於一實施例中，閘極電介質層3714包括具有鉿及氧之層。 圖38A-38H闡明一種使用雙金屬閘極取代閘極製程流以製造積體電路結構之方法中的各種操作之橫斷面視圖，依據本發明之實施例。 參考圖38A，其顯示NMOS(N型)區及PMOS(P型)區，一種製造積體電路結構之方法包括形成層間電介質(ILD)層3802於基底3800之上的第一3804及第二3806半導體鰭之上。開口3808被形成於ILD層3802中，開口3808係暴露第一3804及第二3806半導體鰭。於一實施例中，開口3808係藉由移除其初始地位於第一3804及第二3806半導體鰭上方之閘極佔位或虛擬閘極結構來形成。 閘極電介質層3810被形成於開口3808中以及於第一3804及第二3806半導體鰭上方以及於第一3804與第二3806半導體鰭之間的溝槽隔離結構3812之一部分上。於一實施例中，閘極電介質層3810被形成於熱或化學氧化物層3811上，諸如氧化矽或二氧化矽層，其係形成於第一3804及第二3806半導體鰭上，如圖所示。於另一實施例中，閘極電介質層3810被直接地形成於第一3804及第二3806半導體鰭上。 導電層3814被形成於第一3804及第二3806半導體鰭上方所形成的閘極電介質層3810上方。於一實施例中，導電層3814包括鈦、氮及氧。p型金屬閘極層3816被形成於第一半導體鰭3804上方以及於第二3806半導體鰭上方所形成的導電層3814上方。 參考圖38B，電介質蝕刻停止層3818被形成於p型金屬閘極層3816上。於一實施例中，電介質蝕刻停止層3818包括氧化矽(例如，SiO 2)之第一層、氧化矽之第一層上的氧化鋁(例如，Al 2O 3)之層、及氧化鋁之層上的氧化矽(例如，SiO 2)之第二層。 參考圖38C，遮罩3820被形成於圖38B之結構上方。遮罩3820係覆蓋PMOS區並暴露NMOS區。 參考圖38D，電介質蝕刻停止層3818、p型金屬閘極層3816及導電層3814被圖案化以提供圖案化的電介質蝕刻停止層3819、第一半導體鰭3804上方(但非第二半導體鰭3806上方)之圖案化的導電層3815上方的圖案化的p型金屬閘極層3817。於一實施例中，導電層3814係保護第二半導體鰭3806於圖案化期間。 參考圖38E，遮罩3820被移除自圖38D之結構。參考圖3F，圖案化的電介質蝕刻停止層3819被移除自圖3E之結構。 參考圖38G，n型金屬閘極層3822被形成於第二半導體鰭3806上方，於第一3804與第二3806半導體鰭之間的溝槽隔離結構3812之部分上方，以及於圖案化的p型金屬閘極層3817上方。於一此類實施例中，圖案化的導電層3815、圖案化的p型金屬閘極層3817、及n型金屬閘極層3822被進一步形成沿著開口3808之側壁3824。於一此類實施例中，圖案化的導電層3815具有沿著開口3808之側壁3824的頂部表面，在沿著開口3808之側壁3824的圖案化的p型金屬閘極層3817之頂部表面及n型金屬閘極層3822之頂部表面下方。 參考圖38H，導電填充金屬層3826被形成於n型金屬閘極層3822上方。於一此類實施例中，導電填充金屬層3826係藉由使用具有六氟化鎢(WF 6)先質之原子層沈積(ALD)以沈積含鎢膜來形成。 於另一形態中，描述互補金氧半導體(CMOS)半導體裝置之雙矽化物結構。當作範例製程流，圖39A-39H闡明橫斷面視圖，其表示一種製造雙矽化物為基的積體電路之方法中的各種操作，依據本發明之實施例。 參考圖39A，其中NMOS區及PMOS區被顯示為在共同基底上分叉的，一種製造積體電路結構之方法包括形成第一閘極結構3902(其可包括電介質側壁間隔物3903)於第一鰭3904上方，諸如第一矽鰭。第二閘極結構3952(其可包括電介質側壁間隔物3953)被形成於第二鰭3954上方，諸如第二矽鰭。絕緣材料3906被形成相鄰於第一鰭3904上方之第一閘極結構3902及相鄰於第二鰭3954上方之第二閘極結構3952。於一實施例中，絕緣材料3906為犧牲材料且被使用為雙矽化物製程中之遮罩。 參考圖39B，絕緣材料3906之第一部分被移除自第一鰭3904上方但非自第二鰭3954上方以暴露其相鄰於第一閘極結構3902之第一鰭3904的第一3908及第二3910源極或汲極區。於一實施例中，第一3908及第二3910源極或汲極區為第一鰭3904之凹陷部分內所形成的外延區，如圖所示。於一此類實施例中，第一3908及第二3910源極或汲極區包括矽及鍺。 參考圖39C，第一金屬矽化物層3912被形成於第一鰭3904之第一3908及第二3910源極或汲極區上。於一實施例中，第一金屬矽化物層3912係藉由以下方式來形成：沈積一包括鎳及鉑之層於圖39B之結構上、退火包括鎳及鉑之該層、及移除包括鎳及鉑之該層的未反應部分。 參考圖39D，接續於形成第一金屬矽化物層3912後，絕緣材料3906之第二部分被移除自第二鰭3954上方以暴露其相鄰於第二閘極結構3952之第二鰭3954的第三3958及第四3960源極或汲極區。於一實施例中，第二3958及第三3960源極或汲極區被形成於第二鰭3954內，諸如於第二矽鰭內，如圖所示。然而，於另一實施例中，第三3958及第四3960源極或汲極區為第二鰭3954之凹陷部分內所形成的外延區。於一此類實施例中，第三3958及第四3960源極或汲極區包括矽。 參考圖39E，第一金屬層3914被形成於圖39D之結構上，亦即，於第一3908、第二3910、第三3958及第四3960源極或汲極區上。接著第二金屬矽化物層3962被形成於第二鰭3954之第三3958及第四3960源極或汲極區上。第二金屬矽化物層3962被形成自第一金屬層3914，例如，使用退火製程。於一實施例中，第二金屬矽化物層3962具有不同於第一金屬矽化物層3912的組成。於一實施例中，第一金屬層3914為(或包括)鈦層。於一實施例中，第一金屬層3914被形成為共形金屬層，例如，與圖39D之打開的溝槽共形，如圖所示。 參考圖39F，於一實施例中，第一金屬層3914被凹陷以形成U形金屬層3916於第一3908、第二3910、第三3958及第四3960源極或汲極區的各者之上。 參考圖39G，於一實施例中，第二金屬層3918被形成於圖39F之結構的U形金屬層3916上。於一實施例中，第二金屬層3918具有不同於U形金屬層3916的組成。 參考圖39H，於一實施例中，第三金屬層3920被形成於圖39G之結構的第二金屬層3918上。於一實施例中，第三金屬層3920具有如U形金屬層3916的相同組成。 再次參考圖3H，依據本發明之實施例，積體電路結構3900包括P型半導體裝置(PMOS)於基底之上。P型半導體裝置包括第一鰭3904，諸如第一矽鰭。應理解：該第一鰭具有頂部(顯示為3904A)及側壁(例如，進入及離開頁面)。第一閘極電極3902包括第一閘極電介質層於第一鰭3904之頂部3904A上方且側面地鄰接第一鰭3904之側壁，並包括第一閘極電極於第一鰭3904之頂部3904A上方的第一閘極電介質層上方且側面地鄰接第一鰭3904之側壁。第一閘極電極3902具有第一側3902A及與第一側3902A相反的第二側3902B。 第一3908及第二3910半導體源極或汲極區係個別地鄰接第一閘極電極3902之第一3902A及第二3902B側。第一3930及第二3932溝槽接點結構係位於其個別地鄰接第一閘極電極3902之第一3902A及第二3902B側的第一3908及第二3910半導體源極或汲極區上方。第一金屬矽化物層3912係直接地介於第一3930與第二3932溝槽接點結構及第一3908與第二3910半導體源極或汲極區之間，個別地。 積體電路結構3900包括N型半導體裝置(NMOS)於基底之上。N型半導體裝置包括第二鰭3954，諸如第二矽鰭。應理解：該第二鰭具有頂部(顯示為3954A)及側壁(例如，進入及離開頁面)。第二閘極電極3952包括第二閘極電介質層於第二鰭3954之頂部3954A上方且側面地鄰接第二鰭3954之側壁，並包括第二閘極電極於第二鰭3954之頂部3954A上方的第二閘極電介質層上方且側面地鄰接第二鰭3954之側壁。第二閘極電極3952具有第一側3952A及與第一側3952A相反的第二側3952B。 第三3958及第四3960半導體源極或汲極區係個別地鄰接第二閘極電極3952之第一3952A及第二3952B側。第三3970及第四3972溝槽接點結構係位於其個別地鄰接第二閘極電極3952之第一3952A及第二3952B側的第三3958及第四3960半導體源極或汲極區上方。第二金屬矽化物層3962係直接地介於第三3970與第四3972溝槽接點結構及第三3958與第四3960半導體源極或汲極區之間，個別地。於一實施例中，第一金屬矽化物層3912包括至少一不包括於第二金屬矽化物層3962中的金屬物種。 於一實施例中，第二金屬矽化物層3962包括鈦及矽。第一金屬矽化物層3912包括鎳、鉑及矽。於一實施例中，第一金屬矽化物層3912進一步包括鍺。於一實施例中，第一金屬矽化物層3912進一步包括鈦，例如，如結合入第一金屬矽化物層3912於利用第一金屬層3912之第二金屬矽化物層3962的後續形成期間。於一此類實施例中，已形成於PMOS源極或汲極區上之矽化物層係藉由一種用以形成矽化物區於NMOS源極或汲極區上之退火製程而被進一步修改。此可導致PMOS源極或汲極區上之一矽化物層，其具有所有矽化金屬之少量百分比。然而，於其他實施例中，已形成於PMOS源極或汲極區上之矽化物層不會藉由一種用以形成矽化物區於NMOS源極或汲極區上之退火製程而改變或實質上改變。 於一實施例中，第一3908及第二3910半導體源極或汲極區為包括矽和鍺之第一及第二嵌入式半導體源極或汲極區。於一此類實施例中，第三3958及第四3960半導體源極或汲極區為包括矽之第三及第四嵌入式半導體源極或汲極區。於另一實施例中，第三3958及第四3960半導體源極或汲極區被形成於鰭3954中且不是嵌入式外延區。 於一實施例中，第一3930、第二3932、第三3970及第四3972溝槽接點結構均包括U形金屬層3916以及於U形金屬層3916之整體上和上方的T形金屬層3918。於一實施例中，U形金屬層3916包括鈦，而T形金屬層3918包括鈷。於一實施例中，第一3930、第二3932、第三3970及第四3972溝槽接點結構均進一步包括T形金屬層3918上之第三金屬層3920。於一實施例中，第三金屬層3920與U形金屬層3916具有相同組成。於特定實施例中，第三金屬層3920及U形金屬層包括鈦，而T形金屬層3918包括鈷。 於另一形態中，溝槽接點結構(例如，針對源極或汲極區)被描述。於一範例中，圖40A闡明一種用於NMOS裝置之具有溝槽接點的積體電路結構之橫斷面視圖，依據本發明之實施例。圖40B闡明一種用於PMOS裝置之具有溝槽接點的積體電路結構之橫斷面視圖，依據本發明之另一實施例。 參考圖40A，一種積體電路結構4000包括鰭4002，諸如矽鰭。閘極電介質層4004係位於鰭4002上方。閘極電極4006係位於閘極電介質層4004上方。於一實施例中，導電電極4006包括共形導電層4008及導電填充4010。於一實施例中，電介質封蓋4012係位於閘極電極4006上方以及於閘極電介質層4004上方。閘極電極具有第一側4006A及與第一側4006A相反的第二側4006B。電介質間隔物4013係沿著閘極電極4006之側壁。於一實施例中，閘極電介質層4004係進一步介於電介質間隔物4013的第一者與閘極電極4006的第一側4006A之間，以及介於電介質間隔物4013的第二者與閘極電極4006的第二側4006B之間，如圖所示。於一實施例中，雖未顯示，薄氧化物層(諸如熱或化學氧化矽或二氧化矽層)係介於鰭4002與閘極電介質層4004之間。 第一4014及第二4016半導體源極或汲極區係個別地鄰接閘極電極4006之第一4006A及第二4006B側。於一實施例中，第一4014及第二4016半導體源極或汲極區係位於鰭4002中，如圖所示。然而，於另一實施例中，第一4014及第二4016半導體源極或汲極區為鰭4002之凹陷中所形成的嵌入式外延區。 第一4018及第二4020溝槽接點結構係位於其個別地鄰接閘極電極4006之第一4006A及第二4006B側的第一4014及第二4016半導體源極或汲極區上方。第一4018及第二4020溝槽接點結構均包括U形金屬層4022以及於U形金屬層4022之整體上和上方的T形金屬層4024。於一實施例中，U形金屬層4022與T形金屬層4024具有不同的組成。於一此類實施例中，U形金屬層4022包括鈦，而T形金屬層4024包括鈷。於一實施例中，第一4018及第二4020溝槽接點結構均進一步包括T形金屬層4024上之第三金屬層4026。於一此類實施例中，第三金屬層4026與U形金屬層4022具有相同組成。於特定實施例中，第三金屬層4026及U形金屬層4022包括鈦，而T形金屬層4024包括鈷。 第一溝槽接點通孔4028係電連接至第一溝槽接點4018。於特定實施例中，第一溝槽接點通孔4028係位於(並耦合至)第一溝槽接點4018之第三金屬層4026上。第一溝槽接點通孔4028係進一步位於(並接觸)電介質間隔物4013之一的一部分上方，且位於(並接觸)電介質封蓋4012的一部分上方。第二溝槽接點通孔4030係電連接至第二溝槽接點4020。於特定實施例中，第二溝槽接點通孔4030係位於(並耦合至)第二溝槽接點4020之第三金屬層4026上。第二溝槽接點通孔4030係進一步位於(並接觸)電介質間隔物4013之另一的一部分上方，且位於(並接觸)電介質封蓋4012的另一部分上方。 於一實施例中，金屬矽化物層4032係直接地介於第一4018與第二4020溝槽接點結構及第一4014與第二4016半導體源極或汲極區之間，個別地。於一實施例中，金屬矽化物層4032包括鈦及矽。於一特定此類實施例中，第一4014及第二4016半導體源極或汲極區為第一及第二N型半導體源極或汲極區。 參考圖40B，一種積體電路結構4050包括鰭4052，諸如矽鰭。閘極電介質層4054係位於鰭4052上方。閘極電極4056係位於閘極電介質層4054上方。於一實施例中，閘極電極4056包括共形導電層4058及導電填充4060。於一實施例中，電介質封蓋4062係位於閘極電極4056上方以及於閘極電介質層4054上方。閘極電極具有第一側4056A及與第一側4056A相反的第二側4056B。電介質間隔物4063係沿著閘極電極4056之側壁。於一實施例中，閘極電介質層4054係進一步介於電介質間隔物4063的第一者與閘極電極4056的第一側4056A之間，以及介於電介質間隔物4063的第二者與閘極電極4056的第二側4056B之間，如圖所示。於一實施例中，雖未顯示，薄氧化物層(諸如熱或化學氧化矽或二氧化矽層)係介於鰭4052與閘極電介質層4054之間。 第一4064及第二4066半導體源極或汲極區係個別地鄰接閘極電極4056之第一4056A及第二4056B側。於一實施例中，第一4064及第二4066半導體源極或汲極區為鰭4052之(個別地)凹陷4065及4067中所形成的嵌入式外延區，如圖所示。然而，於另一實施例中，第一4064及第二4066半導體源極或汲極區係位於鰭4052中。 第一4068及第二4070溝槽接點結構係位於其個別地鄰接閘極電極4056之第一4056A及第二4056B側的第一4064及第二4066半導體源極或汲極區上方。第一4068及第二4070溝槽接點結構均包括U形金屬層4072以及於U形金屬層4072之整體上和上方的T形金屬層4074。於一實施例中，U形金屬層4072與T形金屬層4074具有不同的組成。於一此類實施例中，U形金屬層4072包括鈦，而T形金屬層4074包括鈷。於一實施例中，第一4068及第二4070溝槽接點結構均進一步包括T形金屬層4074上之第三金屬層4076。於一此類實施例中，第三金屬層4076與U形金屬層4072具有相同組成。於特定實施例中，第三金屬層4076及U形金屬層4072包括鈦，而T形金屬層4074包括鈷。 第一溝槽接點通孔4078係電連接至第一溝槽接點4068。於特定實施例中，第一溝槽接點通孔4078係位於(並耦合至)第一溝槽接點4068之第三金屬層4076上。第一溝槽接點通孔4078係進一步位於(並接觸與)電介質間隔物4063之一的一部分上方，且位於(並接觸與)電介質封蓋4062的一部分上方。第二溝槽接點通孔4080係電連接至第二溝槽接點4070。於特定實施例中，第二溝槽接點通孔4080係位於(並耦合至)第二溝槽接點4070之第三金屬層4076上。第二溝槽接點通孔4080係進一步位於(並接觸與)電介質間隔物4063之另一的一部分上方，且位於(並接觸與)電介質封蓋4062的另一部分上方。 於一實施例中，金屬矽化物層4082係直接地介於第一4068與第二4070溝槽接點結構及第一4064與第二4066半導體源極或汲極區之間，個別地。於一實施例中，金屬矽化物層4082包括鎳、鉑及矽。於一特定此類實施例中，第一4064及第二4066半導體源極或汲極區為第一及第二P型半導體源極或汲極區。於一實施例中，金屬矽化物層4082進一步包括鍺。於一實施例中，金屬矽化物層4082進一步包括鈦。 文中所述之一或更多實施例係有關於針對環繞式半導體接點之金屬化學氣相沈積的使用。實施例可應用於或者包括化學氣相沈積(CVD)、電漿加強化學氣相沈積(PECVD)、原子層沈積(ALD)、導電接點製造、或薄膜之一或更多者。 特定實施例可包括使用接點金屬之低溫(例如，少於攝氏500度、或者於攝氏400-500度之範圍中)化學氣相沈積以製造鈦等類金屬層來提供共形源極或汲極接點。此一共形源極或汲極接點之實施方式可增進三維(3D)電晶體互補金氧半導體(CMOS)性能。 為了提供背景，金屬至半導體接觸層可使用濺射而被沈積。濺射為一種視線製程且可能不非常適於3D電晶體製造。已知的濺射解決方式具有不良或不完整的金屬-半導體接面於裝置接觸表面上，具有對於沈積之入射的角度。 依據本發明之一或更多實施例，低溫化學氣相沈積製程被實施於接點金屬之製造以提供三維之共形並使金屬半導體接面接觸面積最大化。所得的較大接觸面積可減少接面之電阻值。實施例可包括具有非平坦形貌之半導體表面上的沈積，其中一區域之形貌係指稱其本身的表面形狀及特徵，而非平坦形貌包括其為非平坦的表面形狀及特徵或表面形狀及特徵之部分，亦即，其並非完全平坦的表面形狀及特徵。 文中所述之實施例可包括環繞式接點結構之製造。於一此類實施例中，描述了藉由化學氣相沈積、電漿加強化學氣相沈積、原子層沈積、或電漿加強原子層沈積而共形地沈積於電晶體源極-汲極接點上的純金屬之使用。此共形沈積可被用以增加金屬半導體接點之可用面積並減少電阻值，其增進了電晶體裝置之性能。於一實施例中，該沈積之相對低的溫度係導致每單位面積之接面的最小化電阻值。 應理解：多種積體電路結構可使用涉及如文中所述之金屬層沈積製程的集成方案來製造。依據本發明之實施例，一種製造積體電路結構之方法包括提供基底於具有RF來源之化學氣相沈積(CVD)室中，該基底具有特徵於其上。該方法亦包括反應四氯化鈦(TiCl 4)與氫(H 2)以形成鈦(Ti)層於該基底之該特徵上。 於一實施例中，鈦層具有包括98%或更多的鈦及0.5-2%的氯之總原子組成。於替代實施例中，類似製程被用以製造鋯(Zr)、鉿(Hf)、鉭(Ta)、鈮(Nb)、或釩(V)之高純度金屬層。於一實施例中，有相對少的膜厚度變化，例如，於一實施例中，所有覆蓋範圍係大於50%且額定為70%或更大(亦即，30%或更小的厚度變化)。於一實施例中，相較於其他表面，在矽(Si)或矽鍺(SiGe)上厚度是可測量地較厚的，因為Si或SiGe係於沈積期間反應而加速Ti之攝取。於一實施例中，膜組成包括約0.5%的Cl(或少於1%)為雜質，基本上無其他觀察到的雜質。於一實施例中，該沈積製程係致能於非視線表面(諸如由濺射沈積視線所隱藏的表面)上之金屬覆蓋。文中所述之實施例可被實施以藉由減少透過源極和汲極接點而被驅動的電流之外部電阻值來增進電晶體裝置驅動。 依據本發明之實施例，該基底之該特徵為源極或汲極接觸溝槽，其係暴露半導體源極或汲極結構。鈦層(或其他高純度金屬層)為用於半導體源極或汲極結構之導電接觸層。此一實施方式之範例實施例係與圖41A、41B、42、43A-43C及44相關聯而被描述於下。 圖41A闡明一種具有導電接點於源極或汲極區上的半導體裝置之橫斷面視圖，依據本發明之實施例。 參考圖41A，一種半導體結構4100包括閘極結構4102於基底4104之上。閘極結構4102包括閘極電介質層4102A、工作函數層4102B、及閘極填充4102C。源極區4108和汲極區4110係位於閘極結構4102之相反側上。源極或汲極接點4112被電連接至源極區4108和汲極區4110，並藉由層間電介質層4114或閘極電介質間隔物4116之一或二者而被隔離自閘極結構4102。源極區4108和汲極區4110為基底4104之區。 於一實施例中，源極或汲極接點4112包括高純度金屬層4112A(諸如上述者)、及導電溝槽填充材料4112B。於一實施例中，高純度金屬層4112A具有包括98%或更多鈦的總原子組成。於一此類實施例中，高純度金屬層4112A之總原子組成進一步包括0.5-2%的氯。於一實施例中，高純度金屬層4112A具有30%或更少的厚度變化。於一實施例中，導電溝槽填充材料4112B係由導電材料所組成，諸如(但不限定於)Cu、Al、W、或其合金。 圖41B闡明另一種具有導電接點於升高源極或汲極區上的半導體裝置之橫斷面視圖，依據本發明之實施例。 參考圖41B，一種半導體結構4150包括閘極結構4152於基底4154之上。閘極結構4152包括閘極電介質層4152A、工作函數層4152B、及閘極填充4152C。源極區4158和汲極區4160係位於閘極結構4152之相反側上。源極或汲極接點4162被電連接至源極區4158和汲極區4160，並藉由層間電介質層4164或閘極電介質間隔物4166之一或二者而被隔離自閘極結構4152。源極區4158和汲極區4160為形成於基底4154之蝕刻掉區中所形成的外延或嵌入式材料區。如圖所示，於一實施例中，源極區4158和汲極區4160為升高的源極和汲極區。於特定的此類實施例中，升高的源極和汲極區為升高的矽源極和汲極區或升高的矽鍺源極和汲極區。 於一實施例中，源極或汲極接點4162包括高純度金屬層4162A(諸如上述者)、及導電溝槽填充材料4162B。於一實施例中，高純度金屬層4162A具有包括98%或更多鈦的總原子組成。於一此類實施例中，高純度金屬層4162A之總原子組成進一步包括0.5-2%的氯。於一實施例中，高純度金屬層4162A具有30%或更少的厚度變化。於一實施例中，導電溝槽填充材料4162B係由導電材料所組成，諸如(但不限定於)Cu、Al、W、或其合金。 因此，於一實施例中，集體地參考圖41A及41B，積體電路結構包括具有表面之特徵(暴露半導體源極或汲極結構之源極或汲極接觸溝槽)。高純度金屬層4112A或4162A係位於源極或汲極接觸溝槽之表面上。應理解：接點形成製程可涉及源極或汲極區之已暴露的矽或鍺或矽鍺材料之消耗。此消耗可降低裝置性能。反之，依據本發明之實施例，半導體源極(4108或4158)或汲極(4110或4160)結構之表面(4149或4199)不被侵蝕或消耗、或不被實質上侵蝕或消耗於源極或汲極接觸溝槽下方。於一此類實施例中，消耗或侵蝕之缺乏係由於高純度金屬接觸層之低溫沈積。 圖42闡明一對半導體鰭上方之複數閘極線的平面視圖，依據本發明之實施例。 參考圖42，複數主動閘極線4204被形成於複數半導體鰭4200上方。虛擬閘極線4206是在複數半導體鰭4200之末端上。介於閘極線4204/4206之間的間隔4208為其中溝槽接點可被形成為通至源極或汲極區(諸如源極或汲極區4251、4252、4253、及4254)之導電接點的位置。 圖43A-43C闡明針對一種製造積體電路結構之方法中的各種操作之沿著圖42的a-a'軸所取之橫斷面視圖，依據本發明之實施例。 參考圖43A，複數主動閘極線4304被形成於半導體鰭4302(其被形成在基底4300之上)上方。虛擬閘極線4306是在半導體鰭4302之末端上。電介質層4310係介於主動閘極線4304之間、介於虛擬閘極線4306與主動閘極線4304之間、及位於虛擬閘極線4306外部。嵌入式源極或汲極結構4308係位於主動閘極線4304之間以及於虛擬閘極線4306與主動閘極線4304之間的半導體鰭4302中。主動閘極線4304包括閘極電介質層4312、工作函數閘極電極部分4314和填充閘極電極部分4316、及電介質蓋層4318。電介質間隔物4320係填補主動閘極線4304及虛擬閘極線4306之側壁。 參考圖43B，介於主動閘極線4304之間及介於虛擬閘極線4306與主動閘極線4304之間的電介質層4310之部分被移除以提供開口4330於其中將形成溝槽接點的位置中。介於主動閘極線4304之間及介於虛擬閘極線4306與主動閘極線4304之間的電介質層4310之部分的移除可導致嵌入式源極或汲極結構4308之侵蝕以提供侵蝕的嵌入式源極或汲極結構4332，其可具有上鞍形形貌，如圖43B中所示。 參考圖43C，溝槽接點4334被形成於主動閘極線4304之間以及於虛擬閘極線4306與主動閘極線4304之間的開口4330中。溝槽接點4334之各者可包括金屬接觸層4336及導電填充材料4338。 圖44闡明針對一種積體電路結構之沿著圖42的b-b'軸所取之橫斷面視圖，依據本發明之實施例。 參考圖44，鰭4402被沈積於基底4404之上。鰭4402之下部分係由溝槽隔離材料4404所圍繞。鰭4402之上部分已被移除以致能嵌入式源極和汲極結構4406之生長。溝槽接點4408被形成於電介質層4410之開口中，該開口係暴露嵌入式源極和汲極結構4406。溝槽接點包括金屬接觸層4412及導電填充材料4414。應理解：依據一實施例，金屬接觸層4412係延伸至溝槽接點4408之頂部，如圖44中所示。然而，於另一實施例中，金屬接觸層4412並未延伸至溝槽接點4408之頂部而是多少凹陷於溝槽接點4408內，例如，類似於圖43C中之金屬接觸層4336的沈積。 因此，集體地參考圖42、43A-43C及44，依據本發明之實施例，積體電路結構包括半導體鰭(4200、4302、4402)於基底(4300、4400)之上。半導體鰭(4200、4302、4402)具有頂部及側壁。閘極電極(4204、4304)係位於半導體鰭(4200、4302、4402)之一部分的頂部上並相鄰於半導體鰭(4200、4302、4402)之該部分的側壁。閘極電極(4204、4304)係界定半導體鰭(4200、4302、4402)中之通道區。第一半導體源極或汲極結構(4251、4332、4406)係位於閘極電極(4204、4304)之第一側上的通道區之第一末端上，第一半導體源極或汲極結構(4251、4332、4406)具有非平坦形貌。第二半導體源極或汲極結構(4252、4332、4406)係位於閘極電極(4204、4304)之第二側上的通道區之第二末端上，第二末端係與第一末端相反，且第二側係與第一側相反。第二半導體源極或汲極結構(4252、4332、4406)具有非平坦形貌。金屬接點材料(4336、4412)係直接於第一半導體源極或汲極結構(4251、4332、4406)上以及直接於第二半導體源極或汲極結構(4252、4332、4406)上。金屬接點材料(4336、4412)係與第一半導體源極或汲極結構(4251、4332、4406)之非平坦形貌共面並與第二半導體源極或汲極結構(4252、4332、4406)之非平坦形貌共面。 於一實施例中，金屬接點材料(4336、4412)具有包括95%或更多的單一金屬物種之總原子組成。於一此類實施例中，金屬接點材料(4336、4412)具有包括98%或更多的鈦之總原子組成。於一特定此類實施例中，金屬接點材料(4336、4412)之總原子組成進一步包括0.5-2%的氯。於一實施例中，金屬接點材料(4336、4412)具有30%或更少的厚度變化沿著第一半導體源極或汲極結構(4251、4332、4406)之非平坦形貌以及沿著第二半導體源極或汲極結構(4252、4332、4406)之非平坦形貌。 於一實施例中，第一半導體源極或汲極結構(4251、4332、4406)之非平坦形貌及第二半導體源極或汲極結構(4252、4332、4406)之非平坦形貌均包括升高的中央部分及較低的側部分，例如，如圖44中所示。於一實施例中，第一半導體源極或汲極結構(4251、4332、4406)之非平坦形貌及第二半導體源極或汲極結構(4252、4332、4406)之非平坦形貌均包括鞍形部分，例如，如圖43C中所示。 於一實施例中，第一半導體源極或汲極結構(4251、4332、4406)及第二半導體源極或汲極結構(4252、4332、4406)均包括矽。於一實施例中，第一半導體源極或汲極結構(4251、4332、4406)及第二半導體源極或汲極結構(4252、4332、4406)均進一步包括鍺，例如，以矽鍺之形式。 於一實施例中，直接地於第一半導體源極或汲極結構(4251、4332、4406)上之金屬接點材料(4336、4412)係進一步沿著第一半導體源極或汲極結構(4251、4332、4406)上方之電介質層(4320、4410)中的溝槽之側壁，該溝槽係暴露第一半導體源極或汲極結構(4251、4332、4406)之一部分。於一此類實施例中，沿著溝槽之側壁的金屬接點材料(4336)之厚度係從第一半導體源極或汲極結構(4332上之4336A)至第一半導體源極或汲極結構(4332)之上的位置(4336B)變薄，其範例被顯示於圖43C中。於一實施例中，導電填充材料(4338、4414)係位於溝槽內之金屬接點材料(4336、4412)上，如圖43C及44中所示。 於一實施例中，積體電路結構進一步包括具有頂部及側壁之第二半導體鰭(例如，圖42之上鰭4200、4302、4402)。閘極電極(4204、4304)係進一步位於第二半導體鰭之一部分的頂部上方且相鄰於第二半導體鰭之該部分的側壁，閘極電極係界定第二半導體鰭中之通道區。第三半導體源極或汲極結構(4253、4332、4406)係位於閘極電極(4204、4304)之第一側上的第二半導體鰭的通道區之第一末端上，第三半導體源極或汲極結構具有非平坦形貌。第四半導體源極或汲極結構(4254、4332、4406)係位於閘極電極(4204、4304)之第二側上的第二半導體鰭的通道區之第二末端上，第二末端相對於第一末端，第四半導體源極或汲極結構(4254、4332、4406)具有非平坦形貌。金屬接點材料(4336、4412)係直接地於第三半導體源極或汲極結構(4253、4332、4406)上且直接地於四半導體源極或汲極結構(4254、4332、4406)上，金屬接點材料(4336、4412)係與第三半導體源極或汲極結構(4253、4332、4406)之非平坦形貌共形且與四半導體源極或汲極結構(4254、4332、4406)之非平坦形貌共形。於一實施例中，金屬接點材料(4336、4412)於第一半導體源極或汲極結構(4251、4332、左側4406)與第三半導體源極或汲極結構(4253、4332、右側4406)之間是相連的且於第二半導體源極或汲極結構(4252)與四半導體源極或汲極結構(4254)之間是相連的。 於另一形態中，硬遮罩材料可被用以保存(禁止侵蝕)、且可被留存於其中導電溝槽接點被中斷之溝槽線位置中(例如，於接點插塞位置中)之電介質材料上方。例如，圖45A及45B個別地闡明一種包括具有硬遮罩材料於其上之溝槽接點插塞的積體電路結構之平面視圖及相應橫斷面視圖，依據本發明之實施例。 參考圖45A及45B，於一實施例中，一種積體電路結構4500包括鰭4052A，諸如矽鰭。複數閘極結構4506係位於鰭4502A上方。閘極結構4506之個別者係沿著一正交於鰭4502A之方向4508且具有一對電介質側壁間隔物4510。溝槽接點結構4512係位於鰭4502A上方且直接地介於閘極結構4506之第一對4506A/4506B的電介質側壁間隔物4510之間。接點插塞4514B係位於鰭4502A上方且直接地介於閘極結構4506之第二對4506B/4506C的電介質側壁間隔物4510之間。接點插塞4514B包括下電介質材料4516及上硬遮罩材料4518。 於一實施例中，接點插塞4516B之下電介質材料4516包括矽及氧，諸如氧化矽或二氧化矽材料。接點插塞4516B之上硬遮罩材料4518包括矽及氮，例如，諸如氮化矽、富矽氮化物、或貧矽氮化物材料。 於一實施例中，溝槽接點結構4512包括下導電結構4520及下導電結構4520上之電介質封蓋4522。於一實施例中，溝槽接點結構4512之電介質封蓋4522具有一上表面，其係與接點插塞4514B之上硬遮罩材料4518的上表面共面。 於一實施例中，複數閘極結構4506之個別者包括閘極電介質層4526上之閘極電極4524。電介質封蓋4528是在閘極電極4524上。於一實施例中，複數閘極結構4506之個別者的電介質封蓋4528具有一上表面，其係與接點插塞4514B之上硬遮罩材料4518的上表面共面，如圖所示。於一實施例中，雖未顯示，薄氧化物層(諸如熱或化學氧化矽或二氧化矽層)係介於鰭4502A與閘極電介質層4526之間。 再次參考圖45A及45B，於一實施例中，一種積體電路結構4500包括複數鰭4052，諸如複數矽鰭。複數鰭4502之個別者係沿著第一方向4504。複數閘極結構4506係位於複數鰭4502上方。複數閘極結構4506之個別者係沿著一正交於第一方向4504之第二方向4508。複數閘極結構4506之個別者具有一對電介質側壁間隔物4510。溝槽接點結構4512係位於複數鰭4502的第一鰭4502A上方且直接地介於一對閘極結構4506的電介質側壁間隔物4510之間。接點插塞4514A係位於複數鰭4502之第二鰭4502B上方且直接地介於該對閘極結構4506的電介質側壁間隔物4510之間。類似於接點插塞4514B之橫斷面視圖，接點插塞4514A包括下電介質材料4516及上硬遮罩材料4518。 於一實施例中，接點插塞4516A之下電介質材料4516包括矽及氧，諸如氧化矽或二氧化矽材料。接點插塞4516A之上硬遮罩材料4518包括矽及氮，例如，諸如氮化矽、富矽氮化物、或貧矽氮化物材料。 於一實施例中，溝槽接點結構4512包括下導電結構4520及下導電結構4520上之電介質封蓋4522。於一實施例中，溝槽接點結構4512之電介質封蓋4522具有一上表面，其係與接點插塞4514A或4514B之上硬遮罩材料4518的上表面共面，如圖所示。 於一實施例中，複數閘極結構4506之個別者包括閘極電介質層4526上之閘極電極4524。電介質封蓋4528是在閘極電極4524上。於一實施例中，複數閘極結構4506之個別者的電介質封蓋4528具有一上表面，其係與接點插塞4514A或4514B之上硬遮罩材料4518的上表面共面，如圖所示。於一實施例中，雖未顯示，薄氧化物層(諸如熱或化學氧化矽或二氧化矽層)係介於鰭4502A與閘極電介質層4526之間。 本發明之一或更多實施例係有關於閘極對準的接點製程。此一製程可被實施以形成接點結構以供半導體結構製造，例如，針對積體電路製造。於一實施例中，接點圖案被形成為對準現存的閘極圖案。反之，其他方式通常涉及一額外的微影製程，具有一微影接點圖案緊密對齊至現存的閘極圖案，結合選擇性接點蝕刻。例如，另一製程可包括具有接點及接點插塞之分離圖案化的多晶矽(閘極)柵格之圖案化。 依據文中所述之一或更多實施例，一種接點形成之方法係涉及形成一接點圖案，其係基本上極佳地對準一現存的閘極圖案而同時免除使用一種具有極度嚴厲的登錄預算之微影操作。於一此類實施例中，此方式致能了本質上高度選擇性的濕式蝕刻(例如，相對於乾式或電漿蝕刻)之使用，以產生接點開口。於一實施例中，接點圖案係藉由利用現存的閘極圖案結合接點插塞微影操作來形成。於一此類實施例中，該方式致能免除了用以產生接點圖案之其他關鍵微影操作(如其他方式中所使用者)的需求。於一實施例中，溝槽接點柵格未被分離地圖案化，而是被形成於多晶矽(閘極)線之間。例如，於一此類實施例中，溝槽接點柵格被形成在接續於閘極光柵圖案化後但在閘極光柵切割前。 圖46A-46D闡明一種製造包括具有硬遮罩材料於其上之溝槽接點插塞的積體電路結構之方法中的各種操作之橫斷面視圖，依據本發明之實施例。 參考圖46A，一種製造積體電路結構之方法包括形成複數鰭，該些複數鰭之個別者4602係沿著第一方向4604。複數鰭之個別者4602可包括擴散區4606。複數閘極結構4608被形成於複數鰭上方。複數閘極結構4508之個別者係沿著一正交於第一方向4604之第二方向4610(例如，方向4610係進入及離開頁面)。犧牲材料結構4612被形成於第一對閘極結構4608之間。接點插塞4614係介於第二對閘極結構4608之間。接點插塞包括下電介質材料4616。硬遮罩材料4618係位於下電介質材料4616上。 於一實施例中，閘極結構4608包括犧牲或虛擬閘極堆疊及電介質間隔物4609。犧牲或虛擬閘極堆疊可由多晶矽或氮化矽柱或某其他犧牲材料，其可被稱為閘極虛擬材料。 參考圖46B，犧牲材料結構4612被移除自圖46A之結構以形成開口4620於第一對閘極結構4608之間。 參考圖46C，溝槽接點結構4622被形成於第一對閘極結構4608之間的開口4620中。此外，於一實施例中，當作形成溝槽接點結構4622之部分，圖46A及46B之硬遮罩4618被平坦化。終極最終化的接點插塞4614'包括下電介質材料4616及上硬遮罩材料4624(形成自硬遮罩材料4618)。 於一實施例中，接點插塞4614'之各者的下電介質材料4616包括矽及氧，而接點插塞4614'之各者的上硬遮罩材料4624包括矽及氮。於一實施例中，溝槽接點結構4622之各者包括下導電結構4626及下導電結構4626上之電介質封蓋4628。於一實施例中，溝槽接點結構4622之電介質封蓋4628具有一上表面，其係與接點插塞4614'之上硬遮罩材料4624的上表面共面。 參考圖46D，閘極結構4608之犧牲或虛擬閘極堆疊被取代於取代閘極製程方案中。於此一方案中，諸如多晶矽或氮化矽柱材料等虛擬閘極材料被移除並取代以永久閘極電極材料。於一此類實施例中，永久閘極電介質層亦被形成於此製程中，不同於被完成自較早的處理。 因此，永久閘極結構4630包括永久閘極電介質層4632及永久閘極電極層或堆疊4634。此外，於一實施例中，永久閘極結構4630之頂部部分被移除，例如，藉由蝕刻製程，並取代以電介質封蓋4636。於一實施例中，永久閘極結構4630之個別者的電介質封蓋4636具有一上表面，其係與接點插塞4614'之上硬遮罩材料4624的上表面共面。 再次參考圖46A-46D，於一實施例中，取代閘極製程被履行在接續於形成溝槽接點結構4622後，如圖所示。然而，依據其他實施例，取代閘極製程被履行在形成溝槽接點結構4622前。 於另一形態中，描述主動閘極上方的接點(COAG)結構以及製程。本發明之一或更多實施例係有關於半導體結構或裝置，其具有一或更多閘極接點結構(例如，當作閘極接點通孔)配置於該些半導體結構或裝置之閘極電極的主動部分上方。本發明之一或更多實施例係有關於半導體結構或裝置之製造方法，該些半導體結構或裝置具有一或更多閘極接點結構形成於該些半導體結構或裝置之閘極電極的主動部分上方。文中所述之方式可被用以藉由致能主動閘極區上方之閘極接點形成來減少標準單元面積。於一或更多實施例中，其被製造以接觸閘極電極之閘極接點結構為自對準通孔結構。 其中與目前世代空間及佈局侷限相較之下為稍微放寬的空間及佈局侷限之技術中，通至閘極結構之接點可藉由形成通至隔離區上方所配置之閘極電極的一部分之接點來製造。當作範例，圖47A闡明一種具有配置於閘極電極之不活動部分上方的閘極接點之半導體裝置的平面視圖。 參考圖47A，半導體結構或裝置4700A包括配置於基底4702中(以及於隔離區4706內)之擴散或主動區4704。一或更多閘極線(亦已知為多晶矽線)，諸如閘極線4708A、4708B及4708C，被配置於擴散或主動區4704上方以及於隔離區4706之一部分上方。源極或汲極接點(亦已知為溝槽接點)，諸如接點4710A及4710B，被配置於裝置4700A之半導體結構的源極和汲極區上方。溝槽接點通孔4712A及4712B個別地提供通至溝槽接點4710A及4710B之接點。分離的閘極接點4714(及上覆閘極接點通孔4716)係提供通至閘極線4708B之接點。相反於源極或汲極溝槽接點4710A或4710B，閘極接點4714被配置(從平面視圖的觀點)於隔離區4706上方，但非於擴散或主動區4704上方。再者，閘極接點4714及閘極接點通孔4716兩者均不被配置於源極或汲極溝槽接點4710A與4710B之間。 圖47B闡明一種具有配置於閘極電極之不活動部分上方的閘極接點之非平面半導體裝置的橫斷面視圖。參考圖47B，半導體結構或裝置4700B(例如，圖47A之裝置4700A的非平面版本)包括形成自基底4702(且於隔離區4706內)之非平面擴散或主動區4704C(例如，鰭結構)。閘極線4708B被配置於非平面擴散或主動區4704B上方以及於隔離區4706之一部分上方。如圖所示，閘極線4708B包括閘極電極4750及閘極電介質層4752，連同電介質蓋層4754。閘極接點4714、及上覆閘極接點通孔4716亦從此透視圖看出，連同上覆金屬互連4760，其均被配置於層間電介質堆疊或層4770中。亦從圖47B之透視圖看出，閘極接點4714被配置於隔離區4706上方，但不是於非平面擴散或主動區4704B上方。 再次參考圖47A及47B，半導體結構或裝置4700A及4700B之配置係個別地將閘極接點置於隔離區上方。此一配置浪費了佈局空間。然而，將閘極接點置於主動區上方將需要極度嚴格的登錄預算或者閘極尺寸將必須增加以提供足夠的空間來放置閘極接點。再者，歷史上，通至擴散區上方之閘極的接點已被避免了貫穿其他閘極材料(例如，多晶矽)而接觸下方主動區的風險。文中所述之一或更多實施例藉由提供可行的方式(及所得的結構)來製造其接觸擴散或主動區上方所形成之閘極電極的部分之接點結構以處理上述問題。 當作範例，圖48A闡明一種具有配置於閘極電極之主動部分上方的閘極接點通孔之半導體裝置的平面視圖，依據本發明之實施例。參考圖48A，半導體結構或裝置4800A包括配置於基底4802中(以及於隔離區4806內)之擴散或主動區4804。一或更多閘極線，諸如閘極線4808A、4808B及4808C，被配置於擴散或主動區4804上方以及於隔離區4806之一部分上方。源極或汲極溝槽接點，諸如溝槽接點4810A及4810B，被配置於半導體結構或裝置4800A之源極和汲極區上方。溝槽接點通孔4812A及4812B個別地提供通至溝槽接點4810A及4810B之接點。閘極接點通孔4816(其不具有中間的分離閘極接觸層)係提供通至閘極線4808B之接點。相反於圖47A，閘極接點4816被配置(從平面視圖的觀點)於擴散或主動區4804上方以及介於源極或汲極接點4810A與4810B之間。 圖48B闡明一種具有配置於閘極電極之主動部分上方的閘極接點通孔之非平面半導體裝置的橫斷面視圖，依據本發明之實施例。參考圖48B，半導體結構或裝置4800B(例如，圖48A之裝置4800A的非平面版本)包括形成自基底4802(且於隔離區4806內)之非平面擴散或主動區4804B(例如，鰭結構)。閘極線4808B被配置於非平面擴散或主動區4804B上方以及於隔離區4806之一部分上方。如圖所示，閘極線4808B包括閘極電極4850及閘極電介質層4852，連同電介質蓋層4854。閘極接點通孔4816亦從此透視圖看出，連同上覆金屬互連4860，其均被配置於層間電介質堆疊或層4870中。亦從圖48B之透視圖看出，閘極接點通孔4816被配置於非平面擴散或主動區4804B上方。 因此，再次參考圖48A及48B，於一實施例中，溝槽接點通孔4812A、4812B及閘極接點通孔4816被形成於相同層中且為基本上共面的。相較於圖47A及47B，通至閘極線之接點將另包括額外閘極接觸層，例如，其將為垂直於相應的閘極線。然而，在與圖48A及48B相關聯所述的結構中，結構4800A及4800B之製造係個別地致能直接自主動閘極部分上之金屬互連層的接點之放置而不會短路至相鄰的源極汲極區。於一實施例中，此一配置係藉由免除應延伸隔離上之電晶體閘極以形成可靠接點的需求來提供對於電路佈局的大面積減少。如遍及本說明書所使用，於一實施例中，針對閘極之主動部分的參考係指稱其配置於(從平面視圖的觀點)下方基底之主動或擴散區上方的閘極線或結構之該部分。於一實施例中，針對閘極之不活動部分的參考係指稱其配置於(從平面視圖的觀點)下方基底之隔離區上方的閘極線或結構之該部分。 於一實施例中，半導體結構或裝置4800為非平面裝置，諸如(但不限定於)fin-FET或三閘極裝置。於此一實施例中，相應的半導體通道區係由三維主體所組成或者被形成為三維主體。於一此類實施例中，閘極線4808A-4808C之閘極電極堆疊係圍繞三維主體之至少頂部表面及一對側壁。於另一實施例中，至少該通道區被形成為離散的三維主體，諸如於環繞式閘極裝置中。於一此類實施例中，閘極線4808A-4808C之閘極電極堆疊各完全地圍繞該通道區。 更一般地，一或更多實施例係有關於用以將閘極接點通孔直接地放置於主動電晶體閘極上之方式(以及由此所形成的結構)。此等方式可消除為了接觸之目的而延伸隔離上之閘極線的需求。此等方式亦可消除需要分離的閘極接點(GCN)層以引導來自閘極線或結構之信號的需求。於一實施例中，消除上述特徵係藉由凹陷接點金屬於溝槽接點(TCN)中以及引入額外電介質材料於製程流(例如，TILA)中來達成。額外電介質材料被包括為溝槽接點電介質蓋層，具有不同於其已用於閘極對準的接點製程(GAP)處理方案(例如，GILA)中之溝槽接點對準的閘極電介質材料蓋層之蝕刻特性。 當作範例製造方案，圖49A-49D闡明橫斷面視圖，其表示一種製造具有配置於閘極之主動部分上方的閘極接點結構之半導體結構的方法中之各種操作，依據本發明之實施例。 參考圖49A，半導體結構4900被提供在接續於溝槽接點(TCN)形成後。應理解：結構4900之特定配置被僅用於說明目的，以及多種可能的佈局可受益自文中所述之發明的實施例。半導體結構4900包括一或更多閘極堆疊結構，諸如配置於基底4902之上的閘極堆疊結構4908A-4908E。閘極堆疊結構可包括閘極電介質層及閘極電極。溝槽接點(例如，通至基底4902之擴散區的接點)，諸如溝槽接點4910A-4910C，亦被包括於結構4900中且係藉由電介質間隔物4920而被隔離自閘極堆疊結構4908A-4908E。絕緣蓋層4922可被配置於閘極堆疊結構4908A-4908E(例如，GILA)上，如亦被顯示於圖49A中。如亦被顯示於圖49A中，從層間電介質材料所製造的接點阻擋區或「接點插塞」(諸如區4923)可被包括於其中接點形成將被阻擋的區中。 於一實施例中，提供結構4900係涉及形成一接點圖案，其係基本上極佳地對準一現存的閘極圖案而同時免除使用一種具有極度嚴格的登錄預算之微影操作。於一此類實施例中，此方式致能了本質上高度選擇性的濕式蝕刻(例如，相對於乾式或電漿蝕刻)之使用，以產生接點開口。於一實施例中，接點圖案係藉由利用現存的閘極圖案結合接點插塞微影操作來形成。於一此類實施例中，該方式致能免除了用以產生接點圖案之其他關鍵微影操作(如其他方式中所使用者)的需求。於一實施例中，溝槽接點柵格未被分離地圖案化，而是被形成於多晶矽(閘極)線之間。例如，於一此類實施例中，溝槽接點柵格被形成在接續於閘極光柵圖案化後但在閘極光柵切割前。 再者，閘極堆疊結構4908A-4908E可藉由一種取代閘極程序來製造。於此一技術中，諸如多晶矽或氮化矽柱材料等虛擬閘極材料可被移除並取代以永久閘極電極材料。於一此類實施例中，永久閘極電介質層亦被形成於此製程中，不同於被完成自較早的處理。於一實施例中，虛擬閘極係藉由乾式蝕刻或濕式蝕刻製程而被移除。於一實施例中，虛擬閘極係由多晶矽或非晶矽所組成並以包括SF 6之乾式蝕刻製程來移除。於另一實施例中，虛擬閘極係由多晶矽或非晶矽所組成並以包括水性NH 4OH或氫氧化四甲銨之濕式蝕刻製程來移除。於一實施例中，虛擬閘極係由氮化矽所組成並以包括水性磷酸之濕式蝕刻來移除。 於一實施例中，文中所述之一或更多方式係基本上考量一種虛擬及取代閘極製程，結合虛擬及取代接點製程，以獲得結構4900。於一此類實施例中，取代接點製程被執行在取代閘極製程之後，以容許永久閘極堆疊之至少一部分的高溫退火。例如，於特定此類實施例中，永久閘極結構(例如，在閘極電介質層被形成之後)之至少一部分的退火被執行在大於約攝氏600度之溫度。退火被履行在永久接點之形成以前。 參考圖49B，結構4900之溝槽接點4910A-4910C被凹陷於間隔物4920內以提供凹陷的溝槽接點4911A-4911C，其具有低於間隔物4920及絕緣蓋層4922之頂部表面的高度。絕緣蓋層4924被接著形成於凹陷的溝槽接點4911A-4911C(例如，TILA)上。依據本發明之實施例，凹陷的溝槽接點4911A-4911C上之絕緣蓋層4924係由一種具有不同於閘極堆疊結構4908A-4908E上之絕緣蓋層4922的蝕刻特性之材料所組成。如將於後續處理操作中所見，此一差異可被利用以蝕刻4922/4924之一者(選擇性地自4922/4924之另一者)。 溝槽接點4910A-4910C可藉由一種對於間隔物4920及絕緣蓋層4922之材料具有選擇性的製程而被凹陷。例如，於一實施例中，溝槽接點4910A-4910C係藉由一種蝕刻製程(諸如濕式蝕刻製程或乾式蝕刻製程)而被凹陷。絕緣蓋層4924可由一種製程來形成，該製程適於提供共形及密封層於溝槽接點4910A-4910C的暴露部分之上。例如，於一實施例中，絕緣蓋層4924係由化學氣相沈積(CVD)製程所形成，以當作整個結構之上的共形層。共形層被接著平坦化(例如，藉由化學機械拋光(CMP))以提供僅於溝槽接點4910A-4910C之上的絕緣蓋層4924材料，且再暴露間隔物4920及絕緣蓋層4922。 有關用於絕緣蓋層4922/4924之適當材料組合，於一實施例中，該對4922/4924之一者係由氧化矽所組成而另一者係由氮化矽所組成。於另一實施例中，該對4922/4924之一者係由氧化矽所組成而另一者係由碳摻雜的氮化矽所組成。於另一實施例中，該對4922/4924之一者係由氧化矽所組成而另一者係由碳化矽所組成。於另一實施例中，該對4922/4924之一者係由氮化矽所組成而另一者係由碳摻雜的氮化矽所組成。於另一實施例中，該對4922/4924之一者係由氮化矽所組成而另一者係由碳化矽所組成。於另一實施例中，該對4922/4924之一者係由碳摻雜的氮化矽所組成而另一者係由碳化矽所組成。 參考圖49C，層間電介質(ILD)層4930及硬遮罩4932堆疊被形成且圖案化以提供(例如)在圖49B的結構之上所圖案化的金屬(0)溝槽4934。 層間電介質(ILD)4930可由一種材料所組成，該種材料適於將其最終地形成於其中之金屬特徵電地隔離而同時於前端與後端處理之間維持強韌的結構。再者，於一實施例中，ILD 4930之組成被選擇為符合針對溝槽接點電介質蓋層圖案化之通孔蝕刻選擇性，如與圖49D相關聯而更詳細地描述於下。於一實施例中，ILD 4930係由氧化矽之單或數層或者由碳摻雜的氧化物(CDO)材料之單或數層所組成。然而，於其他實施例中，ILD 4930具有雙層組成，其頂部部分係由不同於ILD 4930之下方底部部分的材料所組成。硬遮罩層4932可由一種適於作用為後續犧牲層之材料所組成。例如，於一實施例中，硬遮罩層4932係實質上由碳所組成，例如，當作交聯有機聚合物之層。於其他實施例中，氮化矽或碳摻雜的氮化矽被使用為硬遮罩4932。層間電介質(ILD)4930及硬遮罩4932堆疊可藉由一種微影及蝕刻製程而被圖案化。 參考圖49D，通孔開口4936(例如，VCT)被形成於層間電介質(ILD)4930中，其係從金屬(0)溝槽4934延伸至凹陷的溝槽接點4911A-4911C之一或更多者。例如，於圖49D中，通孔開口被形成以暴露凹陷的溝槽接點4911A及4911C。通孔開口4936之形成包括層間電介質(ILD)4930及相應絕緣蓋層4922之個別部分兩者的蝕刻。於一此類實施例中，絕緣蓋層4922之一部分被暴露於層間電介質(ILD)4930之圖案化期間(例如，閘極堆疊結構4908B及4908E上方的絕緣蓋層4922之一部分被暴露)。於該實施例中，絕緣蓋層4924被蝕刻以形成對於(例如，不會顯著地蝕刻或影響)絕緣蓋層4922有選擇性的通孔開口4936。 於一實施例中，通孔開口圖案藉由一種蝕刻製程被最終地轉移至絕緣蓋層4924(亦即，溝槽接點絕緣蓋層)而不蝕刻絕緣蓋層4922(亦即，閘極絕緣蓋層)。絕緣蓋層4924(TILA)可由以下之任一者或其組合所組成，包括氧化矽、氮化矽、碳化矽、碳摻雜的氮化矽、碳摻雜的氧化矽、非晶矽、各種金屬氧化物及矽土(包括氧化鋯、氧化鉿、氧化鑭、或其組合)。該層可使用以下技術之任一者來沈積，包括CVD、ALD、PECVD、PVD、HDP輔助的CVD、低溫CVD。相應的電漿乾式蝕刻被發展為化學及物理濺射機制之組合。重合聚合物沈積可被使用以控制材料移除率、蝕刻輪廓及膜選擇性。乾式蝕刻通常被產生以氣體之混合，其包括NF 3、CHF 3、C 4F 8、HBr及O 2，通常以30-100 mTorr之範圍中的壓力及50-1000瓦的電漿偏壓。乾式蝕刻可被調整以達成介於蓋層4924(TILA)與4922(GILA)層之間的顯著蝕刻選擇性，以將4924(TILA)之乾式蝕刻期間的4922(GILA)之損失減至最小來形成通至電晶體之源極汲極區的接點。 再次參考圖49D，應理解：類似的方式可被實施以製造通孔開口圖案，該通孔開口圖案藉由一種蝕刻製程被最終地轉移至絕緣蓋層4922(亦即，溝槽接點絕緣蓋層)而不蝕刻絕緣蓋層4924(亦即，閘極絕緣蓋層)。 為了進一步示範主動閘極(COAG)技術上方之接點的概念，圖50闡明一種具有包括上覆絕緣蓋層之溝槽接點的積體電路結構之平面視圖及相應橫斷面視圖，依據本發明之實施例。 參考圖50，一種積體電路結構5000包括位於半導體基底或鰭5002(諸如矽鰭)之上的閘極線5004。閘極線5004包括閘極堆疊5005(例如，包括閘極電介質層或堆疊以及該閘極電介質層或堆疊上之閘極電極)及閘極堆疊5005上之閘極絕緣蓋層5006。電介質間隔物5008係沿著閘極堆疊5005之側壁，以及於一實施例中，係沿著絕緣蓋層5006之側壁，如圖所示。 溝槽接點5010係鄰接閘極線5004之側壁，具有電介質間隔物5008介於閘極線5004與溝槽接點5010之間。溝槽接點5010之個別者包括導電接點結構5011及該導電接點結構5011上之溝槽接點絕緣蓋層5012。 再次參考圖50，閘極接點通孔5014被形成於閘極絕緣蓋層5006之開口中且電接觸閘極堆疊5005。於一實施例中，閘極接點通孔5014在一位置上電接觸閘極堆疊5005，該位置係位於半導體基底或鰭5002上方且側面地介於溝槽接點5010之間，如圖所示。於一此類實施例中，導電接點結構5011上之溝槽接點絕緣蓋層5012係防止藉由閘極接點通孔5014之閘極至源極短路或閘極至汲極短路。 再次參考圖50，溝槽接點通孔5016被形成於溝槽接點絕緣蓋層5012之開口中且電接觸個別導電接點結構5011。於一實施例中，溝槽接點通孔5016在位置上電接觸個別導電接點結構5011，該些位置係位於半導體基底或鰭5002上方且側面地鄰接閘極線5004之閘極堆疊5005，如圖所示。於一此類實施例中，閘極堆疊5005上之閘極絕緣蓋層5006係防止藉由溝槽接點通孔5016之源極至閘極短路或汲極至閘極短路。 應理解：介於絕緣閘極蓋層與絕緣溝槽接點蓋層之間的不同結構上關係可被製造。當作範例，圖51A-51F闡明各種積體電路結構之橫斷面視圖，其各具有包括上覆絕緣蓋層之溝槽接點並具有包括上覆絕緣蓋層之閘極堆疊，依據本發明之實施例。 參考圖51A、51B及51C，積體電路結構5100A、5100B及5100C包括鰭5102，諸如矽鰭。雖然顯示為橫斷面視圖，但應理解：鰭5102具有頂部5102A及側壁(進入及離開所示之透視圖的頁面)。第一5104及第二5106閘極電介質層係位於鰭5102之頂部5102A上方且側面地鄰接鰭5102之側壁。第一5108及第二5110閘極電極係個別地位於第一5104及第二5106閘極電介質層上方、位於鰭5102之頂部5102A上方且側面地鄰接鰭5102之側壁。第一5108及第二5110閘極電極各包括共形導電層5109A(諸如工作函數設定層)及該共形導電層5109A之上的導電填充材料5109B。第一5108及第二5110閘極電極兩者均具有第一側5112及與第一側5112相反的第二側5114。第一5108及第二5110閘極電極兩者亦均具有絕緣封蓋5116，其具有頂部表面5118。 第一電介質間隔物5120係鄰接第一閘極電極5108之第一側5112。第二電介質間隔物5122係鄰接第二閘極電極5110之第二側5114。半導體源極或汲極區5124係鄰接第一5120及第二5122電介質間隔物。溝槽接點結構5124係位於其鄰接第一5120及第二5122電介質間隔物之半導體源極或汲極區5124上方。 溝槽接點結構5126包括導電結構5130上之絕緣封蓋5128。溝槽接點結構5126之絕緣封蓋5128具有頂部表面5129，其係實質上與第一5108及第二5110閘極電極之絕緣封蓋5116的頂部表面5118共面。於一實施例中，溝槽接點結構5126之絕緣封蓋5128側面地延伸入第一5120及第二5122電介質間隔物中之凹陷5132。於此一實施例中，溝槽接點結構5126之絕緣封蓋5128係突出溝槽接點結構5126之導電結構5130。然而，於其他實施例中，溝槽接點結構5126之絕緣封蓋5128並未側面地延伸入第一5120及第二5122電介質間隔物中之凹陷5132，而因此不會突出溝槽接點結構5126之導電結構5130。 應理解：溝槽接點結構5126之導電結構5130可能不是矩形，如圖51A-51C中所示。例如，溝槽接點結構5126之導電結構5130可具有一橫斷面幾何，其類似於或相同於針對圖51A之投影中所示的導電結構5130A所顯示的幾何。 於一實施例中，溝槽接點結構5126之絕緣封蓋5128具有不同於第一5108及第二5110閘極電極之絕緣封蓋5116的組成之組成。於一此類實施例中，溝槽接點結構5126之絕緣封蓋5128包括碳化物材料，諸如碳化矽材料。第一5108及第二5110閘極電極之絕緣封蓋5116包括氮化物材料，諸如氮化矽材料。 於一實施例中，第一5108及第二5110閘極電極兩者之絕緣封蓋5116均具有低於溝槽接點結構5126之絕緣封蓋5128的底部表面5128A之底部表面5117A，如圖51A中所示。於另一實施例中，第一5108及第二5110閘極電極兩者之絕緣封蓋5116均具有底部表面5117B，其係實質上與溝槽接點結構5126之絕緣封蓋5128的底部表面5128B共面，如圖51B中所示。於另一實施例中，第一5108及第二5110閘極電極兩者之絕緣封蓋5116均具有高於溝槽接點結構5126之絕緣封蓋5128的底部表面5128C之底部表面5117C，如圖51C中所示。 於一實施例中，溝槽接點結構5128之導電結構5130包括U形金屬層5134、於該U形金屬層5134之整體上和上方的T形金屬層5136、及於該T形金屬層5136上之第三金屬層5138。溝槽接點結構5126之絕緣封蓋5128係位於第三金屬層5138上。於一此類實施例中，第三金屬層5138及U形金屬層5134包括鈦，而T形金屬層5136包括鈷。於特定此類實施例中，T形金屬層5136進一步包括碳。 於一實施例中，金屬矽化物層5140係直接地介於溝槽接點結構5126的導電結構5130與半導體源極或汲極區5124之間。於一此類實施例中，金屬矽化物層5140包括鈦及矽。於一特定此類實施例中，半導體源極或汲極區5124為N型半導體源極或汲極區。於另一實施例中，金屬矽化物層5140包括鎳、鉑及矽。於一特定此類實施例中，半導體源極或汲極區5124為P型半導體源極或汲極區。於另一特定此類實施例中，金屬矽化物層進一步包括鍺。 於一實施例中，參考圖51D，導電通孔5150係位於(且電連接至)鰭5102之頂部5102A上方的第一閘極電極5108之一部分上。導電通孔5150係位於第一閘極電極5108之絕緣封蓋5116中的開口5152中。於一此類實施例中，導電通孔5150係位於溝槽接點結構5126的絕緣封蓋5128之一部分上但並未電連接至溝槽接點結構5126之導電結構5130。於特定此類實施例中，導電通孔5150係位於溝槽接點結構5126之絕緣封蓋5128的已侵蝕部分5154中。 於一實施例中，參考圖51E，導電通孔5160係位於(且電連接至)溝槽接點結構5126之一部分上。導電通孔係位於溝槽接點結構5126之絕緣封蓋5128的開口5162中。於一此類實施例中，導電通孔5160係位於第一5108及第二5110閘極電極的絕緣封蓋5116之一部分上但並未電連接至第一5108及第二5110閘極電極。於特定此類實施例中，導電通孔5160係位於第一5108及第二5110閘極電極之絕緣封蓋5116的已侵蝕部分5164中。 再次參考圖51E，於一實施例中，導電通孔5160為具有如圖51D之導電通孔5150的相同結構之第二導電通孔。於一此類實施例中，此一第二導電通孔5160被隔離自導電通孔5150。於另一此類實施例中，此一第二導電通孔5160係與導電通孔5150合併以形成電短路接點5170，如圖51F中所示。 文中所述之方式及結構可致能其使用其他方法所不可能或難以製造的其他結構或裝置之形成。於第一範例中，圖52A闡明另一種具有配置於閘極之主動部分上方的閘極接點通孔之半導體裝置的平面視圖，依據本發明之另一實施例。參考圖52A，半導體結構或裝置5200包括複數閘極結構5208A-5208C，其係與複數溝槽接點5210A及5210B叉合(這些特徵被配置於基底的主動區之上，未顯示)。閘極接點通孔5280被形成於閘極結構5208B之主動部分上。閘極接點通孔5280被進一步配置於閘極結構5208C之主動部分上，耦合閘極結構5208B及5208C。應理解：中間溝槽接點5210B可藉由使用溝槽接點隔離蓋層(例如，TILA)而被隔離自接點5280。圖52A之接點組態可提供較容易的方式來捆紮一佈局中之相鄰閘極線，而無須導引束帶通過金屬化之上層，因此致能較小的單元面積或較不複雜的佈線方案、或兩者。 於第二範例中，圖52B闡明另一種具有耦合一對溝槽接點的溝槽接點通孔之半導體裝置的平面視圖，依據本發明之另一實施例。參考圖52B，半導體結構或裝置5250包括複數閘極結構5258A-5258C，其係與複數溝槽接點5260A及5260B叉合(這些特徵被配置於基底的主動區之上，未顯示)。溝槽接點通孔5290被形成於溝槽接點5260A上。溝槽接點通孔5290被進一步配置於溝槽接點5260B上，耦合溝槽接點5260A及5260B。應理解：中間閘極結構5258B可藉由使用閘極隔離蓋層(例如，藉由GILA製程)而被隔離自溝槽接點通孔5290。圖52B之接點組態可提供較容易的方式來捆紮一佈局中之相鄰溝槽接點，而無須導引束帶通過金屬化之上層，因此致能較小的單元面積或較不複雜的佈線方案、或兩者。 閘極電極之絕緣蓋層可使用數種沈積操作來製造，而因此，可包括多重沈積製程之假影。當作範例，圖53A-53E闡明橫斷面視圖，其表示一種製造具有閘極堆疊之積體電路結構的方法中之各種操作，該閘極堆疊具有上覆絕緣蓋層，依據本發明之實施例。 參考圖53A，起始結構5300包括閘極堆疊5304於基底或鰭5302之上。閘極堆疊5304包括閘極電介質層5306、共形導電層5308、及導電填充材料5310。於一實施例中，閘極電介質層5306為使用原子層沈積(ALD)製程所形成的高k閘極電介質層，而共形導電層為使用ALD製程所形成的工作函數層。於一此類實施例中，熱或化學氧化物層5312(諸如熱或化學氧化矽或二氧化矽層)係介於基底或鰭5302與閘極電介質層5306之間。電介質間隔物5314(諸如氮化矽間隔物)係鄰接閘極堆疊5304之側壁。電介質閘極堆疊5304及電介質間隔物5314被裝入層間電介質(ILD)層5316中。於一實施例中，閘極堆疊5304係使用取代閘極及取代閘極電介質處理方案而被形成。遮罩5318被圖案化於閘極堆疊5304及ILD層5316之上以提供一暴露閘極堆疊5304之開口5320。 參考圖53B，使用選擇性蝕刻製程或多數製程，閘極堆疊5304(包括閘極電介質層5306、共形導電層5308、及導電填充材料5310)被凹陷相對於電介質間隔物5314及層5316。遮罩5318被接著移除。該凹陷係提供空腔5322於凹陷的閘極堆疊5324之上。 於另一實施例中(未顯示)，共形導電層5308及導電填充材料5310被凹陷相對於電介質間隔物5314及層5316，但閘極電介質層5306未被凹陷或僅被最小地凹陷。應理解：於其他實施例中，根據高蝕刻選擇性之無遮罩方式被用於該凹陷。 參考圖53C，用以製造閘極絕緣蓋層之多重沈積製程中的第一沈積製程被履行。第一沈積製程被用以形成與圖53B之結構共形的第一絕緣層5326。於一實施例中，第一絕緣層5326包括矽及氮，例如，第一絕緣層5326為氮化矽(Si 3N 4)層、富矽氮化矽層、貧矽氮化矽層、或碳摻雜的氮化矽層。於一實施例中，第一絕緣層5326僅部分地填充凹陷的閘極堆疊5324之上的空腔5322，如圖所示。 參考圖53D，第一絕緣層5326係接受蝕刻回製程(諸如各向異性蝕刻製程)以提供絕緣蓋層之第一部分5328。絕緣蓋層之第一部分5328僅部分地填充凹陷的閘極堆疊5324之上的空腔5322。 參考圖53E，額外的交替沈積製程及蝕刻回製程被履行直到空腔5322被填充以凹陷的閘極堆疊5324之上的絕緣閘極封蓋結構5330。接縫5332可於橫斷面分析中為明顯的並可指示其用於絕緣閘極封蓋結構5330之交替沈積製程及蝕刻回製程的數目。於圖53E中所示之範例中，三組接縫5332A、5332B及5332C之存在係指示其用於絕緣閘極封蓋結構5330之四個交替沈積製程及蝕刻回製程。於一實施例中，由接縫5332所分離的絕緣閘極封蓋結構5330之材料5330A、5330B、5330C及5330D將具有完全或實質上相同的組成。 如遍及本申請案所述，基底可由一種可承受製造程序且其中電荷可能遷移之半導體材料所組成。於一實施例中，基底於文中被描述為大塊基底，其係由摻雜有電荷載子(諸如，但不限定於，磷、砷、硼或其組合)之結晶矽、矽/鍺或鍺層所組成，以形成主動區。於一實施例中，此一大塊基底中之矽原子的濃度大於97％。於另一實施例中，大塊基底係由生長在分離結晶基底頂部上的外延層所組成，例如，生長在硼摻雜的大塊矽單晶基底頂部上的矽外延層。大塊基底可替代地由III-V族材料所組成。於一實施例中，大塊基底係由III-V族材料所組成，諸如(但不限定於)氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵、或其組合。於一實施例中，大塊基底係由III-V族材料所組成，而電荷載子摻雜物雜質原子為諸如(但不限定於)碳、矽、鍺、氧、硫、硒或碲等各者。 如遍及本申請案所述，隔離區(諸如淺溝槽隔離區或子鰭隔離區)可由一種材料所組成，該種材料適於最終地將永久閘極結構之部分電隔離(或有助於隔離)自下方大塊基底或者隔離其形成於下方大塊基底內之主動區，諸如隔離鰭主動區。例如，於一實施例中，間隔物係由一種電介質材料之一或更多層所組成，諸如(但不限定於)二氧化矽、氧氮化矽、氮化矽、碳摻雜的氮化矽、或其組合。 如遍及本申請案所述，閘極線或閘極結構可由一種包括閘極電介質層及閘極電極層之閘極電極堆疊所組成。於一實施例中，閘極電極堆疊之閘極電極係由金屬閘極所組成，而閘極電介質層係由高K材料所組成。例如，於一實施例中，閘極電介質層係由一種材料所組成，諸如(但不限定於)氧化鉿、氧氮化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅、或其組合。再者，閘極電介質層之一部分可包括從半導體基底之頂部數層所形成的天然氧化物之層。於一實施例中，閘極電介質層係由頂部高k部分及下部分(由半導體材料之氧化物所組成)所組成。於一實施例中，閘極電介質層係由氧化鉿之頂部部分及二氧化矽或氧氮化矽之底部部分所組成。於某些實施方式中，閘極電介質之部分為「U」狀結構，其包括實質上平行於基底之表面的底部部分及實質上垂直於基底之頂部表面的兩側壁部分。 於一實施例中，閘極電極係由一種金屬層所組成，諸如(但不限定於)金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。於一特定實施例中，閘極電極係由一種形成在金屬工作函數設定層之上的非工作函數設定填充材料所組成。閘極電極層可由P型工作函數金屬或N型工作函數金屬所組成，根據電晶體將是PMOS或NMOS電晶體。於某些實施方式中，閘極電極層可包括二或更多金屬層之堆疊，其中一或更多金屬層為工作函數金屬層且至少一金屬層為導電填充層。針對PMOS電晶體，其可用於閘極電極之金屬包括(但不限定於)釕、鈀、鉑、鈷、鎳、及導電金屬氧化物，例如，氧化釕。P型金屬層將致能一種具有介於約4.9 eV與約5.2 eV間之工作函數的PMOS閘極電極之形成。針對NMOS電晶體，可用於閘極電極之金屬包括(但不限定於)鉿、鋯、鈦、鉭、鋁、這些金屬之合金、及這些金屬之碳化物，諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭、及碳化鋁。N型金屬層將致能一種具有介於約3.9 eV與約4.2 eV間之工作函數的NMOS閘極電極之形成。於某些實施方式中，閘極電極可包括「U」狀結構，其包括實質上平行於基底之表面的底部部分及實質上垂直於基底之頂部表面的兩側壁部分。於另一實施方式中，形成閘極電極之金屬層的至少一者可僅為平面層，其係實質上平行於基底之頂部表面而不包括實質上垂直於基底之頂部表面的側壁部分。於本發明之進一步實施方式中，閘極電極可包括U狀結構及平面、非U狀結構之組合。例如，閘極電極可包括一或更多U狀金屬層，其係形成於一或更多平面、非U狀層之頂部上。 如遍及本申請案所述，與閘極線或電極堆疊關聯之間隔物可由一種材料所組成，該種材料適於最終地將永久閘極結構電隔離(或有助於隔離)自相鄰的導電接點，諸如自對準接點。例如，於一實施例中，間隔物係由一種電介質材料所組成，諸如(但不限定於)二氧化矽、氧氮化矽、氮化矽、或碳摻雜的氮化矽。 於一實施例中，文中所述之方式可涉及形成一接點圖案，其係極佳地對準一現存的閘極圖案而同時免除使用一種具有極度嚴格的登錄預算之微影操作。於一此類實施例中，此方式致能了本質上高度選擇性的濕式蝕刻(例如，相對於乾式或電漿蝕刻)之使用，以產生接點開口。於一實施例中，接點圖案係藉由利用現存的閘極圖案結合接點插塞微影操作來形成。於一此類實施例中，該方式致能免除了用以產生接點圖案之其他關鍵微影操作(如其他方式中所使用者)的需求。於一實施例中，溝槽接點柵格未被分離地圖案化，而是被形成於多晶矽(閘極)線之間。例如，於一此類實施例中，溝槽接點柵格被形成在接續於閘極光柵圖案化後但在閘極光柵切割前。 再者，閘極堆疊結構可藉由一種取代閘極程序來製造。於此一技術中，諸如多晶矽或氮化矽柱材料等虛擬閘極材料可被移除並取代以永久閘極電極材料。於一此類實施例中，永久閘極電介質層亦被形成於此製程中，不同於被完成自較早的處理。於一實施例中，虛擬閘極係藉由乾式蝕刻或濕式蝕刻製程而被移除。於一實施例中，虛擬閘極係由多晶矽或非晶矽所組成並以包括SF 6之使用的乾式蝕刻製程來移除。於另一實施例中，虛擬閘極係由多晶矽或非晶矽所組成並以包括水性NH 4OH或氫氧化四甲銨之使用的濕式蝕刻製程來移除。於一實施例中，虛擬閘極係由氮化矽所組成並以包括水性磷酸之濕式蝕刻來移除。 於一實施例中，文中所述之一或更多方式係基本上考量一種虛擬及取代閘極製程，結合虛擬及取代接點製程，以獲得結構。於一此類實施例中，取代接點製程被執行在取代閘極製程之後，以容許永久閘極堆疊之至少一部分的高溫退火。例如，於特定此類實施例中，永久閘極結構(例如，在閘極電介質層被形成之後)之至少一部分的退火被執行在大於約攝氏600度之溫度。退火被履行在永久接點之形成以前。 於某些實施例中，半導體結構或裝置之配置係將閘極接點置於隔離區上方之閘極線或閘極堆疊的部分上方。然而，此一配置可被視為佈局空間之無效率使用。於另一實施例中，半導體裝置具有接點結構，其係接觸一主動區上方所形成的閘極電極之部分。通常，在形成閘極接點結構(諸如通孔)於閘極的主動部分之上以及於如溝槽接點通孔的相同層之中以前(例如，除此之外)，本發明之一或更多實施例包括首先使用閘極對準的溝槽接點製程。此一製程可被實施以形成溝槽接點結構以供半導體結構製造，例如，針對積體電路製造。於一實施例中，溝槽接點圖案被形成為對準現存的閘極圖案。反之，其他方式通常涉及一額外的微影製程，具有一微影接點圖案緊密對齊至現存的閘極圖案，結合選擇性接點蝕刻。例如，另一製程可包括具有接點特徵之分離圖案化的多晶矽(閘極)柵格之圖案化。 應理解：並非上述製程之所有形態均需被實行以落入本發明之實施例的精神及範圍內。例如，於一實施例中，虛擬閘極無須曾被形成在製造閘極接點於閘極堆疊的主動部分之上以前。上述閘極堆疊可實際上為永久閘極堆疊，如一開始所形成者。同時，文中所述之製程可被用以製造一或複數半導體裝置。半導體裝置可為電晶體等類裝置。例如，於一實施例中，半導體裝置為用於邏輯或記憶體之金氧半導體(MOS)電晶體，或者為雙極電晶體。同時，於一實施例中，半導體裝置具有三維架構，諸如三閘極裝置、獨立存取的雙閘極裝置、或FIN-FET。一或更多實施例可特別有用於製造半導體裝置，在10奈米(10 nm)科技節點或次10奈米(10 nm)科技節點上。 用於FEOL層或結構製造之額外或中間操作可包括標準微電子製造程序，諸如微影、蝕刻、薄膜沈積、平坦化(諸如化學機械拋光(CMP))、擴散、度量衡、犧牲層之使用、蝕刻停止層之使用、平坦化停止層之使用、或與微電子組件製造相關之任何其他動作。同時，應理解：針對之前製程流所述的製程操作可被施行以替代的順序，不是每一操作均需被執行或者額外的製程操作可被執行、或兩者。 應理解：於上述範例FEOL實施例中，於一實施例中，10奈米或次10奈米節點處理被直接地實施於製造方案以及所得結構中以當作科技驅動者。於其他實施例中，FEOL考量可由BEOL10奈米或次10奈米處理需求所驅動。例如，針對FEOL層及裝置之材料選擇和佈局可能需要適應BEOL處理。於一此類實施例中，材料選擇性及閘極堆疊架構被選擇以適應BEOL層之高密度金屬化，例如，用以減少電晶體結構中之邊緣電容，其係形成於FEOL層中但藉由BEOL層之高密度金屬化而被耦合在一起。 積體電路之後段製程(BEOL)層通常包括導電微電子結構(其於本技術中已知為通孔)，用以將通孔上方之金屬線或其他互連電連接至通孔下方之金屬線或其他互連。通孔可由微影程序所形成。代表性地，光抗蝕劑層可被旋塗於電介質層之上，光抗蝕劑層可通過圖案化遮罩而被暴露至圖案化的光化輻射，且接著暴露層可被顯影以形成開口於光抗蝕劑層中。接下來，用於通孔之開口可藉由使用光抗蝕劑層中之開口為蝕刻遮罩而被蝕刻於電介質層中。此開口被稱為通孔開口。最後，通孔開口可被填充以一或更多金屬或其他導電材料來形成通孔。 通孔之尺寸及間隔已逐步地減少，且預期未來通孔之尺寸及間隔將持續逐步地減少，針對至少某些類型的積體電路(例如，先進微處理器、晶片組組件、圖形晶片，等等)。當藉由此等微影製程以圖案化具有極小節距之極小通孔時，其本身便存在數項挑戰。此等挑戰之一在於：通孔與上方互連之間的重疊、以及通孔與下方定位互連之間的重疊通常需被控制達通孔節距的四分之一等級的高容許度。隨著通孔節距尺度越來越小，重疊容許度傾向於以較其微影設備所能夠跟得上的更大速度而隨之縮小。 此等挑戰之另一在於：通孔開口之關鍵尺寸通常傾向於較微影掃描器之解析能力更快地縮小。存在有縮小科技以縮小通孔開口之關鍵尺寸。然而，縮小量常受限於最小通孔節距、以及縮小製程之能力而無法為足夠地免於光學近似校正(OPC)中立，且無法顯著地折衷線寬粗糙度(LWR)或關鍵尺寸均勻度(CDU)、或兩者。此等挑戰之又另一在於：光抗蝕劑之LWR或CDU(或兩者)特性通常需要隨著通孔開口之關鍵尺寸減少而改良以維持關鍵尺寸預算之相同的整體片段。 上述因素亦相關於考量介於金屬線之間的非導電空間或中斷(稱為「插塞」、「電介質插塞」或「金屬線端」)之布局及擴縮，於後段製程(BEOL)金屬互連結構的金屬線之間。因此，需要改良其用以製造金屬線、金屬通孔、及電介質插塞之後段金屬化製造技術的領域。 於另一形態中，節距減為四分之一方式被實施以圖案化一電介質層(用以形成BEOL互連結構)中之溝槽。依據本發明之實施例，節距分割被應用以製造金屬線於BEOL製造方案中。實施例可致能金屬層之節距的連續擴縮超越最先進微影設備之解析度。 圖54為用以製造互連結構之溝槽的節距減為四分之一方式5400的概圖，依據本發明之實施例。 參考圖54，於操作(a)，骨幹特徵5402係使用直接微影而被形成。例如，光抗蝕劑層或堆疊可被圖案化且該圖案被轉移入硬遮罩材料以最終地形成骨幹特徵5402。用以形成骨幹特徵5402之光抗蝕劑層或堆疊可使用標準微影處理技術(諸如193浸入式微影)而被圖案化。第一間隔物特徵5404被接著形成鄰接骨幹特徵5402之側壁。 於操作(b)，骨幹特徵5402被移除以使僅第一間隔物特徵5404餘留。於此階段，第一間隔物特徵5404為有效地半節距遮罩，例如，代表節距減半製程。第一間隔物特徵5404可被直接地使用於節距減為四分之一製程；或者第一間隔物特徵5404之圖案可首先被轉移入新的硬遮罩材料，其中係描述後者方式。 於操作(c)，第一間隔物特徵5404之圖案被轉移入新的硬遮罩材料以形成第一間隔物特徵5404'。第二間隔物特徵5406被接著形成鄰接第一間隔物特徵5404'之側壁。 於操作(d)，第一間隔物特徵5404'被移除以使僅第二間隔物特徵5406餘留。於此階段，第二間隔物特徵5406為有效地四分之一節距遮罩，例如，代表節距減為四分之一製程。 於操作(e)，第二間隔物特徵5406被使用為遮罩，用以圖案化電介質或硬遮罩層中之複數溝槽5408。該些溝槽可最終地被填充以導電材料來形成導電互連於積體電路之金屬化層中。具有標示「B」之溝槽5408係相應於骨幹特徵5402。具有標示「S」之溝槽5408係相應於第一間隔物特徵5404或5404'。具有標示「C」之溝槽5408係相應於骨幹特徵5402之間的互補區5407。 應理解：因為圖54之溝槽5408的個別者具有一圖案化起源，其係相應於圖54的骨幹特徵5402、第一間隔物特徵5404或5404'、或互補區5407之一，所以此等特徵之寬度及/或節距的差異可呈現為節距減為四分之一製程之假影，於積體電路之金屬化層中所最終形成的導電互連中。當作範例，圖55A闡明使用節距減為四分之一方案所製造的金屬化層之橫斷面視圖，依據本發明之實施例。 參考圖55A，一種積體電路結構5500包括層間電介質(ILD)層5504於基底5502之上。複數導電互連線5506係位於ILD層5504中，而複數導電互連線5506之個別者係藉由ILD層5504之部分而被彼此隔離。複數導電互連線5506之個別者包括導電障壁層5508及導電填充材料5510。 參考圖54及55A兩者，導電互連線5506B被形成於溝槽中，具有源自骨幹特徵5402之圖案。導電互連線5506S被形成於溝槽中，具有源自第一間隔物特徵5404或5404'之圖案。導電互連線5506C被形成於溝槽中，具有源自介於骨幹特徵5402之間的互補區5407之圖案。 再次參考圖55A，於一實施例中，複數導電互連線5506包括具有寬度(W1)之第一互連線5506B。第二互連線5506S係緊鄰第一互連線5506B，第二互連線5506S具有不同於第一互連線5506B之寬度(W1)的寬度(W2)。第三互連線5506C係緊鄰第二互連線5506S，第三互連線5506C具有寬度(W3)。第四互連線(第二5506S)係緊鄰第三互連線5506C，第四互連線具有相同於第二互連線5506S之寬度(W2)的寬度(W2)。第五互連線(第二5506B)係緊鄰第四互連線(第二5506S)，第五互連線(第二5506B)具有相同於第一互連線5506B之寬度(W1)的寬度(W1)。 於一實施例中，第三互連線5506C之寬度(W3)係不同於第一互連線5506B之寬度(W1)。於一實施例中，第三互連線5506C之寬度(W3)係不同於第二互連線5506S之寬度(W2)。於另一此類實施例中，第三互連線5506C之寬度(W3)係相同於第二互連線5506S之寬度(W2)。於另一此類實施例中，第三互連線5506C之寬度(W3)係相同於第一互連線5506B之寬度(W1)。 於一實施例中，介於第一互連線5506B與第三互連線5506C之間的節距(P1)係相同於介於第二互連線5506S與第四互連線(第二5506S)之間的節距(P2)。於另一實施例中，介於第一互連線5506B與第三互連線5506C之間的節距(P1)係不同於介於第二互連線5506S與第四互連線(第二5506S)之間的節距(P2)。 再次參考圖55A，於另一實施例中，複數導電互連線5506包括具有寬度(W1)之第一互連線5506B。第二互連線5506S係緊鄰第一互連線5506B，第二互連線5506S具有寬度(W2)。第三互連線5506C係緊鄰第二互連線5506S，第三互連線5506S具有不同於第一互連線5506B之寬度(W1)的寬度(W3)。第四互連線(第二5506S)係緊鄰第三互連線5506C，第四互連線具有相同於第二互連線5506S之寬度(W2)的寬度(W2)。第五互連線(第二5506B)係緊鄰第四互連線(第二5506S)，第五互連線(第二5506B)具有相同於第一互連線5506B之寬度(W1)的寬度(W1)。 於一實施例中，第二互連線5506S之寬度(W2)係不同於第一互連線5506B之寬度(W1)。於一實施例中，第三互連線5506C之寬度(W3)係不同於第二互連線5506S之寬度(W2)。於另一此類實施例中，第三互連線5506C之寬度(W3)係相同於第二互連線5506S之寬度(W2)。 於一實施例中，第二互連線5506S之寬度(W2)係相同於第一互連線5506B之寬度(W1)。於一實施例中，介於第一互連線5506B與第三互連線5506C之間的節距(P1)係相同於介於第二互連線5506S與第四互連線(第二5506S)之間的節距(P2)。於一實施例中，介於第一互連線5506B與第三互連線5506C之間的節距(P1)係不同於介於第二互連線5506S與第四互連線(第二5506S)之間的節距(P2)。 圖55B闡明在使用節距減為四分之一方案所製造的金屬化層之上使用節距減半方案所製造的金屬化層之橫斷面視圖，依據本發明之實施例。 參考圖55B，一種積體電路結構5550包括第一層間電介質(ILD)層5554於基底5552之上。第一複數導電互連線5556係位於第一ILD層5554中，而第一複數導電互連線5556之個別者係藉由第一ILD層5554之部分而被彼此隔離。複數導電互連線5556之個別者包括導電障壁層5558及導電填充材料5560。積體電路結構5550進一步包括第二層間電介質(ILD)層5574於基底5552之上。第二複數導電互連線5576係位於第二ILD層5574中，而第二複數導電互連線5576之個別者係藉由第二ILD層5574之部分而被彼此隔離。複數導電互連線5576之個別者包括導電障壁層5578及導電填充材料5580。 依據本發明之實施例，再次參考圖55B，一種製造積體電路結構之方法包括形成第一複數導電互連線5556於基底5552之上的第一層間電介質(ILD)層5554中且係由基底5552之上的第一層間電介質(ILD)層5554所隔離。第一複數導電互連線5556係使用間隔物為基的節距減為四分之一製程(例如，與圖54之操作(a)-(e)相關聯所述的方式)來形成。第二複數導電互連線5576被形成於第一ILD層5554之上的第二ILD層5574中且係由第一ILD層5554之上的第二ILD層5574所隔離。第二複數導電互連線5576係使用間隔物為基的節距減半製程(例如，與圖54之操作(a)及(b)相關聯所述的方式)來形成。 於一實施例中，第一複數導電互連線5556具有介於小於40奈米的緊鄰線之間的節距(P1)。第二複數導電互連線5576具有介於44奈米或更大的緊鄰線之間的節距(P2)。於一實施例中，間隔物為基的節距減為四分之一製程及間隔物為基的節距減半製程係根據浸入式193nm微影製程。 於一實施例中，第一複數導電互連線5554之個別者包括第一導電障壁襯裡5558及第一導電填充材料5560。第二複數導電互連線5556之個別者包括第二導電障壁襯裡5578及第二導電填充材料5580。於一此類實施例中，第一導電填充材料5560具有不同於第二導電填充材料5580之組成。於另一實施例中，第一導電填充材料5560具有相同於第二導電填充材料5580之組成。 雖然未顯示，於一實施例中，該方法進一步包括形成第三複數導電互連線於第二ILD層5574之上的第三ILD層中且係由第二ILD層5574之上的第三ILD層所隔離。第三複數導電互連線被形成而不使用節距分割。 雖然未顯示，於一實施例中，該方法進一步包括(在形成第二複數導電互連線5576前)形成第三複數導電互連線於第一ILD層5554之上的第三ILD層中且係由第一ILD層5554之上的第三ILD層所隔離。第三複數導電互連線係使用間隔物為基的節距減為四分之一製程來形成。於一此類實施例中，接續於形成第二複數導電互連線5576後，第四複數導電互連線被形成於第二ILD層5574之上的第四ILD層中且係由第二ILD層5574之上的第四ILD層所隔離。第四複數導電互連線係使用間隔物為基的節距減半製程來形成。於一實施例中，此一方法進一步包括形成第五複數導電互連線於第四ILD層之上的第五ILD層中且係由第四ILD層之上的第五ILD層所隔離，該些第五複數導電互連線係使用間隔物為基的節距減半製程來形成。第六複數導電互連線被接著形成於第五ILD層之上的第六ILD層中且係由第五ILD層之上的第六ILD層所隔離，該些第六複數導電互連線係使用間隔物為基的節距減半製程來形成。第七複數導電互連線被接著形成於第六ILD層之上的第七ILD層中且係由第六ILD層之上的第七ILD層所隔離。第七複數導電互連線被形成而不使用節距分割。 於另一形態中，金屬線組成係於金屬化層之間改變。此一配置可被稱為異質金屬化層。於一實施例中，銅被使用為針對相對較大互連線之導電填充材料，而鈷被使用為針對相對較小互連線之導電填充材料。具有鈷為填充材料之較小線可提供減少的電遷移而同時維持低電阻率。使用鈷以取代銅於較小的互連線可處理具有擴縮銅線之問題，其中導電障壁層係消耗較大量的互連體積且銅被減少，基本上阻礙了通常與銅互連線相關聯的優點。 於第一範例中，圖56A闡明一種積體電路結構之橫斷面視圖，該積體電路結構具有含金屬線組成的金屬化層於含不同金屬線組成的金屬化層之上，依據本發明之實施例。 再次參考圖56A，積體電路結構5600包括第一複數導電互連線5606於基底5602之上的第一層間電介質(ILD)層5604中且係由基底5602之上的第一層間電介質(ILD)層5604所隔離。該些導電互連線5606A之一被顯示為具有下方通孔5607。第一複數導電互連線5606之個別者包括第一導電障壁材料5608，沿著第一導電填充材料5610之側壁及底部。 第二複數導電互連線5616係位於第一ILD層5604之上的第二ILD層5614中且係由第一ILD層6454之上的第二ILD層6464所隔離。該些導電互連線5616A之一被顯示為具有下方通孔5617。第二複數導電互連線5616之個別者包括第二導電障壁材料5618，沿著第二導電填充材料5620之側壁及底部。第二導電填充材料5620具有不同於第一導電填充材料5610之組成。 於一實施例中，第二導電填充材料5620基本上由銅所組成，而第一導電填充材料5610基本上由鈷所組成。於一此類實施例中，第一導電障壁材料5608具有不同於第二導電障壁材料5618之組成。於另一此類實施例中，第一導電障壁材料5608具有相同於第二導電障壁材料5618之組成。 於一實施例中，第一導電填充材料5610包括具有摻雜物雜質原子之第一濃度的銅，而第二導電填充材料5620包括具有摻雜物雜質原子之第二濃度的銅。摻雜物雜質原子之第二濃度係小於摻雜物雜質原子之第一濃度。於一此類實施例中，摻雜物雜質原子係選自由鋁(Al)及錳(Mn)所組成之群組。於一實施例中，第一導電障壁材料5610與第二導電障壁材料5620具有相同組成。於一實施例中，第一導電障壁材料5610與第二導電障壁材料5620具有不同組成。 再次參考圖56A，第二ILD層5614係位於蝕刻停止層5622上。導電通孔5617係位於第二ILD層5614中以及於蝕刻停止層5622之開口中。於一實施例中，第一及第二ILD層5604及5614包括矽、碳及氧，而蝕刻停止層5622包括矽及氮。於一實施例中，第一複數導電互連線5606之個別者具有第一寬度(W1)，而第二複數導電互連線5616之個別者具有大於第一寬度(W1)之第二寬度(W2)。 於第二範例中，圖56B闡明一種積體電路結構之橫斷面視圖，該積體電路結構具有含金屬線組成的金屬化層耦合至含不同金屬線組成的金屬化層，依據本發明之實施例。 參考圖56B，積體電路結構5650包括第一複數導電互連線5656於基底5652之上的第一層間電介質(ILD)層5654中且係由基底6452之上的第一層間電介質(ILD)層6454所隔離。該些導電互連線5656A之一被顯示為具有下方通孔5657。第一複數導電互連線5656之個別者包括第一導電障壁材料5658，沿著第一導電填充材料5660之側壁及底部。 第二複數導電互連線5666係位於第一ILD層5654之上的第二ILD層5664中且係由第一ILD層6454之上的第二ILD層6464所隔離。該些導電互連線5666A之一被顯示為具有下方通孔5667。第二複數導電互連線5666之個別者包括第二導電障壁材料5668，沿著第二導電填充材料5670之側壁及底部。第二導電填充材料5670具有不同於第一導電填充材料5660之組成。 於一實施例中，導電通孔5657係位於(且電耦合至)複數導電互連線5656之個別一者5656B上，其係將第二複數導電互連線5666之個別一者5666A電耦合至第一複數導電互連線5656之個別一者5656B。於一實施例中，第一複數導電互連線5656之個別者係沿著第一方向5698(例如，進入及離開頁面)，而第二複數導電互連線5666之個別者係沿著一正交於第一方向5698之第二方向5699，如圖所示。於一實施例中，導電通孔5667包括第二導電障壁材料5668，沿著第二導電填充材料5670之側壁及底部，如圖所示。 於一實施例中，第二ILD層5664係位於第一ILD層5654上之蝕刻停止層5672上。導電通孔5667係位於第二ILD層5664中以及於蝕刻停止層5672之開口中。於一實施例中，第一及第二ILD層5654及5664包括矽、碳及氧，而蝕刻停止層5672包括矽及氮。於一實施例中，第一複數導電互連線5656之個別者具有第一寬度(W1)，而第二複數導電互連線5666之個別者具有大於第一寬度(W1)之第二寬度(W2)。 於一實施例中，第二導電填充材料5670基本上由銅所組成，而第一導電填充材料5660基本上由鈷所組成。於一此類實施例中，第一導電障壁材料5658具有不同於第二導電障壁材料5668之組成。於另一此類實施例中，第一導電障壁材料5658具有相同於第二導電障壁材料5668之組成。 於一實施例中，第一導電填充材料5660包括具有摻雜物雜質原子之第一濃度的銅，而第二導電填充材料5670包括具有摻雜物雜質原子之第二濃度的銅。摻雜物雜質原子之第二濃度係小於摻雜物雜質原子之第一濃度。於一此類實施例中，摻雜物雜質原子係選自由鋁(Al)及錳(Mn)所組成之群組。於一實施例中，第一導電障壁材料5660與第二導電障壁材料5670具有相同組成。於一實施例中，第一導電障壁材料5660與第二導電障壁材料5670具有不同組成。 圖57A-57C闡明具有各種障壁襯裡及導電封蓋結構配置之個別互連線的橫斷面視圖，該些配置適於與圖56A及56B相關聯所述的結構，依據本發明之實施例。 參考圖57A，電介質層5701中之互連線5700包括導電障壁材料5702及導電填充材料5704。導電障壁材料5702包括一遠離導電填充材料5704之外層5706及一接近導電填充材料5704之內層5708。於一實施例中，導電填充材料包括鈷；外層5706包括鈦和氮；以及內層5708包括鎢、氮及碳。於一此類實施例中，外層5706具有約2奈米之厚度，而內層5708具有約0.5奈米之厚度。於另一實施例中，導電填充材料包括鈷；外層5706包括鉭；以及內層5708包括釕。於一此類實施例中，外層5706進一步包括氮。 參考圖57B，電介質層5721中之互連線5720包括導電障壁材料5722及導電填充材料5724。導電蓋層5730係位於導電填充材料5724之頂部上。於一此類實施例中，導電蓋層5730係進一步位於導電障壁材料5722之頂部上，如圖所示。於另一實施例中，導電蓋層5730不位於導電障壁材料5722之頂部上。於一實施例中，導電蓋層5730基本上由鈷所組成，而導電填充材料5724基本上由銅所組成。 參考圖57C，電介質層5741中之互連線5740包括導電障壁材料5742及導電填充材料5744。導電障壁材料5742包括一遠離導電填充材料5744之外層5746及一接近導電填充材料5744之內層5748。導電蓋層5750係位於導電填充材料5744之頂部上。於一實施例中，導電蓋層5750僅位於導電填充材料5744之頂部上。然而，於另一實施例中，導電蓋層5750係進一步位於導電障壁材料5742之內層5748的頂部上，亦即，在位置5752上。於一此類實施例中，導電蓋層5750係進一步位於導電障壁材料5742之外層5746的頂部上，亦即，在位置5754上。 於一實施例中，參考圖57B及57C，一種製造積體電路結構之方法包括形成層間電介質(ILD)層5721或5741於基底之上。複數導電互連線5720或5740被形成於ILD層中(且由ILD層所隔離)之溝槽中，複數導電互連線5720或5740之個別者係位於該些溝槽之相應者中。複數導電互連線係藉由以下方式所形成：首先形成導電障壁材料5722或5724於該些溝槽之底部及側壁上；及接著形成導電填充材料5724或5744於導電障壁材料5722或5742上(個別地)；及填充該些溝槽，其中導電障壁材料5722或5742係沿著導電填充材料5730或5750之底部及側壁(個別地)。導電填充材料5724或5744之頂部被接著處置以包括氧及碳之氣體。接續於以包括氧及碳之氣體處置導電填充材料5724或5744之頂部後，導電蓋層5730或5750被形成於導電填充材料5724或5744之頂部上，個別地。 於一實施例中，以包括氧及碳之氣體處置導電填充材料5724或5744之頂部包括以一氧化碳(CO)處置導電填充材料5724或5744之頂部。於一實施例中，導電填充材料5724或5744包括銅，而形成導電蓋層5730或5750於導電填充材料5724或5744之頂部上包括使用化學氣相沈積(CVD)以形成包括鈷之層。於一實施例中，導電蓋層5730或5750被形成於導電填充材料5724或5744之頂部上，但非於導電障壁材料5722或5724之頂部上。 於一實施例中，形成導電障壁材料5722或5744包括形成第一導電層於溝槽之底部及側壁上，該第一導電層包括鉭。第一導電層之第一部分係首先使用原子層沈積(ALD)來形成，而第一導電層之第二部分接著使用物理氣相沈積(PVD)來形成。於一此類實施例中，形成導電障壁材料進一步包括形成第二導電層於該些溝槽之底部及側壁上的第一導電層上，第二導電層包括釕，而導電填充材料包括銅。於一實施例中，第一導電層進一步包括氮。 圖58闡明一種積體電路結構之橫斷面視圖，該積體電路結構具有含金屬線組成及節距的四個金屬化層於含不同金屬線組成及更小節距的兩個金屬化層之上，依據本發明之實施例。 參考圖58，積體電路結構5800包括第一複數導電互連線5804於基底5801之上的第一層間電介質(ILD)層5802中且係由基底5801之上的第一層間電介質(ILD)層5802所隔離。第一複數導電互連線5804之個別者包括第一導電障壁材料5806，沿著第一導電填充材料5808之側壁及底部。第一複數導電互連線5804之個別者係沿著第一方向5898(例如，進入及離開頁面)。 第二複數導電互連線5814係位於第一ILD層5802之上的第二ILD層5812中且係由第一ILD層6454之上的第二ILD層6464所隔離。第二複數導電互連線5814之個別者包括第一導電障壁材料5806，沿著第一導電填充材料5808之側壁及底部。第二複數導電互連線5814之個別者係沿著一正交於第一方向5898之第二方向5899。 第三複數導電互連線5824係位於第二ILD層5812之上的第三ILD層5822中且係由第二ILD層5812之上的第三ILD層5822所隔離。第三複數導電互連線5824之個別者包括第二導電障壁材料5826，沿著第二導電填充材料5828之側壁及底部。第二導電填充材料5828具有不同於第一導電填充材料5808之組成。第三複數導電互連線5824之個別者係沿著第一方向5898。 第四複數導電互連線5834係位於第三ILD層5822之上的第四ILD層5832中且係由第三ILD層5822之上的第四ILD層5832所隔離。第四複數導電互連線5834之個別者包括第二導電障壁材料5826，沿著第二導電填充材料5828之側壁及底部。第四複數導電互連線5834之個別者係沿著第二方向5899。 第五複數導電互連線5844係位於第四ILD層5832之上的第五ILD層5842中且係由第四ILD層5832之上的第五ILD層5842所隔離。第五複數導電互連線5844之個別者包括第二導電障壁材料5826，沿著第二導電填充材料5828之側壁及底部。第五複數導電互連線5844之個別者係沿著第一方向5898。 第六複數導電互連線5854係位於第五ILD層之上的第六ILD層5852中且係由第五ILD層之上的第六ILD層5852所隔離。第六複數導電互連線5854之個別者包括第二導電障壁材料5826，沿著第二導電填充材料5828之側壁及底部。第六複數導電互連線5854之個別者係沿著第二方向5899。 於一實施例中，第二導電填充材料5828基本上由銅所組成，而第一導電填充材料5808基本上由鈷所組成。於一實施例中，第一導電填充材料5808包括具有摻雜物雜質原子之第一濃度的銅，而第二導電填充材料5828包括具有摻雜物雜質原子之第二濃度的銅，摻雜物雜質原子之第二濃度小於摻雜物雜質原子之第一濃度。 於一實施例中，第一導電障壁材料5806具有不同於第二導電障壁材料5826之組成。於另一實施例中，第一導電障壁材料5806與第二導電障壁材料5826具有相同組成。 於一實施例中，第一導電通孔5819係位於(且電耦合至)第一複數導電互連線5804之個別一者5804A上。第二複數導電互連線5814之個別一者5814A係位於(且電耦合至)第一導電通孔5819上。 第二導電通孔5829係位於(且電耦合至)第二複數導電互連線5814之個別一者5814B上。第三複數導電互連線5824之個別一者5824A係位於(且電耦合至)第二導電通孔5829上。 第三導電通孔5839係位於(且電耦合至)第三複數導電互連線5824之個別一者5824B上。第四複數導電互連線5834之個別一者5834A係位於(且電耦合至)第三導電通孔5839上。 第四導電通孔5849係位於(且電耦合至)第四複數導電互連線5834之個別一者5834B上。第五複數導電互連線5844之個別一者5844A係位於(且電耦合至)第四導電通孔5849上。 第五導電通孔5859係位於(且電耦合至)第五複數導電互連線5844之個別一者5844B上。第六複數導電互連線5854之個別一者5854A係位於(且電耦合至)第五導電通孔5859上。 於一實施例中，第一導電通孔5819包括第一導電障壁材料5806，沿著第一導電填充材料5808之側壁及底部。第二5829、第三5839、第四5849及第五5859導電通孔包括第二導電障壁材料5826，沿著第二導電填充材料5828之側壁及底部。 於一實施例中，第一5802、第二5812、第三5822、第四5832、第五5842及第六5852 ILD層係藉由介於相鄰ILD層之間的相應蝕刻停止層5890而被彼此分離。於一實施例中，第一5802、第二5812、第三5822、第四5832、第五5842及第六5852 ILD層包括矽、碳及氧。 於一實施例中，第一5804及第二5814複數導電互連線之個別者具有第一寬度(W1)。第三5824、第四5834、第五5844及第六5854複數導電互連線之個別者具有大於第一寬度(W1)之第二寬度(W2)。 圖59A-59D闡明具有底部導電層之各種互連線及通孔配置的橫斷面視圖，依據本發明之實施例。 參考圖59A及59B，一種積體電路結構5900包括層間電介質(ILD)層5904於基底5902之上。導電通孔5906係位於ILD層5904中之第一溝槽5908中。導電互連線5910係位於(且電耦合至)導電通孔5906之上。導電互連線5910係位於ILD層5904中之第二溝槽5912中。第二溝槽5912具有大於第一溝槽5908之開口5909的開口5913。 於一實施例中，導電通孔5906及導電互連線5910包括第一導電障壁層5914於第一溝槽5908之底部上，但非沿著第一溝槽5908之側壁，且非沿著第二溝槽5912之底部及側壁。第二導電障壁層5916係位於第一溝槽5908之底部上的第一導電障壁層5914上。第二導電障壁層5916係進一步沿著第一溝槽5908之側壁，且進一步沿著第二溝槽5912之底部及側壁。第三導電障壁層5918係位於第一溝槽5908之底部上的第二導電障壁層5916上。第三導電障壁層5918係進一步位於第二導電障壁層5916上，沿著第一溝槽5908之側壁且沿著第二溝槽5912之底部及側壁。導電填充材料5920係位於第三導電障壁層5918上並填充第一5908及第二溝槽5912。第三導電障壁層5918係沿著導電填充材料5920之底部且沿著導電填充材料5920之側壁。 於一實施例中，第一導電障壁層5914與第三導電障壁層5918具有相同組成，而第二導電障壁層5916之組成係不同於第一導電障壁層5914及第三導電障壁層5918之組成。於一此類實施例中，第一導電障壁層5914及第三導電障壁層5918包括釕，而第二導電障壁層5916包括鉭。於特定此類實施例中，第二導電障壁層5916進一步包括氮。於一實施例中，導電填充材料5920係基本上由銅所組成。 於一實施例中，導電蓋層5922係位於導電填充材料5920之頂部上。於一此類實施例中，導電蓋層5922並非位於第二導電障壁層5916之頂部上且並非位於第三導電障壁層5918之頂部上。然而，於另一實施例中，導電蓋層5922係進一步位於第三導電障壁層5918之頂部上，例如，在位置5924上。於一此類實施例中，導電蓋層5922又進一步位於第二導電障壁層5916之頂部上，例如，在位置5926上。於一實施例中，導電蓋層5922基本上由鈷所組成，而導電填充材料5920基本上由銅所組成。 參考圖59C及59D，於一實施例中，導電通孔5906係位於(且電連接至)ILD層5904底下之第二ILD層5952中的第二導電互連線5950上。第二導電互連線5950包括導電填充材料5954及其上之導電蓋5956。蝕刻停止層5958可位於導電蓋5956上方，如圖所示。 於一實施例中，導電通孔5906之第一導電障壁層5914係位於第二導電互連線5950之導電蓋5956的開口5960中，如圖59C中所示。於一此類實施例中，導電通孔5906之第一導電障壁層5914包括釕，而第二導電互連線5950之導電蓋5956包括鈷。 於另一實施例中，導電通孔5906之第一導電障壁層5914係位於第二導電互連線5950之導電蓋5956的一部分上，如圖59D中所示。於一此類實施例中，導電通孔5906之第一導電障壁層5914包括釕，而第二導電互連線5950之導電蓋5956包括鈷。於特定實施例中，雖未顯示，導電通孔5906之第一導電障壁層5914係位於一進入(但非通過)第二導電互連線5950之導電蓋5956的凹陷上。 於另一形態中，BEOL金屬化層具有非平面形貌，諸如介於導電線與裝入導電線的ILD層之間的步階-高度差異。於一實施例中，上覆蝕刻停止層被形成為與該形貌共形且呈現該形貌。於一實施例中，該形貌協助引導上覆通孔蝕刻製程朝向導電線以阻擋導電通孔之「無著陸」。 於蝕刻停止層形貌之第一範例中，圖60A-60D闡明用於BEOL金屬化層之凹陷線形貌的結構配置之橫斷面視圖，依據本發明之實施例。 參考圖60A，積體電路結構6000包括複數導電互連線6006於基底6002之上的層間電介質(ILD)層6004中且係由基底6002之上的層間電介質(ILD)層6004所隔離。複數導電互連線6006之一被顯示為耦合至下方通孔6007以利示範之目的。複數導電互連線6006之個別者具有低於ILD層6004之上表面6010的上表面6008。蝕刻停止層6012係位於(並共形與)ILD層6004及複數導電互連線6006上。蝕刻停止層6012具有非平面上表面，以該非平面上表面之最上部分6014位於ILD層6004上方及該非平面上表面之最下部分6016位於複數導電互連線6006上方。 導電通孔6018係位於(且電耦合至)複數導電互連線6006之個別一者6006A上。導電通孔6018係位於蝕刻停止層6012之開口6020中。開口6020係位於複數導電互連線6006之個別一者6006A上方但非於ILD層6014上方。導電通孔6018係位於蝕刻停止層6012之上的第二ILD層6022中。於一實施例中，第二ILD層6022係位於(並共形與)蝕刻停止層6012上，如圖60A中所示。 於一實施例中，導電通孔6018之中心6024係與複數導電互連線6006之個別一者6006A的中心6026對準，如圖60A中所示。然而，於另一實施例中，導電通孔6018之中心6024係偏移自複數導電互連線6006之個別一者6006A的中心6026，如圖60B中所示。 於一實施例中，複數導電互連線6006之個別者包括障壁層6028，沿著導電填充材料6030之側壁及底部。於一實施例中，障壁層6028及導電填充材料6030兩者均具有低於ILD層6004之上表面6010的最上表面，如圖60A、60B及60C中所示。於特定此類實施例中，障壁層6028之最上表面係高於導電填充材料6030之最上表面，如圖6C中所示。於另一實施例中，導電填充材料6030具有低於ILD層6004之上表面6010的最上表面，而障壁層6028具有與ILD層6004之上表面6010共面的最上表面，如圖6D中所示。 於一實施例中，ILD層6004包括矽、碳及氧，而蝕刻停止層6012包括矽及氮。於一實施例中，複數導電互連線6006之個別者的上表面6008係低於ILD層6004之上表面6010以0.5-1.5奈米之範圍中的量。 集體地參考圖60A-60D，依據本發明之實施例，一種製造積體電路結構之方法包括形成複數導電互連線於基底6002之上的第一層間電介質(ILD)層6004中且係由基底6002之上的第一層間電介質(ILD)層6004所隔離。複數導電互連線被凹陷相對於第一ILD層以提供具有低於第一ILD層6004之上表面6010的上表面6008之複數導電互連線的個別者6006。接續於凹陷複數導電互連線後，蝕刻停止層6012被形成於(並共形與)第一ILD層6004及複數導電互連線6006上。蝕刻停止層6012具有非平面上表面，以該非平面上表面之最上部分6016位於第一ILD層6004上方及該非平面上表面之最下部分6014位於複數導電互連線6006上方。第二ILD層6022被形成於蝕刻停止層6012上。通孔溝槽被蝕刻於第二ILD層6022中。蝕刻停止層6012係指引第二ILD層6022中之通孔溝槽的位置，於蝕刻期間。蝕刻停止層6012被蝕刻通過通孔溝槽以形成開口6020於蝕刻停止層6012中。開口6020係位於複數導電互連線6006之個別一者6006A上方但非於第一ILD層6004上方。導電通孔6018被形成於通孔溝槽中以及於蝕刻停止層6012中之開口6020中。導電通孔6018係位於(且電耦合至)複數導電互連線6006之個別一者6006A上。 於一實施例中，複數導電互連線6006之個別者包括障壁層6028，沿著導電填充材料6030之側壁及底部；而凹陷複數導電互連線包括凹陷障壁層6028及導電填充材料6030兩者，如圖60A-60C中所示。於另一實施例中，複數導電互連線6006之個別者包括障壁層6028，沿著導電填充材料6030之側壁及底部；而凹陷複數導電互連線包括凹陷導電填充材料6030但不實質上凹陷障壁層6028，如圖60D中所示。於一實施例中，蝕刻停止層6012微影地再指引失準的通孔溝槽圖案。於一實施例中，凹陷複數導電互連線包括凹陷以0.5-1.5奈米之範圍中的量，相對於第一ILD層6004。 於蝕刻停止層形貌之第二範例中，圖61A-61D闡明用於BEOL金屬化層之階狀線形貌的結構配置之橫斷面視圖，依據本發明之實施例。 參考圖61A，積體電路結構6100包括複數導電互連線6106於基底6102之上的層間電介質(ILD)層6104中且係由基底6102之上的層間電介質(ILD)層6104所隔離。複數導電互連線6106之一被顯示為耦合至下方通孔6107以利示範之目的。複數導電互連線6106之個別者具有高於ILD層6104之上表面6110的上表面6108。蝕刻停止層6112係位於(並共形與)ILD層6104及複數導電互連線6106上。蝕刻停止層6112具有非平面上表面，以該非平面上表面之最下部分6114位於ILD層6104上方及該非平面上表面之最上部分6116位於複數導電互連線6106上方。 導電通孔6118係位於(且電耦合至)複數導電互連線6106之個別一者6106A上。導電通孔6118係位於蝕刻停止層6112之開口6120中。開口6120係位於複數導電互連線6106之個別一者6106A上方但非於ILD層6114上方。導電通孔6118係位於蝕刻停止層6112之上的第二ILD層6122中。於一實施例中，第二ILD層6122係位於(並共形與)蝕刻停止層6112上，如圖61A中所示。 於一實施例中，導電通孔6118之中心6124係與複數導電互連線6106之個別一者6106A的中心6126對準，如圖61A中所示。然而，於另一實施例中，導電通孔6118之中心6124係偏移自複數導電互連線6106之個別一者6106A的中心6126，如圖61B中所示。 於一實施例中，複數導電互連線6106之個別者包括障壁層6128，沿著導電填充材料6130之側壁及底部。於一實施例中，障壁層6128及導電填充材料6130兩者均具有高於ILD層6104之上表面6110的最上表面，如圖61A、61B及61C中所示。於特定此類實施例中，障壁層6128之最上表面係低於導電填充材料6130之最上表面，如圖61C中所示。於另一實施例中，導電填充材料6130具有高於ILD層6104之上表面6110的最上表面，而障壁層6128具有與ILD層6104之上表面6110共面的最上表面，如圖61D中所示。 於一實施例中，ILD層6104包括矽、碳及氧，而蝕刻停止層6112包括矽及氮。於一實施例中，複數導電互連線6106之個別者的上表面6108係高於ILD層6004之上表面6110以0.5-1.5奈米之範圍中的量。 集體地參考圖61A-61D，依據本發明之實施例，一種製造積體電路結構之方法包括形成複數導電互連線6106於基底6102之上的第一層間電介質(ILD)層中且係由基底6102之上的第一層間電介質(ILD)層所隔離。第一ILD層6104被凹陷相對於複數導電互連線6106以提供具有高於第一ILD層6104之上表面6110的上表面6108之複數導電互連線6106的個別者。接續於凹陷第一ILD層6104後，蝕刻停止層6112被形成於(並共形與)第一ILD層6104及複數導電互連線6106上。蝕刻停止層6112具有非平面上表面，以該非平面上表面之最下部分6114位於第一ILD層6104上方及該非平面上表面之最上部分6116位於複數導電互連線6106上方。第二ILD層6122被形成於蝕刻停止層6112上。通孔溝槽被蝕刻於第二ILD層6122中。蝕刻停止層6112係指引第二ILD層6122中之通孔溝槽的位置，於蝕刻期間。蝕刻停止層6112被蝕刻通過通孔溝槽以形成開口6120於蝕刻停止層6112中。開口6120係位於複數導電互連線6106之個別一者6106A上方但非於第一ILD層6104上方。導電通孔6118被形成於通孔溝槽中以及於蝕刻停止層6112中之開口6120中。導電通孔6118係位於(且電耦合至)複數導電互連線6106之個別一者6106A上。 於一實施例中，複數導電互連線6106之個別者包括障壁層6128，沿著導電填充材料6130之側壁及底部；而凹陷第一ILD層6104包括凹陷相對於障壁層6128及導電填充材料6130兩者，如圖61A-61C中所示。於另一實施例中，複數導電互連線6106之個別者包括障壁層6128，沿著導電填充材料6130之側壁及底部；而凹陷第一ILD層6104包括凹陷相對於導電填充材料6130但非相對於障壁層6128，如圖61D中所示。於一實施例中，其中蝕刻停止層6112微影地再指引失準的通孔溝槽圖案。於一實施例中，凹陷第一ILD層6104包括凹陷以0.5-1.5奈米之範圍中的量，相對於複數導電互連線6106。 於另一形態中，用以圖案化金屬線末端之技術被描述。為了提供背景，於半導體製造之先進節點中，較低階互連可藉由線光柵、線端、及通孔之分離圖案化製程而被產生。然而，複合圖案之保真度可能傾向於隨著線端上之通孔侵佔而降低，且反之亦然。文中所述之實施例係提供一種亦已知為插塞製程之線端製程，其係消除相關的近似規則。實施例可容許通孔被置於線端上且大型通孔包覆線端。 為了提供進一步背景，圖62A闡明沿著金屬化層之平面視圖的a-a'軸所取之平面視圖及相應橫斷面視圖，依據本發明之實施例。圖62B闡明線端或插塞之橫斷面視圖，依據本發明之實施例。圖62C闡明線端或插塞之另一橫斷面視圖，依據本發明之實施例。 參考圖62A，金屬化層6200包括形成於電介質層6204中之金屬線6202。金屬線6202可被耦合至下方通孔6203。電介質層6204可包括線端或插塞區6205。參考圖62B，電介質層6204之線端或插塞區6205可藉由圖案化電介質層6204上之硬遮罩層6210並接著蝕刻電介質層6204之暴露部分來製造。電介質層6204之暴露部分可被蝕刻至適以形成線溝槽6206之深度或者被進一步蝕刻至適以形成通孔溝槽6208之深度。參考圖62C，鄰接線端或插塞6205之相反側壁的兩個通孔可被製造於單一大型曝光6216中以最終地形成線溝槽6212及通孔溝槽6214。 然而，再次參考圖62A-62C，保真度問題及/或硬遮罩侵蝕問題可能導致不完美的圖案化狀態。反之，文中所述之一或更多實施例包括一種涉及線端電介質(插塞)之建構(在溝槽及通孔圖案化製程之後)的製程流之實施方式。 於另一形態中，接著，文中所述之一或更多實施例係有關於用以建立非導電間隔或中斷於金屬線(稱之為「線端」、「插塞」或「切割」)與(於某些實施例中)相關導電通孔之間的方式。導電通孔(依其定義)被用以著陸在前層金屬圖案上。以此方式，文中所述之實施例致能一種更強韌的互連製造方案，因為較小程度地依賴藉由微影設備之對準。此一互連製造方案可被用以放寬對於對準/曝光之限制、可被用以改良電接觸(例如藉由減少通孔電阻)、及可被用以減少總製程操作及處理時間，相較於使用傳統方式以圖案化此等特徵所需要者。 圖63A-63F闡明平面視圖及相應橫斷面視圖，其表示一種插塞最後處理方案中的各種操作，依據本發明之實施例。 參考圖63A，一種製造積體電路結構之方法包括形成線溝槽6306於一形成在下方金屬化層6300之上的層間電介質(ILD)材料層6302的上部分6304中。通孔溝槽6308被形成於ILD材料層6302中之下部分6310中。通孔溝槽6308係暴露下方金屬化層6300之金屬線6312。 參考圖63B，犧牲材料6314被形成於ILD材料層6302之上以及於線溝槽6306和通孔溝槽6308中。犧牲材料6314可具有形成於其上之硬遮罩6315，如圖63B中所示。於一實施例中，犧牲材料6314包括碳。 參考圖63C，犧牲材料6314被圖案化以打斷線溝槽6306中之犧牲材料6314的連續性，例如，用以提供開口6316於犧牲材料6314中。 參考圖63D，犧牲材料6314中之開口6316被填充以電介質材料來形成電介質插塞6318。於一實施例中，接續於以電介質材料填充犧牲材料6314中之開口6316後，硬遮罩6315被移除以提供電介質插塞6318，其具有高於ILD材料6302之上表面6322的上表面6320，如圖63D中所示。犧牲材料6314被移除以使電介質插塞6318餘留。 於一實施例中，以電介質材料填充犧牲材料6314之開口6316包括以金屬氧化物材料填充。於一此類實施例中，金屬氧化物材料為氧化鋁。於一實施例中，以電介質材料填充犧牲材料6316之開口6314包括使用原子層沈積(ALD)來填充。 參考圖63E，線溝槽6306及通孔溝槽6308被填充以導電材料6324。於一實施例中，導電材料6324被形成於電介質插塞6318及ILD層6302之上及上方，如圖所示。 參考圖63F，導電材料6324及電介質插塞6318被平坦化以提供平坦化的電介質插塞6318'，其係打斷線溝槽6306中之導電材料6324的連續性。 再次參考圖63F，依據本發明之實施例，積體電路結構6350包括層間電介質(ILD)層6302於基底之上。導電互連線6324係位於ILD層6302中之溝槽6306中。導電互連線6324具有第一部分6324A及第二部分6324B，第一部分6324A係側面地相鄰於第二部分6324B。電介質插塞6318'係介於(且側面地相鄰於)導電互連線6324的第一6324A與第二6324B部分之間。雖然未顯示，於一實施例中，導電互連線6324包括導電障壁襯裡及導電填充材料，其範例材料被描述於上。於一此類實施例中，導電填充材料包括鈷。 於一實施例中，電介質插塞6318'包括金屬氧化物材料。於一此類實施例中，金屬氧化物材料為氧化鋁。於一實施例中，電介質插塞6318'係直接接觸與導電互連線6324之第一6324A及第二6324B部分。 於一實施例中，電介質插塞6318'具有與導電互連線6324之底部6324C實質上共面的底部6318A。於一實施例中，第一導電通孔6326係位於ILD層6302中之溝槽6308中。於一此類實施例中，第一導電通孔6326係低於互連線6324之底部6324C，且第一導電通孔6326被電耦合至導電互連線6324之第一部分6324A。 於一實施例中，第二導電通孔6328係位於ILD層6302中之第三溝槽6330中。第二導電通孔6328係低於互連線6324之底部6324C，且第二導電通孔6328被電耦合至導電互連線6324之第二部分6324B。 電介質插塞可使用諸如化學氣相沈積製程之填充製程來形成。假影可餘留於所製造的電介質插塞中。當作範例，圖64A闡明一具有接縫於其中之導電線插塞的橫斷面視圖，依據本發明之實施例。 參考圖64A，電介質插塞6418具有幾乎垂直的接縫6400，其與導電互連線6324之第一部分6324A以及導電互連線6324之第二部分6324B幾乎等距地隔開。 應理解：具有不同於ILD材料(其中其被裝入)之組成的電介質插塞可被僅包括於選擇金屬化層上，諸如於下金屬化層中。當作範例，圖64B闡明一包括導電線插塞於較低金屬線位置上之金屬化層的堆疊之橫斷面視圖，依據本發明之實施例。 參考圖64B，積體電路結構6450包括第一複數導電互連線6456於基底6452之上的第一層間電介質(ILD)層6454中且係由基底6452之上的第一層間電介質(ILD)層6454所隔離。第一複數導電互連線6456之個別者具有由一或更多電介質插塞6458所打斷的連續性。於一實施例中，一或更多電介質插塞6458包括與ILD層6452不同的材料。第二複數導電互連線6466係位於第一ILD層6454之上的第二ILD層6464中且係由第一ILD層6454之上的第二ILD層6464所隔離。於一實施例中，第二複數導電互連線6466之個別者具有由第二ILD層6464之一或更多部分6468所打斷的連續性。應理解：如圖所示，其他金屬化層可被包括於積體電路結構6450中。 於一實施例中，一或更多電介質插塞6458包括金屬氧化物材料。於一此類實施例中，金屬氧化物材料為氧化鋁。於一實施例中，第一ILD層6454及第二ILD層6464(及，因此，第二ILD層6464之一或更多部分6568)包括碳摻雜的氧化矽材料。 於一實施例中，第一複數導電互連線6456之個別者包括第一導電障壁襯裡6456A及第一導電填充材料6456B。第二複數導電互連線6466之個別者包括第二導電障壁襯裡6466A及第二導電填充材料6466B。於一此類實施例中，第一導電填充材料6456B具有不同於第二導電填充材料6466B之組成。於特定此類實施例中，第一導電填充材料6456B包括鈷，而第二導電填充材料6466B包括銅。 於一實施例中，第一複數導電互連線6456具有第一節距(P1，如顯示於類似層6470中)。第二複數導電互連線6466具有第二節距(P2，如顯示於類似層6480中)。第二節距(P2)係大於第一節距(P1)。於一實施例中，第一複數導電互連線6456之個別者具有第一寬度(W1，如顯示於類似層6470中)。第二複數導電互連線6466之個別者具有第二寬度(W2，如顯示於類似層6480中)。第二寬度(W2)係大於第一寬度(W1)。 應理解：與後段製程(BEOL)結構及處理關聯而描述於上的層及材料可被形成於下方半導體基底或結構(諸如積體電路之下方裝置層)上或之上。於一實施例中，下方半導體基底代表用以製造積體電路之一般工件物體。半導體基底常包括矽或另一半導體材料之晶圓或其他件。適當的半導體基底包括(但不限定於)單晶矽、多晶矽及矽絕緣體(SOI)、以及由其他半導體材料所形成之類似基底(諸如包括鍺、碳、或III-V族材料之基底)。半導體基底(根據製造之階段)常包括電晶體、積體電路，等等。基底亦可包括半導體材料、金屬、電介質、摻雜物、及半導體基底中常發現的其他材料。再者，所描繪之結構可被製造於下方較低階互連層上。 雖然製造BEOL金屬化層之金屬化層(或金屬化層的部分)的前述方法係針對選擇操作而被詳細地描述，但應理解其製造之額外或中間操作可包括標準微電子製造程序，諸如微影、蝕刻、薄膜沈積、平坦化(諸如化學機械拋光(CMP))、擴散、度量衡、犧牲層之使用、蝕刻停止層之使用、平坦化停止層之使用、或與微電子組件製造相關之任何其他動作。同時，應理解：針對之前製程流所述的製程操作可被施行以替代的順序，不是每一操作均需被執行或者額外的製程操作可被執行或兩者。 於一實施例中，如遍及本說明書所使用者，層間電介質(ILD)材料係由(或包括)電介質或絕緣材料之層所組成。適當的電介質材料之範例包括(但不限定於)矽之氧化物(例如，二氧化矽(SiO 2))、矽之摻雜的氧化物、矽之氟化氧化物、矽之碳摻雜的氧化物、本技術中所已知的各種低k電介質材料、以及其組合。該層間電介質材料可由技術來形成，諸如(例如)化學氣相沈積(CVD)、物理氣相沈積(PVD)、或藉由其他沈積方法。 於一實施例中，如亦遍及本說明書所使用者，金屬線或互連線材料(及通孔材料)係由一或更多金屬或其他導電結構所組成。一種常見的範例為使用銅線以及其可或可不包括介於銅與周圍ILD材料之間的障壁層之結構。如文中所使用者，術語金屬係包括數個金屬之合金、堆疊、及其他組合。例如，金屬互連線可包括障壁層(例如，包括Ta、TaN、Ti或TiN之一或更多者的層)、不同金屬或合金之堆疊，等等。因此，互連線可為單一材料層、或可被形成自數個層，包括導電襯裡層及填充層。任何適當的沈積製程(諸如電鍍、化學氣相沈積或物理氣相沈積)可被用以形成互連線。於一實施例中，互連線係由導電材料所組成，諸如(但不限定於)Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au或其合金。互連線有時亦(於本技術中)被稱為軌線、佈線、線、金屬、或僅為互連。 於一實施例中，如亦遍及本說明書所使用者，硬遮罩材料係由不同於層間電介質材料的電介質材料所組成。於一實施例中，不同的硬遮罩材料可被使用於不同的區以提供彼此不同且不同於下方電介質及金屬層的生長或蝕刻選擇性。於某些實施例中，硬遮罩層包括矽之氮化物(例如氮化矽)的層或矽之氧化物的層、或兩者、或其組合。其他適當的材料可包括碳基的材料。於另一實施例中，硬遮罩材料包括金屬類。例如硬遮罩或其他上方材料可包括鈦或其他金屬之氮化物(例如，氮化鈦)的層。潛在地較少量之其他材料(諸如氧)可被包括於這些層之一或更多者中。替代地，本技術中所已知的其他硬遮罩層可根據特定實施方式而被使用。硬遮罩層可藉由CVD、PVD、或藉由其他沈積方法而被形成。 於一實施例中，如亦遍及本說明書所使用，微影操作係使用193nm浸入式微影(i193)、極紫外線(EUV)微影或電子束直接寫入(EBDW)微影等等來履行。正色調或負色調抗蝕劑可被使用。於一實施例中，微影遮罩是一種由地形遮蔽部分、抗反射塗層(ARC)、及光抗蝕劑層所組成的三層遮罩。於一特定此類實施例中，地形遮蔽部分為碳硬遮罩(CHM)層而抗反射塗層為矽ARC層。 於另一形態中，文中所述之一或更多實施例係有關於具有內部節點跳線之記憶體位元胞。特定實施例可包括實施記憶體位元單元之佈局有效率的技術於先進自對準製程技術中。實施例可有關於10奈米或更小的技術節點。實施例可提供一種能力以開發具有增進性能的記憶體位元單元於相同的足跡內，藉由利用主動閘極(COAG)或積極金屬1(M1)節距擴縮(或兩者)上方之接點。實施例可包括或有關於位元單元佈局，其係以相對於先前技術節點為相同或更小的足跡來達成更高性能的位元單元。 依據本發明之實施例，更高的金屬層(例如，金屬1或M1)跳線被實施以連接內部節點，而非使用傳統的閘極-溝槽接點-閘極接點(poly-tcn-polycon)連接。於一實施例中，與金屬1跳線結合以連接內部節點之主動閘極上方接點(COAG)集成方案係減輕或一起消除應針對更高性能的位元單元生長足跡的需求。亦即，可獲得增進的電晶體比。於一實施例中，此一方式致能積極擴縮以提供針對(例如)10奈米(10nm)技術節點之增進的每電晶體成本。內部節點M1跳線可被實施於10nm技術中之SRAM、RF及雙埠位元單元中，以提供極簡潔的佈局。 當作比較範例，圖65闡明記憶體單元之單元佈局的第一視圖。 參考圖65，範例14奈米(14nm)佈局6500包括位元單元6502。位元單元6502包括閘極或多晶矽線6504及金屬1(M1)線6506。於所示之範例中，多晶矽線6504具有1x節距，而M1線6506具有1x節距。於特定實施例中，多晶矽線6504具有70 nm節距，而M1線6506具有70 nm節距。 相對於圖65，圖66闡明具有內部節點跳線的記憶體單元之單元佈局的第一視圖，依據本發明之實施例。 參考圖66，範例10奈米(10nm)佈局6600包括位元單元6602。位元單元6602包括閘極或多晶矽線6604及金屬1(M1)線6606。於所示之範例中，多晶矽線6604具有1x節距，而M1線6606具有0.67x節距。其結果為重疊線6605，其包括直接於多晶矽線上方之M1線。於特定實施例中，多晶矽線6604具有54 nm節距，而M1線6606具有36 nm節距。 相較於佈局6500，在佈局6600中，M1節距係小於閘極節距，其釋放一額外線(6605)於每第三線(例如，針對每兩條多晶矽線，有三條M1線)。「被釋放的」M1線於文中被稱為內部節點跳線。內部節點跳線可被用於閘極至閘極(多晶矽至多晶矽)互連或用於溝槽接點至溝槽接點互連。於一實施例中，通至多晶矽之接點係透過主動閘極上方接點(COAG)配置來達成，其致能內部節點跳線之製造。 更一般性地參考圖66，於一實施例中，積體電路結構包括記憶體位元單元6602於基底上。記憶體位元單元6602包括第一及第二閘極線6604，其係平行地沿著基底之第二方向2。第一及第二閘極線6602具有沿著基底之第一方向(1)的第一節距，第一方向(1)係垂直於第二方向(2)。第一、第二及第三互連線6606係位於第一及第二閘極線6604上方。第一、第二及第三互連線6606係係平行地沿著基底之第二方向(2)。第一、第二及第三互連線6606具有沿著第一方向之第二節距，其中第二節距係小於第一節距。於一實施例中，第一、第二及第三互連線6606之一為針對記憶體位元單元6602之內部節點跳線。 如遍及本發明可應用者，閘極線6604可被稱為在軌道上，以形成光柵結構。因此，文中所述之光柵狀圖案可具有以恆定節距來分隔並具有恆定寬度之閘極線或互連線。圖案可藉由節距減半或節距減為四分之一(或其他節距分割)方式來製造。 當作比較範例，圖67闡明記憶體單元之單元佈局6700的第二視圖。 參考圖67，14 nm位元單元6502被顯示有N擴散6702(例如，P型摻雜主動區，諸如下方基底之硼摻雜擴散區)及P擴散6704(例如，N型摻雜主動區，諸如下方基底之磷或砷(或兩者)摻雜擴散區)，已移除M1線以利簡潔。位元單元102之佈局6700包括閘極或多晶矽線6504、溝槽接點6706、閘極接點6708(特別針對14nm節點)及接點通孔6710。 相對於圖67，圖68闡明具有內部節點跳線的記憶體單元之單元佈局6800的第二視圖，依據本發明之實施例。 參考圖68，10 nm位元單元6602被顯示有N擴散6802(例如，P型摻雜主動區，諸如下方基底之硼摻雜擴散區)及P擴散6804(例如，N型摻雜主動區，諸如下方基底之磷或砷(或兩者)摻雜擴散區)，已移除M1線以利簡潔。位元單元202之佈局6800包括閘極或多晶矽線6604、溝槽接點6806、閘極通孔6808(特別針對10nm節點)及溝槽接點通孔6710。 比較佈局6700與6800，依據本發明之實施例，於14 nm佈局中內部節點僅由閘極接點(GCN)所連接。由於多晶矽至GCN空間限制，增強性能的佈局無法被產生於相同足跡中。於10 nm佈局中，設計係容許將接點(VCG)設置於閘極上以免除針對多晶矽接點之需求。於一實施例中，該配置致能了使用M1之內部節點的連接，其容許外加主動區密度(例如，增加的鰭數)於14 nm足跡內。於10 nm佈局中，於使用COAG架構時，介於擴散區之間的間隔可被變小，因為其不受溝槽接點至閘極接點間隔之限制。於一實施例中，圖67之佈局6700被稱為112(1鰭上拉、1鰭通過閘極、2鰭下拉)配置。反之，圖68之佈局6800被稱為122(1鰭上拉、2鰭通過閘極、2鰭下拉)配置，其(於特定實施例中)係落入如圖67之112佈局的相同足跡內。於一實施例中，122配置係提供增進的性能(相較於112配置)。 當作比較範例，圖69闡明記憶體單元之單元佈局6900的第三視圖。 參考圖69，14 nm位元單元6502被顯示有金屬0(M0)線6902，已移除多晶矽線以利簡潔。亦顯示有金屬1(M1)線6506、接點通孔6710、通孔0結構6904。 相對於圖69，圖70闡明具有內部節點跳線的記憶體單元之單元佈局7000的第三視圖，依據本發明之實施例。 參考圖70，10 nm位元單元6602被顯示有金屬0(M0)線7002，已移除多晶矽線以利簡潔。亦顯示有金屬1(M1)線6606、閘極通孔6808、溝槽接點通孔6810、及通孔0結構7004。比較圖69與70，依據本發明之實施例，針對14 nm佈局內部節點僅由閘極接點(GCN)所連接，而針對10 nm佈局內部節點之一係使用M1跳線來連接。 集體地參考圖66、68及70，依據本發明之實施例，積體電路結構包括記憶體位元單元6602於基底上。記憶體位元單元6602包括第一(頂部6802)、第二(頂部6804)、第三(底部6804)及第四(底部6802)主動區，平行地沿著基底之第一方向(1)。第一(左6604)及第二(右6604)閘極線係位於第一、第二、第三及第四主動區6802/6804上方。第一及第二閘極線6604係平行地沿著基底之第二方向(2)，第二方向(2)係垂直於第一方向(1)。第一(遠左6606)、第二(近左6606)及第三(近右6606)互連線係位於第一及第二閘極線6604上方。第一、第二及第三互連線6606係係平行地沿著基底之第二方向(2)。 於一實施例中，第一(遠左6606)及第二(近左6606)互連線被電連接至第一及第二閘極線6604，在第一、第二、第三及第四主動區6802/6804之一或更多者上方的第一及第二閘極線6604之位置上(例如，在所謂「主動閘極」位置上)。於一實施例中，第一(遠左6606)及第二(近左6606)互連線被電連接至第一及第二閘極線6604，藉由垂直地介於第一及第二互連線6606與第一及第二閘極線6604之間的中間複數互連線7004。中間複數互連線7004係係平行地沿著基底之第一方向(1)。 於一實施例中，第三互連線(近右6606)將記憶體位元單元6602之一對閘極電極電耦合在一起，該對閘極電極被包括於第一及第二閘極線6604中。於另一實施例中，第三互連線(近右6606)將記憶體位元單元6602之一對溝槽接點電耦合在一起，該對溝槽接點被包括於複數溝槽接點線6806中。於一實施例中，第三互連線(近右6606)為內部節點跳線。 於一實施例中，第一主動區(頂部6802)為P型摻雜主動區(例如，用以提供針對NMOS裝置之N擴散)，第二主動區(頂部6804)為N型摻雜主動區(例如，用以提供針對PMOS裝置之P擴散)，第三主動區(底部6804)為N型摻雜主動區(例如，用以提供針對PMOS裝置之P擴散)，及第四主動區(底部6802)為N型摻雜主動區(例如，用以提供針對NMOS裝置之N擴散)。於一實施例中，第一、第二、第三及第四主動區6802/6804位於矽鰭中。於一實施例中，記憶體位元單元6602包括基於單一矽鰭之上拉電晶體、基於二矽鰭之通過閘極電晶體、及基於二矽鰭之下拉電晶體。 於一實施例中，第一及第二閘極線6604係與複數溝槽接點線6806(其係平行地沿著基底之第二方向(2))之個別者交錯。複數溝槽接點線6806包括記憶體位元單元6602之溝槽接點。第一及第二閘極線6604包括記憶體位元單元6602之閘極電極。 於一實施例中，第一及第二閘極線6604具有沿著第一方向(1)之第一節距。第一、第二及第三互連線6606具有沿著第一方向(2)之第二節距。於一此類實施例中，第二節距係小於第一節距。於特定此類實施例中，第一節距係於50奈米至60奈米之範圍中，而第二節距係於30奈米至40奈米之範圍中。於特定此類實施例中，第一節距為54奈米，而第二節距為36奈米。 文中所述之實施例可被實施以提供增加數目的鰭於如先前技術節點之相對地相同的位元單元足跡內，其提升相對於先前世代之較小技術節點記憶體位元單元的性能。當作範例，圖71A及71B個別地闡明位元單元佈局及概圖，針對六電晶體(6T)靜態隨機存取記憶體(SRAM)，依據本發明之實施例。 參考圖71A及71B，位元單元佈局7102包括(於其中)閘極線7104(其亦可被稱為多晶矽線)，平行地沿著方向(2)。溝槽接點線7106係與閘極線7104交錯。閘極線7104及溝槽接點線7106係位於NMOS擴散區7108(例如，P型摻雜主動區，諸如下方基底之硼摻雜擴散區)及PMOS擴散區7110(例如，N型摻雜主動區，諸如下方基底之磷或砷(或兩者)摻雜擴散區)上方，其係平行地沿著方向(1)。於一實施例中，NMOS擴散區7108兩者各包括兩矽鰭。PMOS擴散區7110兩者各包括一矽鰭。 再次參考圖71A及71B，NMOS通過閘極電晶體7112、NMOS下拉電晶體7114、及PMOS上拉電晶體7116被形成自閘極線7104及NMOS擴散區7108及PMOS擴散區7110。亦顯示有字元線(WL)7118、內部節點7120和7126、位元線(BL)7122、位元線條(BLB)7124、SRAM VCC 7128、及VSS 7130。 於一實施例中，通至位元單元佈局7102之第一及第二閘極線7104的接點被形成至第一及第二閘極線7104之主動閘極位置。於一實施例中，6T SRAM位元單元7104包括內部節點跳線，如上所述。 於一實施例中，文中所述之佈局係與均勻插塞及遮罩圖案相容，包括均勻鰭修整遮罩。佈局可與非EUV製程相容。此外，佈局可僅需使用中鰭修整遮罩。文中所述之實施例可致能針對相較於其他佈局之區域的增加密度。實施例可被實施以提供先進自對準製程技術中之佈局效率高的記憶體實施方式。可實現針對晶粒面積或記憶體性能(或兩者)的優點。電路技術可藉由此等佈局方式而被獨特地致能。 文中所述之一或更多實施例係有關於當平行互連線(例如，金屬1線)及閘極線失準時的多版本庫單元處置。實施例可有關於10奈米或更小的技術節點。實施例可包括或有關於單元佈局，其係以相對於先前技術節點為相同或更小的足跡來達成更高性能的單元。於一實施例中，在閘極線上面的互連線被製造以具有相對於下方閘極線之增加的密度。此一實施例可致能管腳命中之增加、增加的選路可能性、或對於單元管腳之增加的存取。實施例可被實施以提供大於6%的區塊階密度。 為了提供背景，閘極線及下一平行階的互連(通常稱為金屬1，以金屬0層運行正交於金屬1與閘極線之間)需在區塊階處於對準。然而，於一實施例中，金屬1線之節距變為與閘極線之節距不同的(例如，較小的)。針對各單元之兩標準單元版本(例如，兩不同單元圖案)變為可用以調適節距之差距。所選擇的特定版本係遵循一符合區塊階之規則布局。假如未適當地選擇，則髒登錄(DR)可能發生。依據本發明之實施例，具有相對於下方閘極線之增加節距密度的更高金屬層(例如，金屬1或M1)被實施。於一實施例中，此一方式致能積極擴縮以提供針對(例如)10奈米(10nm)技術節點之增進的每電晶體成本。 圖72闡明相同標準單元之兩不同佈局的橫斷面視圖，依據本發明之實施例。 參考圖72之部分(a)，一組閘極線7204A位於基底7202A上面。一組金屬1(M1)互連7206A位於該組閘極線7204A上面。該組金屬1(M1)互連7206A具有比該組閘極線7204A更緊密的節距。然而，最外金屬1(M1)互連7206A具有與最外閘極線7204A之外對準。為了命名之目的，如遍及本發明所使用，圖72之部分(a)的已對準配置被稱為具有偶數(E)對準。 相對於部分(a)，參考圖72之部分(b)，一組閘極線7204B位於基底7202B上面。一組金屬1(M1)互連7206B位於該組閘極線7204B上面。該組金屬1(M1)互連7206B具有比該組閘極線7204B更緊密的節距。最外金屬1(M1)互連7206B不具有與最外閘極線7204B之外對準。為了命名之目的，如遍及本發明所使用，圖72之部分(b)的未對準配置被稱為具有奇數(O)對準。 圖73闡明其指示偶數(E)或奇數(O)指定之四個不同單元配置的平面視圖，依據本發明之實施例。 參考圖73之部分(a)，單元7300A具有閘極(或多晶矽)線7302A及金屬1(M1)線7304A。單元7300A被指定為EE單元，因為單元7300A之左邊及單元7300A之右邊具有對準的閘極7302A及M1 7304A線。反之，參考圖73之部分(b)，單元7300B具有閘極(或多晶矽)線7302B及金屬1(M1)線7304B。單元7300B被指定為OO單元，因為單元7300B之左邊及單元7300B之右邊具有非對準的閘極7302B及M1 7304B線。 參考圖73之部分(c)，單元7300C具有閘極(或多晶矽)線7302C及金屬1(M1)線7304C。單元7300C被指定為EO單元，因為單元7300C之左邊具有對準的閘極7302C及M1 7304C線，但單元7300C之右邊具有非對準的閘極7302C及M1 7304C線。反之，參考圖73之部分(d)，單元7300D具有閘極(或多晶矽)線7302D及金屬1(M1)線7304D。單元7300D被指定為OE單元，因為單元7300D之左邊具有非對準的閘極7302D及M1 7304D線，但單元7300D之右邊具有對準的閘極7302D及M1 7304D線。 當作用以設置標準單元類型之選定的第一或第二版本之基礎，圖74闡明區塊階多晶矽柵格之平面視圖，依據本發明之實施例。參考圖74，區塊階多晶矽柵格7400包括平行地沿著方向7404而運行的閘極線7402。指定的單元佈局邊界7406及7408被顯示運行於第二、正交方向。閘極線7402係於偶數(E)與奇數(O)指定之間交錯。 圖75闡明根據具有不同版本之標準單元的範例可接受(通過)佈局，依據本發明之實施例。參考圖75，佈局7500包括類型7300C/7300D之三個單元，如從左至右依序設置於邊界7406與7408之間：7300D，毗連第一7300C且隔離第二7300C。7300C與7300D之間的選擇係根據相應閘極線7402上之E或O指定的對準。佈局7500亦包括類型7300A/7300B之單元，如從左至右依序設置於邊界7408底下：第一7300A隔離自第二7300A。7300A與7300B之間的選擇係根據相應閘極線7402上之E或O指定的對準。佈局7500為通過單元，由於其並無髒登錄(DR)發生於佈局7500中。應理解：p係指定電力，而a、b、c或o為範例管腳。於配置7500中，電力線p係橫跨邊界7408而彼此並列。 更一般性地參考圖75，依據本發明之實施例，積體電路結構包括複數閘極線7402，其係平行地沿著基底之第一方向，並具有沿著一正交於該第一方向之第二方向的節距。單元類型之第一版本7300C係位於複數閘極線7402之第一部分上方。單元類型之第一版本7300C包括第一複數互連線，其具有沿著第二方向之第二節距，第二節距係小於第一節距。單元類型之第二版本7300D係位於複數閘極線7402之第二部分上方，側面地相鄰於沿著第二方向的該單元類型之第一版本7300C。單元類型之第二版本7300D包括第二複數互連線，其具有沿著第二方向之第二節距。單元類型之第二版本7300D係結構上不同於單元類型之第一版本7300C。 於一實施例中，單元類型之第一版本7300C的第一複數互連線之個別者係沿著第一方向而與複數閘極線7402之個別者對準，在沿著第二方向的單元類型之第一版本7300C的第一邊緣(例如，左邊緣)上但不在其第二邊緣(例如，右邊緣)上。於一此類實施例中，單元類型之第一版本7300C為NAND單元之第一版本。單元類型之第二版本7300D的第二複數互連線之個別者係沿著第一方向而不與複數閘極線7402之個別者對準，在沿著第二方向的單元類型之第二版本7300D的第一邊緣(例如，左邊緣)上但確實對準在其第二邊緣(例如，右邊緣)上。於一此類實施例中，單元類型之第二版本7300D為NAND單元之第二版本。 於另一實施例中，第一及第二版本被選自單元類型7300A及7300B。單元類型之第一版本7300A的第一複數互連線之個別者係沿著第一方向而與複數閘極線7402之個別者對準，在沿著第二方向的單元類型之第一版本7300A的兩邊緣上。於一實施例中，單元類型之第一版本7300A為反相器單元之第一版本。應理解：單元類型之第二版本7300B的第二複數互連線之個別者將不會沿著第一方向而與複數閘極線7402之個別者對準，在沿著第二方向的單元類型之第二版本7300B的兩邊緣上。於一實施例中，單元類型之第二版本7300B為反相器單元之第二版本。 圖76闡明根據具有不同版本之標準單元的範例不可接受(失敗)佈局，依據本發明之實施例。參考圖76，佈局7600包括類型7300C/7300D之三個單元，如從左至右依序設置於邊界7406與7408之間：7300D，毗連第一7300C且隔離第二7300C。7300C與7300D之間的適當選擇係根據相應閘極線7402上之E或O指定的對準，如圖所示。然而，佈局7600亦包括類型7300A/7300B之單元，如從左至右依序設置於邊界7408底下：第一7300A隔離自第二7300A。佈局7600與7500之差異在於其第二7300A被向左移動一線。雖然，7300A與7300B之間的選擇應根據相應閘極線7402上之E或O指定的對準，但其並非(且第二單元7300A為失準)失準電力(p)線之一結果。佈局7600為失敗單元，因為髒登錄(DR)發生於佈局7600中。 圖77闡明根據具有不同版本之標準單元的另一範例可接受(通過)佈局，依據本發明之實施例。參考圖77，佈局7700包括類型7300C/7300D之三個單元，如從左至右依序設置於邊界7406與7408之間：7300D，毗連第一7300C且隔離第二7300C。7300C與7300D之間的選擇係根據相應閘極線7402上之E或O指定的對準。佈局7700亦包括類型7300A/7300B之單元，如從左至右依序設置於邊界7408底下：7300A隔離自7300B。在佈局7600中7300B之位置係相同於7300A之位置，但選定的單元7300B係根據相應閘極線7402上之O指定的適當對準。佈局7700為通過單元，由於其並無髒登錄(DR)發生於佈局7700中。應理解：p係指定電力，而a、b、c或o為範例管腳。於配置7700中，電力線係橫跨邊界7408而彼此並列。 集體地參考圖76及77，一種製造積體電路結構之佈局的方法包括將平行地沿著第一方向之複數閘極線7402的交錯者指定為沿著第二方向之偶數(E)或奇數(O)。一位置被接著選擇給複數閘極線7402之一單元類型。該方法亦包括根據該位置而於該單元類型的第一版本與該單元類型的第二版本之間選擇，第二版本係結構上不同於第一版本，其中該單元類型之選定版本具有針對在沿著第二方向之該單元類型的邊緣上之互連的偶數(E)或奇數(O)指定，且其中該單元類型之該些邊緣的指定係與該些互連底下的複數閘極線之個別者的指定匹配。 於另一形態中，一或更多實施例係有關於一種鰭場效電晶體(FET)架構中所包括之鰭為基的結構上之金屬電阻的製造。於一實施例中，此等精密電阻被植入為系統單晶片(SoC)技術之基礎組件，由於針對更快速資料轉移率所需的高速IO。此等電阻可致能高速類比電路(諸如CSI/SERDES)及縮小的IO架構之實現，由於具有低變化及近零溫度係數之特性。於一實施例中，文中所述之電阻是可調諧電阻。 為了提供背景，目前製程技術中所使用之傳統電阻通常落入以下兩類別之一：一般電阻或精密電阻。一般電阻(諸如溝槽接點電阻)為成本中性的，但可能受害自高變化，該高變化係由於電阻之大溫度係數所利用的或所關聯的(或兩者)製造方法中所固有之變化。精密電阻可減輕變化及溫度係數問題，但經常以較高的製程成本及所需之增加數目的製造操作為代價。多晶矽精密電阻之集成在高k/金屬閘極製程技術中證明為越來越困難。 依據實施例，鰭為基的薄膜電阻(TFR)被描述。於一實施例中，此等電阻具有近零溫度係數。於一實施例中，此等電阻展現來自尺寸控制之減少的變化。依據本發明之一或更多實施例，集成精密電阻被製造於fin-FET電晶體架構內。應理解：高k/金屬閘極製程中所使用的傳統電阻通常為鎢溝槽接點(TCN)、井電阻、或多晶矽精密電阻。此等電阻係增加製程成本或複雜度、或者受害自高變化及不良溫度係數(由於所使用之製造程序中的變化)。反之，於一實施例中，鰭集成薄膜電阻之製造係致能成本中性的、良好(接近於零)溫度係數的、及低變化的替代方式(相較於已知方式)。 為了提供進一步背景，最先進精密電阻已使用二維(2D)金屬薄膜或高度摻雜多晶矽線來製造。此等電阻傾向於被分離為固定值之模板，而因此，電阻值之更精細粒度是難以達成的。 處理以上問題之一或更多者，依據本發明之一或更多實施例，文中係描述一種使用鰭骨幹(諸如矽鰭骨幹)之高密度精密電阻的設計。於一實施例中，此一高密度精密電阻之優點包括其高密度可藉由使用鰭封裝密度來達成。此外，於一實施例中，此一電阻被集成於如主動電晶體之相同階上，導致簡潔電路之製造。矽鰭骨幹之使用可允許高封裝密度並提供多等級的自由度來控制電阻之電阻值。因此，於特定實施例中，鰭圖案化製程之彈性被平衡以提供寬廣範圍的電阻值，導致可調諧精密電阻製造。 當作針對鰭為基的精密電阻之範例幾何，圖78闡明一鰭為基的薄膜電阻結構之部分切割平面視圖及相應橫斷面視圖，其中該橫斷面視圖係沿著部分切割平面視圖之a-a'軸所取得，依據本發明之實施例。 參考圖78，積體電路結構7800包括半導體鰭7802，其係突出通過基底7804之上的溝槽隔離區7814。於一實施例中，半導體鰭7802係突出自(且相連與)基底7804，如圖所示。半導體鰭具有頂部表面7805、第一末端7806(顯示為部分切割平面視圖中之虛線，因為該鰭被涵蓋於此視圖中)、第二末端7808(顯示為部分切割平面視圖中之虛線，因為該鰭被涵蓋於此視圖中)、及介於第一末端7806與第二末端7808之間的一對側壁7807。應理解：側壁7807係實際地由部分切割平面視圖中之層7812所覆蓋。 隔離層7812係與半導體鰭7802之頂部表面7805、第一末端7806、第二末端7808、及該對側壁7807共形。金屬電阻層7810係與隔離層7814共形，隔離層7814係與半導體鰭7802之頂部表面7805(金屬電阻層部分7810A)、第一末端7806(金屬電阻層部分7810B)、第二末端7808(金屬電阻層部分7810C)、及該對側壁7807(金屬電阻層部分7810D)共形。於特定實施例中，金屬電阻層7810包括相鄰於側壁7807之足狀特徵7810E，如圖所示。隔離層7812將金屬電阻層7810電隔離自半導體鰭7802、及(因此)自基底7804。 於一實施例中，金屬電阻層7810係由一種適於提供近零溫度係數之材料所組成，由於金屬電阻層部分7810之電阻值在由此所製造的薄膜電阻(TFR)之操作溫度的範圍上不會顯著地改變。於一實施例中，金屬電阻層7810為氮化鈦(TiN)層。於另一實施例中，金屬電阻層7810為鎢(W)金屬層。應理解：其他金屬可被用於金屬電阻層7810以取代(或結合)氮化鈦(TiN)或鎢(W)。於一實施例中，金屬電阻層7810具有約於2-5奈米之範圍中的厚度。於一實施例中，金屬電阻層7810具有約於100-100,000歐姆/平方之範圍中的電阻率。 於一實施例中，陽極電極和陰極電極被電連接至金屬電阻層7810，其範例實施例係與圖84相關聯而被更詳細地描述於下。於一此類實施例中，金屬電阻層7810、陽極電極、及陰極電極形成精密薄膜電阻(TFR)被動裝置。於一實施例中，根據圖78之結構7800的TFR允許根據鰭7802高度、鰭7802寬度、金屬電阻層7810厚度及總鰭7802長度之電阻值的精確控制。這些自由的程度可容許電路設計者獲得所選擇的電阻值。此外，因為電阻圖案化是鰭為基的，所以高密度在電晶體密度之級別上是可能的。 於一實施例中，最先進鰭FET處理操作被用以提供適於製造鰭為基的電阻之鰭。此一方式之優點可在於其高密度以及接近於主動電晶體，其致能集成入電路的簡易。同時，下方鰭之幾何的彈性容許寬廣範圍的電阻值。於範例處理方案中，鰭係首先使用骨幹微影及間隔化方式而被圖案化。該鰭接著被覆蓋以隔離氧化物，其被凹陷以設定電阻之高度。絕緣氧化物被接著共形地沈積於該鰭上以將導電膜分離自下方基底，諸如下方矽基底。金屬或高度摻雜多晶矽膜被接著沈積於該鰭上。該膜被接著間隔化以產生精密電阻。 於範例處理方案中，圖79-83闡明平面視圖及相應橫斷面視圖，其表示一種製造鰭為基的薄膜電阻結構之方法中的各種操作，依據本發明之實施例。 參考圖79，平面視圖及沿著該平面視圖之b-b'軸所取的相應橫斷面視圖係闡明一製程流之階段，接續於形成骨幹模板結構7902於半導體基底7801上之後。側壁間隔物層7904被接著形成與骨幹模板結構7902之側壁表面共形。於一實施例中，接續於骨幹模板結構7902之圖案化後，共形氧化物材料被沈積並接著各向異性蝕刻(間隔化)以提供側壁間隔物層7904。 參考圖80，平面視圖係闡明接續於側壁間隔物層7904之區7906的曝光(例如，藉由微影遮蔽及曝光製程)後之製程流的階段。區7906中所包括之側壁間隔物層7904的部分被接著移除，例如，藉由蝕刻製程。所移除的部分為將被用於最終鰭界定的那些部分。 參考圖81，平面視圖及沿著該平面視圖之c-c'軸所取的相應橫斷面視圖係闡明一製程流之階段，接續於圖80之區7906中所包括的側壁間隔物層7904的部分之移除後，以形成鰭圖案化遮罩(例如，氧化物鰭圖案化遮罩)。骨幹模板結構7902被接著移除而餘留的圖案化遮罩被使用為用以圖案化基底7801之蝕刻遮罩。於基底7801之圖案化及鰭圖案化遮罩之後續移除時，半導體鰭7802係餘留為突出自(且相連與)現在圖案化的半導體基底7804。半導體鰭7802具有頂部表面7805、第一末端7806、第二末端7808、及介於第一末端與第二末端之間的一對側壁7807，如以上與圖78相關聯所述。 參考圖82，平面視圖及沿著該平面視圖之d-d'軸所取的相應橫斷面視圖係闡明製程流之階段，接續於溝槽隔離層7814之形成後。於一實施例中，溝槽隔離層7814係藉由絕緣材料之沈積及用以界定鰭高度(Hsi)之後續凹陷來形成，以界定鰭高度。 參考圖83，平面視圖及沿著該平面視圖之e-e'軸所取的相應橫斷面視圖係闡明製程流之階段，接續於隔離層7812之形成後。於一實施例中，隔離層7812係藉由化學氣相沈積(CVD)製程來形成。隔離層7812被形成與半導體鰭7802之頂部表面(7805)、第一末端7806、第二末端7808、及該對側壁(7807)共形。金屬電阻層7810被接著形成與隔離層7812共形，該隔離層7812係與半導體鰭7802之頂部表面、第一末端、第二末端、及該對側壁共形。 於一實施例中，金屬電阻層7810係使用敷層沈積及後續的各向異性蝕刻製程來形成。於一實施例中，金屬電阻層7810係使用原子層沈積(ALD)來形成。於一實施例中，金屬電阻層7810被形成至於2-5奈米之範圍中的厚度。於一實施例中，金屬電阻層7810為(或包括)氮化鈦(TiN)層或鎢(W)層。於一實施例中，金屬電阻層7810被形成以具有100-100,000歐姆/平方之範圍中的電阻率。 於後續處理操作中，一對陽極或陰極電極可被形成且可被電連接至圖83之結構的金屬電阻層7810。當作範例，圖84闡明一種具有針對陽極或陰極電極接點的多種範例位置之鰭為基的薄膜電阻結構之平面視圖，依據本發明之實施例。 參考圖84，第一陽極或陰極電極(例如，8400、8402、8404、8406、8408、8410之一)被電連接至金屬電阻層7810。第二陽極或陰極電極(例如，8400、8402、8404、8406、8408、8410之另一)被電連接至金屬電阻層7810。於一實施例中，金屬電阻層7810、陽極電極、及陰極電極形成精密薄膜電阻(TFR)被動裝置。精密TFR被動裝置可為可調諧的，由於其電阻值可根據介於第一陽極或陰極電極與第二陽極或陰極電極之間的距離來選擇。該些選擇可藉由以下方式來提供：形成多種實際電極(例如，8400、8402、8404、8406、8408、8410及其他可能)、及接著根據互連電路以選擇實際配對。另一方面，單一陽極或陰極配對可被形成，以各者之位置於TFR裝置之製造期間被選擇。於任一情況下，於一實施例中，陽極或陰極電極之一的位置是在鰭7802之末端上(例如，在位置8400或8402上)、在鰭7802之角落上(例如，在位置8404、8406或8408上)、或者在介於角落之間的變遷之中心上(例如，在位置8410上)。 於一範例實施例中，第一陽極或陰極電極被電連接至金屬電阻層7810，接近於半導體鰭7802之第一末端7806(例如，在位置8400上)。第二陽極或陰極電極被電連接至金屬電阻層7810，接近於半導體鰭7802之第二末端7808(例如，在位置8402上)。 於另一範例實施例中，第一陽極或陰極電極被電連接至金屬電阻層7810，接近於半導體鰭7802之第一末端7806(例如，在位置8400上)。第二陽極或陰極電極被電連接至金屬電阻層7810，遠離半導體鰭7802之第二末端7808(例如，在位置8410、8408、8406或8404上)。 於另一範例實施例中，第一陽極或陰極電極被電連接至金屬電阻層7810，遠離半導體鰭7802之第一末端7806(例如，在位置8404或8406上)。第二陽極或陰極電極被電連接至金屬電阻層7810，遠離半導體鰭7802之第二末端7808(例如，在位置8410或8408上)。 更明確地，依據本發明之一或更多實施例，鰭為基的電晶體架構之形貌特徵被使用為用以製造嵌入式電阻之基礎。於一實施例中，精密電阻被製造於鰭結構上。於特定實施例中，此一方式係致能被動組件(諸如精密電阻)之極高密度集成。 應理解：多種鰭幾何適於製造鰭為基的精密電阻。圖85A-85D闡明用以製造鰭為基的精密電阻之各種鰭幾何的平面視圖，依據本發明之實施例。 於一實施例中，參考圖85A-85C，半導體鰭7802為非線性半導體鰭。於一實施例中，半導體鰭7802係突出通過基底之上的溝槽隔離區。金屬電阻層7810係與一隔離層(未顯示)共形，該隔離層係與非線性半導體鰭7802共形。於一實施例中，二或更多陽極或陰極電極8400被電連接至金屬電阻層7810，具有由圖85A-85C中之虛線圓圈所示的範例選擇性位置。 非線性鰭幾何包括一或更多角落，諸如(但不限定於)單一角落(例如，L形)、二角落(例如，U形)、四角落(例如，S形)、或六角落(例如，圖78之結構)。於一實施例中，非線性鰭幾何為開放式結構幾何。於另一實施例中，非線性鰭幾何為封閉式結構幾何。 當作針對非線性鰭幾何之開放式結構幾何的範例實施例，圖85A闡明具有一角落以提供開放式結構L形幾何之非線性鰭。圖85B闡明具有二角落以提供開放式結構U形幾何之非線性鰭。於開放式結構之情況下，非線性半導體鰭7802具有頂部表面、第一末端、第二末端、及介於第一末端與第二末端之間的一對側壁。金屬電阻層7810係與隔離層(未顯示)共形，該隔離層係與頂部表面、第一末端、第二末端、及介於第一末端與第二末端之間的該對側壁共形。 於特定實施例中，再次參考圖85A及85B，第一陽極或陰極電極被電連接至金屬電阻層7810，接近於開放式結構非線性半導體鰭之第一末端；而第二陽極或陰極電極被電連接至金屬電阻層7810，接近於開放式結構非線性半導體鰭之第二末端。於另一特定實施例中，第一陽極或陰極電極被電連接至金屬電阻層7810，接近於開放式結構非線性半導體鰭之第一末端；而第二陽極或陰極電極被電連接至金屬電阻層7810，遠離開放式結構非線性半導體鰭之第二末端。於另一特定實施例中，第一陽極或陰極電極被電連接至金屬電阻層7810，遠離開放式結構非線性半導體鰭之第一末端；而第二陽極或陰極電極被電連接至金屬電阻層7810，遠離開放式結構非線性半導體鰭之第二末端。 當作針對非線性鰭幾何之封閉式結構幾何的範例實施例，圖85C闡明具有四角落以提供封閉式結構方形或矩形幾何之非線性鰭。於封閉式結構的情況下，非線性半導體鰭7802具有頂部表面和一對側壁及(特別地)內側壁和外側壁。然而，封閉式結構不包括暴露的第一及第二末端。金屬電阻層7810係與隔離層(未顯示)共形，該隔離層係與鰭7802之頂部表面、內側壁、及外側壁共形。 於另一實施例中，參考圖85D，半導體鰭7802為線性半導體鰭。於一實施例中，半導體鰭7802係突出通過基底之上的溝槽隔離區。金屬電阻層7810係與一隔離層(未顯示)共形，該隔離層係與線性半導體鰭7802共形。於一實施例中，二或更多陽極或陰極電極8400被電連接至金屬電阻層7810，具有由圖85D中之虛線圓圈所示的範例選擇性位置。 於另一形態中，依據本發明之實施例，描述針對用於微影之高解析度移相遮罩(PSM)製造的新結構。此等PSM遮罩可被用於一般(直接)微影或互補式微影。 光微影常被用於製造程序以形成圖案於光抗蝕劑之層中。於光微影製程中，光抗蝕劑層被沈積於其將被蝕刻的下方層之上。通常，下方層為半導體層，但可為任何類型的硬遮罩或電介質材料。光抗蝕劑層被接著透過光遮罩或標線片而選擇性地暴露至照射。光抗蝕劑被接著顯影且其暴露至照射之光抗蝕劑的那些部分被移除，於「正」光抗蝕劑之情況下。 用以圖案化晶圓之光遮罩或標線片被置於光微影曝光工具內，通常已知為「步進器」或「掃描器」。於步進器或掃描器機器中，光遮罩或標線片被置於照射源與晶圓之間。光遮罩或標線片通常被形成自圖案化色度(吸收劑層)，其被置於石英基底上。該照射係實質上未衰減地通過光遮罩或標線片之石英區段，於其中並無色度之位置中。相對地，該照射不會通過該遮罩之色度部分。因為入射於該遮罩上之照射不是完全地通過石英區段就是由色度區段所完全地阻擋，所以此類型的遮罩被稱為二元遮罩。在該照射選擇性地通過該遮罩之後，該遮罩上之圖案被轉移至該光抗蝕劑，藉由透過一連串透鏡以將該遮罩之影像投射入該光抗蝕劑。 隨著光遮罩或標線片上之特徵變得越來越接近在一起，繞射效應開始作用(當遮罩上之該些特徵的大小係相當於光源之波長時)。繞射使得光抗蝕劑上所投射的影像變模糊，導致不良的解析度。 一種防止繞射圖案干擾光抗蝕劑之所欲圖案化的方式是以透明層(已知為移位器)覆蓋該光遮罩或標線片中之選定開口。該移位器係將該些組曝光射線移位成與另一相鄰組不同相，其係抵銷來自繞射之干擾圖案。此方式被稱為移相遮罩(PSM)方式。然而，其在遮罩生產時減少缺陷並增加產量的替代遮罩製造方案是微影製程發展的重要焦點領域。 本發明之一或更多實施例係有關於用以製造微影遮罩之方法及所得的微影遮罩。為了提供背景，滿足由半導體工業所提出之積極裝置擴縮目標的需求係取決於其以高保真度來圖案化較小圖案之微影遮罩的能力。然而，用以圖案化越來越小特徵之方式係造成了針對遮罩製造之巨大的挑戰。在這方面，當今所廣泛使用之微影遮罩係仰賴用以圖案化特徵之移相遮罩(PSM)技術的概念。然而，減少缺陷而同時產生越來越小的圖案仍是遮罩製造中的最大障礙之一。移相遮罩之使用可具有數個缺點。第一，移相遮罩之設計是相當複雜的程序，其需要極多的資源。第二，由於移相遮罩之本質，難以檢查是否沒有缺陷出現在該移相遮罩中。移相遮罩中之此等缺陷係來自其用以產生該遮罩本身所利用的當前集成方案。某些移相遮罩係採用一種麻煩且多少有缺陷傾向的方式來圖案化厚的光吸收材料並接著將該圖案轉移至其協助移相的次要層。使事情複雜化，吸收劑層係接受電漿蝕刻兩次，而因此，電漿蝕刻之不利的效應(諸如負載效應、反應性離子蝕刻延遲、充電和可再生效應)係導致遮罩生產時之缺線。 用以製造無缺陷微影遮罩之材料的創新及新穎的集成技術仍是欲致能裝置擴縮之高優先性。因此，為了利用移相遮罩技術之全部優點，可能需要一種利用以下各者之新穎的集成方案：(i)以高保真度圖案化移位器層及(ii)圖案化吸收劑僅一次且於製造之最後階段期間。此外，此一製造方案亦可提供其他優點，諸如材料選擇之彈性、於製造期間之減少的基底損害、及遮罩製造時之增加的產量。 圖86闡明微影遮罩結構8601之橫斷面視圖，依據本發明之實施例。微影遮罩8601包括晶粒中區8610、框區8620及晶粒框介面區8630。晶粒框介面區8630包括晶粒中區8610及框區8620之相鄰部分。晶粒中區8610包括直接地配置於基底8600上之圖案化移位器層8606，其中該圖案化移位器層具有包括側壁之特徵。框區8620係圍繞晶粒中區8610並包括直接地配置於基底8600上之圖案化吸收劑層8602。 晶粒框介面區8630(配置於基底8600上)包括雙層堆疊8640。雙層堆疊8640包括上層8604，配置於下圖案化移位器層8606上。雙層堆疊8640之上層8604係由如框區8620之圖案化吸收劑層8602的相同材料所組成。 於一實施例中，圖案化移位器層8606之特徵的最上表面8608具有一高度，該高度不同於晶粒框介面區之特徵的最上表面8612且不同於框區中之特徵的最上表面8614。再者，於一實施例中，晶粒框介面區之特徵的最上表面8612之高度係不同於框區之特徵的最上表面8614之高度。圖案化移位器層8606之典型厚度的範圍係從40至100nm，而吸收劑層之典型厚度的範圍係從30至100nm。於一實施例中，框區8620中之吸收劑層8602的厚度為50nm，其配置於晶粒框介面區8630中之移位器層8606上的吸收劑層8604之結合厚度為120 nm而框區中之吸收劑的厚度為70 nm。於一實施例中，基底8600為石英，圖案化移位器層包括諸如(但不限定於)矽化鉬、氧氮化鉬矽、氮化鉬矽、氧氮化矽、或氮化矽等材料，而吸收劑材料為鉻。 文中所揭露之實施例可被用以製造多種不同類型的積體電路或微電子裝置。此等積體電路之範例包括(但不限定於)處理器、晶片組組件、圖形處理器、數位信號處理器、微控制器，等等。於其他實施例中，半導體記憶體可被製造。此外，積體電路或其他微電子裝置可被用於本技術中所已知的多種電子裝置。例如，於電腦系統(例如，桌上型、膝上型、伺服器)、行動電話、個人電子裝置，等等。積體電路可被耦合與系統中之匯流排或其他組件。例如，處理器可藉由一或更多匯流排而被耦合至記憶體、晶片組，等等。每一處理器、記憶體、晶片組可潛在地使用文中所揭露之方式來製造。 圖87闡明一計算裝置8700，依據本發明之一實施方式。計算裝置8700含有電路板8702。電路板8702可包括數個組件，包括(但不限定於)處理器7904及至少一通訊晶片8706。處理器8704被實體地及電氣地耦合至電路板8702。於某些實施方式中，至少一通訊晶片8706亦被實體地及電氣地耦合至電路板8702。於進一步實施方式中，通訊晶片8706為處理器8704之部分。 根據其應用，計算裝置8700可包括其他組件，其可被或可不被實體地及電氣地耦合至電路板8702。這些其他組件包括(但不限定於)揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示、觸控螢幕顯示、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、迴轉儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、光碟(CD)、數位光碟(DVD)，等等)。 通訊晶片8706致能無線通訊，以供資料之轉移至及自計算裝置8700。術語「無線」及其衍生詞可被用以描述電路、裝置、系統、方法、技術、通訊頻道，等等，其可經由使用透過非固體媒體之經調變的電磁輻射來傳遞資料。該術語並未暗示其相關裝置不含有任何佈線，雖然於某些實施例中其可能不含有。通訊晶片8706可實施數種無線標準或協定之任一者，包括(但不限定於)Wi-Fi (IEEE 802.11家族)、WiMAX (IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物，以及其被指定為3G、4G、5G、及以上的任何其他無線協定。計算裝置8700可包括複數通訊晶片8706。例如，第一通訊晶片8706可專用於較短距離無線通訊，諸如Wi-Fi及藍牙；而第二通訊晶片8706可專用於較長距離無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。 計算裝置8700之處理器8704包括封裝於處理器8704內之積體電路晶粒。於本發明之實施例的一些實施方式中，處理器之積體電路晶粒包括一或更多結構，諸如依據本發明之實施方式而建造的積體電路結構。術語「處理器」可指稱任何裝置或裝置之部分，其處理來自暫存器或記憶體之電子資料以將該電子資料(或兩者)轉變為其可被儲存於暫存器或記憶體中之其他電子資料。 通訊晶片8706亦包括封裝於通訊晶片8706內之積體電路晶粒。依據本發明之另一實施方式，通訊晶片之積體電路晶粒係依據本發明之實施方式而被建造。 於進一步實施例中，計算裝置8700內所包括之另一組件可含有依據本發明之實施例的實施方式所建造的積體電路晶粒。 於各種實施方式中，計算裝置8700可為膝上型電腦、小筆電、筆記型電腦、輕薄型筆電、智慧型手機、輸入板、個人數位助理(PDA)、超輕行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。於進一步實施方式中，計算裝置8700可為處理資料之任何其他電子裝置。 圖88闡明其包括本發明之一或更多實施例的插入器8800。插入器8800為中間基底，用以橋接第一基底8802至第二基底8804。第一基底8802可為(例如)積體電路晶粒。第二基底8804可為(例如)記憶體模組、電腦主機板、或其他積體電路晶粒。通常，插入器8800之目的係為了將連接延伸至較寬的節距或者將連接重新路由至不同連接。例如，插入器8800可將積體電路晶粒耦合至球柵陣列(BGA)8806，其可後續地被耦合至第二基底8804。於某些實施例中，第一及第二基底8802/8804被安裝至插入器8800之相反側。於其他實施例中，第一及第二基底8802/8804被安裝至插入器8800之相同側。以及於進一步實施例中，三或更多基底係經由插入器8800而被互連。 插入器8800可由以下所形成：環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或聚合物材料(諸如聚醯亞胺)。於進一步實施方式中，插入器可被形成以替代的堅硬或彈性材料，其可包括用於半導體基底之上述的相同材料，諸如矽、鍺、及其他III-V族或IV族材料。 插入器可包括金屬互連8808及通孔8810，包括(但不限定於)穿越矽通孔(TSV)8812。插入器8800可進一步包括嵌入式裝置8814，包括被動和主動裝置兩者。此等裝置包括(但不限定於)電容、解耦電容、電阻、電感、熔絲、二極體、變壓器、感應器、及靜電放電(ESD)裝置。諸如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感應器、及MEMS裝置等更複雜的裝置亦可被形成於插入器8000上。依據本發明之實施例，文中所揭露之設備或製程可被用於插入器8800之製造或用於插入器8800中所包括的組件之製造。 圖89為一種行動計算平台8900之等角視圖，該行動計算平台係利用依據文中所述之一或更多製程所製造的積體電路(IC)或者包括文中所述之一或更多特徵，依據本發明之實施例。 行動計算平台8900可為任何可攜式裝置，其係針對電子資料顯示、電子資料處理、及無線電子資料傳輸之各者而被組態。例如，行動計算平台8900可為：輸入板、智慧型手機、膝上型電腦等等之任一者；並包括顯示螢幕8905，其於範例實施例中為觸控螢幕(電容式、電感式、電阻式，等等)、晶片級(SoC)或封裝級集成系統8910、及電池8913。如圖所示，由較高電晶體封裝密度所致能之系統8910中的集成等級越大，則其可由電池8913或非揮發性儲存(諸如固態硬碟)所佔據之行動計算平台8900的部分越大，或者用於改良的平台功能之電晶體閘極數越大。類似地，系統8910中之各電晶體的載子移動率越大，則功能性越大。如此一來，文中所述之技術可致能行動計算平台8900中之性能及形狀因數增進。 集成系統8910被進一步闡明於延伸視圖8920中。於範例實施例中，封裝裝置8977包括至少一記憶體晶片(例如，RAM)、或至少一處理器晶片(例如，多核心微處理器及/或圖形處理器)，依據文中所述之一或更多製程所製造或包括文中所述之一或更多特徵。封裝裝置8977進一步耦合至電路板8960，連同一或更多電力管理積體電路(PMIC)8915、RF(無線)積體電路(RFIC)8925，包括寬頻RF(無線)傳輸器及/或接收器(例如，包括數位寬頻及類比前端模組進一步包含於傳輸路徑上之功率放大器以及於接收路徑上之低雜訊放大器)、及其控制器8911。功能上，PMIC 8915執行電池電力調節、DC至DC轉換等等，而因此具有一耦合至電池8913之輸入並具有一提供電流供應至所有其他功能性模組之輸出。如進一步闡明者，於範例實施例中，RFIC 8925具有一耦合至天線之輸出以提供實施數種無線標準或協定之任一者，包括(但不限定於)Wi-Fi (IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物，以及其被指定為3G、4G、5G、及以上的任何其他無線協定。於替代實施方式中，這些板階模組可被集成至其被耦合至封裝裝置8977之封裝基底的分離IC上、或者於其被耦合至封裝裝置8977之封裝基底的單一IC(SoC)內。 於另一形態中，半導體封裝被用以保護積體電路(IC)晶片或晶粒，且亦用以提供具有通至外部電路之電介面的晶粒。隨著針對更小電子裝置之漸增的需求，半導體封裝被設計成甚至更為簡潔且必須支援更大的電路密度。再者，針對更高性能裝置之需求導致對於一種致能薄封裝輪廓及與後續組裝處理相容之低總翹曲的改良的半導體封裝之需求。 於一實施例中，通至陶瓷或有機封裝基底之佈線接合被使用。於另一實施例中，C4製程被使用以將晶粒安裝至陶瓷或有機封裝基底。特別地，C4焊球連接可被實施以提供介於半導體裝置與基底之間的倒裝晶片互連。倒裝晶片或受控制的崩潰晶片連接(C4)為一種用於半導體裝置之安裝類型，諸如積體電路(IC)晶片、MEMS或組件，其係利用焊料凸塊以取代佈線接合。焊料凸塊被沈積於C4墊上，其被置於基底封裝之頂部側上。為了將半導體裝置安裝至基底，其被翻轉以主動側面向下於安裝區域上。焊料凸塊被用以將半導體裝置直接地連接至基底。 圖90闡明一種倒裝晶片安裝的晶粒之橫斷面視圖，依據本發明之實施例。 參考圖90，一種設備9000包括晶粒9002，諸如依據文中所述之一或更多製程所製造的積體電路(IC)或者包括文中所述之一或更多特徵，依據本發明之實施例。晶粒9002包括金屬化墊9004於其上。封裝基底9006(諸如陶瓷或有機基底)包括連接9008於其上。晶粒9002及封裝基底9006係藉由其被耦合至金屬化墊9004及連接9008之焊球9010而被電連接。下填材料9012係圍繞焊球9010。 處理倒裝晶片可類似於傳統IC製造，具有一些額外操作。接近製造程序之末端，裝附墊被金屬化以使其更易被焊料接受。此通常由數個處置所組成。焊料之小點被接著沈積於各金屬化墊上。晶片被接著切除自晶圓如常。為了將倒裝晶片安裝入電路，該晶片被反轉以將焊料點向下帶至下方電子裝置或電路板上之連接器上。該焊料被接著再融化以產生電連接，通常係使用超音波或替代地回填焊料製程。此亦留下小空間於晶片的電路與下方安裝之間。在大部分情況下，電絕緣黏著劑被接著「下填」以提供更強的機械連接、提供熱橋、及確保焊料接點不會由於晶片與系統之剩餘者的差分加熱而受應力。 於其他實施例中，更新的封裝及晶粒至晶粒互連方式(諸如通過矽通孔(TSV)及矽插入器)被實施以製造高性能多晶片模組(MCM)及系統級封裝(SiP)，其係結合依據文中所述之一或更多製程所製造的積體電路(IC)或者包括文中所述之一或更多特徵，依據本發明之實施例。 因此，本發明之實施例包括先進積體電路結構製造。 雖然特定實施例已被描述於上，但這些實施例不是想要限制本發明之範圍，即使其中僅有單一實施例係針對特定特徵而被描述。本發明中所提供之特徵的範例是想成為說明性而非限制性的，除非另有聲明。以上描述是想要涵蓋此等替代方式、修改、及同等物，如熟悉本技術人士將理解其具有本發明之優點。 本發明之範圍包括文中所揭露之任何特徵或特徵的組合(無論是明確地或暗示地)、或任何其一般化，無論其是否減輕文中所處理之任何或所有問題。因此，新的申請專利範圍可於本申請案(或請求其優先權之申請案)之執行期間被構想至任何此等特徵組合。特別地，參考後附申請專利範圍，來自附屬項申請專利範圍之特徵可與獨立項申請專利範圍之那些特徵結合，且來自個別獨立項申請專利範圍之特徵可以任何適當方式被結合而非僅以後附申請專利範圍中所列舉的特定組合。 下列範例係有關進一步的實施例。不同實施例之各種特徵可與所包括的某些特徵多樣地結合而將其他特徵排除以適合多種不同應用。 範例實施例1：一種積體電路結構包括具有沿著第一方向之最長尺寸的第一複數半導體鰭，其中該些第一複數半導體鰭之相鄰個別半導體鰭被彼此隔離以第一量，在正交於該第一方向之第二方向。該積體電路結構進一步包括具有沿著該第一方向之最長尺寸的第二複數半導體鰭，其中該些第二複數半導體鰭之相鄰個別半導體鰭被彼此隔離以該第一量在該第二方向，及其中該些第一複數半導體鰭及該些第二複數半導體鰭之最接近半導體鰭被彼此隔離以第二量在該第二方向，該第二量係大於該第一量但小於該第一量之兩倍。 範例實施例2：範例實施例1之積體電路結構，其中該些第一複數半導體鰭及該些第二複數半導體鰭包含矽。 範例實施例3：範例實施例1或2之積體電路結構，其中該些第一複數半導體鰭及該些第二複數半導體鰭係與下方單晶矽基底相連。 範例實施例4：範例實施例1、2或3之積體電路結構，其中該些第一複數半導體鰭及該些第二複數半導體鰭之個別者具有沿著該第二方向之朝外變細的側壁，從該些第一複數半導體鰭及該些第二複數半導體鰭之個別者的頂部至底部。 範例實施例5：範例實施例1、2、3或4之積體電路結構，其中該些第一複數半導體鰭具有剛好五個半導體鰭，而該些第二複數半導體鰭具有剛好五個半導體鰭。 範例實施例6：一種製造積體電路結構之方法包括形成第一主要骨幹結構及第二主要骨幹結構。該方法亦包括形成鄰接該第一主要骨幹結構及該第二主要骨幹結構之側壁的主要間隔物結構，其中介於該第一主要骨幹結構與該第二主要骨幹結構之間的主要間隔物結構被合併。該方法亦包括移除該第一主要骨幹結構及該第二主要骨幹結構並提供第一、第二、第三及第四次要骨幹結構，其中該些第二及第三次要骨幹結構被合併。該方法亦包括形成次要間隔物結構，其係鄰接該些第一、第二、第三及第四次要骨幹結構之側壁。該方法亦包括移除該些第一、第二、第三及第四次要骨幹結構。該方法亦包括以該些次要間隔物結構圖案化半導體材料來形成半導體鰭於該半導體材料中。 範例實施例7：範例實施例6之方法，其中該第一主要骨幹結構及該第二主要骨幹結構被圖案化以一介於該第一主要骨幹結構與該第二主要骨幹結構之間的次設計規則間隔。 範例實施例8：範例實施例6或7之方法，其中該半導體材料包含矽。 範例實施例9：範例實施例6、7或8之方法，其中該些半導體鰭之個別者具有沿著該第二方向之朝外變細的側壁，從該些半導體鰭之個別者的頂部至底部。 範例實施例10：範例實施例6、7、8或9之方法，其中該些半導體鰭係與下方單晶矽基底相連。 範例實施例11：範例實施例6、7、8、9或10之方法，其中以該些次要間隔物結構圖案化該半導體材料包含形成具有沿著第一方向之最長尺寸的第一複數半導體鰭，其中該些第一複數半導體鰭之相鄰個別半導體鰭被彼此隔離以第一量在正交於該第一方向之第二方向；及形成具有沿著該第一方向之最長尺寸的第二複數半導體鰭，其中該些第二複數半導體鰭之相鄰個別半導體鰭被彼此隔離以該第一量在該第二方向，及其中該些第一複數半導體鰭與該些第二複數半導體鰭之最接近半導體鰭被彼此隔離以第二量在該第二方向，該第二量係大於該第一量。 範例實施例12：範例實施例11之方法，其中該第二量係少於該第一量的兩倍。 範例實施例13：範例實施例12之方法，其中該第二量為該第一量的至少兩倍。 範例實施例14：範例實施例11、12或13之方法，其中該些第一複數半導體鰭具有剛好五個半導體鰭，而該些第二複數半導體鰭具有剛好五個半導體鰭。 範例實施例15：一種積體電路結構包括具有沿著第一方向之最長尺寸的第一複數半導體鰭，其中該些第一複數半導體鰭之相鄰個別半導體鰭被彼此隔離以第一量，在正交於該第一方向之第二方向。該積體電路結構進一步包括具有沿著該第一方向之最長尺寸的第二複數半導體鰭，其中該些第二複數半導體鰭之相鄰個別半導體鰭被彼此隔離以該第一量在該第二方向，其中該些第一複數半導體鰭及該些第二複數半導體鰭之最接近半導體鰭被彼此隔離以第二量在該第二方向，該第二量係大於該第一量，及其中該些第一複數半導體鰭與該些第二複數半導體鰭被隔離以一不包括已移除鰭之假影的區。 範例實施例16：範例實施例15之積體電路結構，其中該些第一複數半導體鰭及該些第二複數半導體鰭包含矽。 範例實施例17：範例實施例15或16之積體電路結構，其中該些第一複數半導體鰭及該些第二複數半導體鰭係與下方單晶矽基底相連。 範例實施例18：範例實施例15、16或17之積體電路結構，其中該些第一複數半導體鰭及該些第二複數半導體鰭之個別者具有沿著該第二方向之朝外變細的側壁，從該些第一複數半導體鰭及該些第二複數半導體鰭之個別者的頂部至底部。 範例實施例19：範例實施例15、16、17或18之積體電路結構，其中該些第一複數半導體鰭具有剛好五個半導體鰭，而該些第二複數半導體鰭具有剛好五個半導體鰭。 範例實施例20：範例實施例15、16、17、18或19之積體電路結構，其中該第二量係少於該第一量的兩倍。
100:起始結構 102:層間電介質(ILD)層 104:硬遮罩材料層 106:圖案化遮罩 108:間隔物 110:圖案化硬遮罩 200:節距減為四分之一方式 202:光抗蝕劑特徵 204:第一骨幹(BB1)特徵 206:第一間隔物(SP1)特徵 206':已薄化的第一間隔物特徵 208:第二骨幹(BB2)特徵 210:第二間隔物(SP2)特徵 250:半導體鰭 300:合併鰭節距減為四分之一方式 302:光抗蝕劑特徵 304:第一骨幹(BB1)特徵 306:第一間隔物(SP1)特徵 306':已薄化的第一間隔物特徵 308:第二骨幹(BB2)特徵 310:第二間隔物(SP2)特徵 350:半導體鰭 352:第一複數半導體鰭 353:個別半導體鰭 354:第二複數半導體鰭 355:個別半導體鰭 356、357:半導體鰭 402:已圖案化硬遮罩層 404:半導體層 406:鰭 408:鰭短截 502:鰭 502A:下鰭部分 502B:上鰭部分 504:第一絕緣層 506:第二絕緣層 508:電介質填充材料 552:第一鰭 552A:下鰭部分 552B:上鰭部分 554:肩部特徵 562:第二鰭 562A:下鰭部分 562B:上鰭部分 564:肩部特徵 574:第一絕緣層 574A:第一末端部分 574B:第二末端部分 576:第二絕緣層 578:電介質填充材料 578A:上表面 602:鰭 602A:已暴露的上鰭部分 604:第一絕緣層 606:第二絕緣層 608:電介質填充材料 700:積體電路結構 702:鰭 702A:下鰭部分 702B:上鰭部分 704:絕緣結構 704A':第二部分 704A":第三部分 706:閘極結構 706A:犧牲閘極電介質層 706B:犧牲閘極 706C:硬遮罩 708:電介質材料 710:硬遮罩材料 712:凹陷的硬遮罩材料 714:圖案化的電介質材料 714A:電介質間隔物 714B:第一電介質間隔物 714C:第二電介質間隔物 910:嵌入式源極或汲極結構 910A:底部表面 910B:頂部表面 920:永久閘極堆疊 922:閘極電介質層 924:第一閘極層 926:閘極填充材料 930:殘餘多晶矽部分 990:頂部表面 1000:積體電路結構 1001:大塊矽基底 1002:半導體鰭 1004:源極或汲極結構 1006:絕緣結構 1008:導電接點 1052:半導體鰭 1054:源極或汲極結構 1058:導電接點 1100:積體電路結構 1102:第一鰭 1104:第一外延源極或汲極結構 1104A:底部 1104B:頂部 1105:輪廓 1108:第一導電電極 1152:第二鰭 1154:第三外延源極或汲極結構 1158:第二導電電極 1201:矽基底 1202:鰭 1202A:下鰭部分 1202B:上鰭部分 1204:電介質間隔物 1204A:頂部表面 1206:凹陷的鰭 1208:外延源極或汲極結構 1208A:下部分 1210:導電電極 1210A:導電障壁層 1201B:導電填充材料 1302:鰭 1304:第一方向 1306:柵格 1307:間隔 1308:第二方向 1310:鰭 1312:切割 1402:鰭 1404:第一方向 1406:閘極結構 1408:第二方向 1410:電介質材料結構 1412:部分 1414:部分 1416:微影窗 1418:寬度 1420:切割區 1502:矽鰭 1504:第一鰭部分 1506:第二鰭部分 1508:相對寬的切割 1510:電介質填充材料 1512:閘極線 1514:閘極電介質和閘極電極堆疊 1516:電介質蓋層 1518:側壁間隔物 1600:積體電路結構 1602:鰭 1604:第一上部分 1606:第二上部分 1608:相對窄的切割 1610:電介質填充材料 1611:中心 1612:閘極線 1612A:第一閘極結構 1612B:第二閘極結構 1612C:第三閘極結構 1613A:中心 1613B:中心 1613C:中心 1614:閘極電介質和閘極電極堆疊 1616:電介質蓋層 1618:側壁間隔物 1620:殘餘間隔物材料 1622:區 1650:第一方向 1652:第二方向 1660:閘極電極 1662:高k閘極電介質層 1664A:第一外延半導體區 1664B:第二外延半導體區 1664C:第三外延半導體區 1680:鰭 1682:基底 1684:鰭末端或寬廣鰭切割 1686:局部切割 1688:主動閘極電極 1690:電介質插塞 1692:電介質插塞 1694:外延源極或汲極區 1700:半導體鰭 1700A:下鰭部分 1700B:上鰭部分 1702:下方基底 1704:絕緣結構 1706A:局部鰭隔離切割 1706B:局部鰭隔離切割 1706C:局部鰭隔離切割 1706D:局部鰭隔離切割 1710:第一鰭部分 1712:第二鰭部分 1800、1802:鰭 1800A、1802A:下鰭部分 1800B、1802B:上鰭部分 1804:絕緣結構 1806:鰭末端或寬廣鰭切割 1808:局部切割 1810:殘留部分 1820:切割深度 1900:鰭 1902:基底 1904:鰭末端或寬廣鰭切割 1906:主動閘極電極位置 1908:虛擬閘極電極位置 1910:外延源極或汲極區 1912:層間電介質材料 1920:開口 2000:鰭 2002:基底 2004:局部切割 2006:主動閘極電極位置 2008:虛擬閘極電極位置 2010:外延源極或汲極區 2012:層間電介質材料 2020:開口 2100:起始結構 2102:第一鰭 2104:基底 2106:鰭末端 2108:第一主動閘極電極位置 2110:第一虛擬閘極電極位置 2112:外延N型源極或汲極區 2114:層間電介質材料 2116:開口 2122:第二鰭 2126:鰭末端 2128:第二主動閘極電極位置 2130:第二虛擬閘極電極位置 2132:外延P型源極或汲極區 2134:層間電介質材料 2136:開口 2140:材料襯裡 2142:保護冠狀層 2144:硬遮罩材料 2146:微影遮罩或遮罩堆疊 2148:第二材料襯裡 2150:第二硬遮罩材料 2152:絕緣填充材料 2154:凹陷的絕緣填充材料 2156:第三材料襯裡 2157:接縫 2302:半導體鰭 2304:基底 2308A:淺電介質插塞 2308B、2308C:深電介質插塞 2308D、2308E:NMOS插塞 2308F、2308G:PMOS插塞 2350:張應力感應氧化物層 2400:半導體鰭 2402、2404:末端 2450:半導體鰭 2452、2454:末端 2502:鰭 2504:第一方向 2506:閘極結構 2508:第二方向 2510:電介質材料結構 2512、2513:部分 2520:切割區 2530:絕緣結構 2600A:部分 2600B:部分 2600C:部分 2602:溝槽隔離結構 2602A:第一絕緣層 2602B:第二絕緣層 2602C:絕緣填充材料 2700A:積體電路結構 2700B:積體電路結構 2702:第一矽鰭 2703:第一方向 2704:第二矽鰭 2706:絕緣體材料 2708:閘極線 2708A:第一側 2708B:第二側 2708C:第一末端 2708D:第二末端 2709:第二方向 2710:中斷 2712:電介質插塞 2714:溝槽接點 2715:位置 2716:電介質間隔物 2718:第二溝槽接點 2719:位置 2720:第二電介質間隔物 2722:高k閘極電介質層 2724:閘極電極 2726:電介質蓋層 2752:第一矽鰭 2753:第一方向 2754:第二矽鰭 2756:絕緣體材料 2758:閘極線 2758A:第一側 2758B:第二側 2758C:第一末端 2758D:第二末端 2759:第二方向 2760:中斷 2762:電介質插塞 2764:溝槽接點 2765:位置 2766:電介質間隔物 2768:第二溝槽接點 2769:位置 2770:第二電介質間隔物 2772:高k閘極電介質層 2724:閘極電極 2726:電介質蓋層 2802:閘極線 2804:結構 2806:虛擬閘極電極 2808:電介質封蓋 2810:電介質間隔物 2812:電介質材料 2814:遮罩 2816:減少的電介質間隔物 2818:侵蝕的電介質材料部分 2820:殘餘虛擬閘極材料 2822:硬遮罩 2830:電介質插塞 2902:鰭 2902A:上鰭部分 2902B:下鰭部分 2902C:頂部 2902D:側壁 2904:半導體基底 2906:隔離結構 2906A:第一絕緣層 2906B:第二絕緣層 2906C:絕緣材料 2907:頂部表面 2908:半導體材料 2910:閘極電介質層 2911:中間額外閘極電介質層 2912:閘極電極 2912A:共形導電層 2912B:導電填充金屬層 2916:第一源極或汲極區 2918:第二源極或汲極區 2920:第一電介質間隔物 2922:第二電介質間隔物 2924:絕緣封蓋 3000:鰭 3000A:下鰭部分 3000B:上鰭部分 3000C:頂部 3000D:側壁 3002:半導體基底 3004:隔離結構 3004A、3004B:第二絕緣材料 3004C:絕緣材料 3005:頂部表面 3006:佔位閘極電極 3008:方向 3010:氧化部分 3012:部分 3014:閘極電介質層 3016:永久閘極電極 3016A:工作函數層 3016B:導電填充金屬層 3018:絕緣閘極蓋層 3100:積體電路結構 3102:閘極結構 3102A:鐵電或反鐵電多晶材料層 3102B:導電層 3102C:閘極填充層 3103:非晶電介質層 3104:基底 3106:半導體通道結構 3108:源極區 3110:汲極區 3112:源極或汲極接點 3112A:障壁層 3112B:導電溝槽填充材料 3114:層間電介質層 3116:閘極電介質間隔物 3149:位置 3150:積體電路結構 3152:閘極結構 3152A:鐵電或反鐵電多晶材料層 3152B:導電層 3152C:閘極填充層 3153:非晶氧化物層 3154:基底 3156:半導體通道結構 3158:突起源極區 3160:突起汲極區 3162:源極或汲極接點 3162A:障壁層 3162B:導電溝槽填充材料 3164:層間電介質層 3166:閘極電介質間隔物 3199:位置 3200:半導體鰭 3204:主動閘極線 3206:虛擬閘極線 3208:間隔 3251、3252、3253、3254:源極或汲極區 3260:基底 3262:半導體鰭 3264:主動閘極線 3266:虛擬閘極線 3268:嵌入式源極或汲極結構 3270:電介質層 3272:閘極電介質結構 3274:工作函數閘極電極部分 3276:填充閘極電極部分 3278:電介質蓋層 3280:電介質間隔物 3297:溝槽接點材料 3298:鐵電或反鐵電多晶材料層 3299:非晶氧化物層 3300:半導體主動區 3302:第一NMOS裝置 3304:第二NMOS裝置 3306:閘極電介質層 3308:第一閘極電極導電層 3310:閘極電極導電填充 3312:區 3320:半導體主動區 3322:第一PMOS裝置 3324:第二PMOS裝置 3326:閘極電介質層 3328:第一閘極電極導電層 3330:閘極電極導電填充 3332:區 3350:半導體主動區 3352:第一NMOS裝置 3354:第二NMOS裝置 3356:閘極電介質層 3358:第一閘極電極導電層 3359:第二閘極電極導電層 3360:閘極電極導電填充 3370:半導體主動區 3372:第一PMOS裝置 3374:第二PMOS裝置 3376:閘極電介質層 3378A:閘極電極導電層 3378B:閘極電極導電層 3380:閘極電極導電填充 3400:半導體主動區 3402:第一NMOS裝置 3403:第三NMOS裝置 3404:第二NMOS裝置 3406:閘極電介質層 3408:第一閘極電極導電層 3409:第二閘極電極導電層 3410:閘極電極導電填充 3412:區 3420:半導體主動區 3422:第一PMOS裝置 3423:第三PMOS裝置 3424:第二PMOS裝置 3426:閘極電介質層 3428A:閘極電極導電層 3428B:閘極電極導電層 3430:閘極電極導電填充 3432:區 3450:半導體主動區 3452:第一NMOS裝置 3453:第三NMOS裝置 3454:第二NMOS裝置 3456:閘極電介質層 3458:第一閘極電極導電層 3459:第二閘極電極導電層 3460:閘極電極導電填充 3462:區 3470:半導體主動區 3472:第一PMOS裝置 3473:第三PMOS裝置 3474:第二PMOS裝置 3476:閘極電介質層 3478A:閘極電極導電層 3478B:閘極電極導電層 3480:閘極電極導電填充 3432:區 3502:第一半導體鰭 3504:第二半導體鰭 3506:閘極電介質層 3508:P型金屬層 3509:部分 3510:N型金屬層 3512:導電填充金屬層 3602:第一半導體鰭 3604:第二半導體鰭 3606:閘極電介質層 3608:第一P型金屬層 3609:部分 3610:第二P型金屬層 3611:接縫 3612:導電填充金屬層 3614:N型金屬層 3700:積體電路結構 3702:半導體基底 3704:N井區 3706:第一半導體鰭 3708:P井區 3710:第二半導體鰭 3712:溝槽隔離結構 3714:閘極電介質層 3716:導電層 3717:頂部表面 3718:p型金屬閘極層 3719:頂部表面 3720:n型金屬閘極層 3721:頂部表面 3722:層間電介質(ILD)層 3724:開口 3726:側壁 3730:導電填充金屬層 3732:熱或化學氧化物層 3800:基底 3802:層間電介質(ILD)層 3804:第一半導體鰭 3806:第二半導體鰭 3808:開口 3810:閘極電介質層 3811:熱或化學氧化物層 3812:溝槽隔離結構 3814:導電層 3815:圖案化的導電層 3816:p型金屬閘極層 3817:圖案化的p型金屬閘極層 3818:電介質蝕刻停止層 3819:圖案化的電介質蝕刻停止層 3820:遮罩 3822:n型金屬閘極層 3824:側壁 3826:導電填充金屬層 3902:第一閘極結構 3902A:第一側 3902B:第二側 3903:電介質側壁間隔物 3904:第一鰭 3904A:頂部 3906:絕緣材料 3908:第一源極或汲極區 3910:第二源極或汲極區 3912:第一金屬矽化物層 3914:第一金屬層 3916:U形金屬層 3918:第二金屬層 3920:第三金屬層 3930:第一溝槽接點結構 3932:第二溝槽接點結構 3952:第二閘極結構 3952A:第一側 3952B:第二側 3953:電介質側壁間隔物 3954:第二鰭 3954A:頂部 3958:第三源極或汲極區 3960:第四源極或汲極區 3962:第二金屬矽化物層 3970:第三溝槽接點結構 3972:第四溝槽接點結構 4000:積體電路結構 4002:鰭 4004:閘極電介質層 4006:導電電極 4006A:第一側 4006B:第二側 4008:共形導電層 4010:導電填充 4012:電介質封蓋 4013:電介質間隔物 4014:第一半導體源極或汲極區 4016:第二半導體源極或汲極區 4018:第一溝槽接點結構 4020:第二溝槽接點結構 4022:U形金屬層 4024:T形金屬層 4026:第三金屬層 4028:第一溝槽接點通孔 4030:第二溝槽接點通孔 4032:金屬矽化物層 4050:積體電路結構 4052:鰭 4054:閘極電介質層 4056:導電電極 4056A:第一側 4056B:第二側 4058:共形導電層 4060:導電填充 4062:電介質封蓋 4063:電介質間隔物 4064:第一半導體源極或汲極區 4066:第二半導體源極或汲極區 4068:第一溝槽接點結構 4070:第二溝槽接點結構 4072:U形金屬層 4074:T形金屬層 4076:第三金屬層 4078:第一溝槽接點通孔 4080:第二溝槽接點通孔 4082:金屬矽化物層 4100:半導體結構 4102:閘極結構 4102A:閘極電介質層 4102B:工作函數層 4102C:閘極填充 4104:基底 4108:源極區 4110:汲極區 4112:源極或汲極接點 4112A:高純度金屬層 4112B:導電溝槽填充材料 4114:層間電介質層 4116:閘極電介質間隔物 4149:表面 4150:半導體結構 4152:閘極結構 4152A:閘極電介質層 4152B:工作函數層 4152C:閘極填充 4154:基底 4158:源極區 4160:汲極區 4162:源極或汲極接點 4162A:高純度金屬層 4162B:導電溝槽填充材料 4164:層間電介質層 4166:閘極電介質間隔物 4199:表面 4200:半導體鰭 4204:主動閘極線 4206:虛擬閘極線 4251、4252、4253、4254:源極或汲極區 4300:基底 4302:半導體鰭 4304:主動閘極線 4306:虛擬閘極線 4308:嵌入式源極或汲極結構 4310:電介質層 4312:閘極電介質層 4314:工作函數閘極電極部分 4316:填充閘極電極部分 4318:電介質蓋層 4320:電介質間隔物 4330:開口 4332:侵蝕的嵌入式源極或汲極結構 4334:溝槽接點 4336:金屬接觸層 4336A:第一半導體源極或汲極結構 4336B:位置 4338:導電填充材料 4400:基底 4402:半導體鰭 4404:基底 4406:嵌入式源極或汲極結構 4408:溝槽接點 4410:電介質層 4412:金屬接觸層 4414:導電填充材料 4500:積體電路結構 4502:鰭 4502A:鰭 4502B:第二鰭 4504:第一方向 4506:閘極結構 4506A/4506B:第一對 4506B/4506C:第二對 4508:第二方向 4510:電介質側壁間隔物 4512:溝槽接點結構 4514A:接點插塞 4514B:接點插塞 4516:下電介質材料 4518:上硬遮罩材料 4520:下導電結構 4522:電介質封蓋 4524:閘極電極 4526:閘極電介質層 4528:電介質封蓋 4602:複數鰭之個別者 4604:第一方向 4606:擴散區 4608:閘極結構 4609:犧牲或虛擬閘極堆疊及電介質間隔物 4610:第二方向 4612:犧牲材料結構 4614:接點插塞 4614':終極最終化的接點插塞 4616:下電介質材料 4618:硬遮罩材料 4620:開口 4622:溝槽接點結構 4624:上硬遮罩材料 4626:下導電結構 4628:電介質封蓋 4630:永久閘極結構 4632:永久閘極電介質層 4634:永久閘極電極層或堆疊 4636:電介質封蓋 4700A:半導體結構或裝置 4700B:半導體結構或裝置 4702:基底 4704:擴散或主動區 4704B:非平面擴散或主動區 4704C:非平面擴散或主動區 4706:隔離區 4708A、4708B、4708C:閘極線 4710A、4710B:溝槽接點 4712A、4712B:溝槽接點通孔 4714:閘極接點 4716:閘極接點通孔 4750:閘極電極 4752:閘極電介質層 4754:電介質蓋層 4760:金屬互連 4770:層間電介質堆疊或層 4800A:半導體結構或裝置 4800B:半導體結構或裝置 4802:基底 4804:擴散或主動區 4804B:非平面擴散或主動區 4806:隔離區 4808A、4808B、4808C:閘極線 4810A、4810B:溝槽接點 4812A、4812B:溝槽接點通孔 4816:閘極接點通孔 4850:閘極電極 4852:閘極電介質層 4854:電介質蓋層 4860:金屬互連 4870:層間電介質堆疊或層 4900:半導體結構 4902:基底 4908A-4908E:閘極堆疊結構 4910A-4910C:溝槽接點 4911A-4911C:凹陷的溝槽接點 4920:電介質間隔物 4922:絕緣蓋層 4923:區 4924:絕緣蓋層 4930:層間電介質(ILD)層 4932:硬遮罩 4934:金屬(0)溝槽 4936:通孔開口 5000:積體電路結構 5002:半導體基底或鰭 5004:閘極線 5005:閘極堆疊 5006:閘極絕緣蓋層 5008:電介質間隔物 5010:溝槽接點 5011:導電接點結構 5012:溝槽接點絕緣蓋層 5014:閘極接點通孔 5016:溝槽接點通孔 5100A、5100B、5100C:積體電路結構 5102:鰭 5102A:頂部 5104:第一閘極電介質層 5106:第二閘極電介質層 5108:第一閘極電極 5109A:共形導電層 5109B:導電填充材料 5110:第二閘極電極 5112:第一側 5114:第二側 5116:絕緣封蓋 5117A:底部表面 5117B:底部表面 5117C:底部表面 5118:頂部表面 5120:第一電介質間隔物 5122:第二電介質間隔物 5124:半導體源極或汲極區 5126:溝槽接點結構 5128:絕緣封蓋 5128A:底部表面 5128B:底部表面 5128C:底部表面 5129:頂部表面 5130、5130A:導電結構 5132:凹陷 5134:U形金屬層 5136:T形金屬層 5138:第三金屬層 5140:金屬矽化物層 5150:導電通孔 5152:開口 5154:已侵蝕部分 5160:導電通孔 5162:開口 5164:已侵蝕部分 5170:電短路接點 5200:半導體結構或裝置 5208A-5208C:閘極結構 5210A、5210B:溝槽接點 5250:半導體結構或裝置 5258A-5258C:閘極結構 5260A、5260B:溝槽接點 5280:閘極接點通孔 5290:閘極接點通孔 5300:起始結構 5302:基底或鰭 5304:閘極堆疊 5306:閘極電介質層 5308:共形導電層 5310:導電填充材料 5312:熱或化學氧化物層 5314:電介質間隔物 5316:層間電介質(ILD)層 5318:遮罩 5320:開口 5322:空腔 5324:凹陷的閘極堆疊 5326:第一絕緣層 5328:第一部分 5330:絕緣閘極封蓋結構 5330A、5330B、5330C、5330D:材料 5332、5332A、5332B、5332C:接縫 5400:節距減為四分之一方式 5402:骨幹特徵 5404、5404':第一間隔物特徵 5406:第二間隔物特徵 5407:互補區 5408:溝槽 5500:積體電路結構 5502:基底 5504:層間電介質(ILD)層 5506:導電互連線 5506B:導電互連線 5506S:導電互連線 5506C:導電互連線 5508:導電障壁層 5510:導電填充材料 5550:積體電路結構 5552:基底 5554:第一層間電介質(ILD)層 5556:導電互連線 5558:導電障壁層 5560:導電填充材料 5574:第二層間電介質(ILD)層 5576:導電互連線 5578:導電障壁層 5580:導電填充材料 5600:積體電路結構 5602:基底 5604:第一層間電介質(ILD)層 5606:導電互連線 5606A:導電互連線 5607:下方通孔 5608:第一導電障壁材料 5610:第一導電填充材料 5614:第二ILD層 5616、5616A:導電互連線 5617:下方通孔 5618:第二導電障壁材料 5620:第二導電填充材料 5622:蝕刻停止層 5650:積體電路結構 5652:基底 5654:第一層間電介質(ILD)層 5656:導電互連線 5656A:導電互連線 5657:下方通孔 5658:第一導電障壁材料 5660:第一導電填充材料 5664:第二ILD層 5666、5666A:導電互連線 5667:下方通孔 5668:第二導電障壁材料 5670:第二導電填充材料 5672:蝕刻停止層 5698:第一方向 5699:第二方向 5700:互連線 5701:電介質層 5702:導電障壁材料 5704:導電填充材料 5706:外層 5708:內層 5720:互連線 5721:電介質層 5722:導電障壁材料 5724:導電填充材料 5730:導電蓋層 5740:互連線 5741:電介質層 5742:導電障壁材料 5744:導電填充材料 5746:外層 5748:內層 5750:導電蓋層 5752:位置 5754:位置 5800:積體電路結構 5801:基底 5802:第一層間電介質(ILD)層 5804:導電互連線 5804A:個別一者 5806:第一導電障壁材料 5808:第一導電填充材料 5812:第二ILD層 5814:導電互連線 5814A、5814B:個別一者 5819:第一導電通孔 5822:第三ILD層 5824:導電互連線 5824A、5824B:個別一者 5826:第二導電障壁材料 5828:第二導電填充材料 5829:第二導電通孔 5832:第四ILD層 5834:導電互連線 5834A、5834B:個別一者 5839:第三導電通孔 5842:第五ILD層 5844:導電互連線 5844A、5844B:個別一者 5849:第四導電通孔 5852:第六ILD層 5854:導電互連線 5854A:個別一者 5859:第五導電通孔 5890:蝕刻停止層 5898:第一方向 5899:第二方向 5900:積體電路結構 5902:基底 5904:層間電介質(ILD)層 5906:導電通孔 5908:第一溝槽 5909:開口 5910:導電互連線 5912:第二溝槽 5913:開口 5914:第一導電障壁層 5916:第二導電障壁層 5918:第三導電障壁層 5920:導電填充材料 5922:導電蓋層 5924:位置 5926:位置 5950:第二導電互連線 5952:第二ILD層 5954:導電填充材料 5956:導電蓋 5958:蝕刻停止層 5960:開口 6000:積體電路結構 6002:基底 6004:層間電介質(ILD)層 6006:導電互連線 6006A:個別一者 6007:下方通孔 6008:上表面 6010:上表面 6012:蝕刻停止層 6014:最上部分 6016:最下部分 6018:導電通孔 6020:開口 6022:第二ILD層 6024:中心 6026:中心 6028:障壁層 6030:導電填充材料 6100:積體電路結構 6102:基底 6104:層間電介質(ILD)層 6106:導電互連線 6106A:個別一者 6107:下方通孔 6108:上表面 6110:上表面 6112:蝕刻停止層 6114:最下部分 6116:最上部分 6118:導電通孔 6120:開口 6122:第二ILD層 6124:中心 6126:中心 6128:障壁層 6130:導電填充材料 6200:金屬化層 6202:金屬線 6203:下方通孔 6204:電介質層 6205:線端或插塞區 6206:線溝槽 6208:通孔溝槽 6210:硬遮罩層 6212:線溝槽 6214:通孔溝槽 6216:單一大型曝光 6300:下方金屬化層 6302:層間電介質(ILD)材料層 6304:上部分 6306:線溝槽 6308:通孔溝槽 6310:下部分 6312:金屬線 6314:犧牲材料 6315:硬遮罩 6316:開口 6318:電介質插塞 6318':平坦化的電介質插塞 6318A:底部 6320:上表面 6322:上表面 6324:導電材料 6324A:第一部分 6324B:第二部分 6324C:底部 6326:第一導電通孔 6328:第二導電通孔 6330:第三溝槽 6350:積體電路結構 6400:接縫 6418:電介質插塞 6450:積體電路結構 6452:基底 6454:第一層間電介質(ILD)層 6456:導電互連線 6456A:第一導電障壁襯裡 6456B:第一導電填充材料 6458:電介質插塞 6464:第二ILD層 6466:導電互連線 6466A:第二導電障壁襯裡 6466B:第二導電填充材料 6468:部分 6470:類似層 6480:類似層 6500:14奈米(14nm)佈局 6502:位元單元 6504:閘極或多晶矽線 6506:金屬1(M1)線 6600:10奈米(10nm)佈局 6602:位元單元 6604:閘極或多晶矽線 6605:重疊線 6606:金屬1(M1)線 6700:單元佈局 6702:N擴散 6704:P擴散 6706:溝槽接點 6708:閘極接點 6710:接點通孔 6800:單元佈局 6802:N擴散 6804:P擴散 6806:溝槽接點 6808:閘極通孔 6810:溝槽接點通孔 6900:單元佈局 6902:金屬0(M0)線 6904:通孔0結構 7000:單元佈局 7002:金屬0(M0)線 7004:通孔0結構 7102:位元單元佈局 7104:閘極線 7106:溝槽接點線 7108:NMOS擴散區 7110:PMOS擴散區 7112:NMOS通過閘極電晶體 7114:NMOS下拉電晶體 7116:PMOS上拉電晶體 7118:字元線(WL) 7120:內部節點 7122:位元線(BL) 7124:位元線條(BLB) 7126:內部節點 7128:SRAM VCC 7130:VSS 7202A:基底 7202B:基底 7204A:閘極線 7204B:閘極線 7206A:金屬1(M1)互連 7206B:金屬1(M1)互連 7300A:單元 7300B:單元 7300C:單元 7300D:單元 7302A:閘極(或多晶矽)線 7302B:閘極(或多晶矽)線 7302C:閘極(或多晶矽)線 7302D:閘極(或多晶矽)線 7304A:金屬1(M1)線 7304B:金屬1(M1)線 7304C:金屬1(M1)線 7304D:金屬1(M1)線 7400:區塊階多晶矽柵格 7402:閘極線 7404:方向 7406、7408:單元佈局邊界 7500:佈局 7600:佈局 7700:佈局 7800:積體電路結構 7801:半導體基底 7802:半導體鰭 7804:基底 7805:頂部表面 7806:第一末端 7807:側壁 7808:第二末端 7810:金屬電阻層 7810A:金屬電阻層部分 7810B:金屬電阻層部分 7810C:金屬電阻層部分 7810D:金屬電阻層部分 7810E:足狀特徵 7812:隔離層 7814:溝槽隔離區 7902:骨幹模板結構 7904:側壁間隔物層 7906:區 8400、8402、8404、8406、8408、8410:電極 8600:基底 8601:微影遮罩結構 8602:圖案化吸收劑層 8604:上層 8606:圖案化移位器層 8608:最上表面 8610:晶粒中區 8612:最上表面 8614:最上表面 8620:框區 8630:晶粒框介面區 8640:雙層堆疊 8700:計算裝置 8702:電路板 8704:處理器 8706:通訊晶片 8800:插入器 8802:第一基底 8804:第二基底 8806:球柵陣列(BGA) 8808:金屬互連 8810:通孔 8812:穿越矽通孔(TSV) 8814:嵌入式裝置 8900:行動計算平台 8905:顯示螢幕 8910:晶片級(SoC)或封裝級集成系統 8911:控制器 8913:電池 8915:電力管理積體電路(PMIC) 8920:延伸視圖 8925:RF(無線)積體電路(RFIC) 8960:電路板 8977:封裝裝置 9000:設備 9002:晶粒 9004:金屬化墊 9006:封裝基底 9008:連接 9010:焊球 9012:下填材料
[圖1A]闡明接續於層間電介質(ILD)層上所形成之硬遮罩材料層的沈積後(但在其圖案化前)之起始結構的橫斷面視圖。 [圖1B]闡明接續於藉由節距減半圖案化的硬遮罩層之後的圖1A之結構的橫斷面視圖。 [圖2A]為用以製造半導體鰭之節距減為四分之一方式的概圖，依據本發明之實施例。 [圖2B]闡明使用節距減為四分之一方式所製造的半導體鰭之橫斷面視圖，依據本發明之實施例。 [圖3A]為用以製造半導體鰭之合併鰭節距減為四分之一方式的概圖，依據本發明之實施例。 [圖3B]闡明使用合併鰭節距減為四分之一方式所製造的半導體鰭之橫斷面視圖，依據本發明之實施例。 [圖4A-4C]為橫斷面視圖，其表示一種製造複數半導體鰭的方法中之各種操作，依據本發明之實施例。 [圖5A]闡明由三層溝槽隔離結構所分離的一對半導體鰭之橫斷面視圖，依據本發明之實施例。 [圖5B]闡明由另一三層溝槽隔離結構所分離的另一對半導體鰭之橫斷面視圖，依據本發明之另一實施例。 [圖6A-6D]闡明三層溝槽隔離結構之製造中的各種操作之橫斷面視圖，依據本發明之實施例。 [圖7A-7E]闡明一種製造積體電路結構之方法中的各種操作之斜角三維橫斷面視圖，依據本發明之實施例。 [圖8A-8F]闡明沿著針對一種製造積體電路結構之方法中的各種操作之圖7E的a-a'軸所取之稍微突出的橫斷面視圖，依據本發明之實施例。 [圖9A]闡明沿著針對一種包括永久閘極堆疊及外延源極或汲極區的積體電路結構之圖7E的a-a'軸所取之稍微突出的橫斷面視圖，依據本發明之實施例。 [圖9B]闡明沿著針對一種包括外延源極或汲極區及多層溝槽隔離結構的積體電路結構之圖7E的b-b'軸所取之橫斷面視圖，依據本發明之實施例。 [圖10]闡明一種於源極或汲極位置上所取之積體電路結構的橫斷面視圖，依據本發明之實施例。 [圖11]闡明另一種於源極或汲極位置上所取之積體電路結構的橫斷面視圖，依據本發明之實施例。 [圖12A-12D]闡明橫斷面視圖，其係於源極或汲極位置上所取並表示一種積體電路結構之製造中的各種操作，依據本發明之實施例。 [圖13A及13B]闡明平面視圖，其表示一種用以形成局部隔離結構之具有多閘極間隔的鰭之圖案化的方法中之各種操作，依據本發明之實施例。 [圖14A-14D]闡明平面視圖，其表示一種用以形成局部隔離結構之具有單一閘極間隔的鰭之圖案化的方法中之各種操作，依據本發明之另一實施例。 [圖15]闡明一種具有用於局部隔離之多閘極間隔的鰭之積體電路結構的橫斷面視圖，依據本發明之實施例。 [圖16A]闡明一種具有用於局部隔離之單一閘極間隔的鰭之積體電路結構的橫斷面視圖，依據本發明之另一實施例。 [圖16B]闡明橫斷面視圖，其係顯示其中可形成鰭隔離結構以取代閘極電極的位置，依據本發明之實施例。 [圖17A-17C]闡明使用鰭修整隔離方式所製造的鰭切割之各種深度可能性，依據本發明之實施例。 [圖18]闡明平面視圖及沿著a-a'軸所取的相應橫斷面視圖，其係顯示一鰭內之鰭切割的局部相對於較寬廣位置之深度的可能選擇，依據本發明之實施例。 [圖19A及19B闡明一種在具有寬廣切割之鰭的末端上選擇鰭末端應力源(stressor)位置的方法中之各種操作的橫斷面視圖，依據本發明之實施例。 [圖20A及20B]闡明一種在具有局部切割之鰭的末端上選擇鰭末端應力源位置的方法中之各種操作的橫斷面視圖，依據本發明之實施例。 [圖21A-21M]闡明一種製造具有差分鰭末端電介質插塞的積體電路結構之方法中的各種操作之橫斷面視圖，依據本發明之實施例。 [圖22A-22D]闡明PMOS鰭末端應力源電介質插塞之範例結構的橫斷面視圖，依據本發明之實施例。 [圖23A]闡明另一種具有鰭末端應力感應特徵的半導體結構之橫斷面視圖，依據本發明之另一實施例。 [圖23B]闡明另一種具有鰭末端應力感應特徵的半導體結構之橫斷面視圖，依據本發明之另一實施例。 [圖24A]闡明一具有伸單軸應力之鰭的斜角視圖，依據本發明之實施例。 [圖24B]闡明一具有壓縮單軸應力之鰭的斜角視圖，依據本發明之實施例。 [圖25A及25B]闡明平面視圖，其表示一種用以形成局部隔離結構於選擇閘極線切割位置中之具有單一閘極間隔的鰭之圖案化的方法中之各種操作，依據本發明之實施例。 [圖26A-26C]闡明針對圖25B之結構的各個區之多晶矽切割(poly cut)與鰭修整隔離(FTI)局部鰭切割位置以及僅多晶矽切割位置的電介質插塞之各種可能性的橫斷面視圖，依據本發明之實施例。 [圖27A]闡明一種具有閘極線切割之積體電路結構的平面視圖及相應橫斷面視圖，該閘極線切割具有延伸入該閘極線之電介質間隔物的電介質插塞，依據本發明之實施例。 [圖27B]闡明一種具有閘極線切割之積體電路結構的平面視圖及相應橫斷面視圖，該閘極線切割具有延伸超過該閘極線之電介質間隔物的電介質插塞，依據本發明之另一實施例。 [圖28A-28F]闡明一種製造具有閘極線切割之積體電路結構的方法中之各種操作的橫斷面視圖，該閘極線切割具有電介質插塞，該電介質插塞具有一延伸超過該閘極線之電介質間隔物的上部分及一延伸入該閘極線之該些電介質間隔物的下部分，依據本發明之另一實施例。 [圖29A-29C]闡明一種具有殘餘虛擬閘極材料於永久閘極堆疊之底部的部分上之積體電路結構的平面視圖及相應橫斷面視圖，依據本發明之實施例。 [圖30A-30D]闡明一種製造具有殘餘虛擬閘極材料於永久閘極堆疊之底部的部分上之積體電路結構的方法中之各種操作的橫斷面視圖，依據本發明之另一實施例。 [圖31A]闡明一種具有鐵電或反鐵電閘極電介質結構的半導體裝置之橫斷面視圖，依據本發明之實施例。 [圖31B]闡明另一種具有鐵電或反鐵電閘極電介質結構的半導體裝置之橫斷面視圖，依據本發明之另一實施例。 [圖32A]闡明一對半導體鰭上方之複數閘極線的平面視圖，依據本發明之實施例。 [圖32B]闡明沿著圖32A之a-a'軸所取的橫斷面視圖，依據本發明之實施例。 [圖33A]闡明具有根據調變摻雜之差分電壓臨限值的一對NMOS裝置、及具有根據調變摻雜之差分電壓臨限值的一對PMOS裝置之橫斷面視圖，依據本發明之實施例。 [圖33B]闡明具有根據差分閘極電極結構之差分電壓臨限值的一對NMOS裝置、及具有根據差分閘極電極結構之差分電壓臨限值的一對PMOS裝置之橫斷面視圖，依據本發明之另一實施例。 [圖34A]闡明具有根據差分閘極電極結構和根據調變摻雜之差分電壓臨限值的一組三個NMOS裝置、及具有根據差分閘極電極結構和根據調變摻雜之差分電壓臨限值的一組三個PMOS裝置之橫斷面視圖，依據本發明之實施例。 [圖34B]闡明具有根據差分閘極電極結構和根據調變摻雜之差分電壓臨限值的一組三個NMOS裝置、及具有根據差分閘極電極結構和根據調變摻雜之差分電壓臨限值的一組三個PMOS裝置之橫斷面視圖，依據本發明之另一實施例。 [圖35A-35D]闡明一種製造具有根據差分閘極電極結構的差分電壓臨限值之NMOS裝置的方法中之各種操作的橫斷面視圖，依據本發明之另一實施例。 [圖36A-36D]闡明一種製造具有根據差分閘極電極結構的差分電壓臨限值之PMOS裝置的方法中之各種操作的橫斷面視圖，依據本發明之另一實施例。 [圖37]闡明一種具有P/N接面之積體電路結構的橫斷面視圖，依據本發明之實施例。 [圖38A-38H]闡明一種使用雙金屬閘極取代閘極製程流以製造積體電路結構之方法中的各種操作之橫斷面視圖，依據本發明之實施例。 [圖39A-39H]闡明橫斷面視圖，其表示一種製造雙矽化物為基的積體電路之方法中的各種操作，依據本發明之實施例。 [圖40A]闡明一種用於NMOS裝置之具有溝槽接點的積體電路結構之橫斷面視圖，依據本發明之實施例。 [圖40B]闡明一種用於PMOS裝置之具有溝槽接點的積體電路結構之橫斷面視圖，依據本發明之另一實施例。 [圖41A]闡明一種具有導電接點於源極或汲極區上的半導體裝置之橫斷面視圖，依據本發明之實施例。 [圖41B]闡明另一種具有導電接點於升高源極或汲極區上的半導體裝置之橫斷面視圖，依據本發明之實施例。 [圖42]闡明一對半導體鰭上方之複數閘極線的平面視圖，依據本發明之實施例。 [圖43A-43C]闡明針對一種製造積體電路結構之方法中的各種操作之沿著圖42的a-a'軸所取之橫斷面視圖，依據本發明之實施例。 [圖44]闡明針對一種積體電路結構之沿著圖42的b-b'軸所取之橫斷面視圖，依據本發明之實施例。 [圖45A及45B]個別地闡明一種包括具有硬遮罩材料於其上之溝槽接點插塞的積體電路結構之平面視圖及相應橫斷面視圖，依據本發明之實施例。 [圖46A-46D]闡明一種製造包括具有硬遮罩材料於其上之溝槽接點插塞的積體電路結構之方法中的各種操作之橫斷面視圖，依據本發明之實施例。 [圖47A]闡明一種具有配置於閘極電極之不活動部分上方的閘極接點之半導體裝置的平面視圖。圖47B闡明一種具有配置於閘極電極之不活動部分上方的閘極接點之非平面半導體裝置的橫斷面視圖。 [圖48A]闡明一種具有配置於閘極電極之主動部分上方的閘極接點通孔之半導體裝置的平面視圖，依據本發明之實施例。圖48B闡明一種具有配置於閘極電極之主動部分上方的閘極接點通孔之非平面半導體裝置的橫斷面視圖，依據本發明之實施例。 [圖49A-49D]闡明橫斷面視圖，其表示一種製造具有配置於閘極之主動部分上方的閘極接點結構之半導體結構的方法中之各種操作，依據本發明之實施例。 [圖50]闡明一種具有包括上覆絕緣蓋層之溝槽接點的積體電路結構之平面視圖及相應橫斷面視圖，依據本發明之實施例。 [圖51A-51F]闡明各種積體電路結構之橫斷面視圖，其各具有包括上覆絕緣蓋層之溝槽接點並具有包括上覆絕緣蓋層之閘極堆疊，依據本發明之實施例。 [圖52A]闡明另一種具有配置於閘極之主動部分上方的閘極接點通孔之半導體裝置的平面視圖，依據本發明之另一實施例。 [圖52B]闡明另一種具有耦合一對溝槽接點的溝槽接點通孔之半導體裝置的平面視圖，依據本發明之另一實施例。 [圖53A-53E]闡明橫斷面視圖，其表示一種製造具有閘極堆疊之積體電路結構的方法中之各種操作，該閘極堆疊具有上覆絕緣蓋層，依據本發明之實施例。 [圖54]為用以製造互連結構之溝槽的節距減為四分之一方式的概圖，依據本發明之實施例。 [圖55A]闡明使用節距減為四分之一方案所製造的金屬化層之橫斷面視圖，依據本發明之實施例。 [圖55B]闡明在使用節距減為四分之一方案所製造的金屬化層之上使用節距減半方案所製造的金屬化層之橫斷面視圖，依據本發明之實施例。 [圖56A]闡明一種積體電路結構之橫斷面視圖，該積體電路結構具有含金屬線組成的金屬化層於含不同金屬線組成的金屬化層之上，依據本發明之實施例。 [圖56B]闡明一種積體電路結構之橫斷面視圖，該積體電路結構具有含金屬線組成的金屬化層耦合至含不同金屬線組成的金屬化層，依據本發明之實施例。 [圖57A-57C]闡明具有各種襯裡及導電封蓋結構配置之個別互連線的橫斷面視圖，依據本發明之實施例。 [圖58]闡明一種積體電路結構之橫斷面視圖，該積體電路結構具有含金屬線組成及節距的四個金屬化層於含不同金屬線組成及更小節距的兩個金屬化層之上，依據本發明之實施例。 [圖59A-59D]闡明具有底部導電層之各種互連線及通孔配置的橫斷面視圖，依據本發明之實施例。 [圖60A-60D]闡明用於BEOL金屬化層之凹陷線形貌的結構配置之橫斷面視圖，依據本發明之實施例。 [圖61A-61D]闡明用於BEOL金屬化層之階狀線形貌的結構配置之橫斷面視圖，依據本發明之實施例。 [圖62A]闡明沿著金屬化層之平面視圖的a-a'軸所取之平面視圖及相應橫斷面視圖，依據本發明之實施例。 [圖62B]闡明線端或插塞之橫斷面視圖，依據本發明之實施例。 [圖62C]闡明線端或插塞之另一橫斷面視圖，依據本發明之實施例。 [圖63A-63F]闡明平面視圖及相應橫斷面視圖，其表示一種插塞最後處理方案中的各種操作，依據本發明之實施例。 [圖64A]闡明一具有接縫於其中之導電線插塞的橫斷面視圖，依據本發明之實施例。 [圖64B]闡明一包括導電線插塞於較低金屬線位置上之金屬化層的堆疊之橫斷面視圖，依據本發明之實施例。 [圖65]闡明記憶體單元之單元佈局的第一視圖。 [圖66]闡明具有內部節點跳線的記憶體單元之單元佈局的第一視圖，依據本發明之實施例。 [圖67]闡明記憶體單元之單元佈局的第二視圖。 [圖68]闡明具有內部節點跳線的記憶體單元之單元佈局的第二視圖，依據本發明之實施例。 [圖69]闡明記憶體單元之單元佈局的第三視圖。 [圖70]闡明具有內部節點跳線的記憶體單元之單元佈局的第三視圖，依據本發明之實施例。 [圖71A及71B]個別地闡明位元單元佈局及概圖，針對六電晶體(6T)靜態隨機存取記憶體(SRAM)，依據本發明之實施例。 [圖72]闡明相同標準單元之兩不同佈局的橫斷面視圖，依據本發明之實施例。 [圖73]闡明其指示偶數(E)或奇數(O)指定之四個不同單元配置的平面視圖，依據本發明之實施例。 [圖74]闡明區塊階多晶矽柵格之平面視圖，依據本發明之實施例。 [圖75]闡明根據具有不同版本之標準單元的範例可接受(通過)佈局，依據本發明之實施例。 [圖76]闡明根據具有不同版本之標準單元的範例不可接受(失敗)佈局，依據本發明之實施例。 [圖77]闡明根據具有不同版本之標準單元的另一範例可接受(通過)佈局，依據本發明之實施例。 [圖78闡明一鰭為基的薄膜電阻結構之部分切割平面視圖及相應橫斷面視圖，其中該橫斷面視圖係沿著部分切割平面視圖之a-a'軸所取得，依據本發明之實施例。 [圖79-83]闡明平面視圖及相應橫斷面視圖，其表示一種製造鰭為基的薄膜電阻結構之方法中的各種操作，依據本發明之實施例。 [圖84]闡明一種具有針對陽極或陰極電極接點的多種範例位置之鰭為基的薄膜電阻結構之平面視圖，依據本發明之實施例。 [圖85A-85D]闡明用以製造鰭為基的精密電阻之各種鰭幾何的平面視圖，依據本發明之實施例。 [圖86]闡明微影遮罩結構之橫斷面視圖，依據本發明之實施例。 [圖87]闡明一計算裝置，依據本發明之一實施方式。 [圖88]闡明其包括本發明之一或更多實施例的插入器。 [圖89]為一種行動計算平台之等角視圖，該行動計算平台係利用依據文中所述之一或更多製程所製造的IC或者包括文中所述之一或更多特徵，依據本發明之實施例。 [圖90]闡明一種倒裝晶片安裝的晶粒之橫斷面視圖，依據本發明之實施例。
300:合併鰭節距減為四分之一方式
302:光抗蝕劑特徵
304:第一骨幹(BB1)特徵
306:第一間隔物(SP1)特徵
306':已薄化的第一間隔物特徵
308:第二骨幹(BB2)特徵
310:第二間隔物(SP2)特徵

Claims (20)

  1. 一種積體電路結構，包括： 包括矽的基板； 與該基板連續的第一鰭； 與該基板連續的第二鰭，該第二鰭與該第一鰭橫向間隔第一量； 與該基板連續的第三鰭，該第三鰭與該第二鰭橫向間隔第二量，該第二量大於該第一量的兩倍但小於該第一量的三倍； 與該基板連續的第四鰭，該第四鰭與該第三鰭橫向間隔該第一量；以及 該第一鰭、該第二鰭、該第三鰭及該第四鰭之上的閘極結構。
  2. 如請求項1之積體電路結構，其中，該基板是單晶矽基板。
  3. 如請求項1之積體電路結構，其中，該第二鰭藉由該基板的第一曲面與該第一鰭隔開。
  4. 如請求項3之積體電路結構，其中，該第四鰭藉由該基板的第二曲面與該第三鰭隔開。
  5. 如請求項3之積體電路結構，其中，該第三鰭藉由該基板的平坦表面與該第二鰭隔開。
  6. 如請求項4之積體電路結構，其中，該第三鰭藉由該基板的平坦表面與該第二鰭隔開。
  7. 如請求項1之積體電路結構，其中，該第三鰭藉由該基板的平坦表面與該第二鰭隔開。
  8. 如請求項1之積體電路結構，其中，該第一量是第一節距，該第二量是第二節距。
  9. 如請求項1之積體電路結構，其中，該第一鰭具有朝外變細的側壁，該第二鰭具有朝外變細的側壁，該第三鰭具有朝外變細的側壁，且該第四鰭具有朝外變細的側壁。
  10. 如請求項1之積體電路結構，還包括與該第一鰭、該第二鰭、該第三鰭和該第四鰭的下部橫向相鄰並接觸的隔離結構。
  11. 如請求項1之積體電路結構，其中，該閘極結構包含高k閘極電介質層和金屬閘極電極。
  12. 一種積體電路結構，包括： 包括矽的基板； 與該基板連續的第一鰭； 與該基板連續的第二鰭，該第二鰭與該第一鰭橫向間隔第一量，且該第二鰭藉由該基板的具有第一曲率半徑的第一表面與該第一鰭隔開； 與該基板連續的第三鰭，該第三鰭與該第二鰭橫向間隔第二量，該第三鰭與該第二鰭橫向間隔第二量，該第二量大於該第一量的兩倍但小於該第一量的三倍，且該第三鰭藉由該基板的具有第二曲率半徑的第二表面與該第二鰭隔開，該第二曲率半徑小於該第一曲率半徑； 與該基板連續的第四鰭，該第四鰭與該第三鰭橫向間隔該第一量，且該第四鰭藉由該基板的具有第三曲率半徑的第三表面與該第三鰭隔開，該第三曲率半徑大於該第二曲率半徑；以及 該第一鰭、該第二鰭、該第三鰭及該第四鰭之上的閘極結構。
  13. 如請求項12之積體電路結構，其中，該基板為單晶矽基板。
  14. 如請求項12之積體電路結構，其中，該第一量是第一節距，該第二量是第二節距。
  15. 如請求項12之積體電路結構，其中，該第一鰭具有朝外變細的側壁。
  16. 如請求項15之積體電路結構，其中，該第二鰭具有朝外變細的側壁。
  17. 如請求項16之積體電路結構，其中，該第三鰭具有朝外變細的側壁。
  18. 如請求項17之積體電路結構，其中，該第四鰭具有朝外變細的側壁。
  19. 如請求項12之積體電路結構，還包括與該第一鰭、該第二鰭、該第三鰭和該第四鰭的下部橫向相鄰並接觸的隔離結構。
  20. 如請求項12之積體電路結構，其中，該閘極結構包含高k閘極電介質層和金屬閘極電極。
TW111149706A 2017-11-30 2018-10-11 用於先進積體電路結構製造的鰭圖案化 TW202315052A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762593149P 2017-11-30 2017-11-30
US62/593,149 2017-11-30
PCT/US2017/069131 WO2019108237A1 (en) 2017-11-30 2017-12-29 Fin patterning for advanced integrated circuit structure fabrication
WOPCT/US17/69131 2017-12-29

Publications (1)

Publication Number Publication Date
TW202315052A true TW202315052A (zh) 2023-04-01

Family

ID=63963951

Family Applications (10)

Application Number Title Priority Date Filing Date
TW107134923A TWI808100B (zh) 2017-11-30 2018-10-03 用於先進積體電路結構製造之異質金屬線組成
TW107135226A TWI835754B (zh) 2017-11-30 2018-10-05 用於先進積體電路結構製造之互連線的插塞
TW107135184A TWI797169B (zh) 2017-11-30 2018-10-05 用於進階積體電路結構製造的閘極線插塞結構以及積體電路結構製造方法
TW111150109A TWI836816B (zh) 2017-11-30 2018-10-05 用於進階積體電路結構製造的閘極線插塞結構以及積體電路結構製造方法
TW107135551A TWI802598B (zh) 2017-11-30 2018-10-09 用於先進積體電路結構製造的鰭切割和鰭修整隔離
TW107135549A TWI790294B (zh) 2017-11-30 2018-10-09 用於先進積體電路結構製造的主動閘極結構上方的接觸
TW107135757A TWI797172B (zh) 2017-11-30 2018-10-11 用於先進積體電路結構製造的差異化電壓臨界金屬閘極結構
TW111149706A TW202315052A (zh) 2017-11-30 2018-10-11 用於先進積體電路結構製造的鰭圖案化
TW107135752A TW201935660A (zh) 2017-11-30 2018-10-11 用於先進積體電路結構製造的鰭圖案化
TW107136183A TWI781235B (zh) 2017-11-30 2018-10-15 用於先進積體電路結構製造之雙金屬閘極結構

Family Applications Before (7)

Application Number Title Priority Date Filing Date
TW107134923A TWI808100B (zh) 2017-11-30 2018-10-03 用於先進積體電路結構製造之異質金屬線組成
TW107135226A TWI835754B (zh) 2017-11-30 2018-10-05 用於先進積體電路結構製造之互連線的插塞
TW107135184A TWI797169B (zh) 2017-11-30 2018-10-05 用於進階積體電路結構製造的閘極線插塞結構以及積體電路結構製造方法
TW111150109A TWI836816B (zh) 2017-11-30 2018-10-05 用於進階積體電路結構製造的閘極線插塞結構以及積體電路結構製造方法
TW107135551A TWI802598B (zh) 2017-11-30 2018-10-09 用於先進積體電路結構製造的鰭切割和鰭修整隔離
TW107135549A TWI790294B (zh) 2017-11-30 2018-10-09 用於先進積體電路結構製造的主動閘極結構上方的接觸
TW107135757A TWI797172B (zh) 2017-11-30 2018-10-11 用於先進積體電路結構製造的差異化電壓臨界金屬閘極結構

Family Applications After (2)

Application Number Title Priority Date Filing Date
TW107135752A TW201935660A (zh) 2017-11-30 2018-10-11 用於先進積體電路結構製造的鰭圖案化
TW107136183A TWI781235B (zh) 2017-11-30 2018-10-15 用於先進積體電路結構製造之雙金屬閘極結構

Country Status (8)

Country Link
US (37) US10460993B2 (zh)
EP (6) EP4220719A3 (zh)
JP (2) JP7272776B2 (zh)
KR (8) KR20200083981A (zh)
CN (16) CN111194482A (zh)
DE (1) DE102018127129A1 (zh)
TW (10) TWI808100B (zh)
WO (1) WO2019108237A1 (zh)

Families Citing this family (131)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8487410B2 (en) * 2011-04-13 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon vias for semicondcutor substrate and method of manufacture
US9659930B1 (en) * 2015-11-04 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR20170061952A (ko) * 2015-11-27 2017-06-07 에스케이하이닉스 주식회사 보호회로
US10937783B2 (en) 2016-11-29 2021-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN108695382B (zh) * 2017-04-07 2021-07-06 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN108735741B (zh) * 2017-04-13 2020-10-09 联华电子股份有限公司 存储器元件中的存储点接触结构与其制作方法
CN108807532B (zh) * 2017-04-28 2021-07-06 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
KR102283024B1 (ko) * 2017-09-01 2021-07-27 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN109524302B (zh) * 2017-09-20 2020-12-15 华邦电子股份有限公司 半导体组件及其制造方法
DE102017216937A1 (de) * 2017-09-25 2019-03-28 Robert Bosch Gmbh Verfahren zum Herstellen zumindest einer Durchkontaktierung in einem Wafer
US10727835B2 (en) * 2017-10-10 2020-07-28 Tacho Holdings, Llc Three-dimensional logic circuit
US10276794B1 (en) 2017-10-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
TW202422889A (zh) * 2017-11-30 2024-06-01 美商英特爾股份有限公司 用於先進積體電路結構製造的主動閘極結構上方的接觸
TW202401727A (zh) * 2017-11-30 2024-01-01 美商英特爾股份有限公司 用於先進積體電路結構製造之異質金屬線組成
US10756204B2 (en) * 2017-11-30 2020-08-25 Intel Corporation Fin trim isolation with single gate spacing for advanced integrated circuit structure fabrication
US10460993B2 (en) * 2017-11-30 2019-10-29 Intel Corporation Fin cut and fin trim isolation for advanced integrated circuit structure fabrication
US10818562B2 (en) * 2017-11-30 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and testing method thereof
KR102432655B1 (ko) 2017-12-21 2022-08-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11237877B2 (en) * 2017-12-27 2022-02-01 Intel Corporation Robot swarm propagation using virtual partitions
US10439047B2 (en) * 2018-02-14 2019-10-08 Applied Materials, Inc. Methods for etch mask and fin structure formation
US10332819B1 (en) * 2018-03-29 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US11239149B2 (en) * 2018-04-02 2022-02-01 Intel Corporation Metal interconnect fuse memory arrays
US10867848B2 (en) * 2018-04-30 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10600876B2 (en) * 2018-05-08 2020-03-24 Globalfoundries Inc. Methods for chamfering work function material layers in gate cavities having varying widths
CN110556337B (zh) * 2018-05-31 2021-09-07 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10790198B2 (en) * 2018-08-08 2020-09-29 Globalfoundries Inc. Fin structures
US10672770B2 (en) 2018-08-14 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
US11211479B2 (en) * 2018-08-14 2021-12-28 Taiwan Semiconductor Manufaciuring Co., Ltd. Method of fabricating trimmed fin and fin structure
US11444174B2 (en) * 2018-08-17 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with Fin end spacer dummy gate and method of manufacturing the same
KR102534246B1 (ko) * 2018-08-30 2023-05-18 삼성전자주식회사 반도체 장치
US10886269B2 (en) * 2018-09-18 2021-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10998241B2 (en) * 2018-09-19 2021-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Selective dual silicide formation using a maskless fabrication process flow
CN110957361B (zh) * 2018-09-26 2023-09-19 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10964816B2 (en) * 2018-09-27 2021-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method and device for boosting performance of FinFETs via strained spacer
US10997348B2 (en) * 2018-09-28 2021-05-04 Taiwan Semiconductor Manufacturing Company Ltd. Metal cut region location method and system
US11244867B2 (en) 2018-09-28 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with fin end spacer plug and method of manufacturing the same
US20200111704A1 (en) * 2018-10-04 2020-04-09 Globalfoundries Inc. Methods of forming stress liners using atomic layer deposition to form gapfill seams
US10686033B2 (en) * 2018-11-09 2020-06-16 Applied Materials, Inc. Fin damage reduction during punch through implantation of FinFET device
US10692775B2 (en) 2018-11-09 2020-06-23 Applied Materials, Inc. Fin damage reduction during punch through implantation of FinFET device
US11587782B2 (en) * 2018-11-30 2023-02-21 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method for making
US11538937B2 (en) * 2019-01-04 2022-12-27 Intel Corporation Fin trim plug structures having an oxidation catalyst layer surrounded by a recessed dielectric material
US11004687B2 (en) * 2019-02-11 2021-05-11 Applied Materials, Inc. Gate contact over active processes
US10916470B2 (en) * 2019-03-01 2021-02-09 Globalfoundries Inc. Modified dielectric fill between the contacts of field-effect transistors
CN111725137B (zh) * 2019-03-20 2023-06-23 中芯国际集成电路制造（天津）有限公司 一种半导体器件的形成方法
US11552169B2 (en) * 2019-03-27 2023-01-10 Intel Corporation Source or drain structures with phosphorous and arsenic co-dopants
US11094784B2 (en) * 2019-04-08 2021-08-17 International Business Machines Corporation Gate-all-around field effect transistor having stacked U shaped channels configured to improve the effective width of the transistor
CN111863711B (zh) * 2019-04-29 2023-06-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20210005728A1 (en) 2019-07-02 2021-01-07 National Taiwan Normal University Storage memory device
TWI744663B (zh) * 2019-07-02 2021-11-01 國立臺灣師範大學 混合式儲存記憶體
JP7292140B2 (ja) * 2019-07-25 2023-06-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US11195938B2 (en) * 2019-07-30 2021-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Device performance by fluorine treatment
US10878160B1 (en) * 2019-07-31 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Analog cells utilizing complementary mosfet pairs
CN117727761A (zh) 2019-08-20 2024-03-19 联华电子股份有限公司 半导体装置
US11075123B2 (en) * 2019-09-16 2021-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming isolation structure having improved gap-fill capability
US11189561B2 (en) 2019-09-18 2021-11-30 International Business Machines Corporation Placing top vias at line ends by selective growth of via mask from line cut dielectric
WO2021054158A1 (ja) * 2019-09-19 2021-03-25 東京エレクトロン株式会社 半導体装置の作製方法
CN110661064A (zh) * 2019-09-29 2020-01-07 京东方科技集团股份有限公司 移相器及其制备和封装方法
US11417653B2 (en) * 2019-09-30 2022-08-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for forming the same
US11322614B2 (en) 2019-10-14 2022-05-03 Samsung Electronics Co., Ltd. Semiconductor device
US11424165B2 (en) * 2019-10-16 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices having different gate dielectric thickness within one transistor
US11211470B2 (en) * 2019-10-18 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
EP3813124A1 (en) 2019-10-22 2021-04-28 Imec VZW Split replacement metal gate integration
US10823888B1 (en) * 2019-11-12 2020-11-03 Applied Materials, Inc. Methods of producing slanted gratings with variable etch depths
US20230347622A1 (en) * 2019-11-25 2023-11-02 Corning Incorporated Bonded articles and methods for forming the same
US11682731B2 (en) 2019-12-02 2023-06-20 Intel Corporation Fin smoothing and integrated circuit structures resulting therefrom
US11189600B2 (en) * 2019-12-11 2021-11-30 Samsung Electronics Co., Ltd. Method of forming sacrificial self-aligned features for assisting die-to-die and die-to-wafer direct bonding
US20230103467A1 (en) * 2019-12-17 2023-04-06 Merck Sharp & Dohme Llc Non-invasive continuous capacitance level detector
KR20210080662A (ko) 2019-12-20 2021-07-01 삼성전자주식회사 반도체 장치
US12119265B2 (en) * 2019-12-30 2024-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage devices
US11588031B2 (en) * 2019-12-30 2023-02-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure for memory device and method for forming the same
DE102020114860A1 (de) 2020-01-31 2021-08-05 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor-gates und verfahren zum bilden davon
US11264287B2 (en) 2020-02-11 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with cut metal gate and method of manufacture
US11043469B1 (en) * 2020-02-19 2021-06-22 Nanya Technology Corporation Method of forming three dimensional semiconductor structure
US20210257462A1 (en) * 2020-02-19 2021-08-19 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon-Germanium Fins and Methods of Processing the Same in Field-Effect Transistors
US11450736B2 (en) * 2020-03-25 2022-09-20 Intel Corporation Source/drain regions in integrated circuit structures
US11201151B2 (en) 2020-03-27 2021-12-14 Intel Corporation Resonant fin transistor (RFT)
US11462282B2 (en) * 2020-04-01 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure
TWI809384B (zh) * 2020-04-28 2023-07-21 台灣積體電路製造股份有限公司 積體電路結構及其形成方法
DE102020119859A1 (de) 2020-04-29 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bildung von hybrid-isolationsregionen durch aussparen und erneutes abscheiden
US11404323B2 (en) * 2020-04-29 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of hybrid isolation regions through recess and re-deposition
US11637042B2 (en) 2020-04-30 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd Self-aligned metal gate for multigate device
DE102021104073B4 (de) * 2020-04-30 2024-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Selbstausgerichtetes metall-gate für multigate-vorrichtung und herstellungsverfahren
US11502199B2 (en) * 2020-05-28 2022-11-15 Taiwan Semiconductor Manufacturing Co, Ltd. Independent control of stacked semiconductor device
CN113611736B (zh) * 2020-05-29 2022-11-22 联芯集成电路制造(厦门)有限公司 半导体元件及其制作方法
US20210391245A1 (en) * 2020-06-11 2021-12-16 Nanya Technology Corporation Semiconductor package device
US11113443B1 (en) * 2020-06-12 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with thicker metal lines on lower metallization layer
US11374006B2 (en) * 2020-06-12 2022-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US20210407996A1 (en) * 2020-06-26 2021-12-30 Ashish Agrawal Gate-all-around integrated circuit structures having strained dual nanoribbon channel structures
US11527653B2 (en) * 2020-07-22 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
CN113517274A (zh) 2020-07-24 2021-10-19 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US11335806B2 (en) * 2020-08-11 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11908910B2 (en) * 2020-10-27 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having embedded conductive line and method of fabricating thereof
KR20220077741A (ko) 2020-12-02 2022-06-09 삼성전자주식회사 반도체 메모리 소자
US11670675B2 (en) 2020-12-04 2023-06-06 United Semiconductor Japan Co., Ltd. Semiconductor device
US20220199833A1 (en) * 2020-12-23 2022-06-23 Intel Corporation Field-effect transistor (fet) with self-aligned ferroelectric capacitor and methods of fabrication
KR20220092104A (ko) * 2020-12-24 2022-07-01 삼성전자주식회사 집적회로 소자
CN112864097B (zh) * 2021-01-14 2022-06-24 长鑫存储技术有限公司 半导体结构及其制作方法
US11605566B2 (en) 2021-01-19 2023-03-14 Taiwan Semiconductor Manufacturing Company Ltd. Method and structure for metal gates
US11482454B2 (en) 2021-02-17 2022-10-25 Tokyo Electron Limited Methods for forming self-aligned contacts using spin-on silicon carbide
US11769815B2 (en) * 2021-03-05 2023-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Carrier barrier layer for tuning a threshold voltage of a ferroelectric memory device
US11527614B2 (en) 2021-03-09 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure with conductive structure and method for manufacturing the same
US12057821B2 (en) 2021-03-24 2024-08-06 Apple Inc. Fin field-effect transistor (FinFET) resonator
US11682675B2 (en) * 2021-03-30 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field-effect transistor device and method
US11323070B1 (en) 2021-04-16 2022-05-03 Apple Inc. Oscillator with fin field-effect transistor (FinFET) resonator
CN113517313B (zh) * 2021-04-26 2023-04-18 长江先进存储产业创新中心有限责任公司 三维存储器及其制造方法
TWI789748B (zh) * 2021-04-26 2023-01-11 友達光電股份有限公司 電子裝置及其製造方法
KR20220148630A (ko) * 2021-04-29 2022-11-07 삼성전자주식회사 반도체 메모리 소자
US11652153B2 (en) 2021-05-07 2023-05-16 Micron Technology, Inc. Replacement gate formation in memory
US20220399336A1 (en) * 2021-06-15 2022-12-15 Intel Corporation Fin cut in neighboring gate and source or drain regions for advanced integrated circuit structure fabrication
CN115497817A (zh) 2021-06-17 2022-12-20 联华电子股份有限公司 半导体结构及其形成方法
US20230034482A1 (en) * 2021-07-30 2023-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact Profile Optimization For Ic Device Performance Improvement
US12015084B2 (en) 2021-09-14 2024-06-18 Sandisk Technologies Llc Field effect transistors with gate fins and method of making the same
US11967626B2 (en) 2021-09-14 2024-04-23 Sandisk Technologies Llc Field effect transistors with gate fins and method of making the same
WO2023043504A1 (en) * 2021-09-14 2023-03-23 Sandisk Technologies Llc Field effect transistors with gate fins and method of making the same
TWI802013B (zh) * 2021-09-17 2023-05-11 力晶積成電子製造股份有限公司 半導體裝置及其製造方法
US11830728B2 (en) 2021-10-13 2023-11-28 Applied Materials, Inc. Methods for seamless gap filling of dielectric material
US12046651B2 (en) * 2021-11-01 2024-07-23 Globalfoundries U.S. Inc. Logic cell layout design for high density transistors
TWI798922B (zh) * 2021-11-08 2023-04-11 財團法人工業技術研究院 半導體結構及其製造方法
US20230207696A1 (en) * 2021-12-23 2023-06-29 Mohammad Hasan Integrated circuits with gate plugs to induce compressive channel strain
US20230215802A1 (en) * 2021-12-30 2023-07-06 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive structures and methods of fabrication thereof
US20230215806A1 (en) * 2021-12-31 2023-07-06 International Business Machines Corporation Reducing copper line resistance
TWI794094B (zh) * 2022-01-12 2023-02-21 南亞科技股份有限公司 具有鰭片之半導體結構的製備方法
US11895820B2 (en) 2022-01-19 2024-02-06 Nanya Technology Corporation Method of manufacturing memory device having word line with improved adhesion between work function member and conductive layer
TWI833235B (zh) * 2022-01-19 2024-02-21 南亞科技股份有限公司 具有字元線之記憶體元件的製備方法
US11937420B2 (en) 2022-01-19 2024-03-19 Nanya Technology Corporation Memory device having word line with improved adhesion between work function member and conductive layer
US20230268335A1 (en) * 2022-02-24 2023-08-24 Globalfoundries U.S. Inc. Cell layouts
US20230282644A1 (en) * 2022-03-03 2023-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Layout design for rf circuit
CN115083918B (zh) * 2022-07-19 2022-11-04 合肥晶合集成电路股份有限公司 晶体管及其制造方法
TWI838840B (zh) * 2022-08-31 2024-04-11 世界先進積體電路股份有限公司 晶圓後段製程的處理方法及晶圓級半導體結構
KR20240111626A (ko) * 2023-01-10 2024-07-17 삼성전자주식회사 반도체 소자 및 그의 제조 방법
TWI833669B (zh) * 2023-05-02 2024-02-21 南亞科技股份有限公司 具有複合式硬遮罩的半導體裝置結構及其製備方法

Family Cites Families (329)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4837609A (en) * 1987-09-09 1989-06-06 American Telephone And Telegraph Company, At&T Bell Laboratories Semiconductor devices having superconducting interconnects
JP3252578B2 (ja) * 1993-12-27 2002-02-04 ソニー株式会社 平面型絶縁ゲート電界効果トランジスタの製法
US5994220A (en) * 1996-02-02 1999-11-30 Micron Technology, Inc. Method for forming a semiconductor connection with a top surface having an enlarged recess
TW400605B (en) * 1999-01-16 2000-08-01 United Microelectronics Corp The manufacturing method of the Shallow Trench Isolation (STI)
US6159782A (en) * 1999-08-05 2000-12-12 Advanced Micro Devices, Inc. Fabrication of field effect transistors having dual gates with gate dielectrics of high dielectric constant
JP2001135718A (ja) * 1999-11-08 2001-05-18 Nec Corp トレンチ分離構造の作製方法
JP4644924B2 (ja) * 2000-10-12 2011-03-09 ソニー株式会社 半導体装置およびその製造方法
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
KR100338783B1 (en) * 2000-10-28 2002-06-01 Samsung Electronics Co Ltd Semiconductor device having expanded effective width of active region and fabricating method thereof
US6472258B1 (en) * 2000-11-13 2002-10-29 International Business Machines Corporation Double gate trench transistor
US6396108B1 (en) * 2000-11-13 2002-05-28 Advanced Micro Devices, Inc. Self-aligned double gate silicon-on-insulator (SOI) device
US6653200B2 (en) * 2001-01-26 2003-11-25 Applied Materials, Inc. Trench fill process for reducing stress in shallow trench isolation
US6774387B2 (en) * 2001-06-26 2004-08-10 Ovonyx, Inc. Programmable resistance memory element
US6689650B2 (en) * 2001-09-27 2004-02-10 International Business Machines Corporation Fin field effect transistor with self-aligned gate
US6677253B2 (en) * 2001-10-05 2004-01-13 Intel Corporation Carbon doped oxide deposition
US6610576B2 (en) * 2001-12-13 2003-08-26 International Business Machines Corporation Method for forming asymmetric dual gate transistor
US6881999B2 (en) * 2002-03-21 2005-04-19 Samsung Electronics Co., Ltd. Semiconductor device with analog capacitor and method of fabricating the same
US6770516B2 (en) * 2002-09-05 2004-08-03 Taiwan Semiconductor Manufacturing Company Method of forming an N channel and P channel FINFET device on the same semiconductor substrate
US8222680B2 (en) * 2002-10-22 2012-07-17 Advanced Micro Devices, Inc. Double and triple gate MOSFET devices and methods for making same
US6821834B2 (en) * 2002-12-04 2004-11-23 Yoshiyuki Ando Ion implantation methods and transistor cell layout for fin type transistors
US7214991B2 (en) * 2002-12-06 2007-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS inverters configured using multiple-gate transistors
US7148526B1 (en) * 2003-01-23 2006-12-12 Advanced Micro Devices, Inc. Germanium MOSFET devices and methods for making same
US6764884B1 (en) * 2003-04-03 2004-07-20 Advanced Micro Devices, Inc. Method for forming a gate in a FinFET device and thinning a fin in a channel region of the FinFET device
US8298933B2 (en) * 2003-04-11 2012-10-30 Novellus Systems, Inc. Conformal films on semiconductor substrates
KR100471173B1 (ko) * 2003-05-15 2005-03-10 삼성전자주식회사 다층채널을 갖는 트랜지스터 및 그 제조방법
US6846752B2 (en) * 2003-06-18 2005-01-25 Intel Corporation Methods and devices for the suppression of copper hillock formation
US6812119B1 (en) * 2003-07-08 2004-11-02 Advanced Micro Devices, Inc. Narrow fins by oxidation in double-gate finfet
KR100487567B1 (ko) * 2003-07-24 2005-05-03 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
KR100526889B1 (ko) * 2004-02-10 2005-11-09 삼성전자주식회사 핀 트랜지스터 구조
US7344972B2 (en) * 2004-04-21 2008-03-18 Intel Corporation Photosensitive dielectric layer
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
JP2006120953A (ja) * 2004-10-22 2006-05-11 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR100602121B1 (ko) * 2004-12-03 2006-07-19 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
US7193327B2 (en) * 2005-01-25 2007-03-20 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier structure for semiconductor devices
JP2007005721A (ja) * 2005-06-27 2007-01-11 Toshiba Corp 半導体装置およびその製造方法
US7335587B2 (en) * 2005-06-30 2008-02-26 Intel Corporation Post polish anneal of atomic layer deposition barrier layers
US7190050B2 (en) * 2005-07-01 2007-03-13 Synopsys, Inc. Integrated circuit on corrugated substrate
US7223650B2 (en) * 2005-10-12 2007-05-29 Intel Corporation Self-aligned gate isolation
KR100663366B1 (ko) * 2005-10-26 2007-01-02 삼성전자주식회사 자기 정렬된 부유게이트를 갖는 플래시메모리소자의제조방법 및 관련된 소자
US9477658B2 (en) * 2005-10-26 2016-10-25 Cortica, Ltd. Systems and method for speech to speech translation using cores of a natural liquid architecture system
US7462538B2 (en) * 2005-11-15 2008-12-09 Infineon Technologies Ag Methods of manufacturing multiple gate CMOS transistors having different gate dielectric materials
DE102005057073B4 (de) * 2005-11-30 2011-02-03 Advanced Micro Devices, Inc., Sunnyvale Herstellungsverfahren zur Verbesserung der mechanischen Spannungsübertragung in Kanalgebieten von NMOS- und PMOS-Transistoren und entsprechendes Halbleiterbauelement
US20070178634A1 (en) * 2006-01-31 2007-08-02 Hyung Suk Jung Cmos semiconductor devices having dual work function metal gate stacks
JP2007258485A (ja) * 2006-03-23 2007-10-04 Toshiba Corp 半導体装置及びその製造方法
US7407847B2 (en) * 2006-03-31 2008-08-05 Intel Corporation Stacked multi-gate transistor design and method of fabrication
US20070227181A1 (en) 2006-04-04 2007-10-04 Eduardo Leon Condenser shroud assembly for a direct current air conditioning system
US7521775B2 (en) * 2006-06-13 2009-04-21 Intel Corporation Protection of three dimensional transistor structures during gate stack etch
US7968425B2 (en) * 2006-07-14 2011-06-28 Micron Technology, Inc. Isolation regions
KR101036771B1 (ko) * 2006-07-25 2011-05-25 닛본 덴끼 가부시끼가이샤 반도체 장치 및 그 제조 방법
US20080049613A1 (en) * 2006-08-24 2008-02-28 Motorola, Inc. Method and system for providing a quality of service change warning at a user equipment
US7456471B2 (en) * 2006-09-15 2008-11-25 International Business Machines Corporation Field effect transistor with raised source/drain fin straps
US8217435B2 (en) * 2006-12-22 2012-07-10 Intel Corporation Floating body memory cell having gates favoring different conductivity type regions
US7898037B2 (en) * 2007-04-18 2011-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Contact scheme for MOSFETs
US7667271B2 (en) * 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
KR100855834B1 (ko) * 2007-05-25 2008-09-01 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7923337B2 (en) * 2007-06-20 2011-04-12 International Business Machines Corporation Fin field effect transistor devices with self-aligned source and drain regions
TW200901382A (en) * 2007-06-26 2009-01-01 Nanya Technology Corp Structure of a buried word line
US7476578B1 (en) * 2007-07-12 2009-01-13 International Business Machines Corporation Process for finFET spacer formation
US7811877B2 (en) * 2007-07-16 2010-10-12 Applied Materials, Inc. Method of controlling metal silicide formation
US7534675B2 (en) * 2007-09-05 2009-05-19 International Business Machiens Corporation Techniques for fabricating nanowire field-effect transistors
US7939889B2 (en) * 2007-10-16 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistance in source and drain regions of FinFETs
US8486823B2 (en) * 2008-03-07 2013-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming through via
US8178417B2 (en) * 2008-04-22 2012-05-15 Globalfoundries Singapore Pte. Ltd. Method of forming shallow trench isolation structures for integrated circuits
US8106459B2 (en) * 2008-05-06 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs having dielectric punch-through stoppers
US8058119B2 (en) * 2008-08-27 2011-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Device scheme of HKMG gate-last process
DE102008059648B4 (de) * 2008-11-28 2011-12-22 Advanced Micro Devices, Inc. Gateelektrodenstruktur mit großem ε, die nach der Transistorherstellung unter Anwendung eines Abstandshalters gebildet wird
DE102009023250B4 (de) * 2009-05-29 2012-02-02 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement-Herstellverfahren mit erhöhter Ätzstoppfähigkeit während der Strukturierung von siliziumnitridenthaltenden Schichtstapeln durch Vorsehen einer chemisch hergestellten Oxidschicht während der Halbleiterbearbeitung
US8173499B2 (en) * 2009-06-12 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating a gate stack integration of complementary MOS device
US8008669B2 (en) * 2009-07-27 2011-08-30 International Business Machines Corporation Programmable anti-fuse structure with DLC dielectric layer
US8264032B2 (en) * 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US9245805B2 (en) * 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8592918B2 (en) * 2009-10-28 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Forming inter-device STI regions and intra-device STI regions using different dielectric materials
DE102009046245B4 (de) * 2009-10-30 2016-08-04 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Herstellung von Metallgateelektrodenstrukturen mit einer separaten Abtragung von Platzhaltermaterialien in Transistoren unterschiedlicher Leitfähigkeitsart
DE102009047306B4 (de) * 2009-11-30 2015-02-12 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung von Gateelektrodenstrukturen durch getrennte Entfernung von Platzhaltermaterialien unter Anwendung eines Maskierungsschemas vor der Gatestrukturierung
US8373238B2 (en) * 2009-12-03 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with multiple Fin heights
US8313999B2 (en) * 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
US8436404B2 (en) 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
US8119473B2 (en) * 2009-12-31 2012-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. High temperature anneal for aluminum surface protection
DE102010001403B4 (de) * 2010-01-29 2012-04-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Austauschgateverfahren auf der Grundlage eines Umkehrabstandhalters, der vor der Abscheidung des Austrittsarbeitsmetalls aufgebracht wird
US8729627B2 (en) * 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US10128261B2 (en) * 2010-06-30 2018-11-13 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
DE102010040064B4 (de) * 2010-08-31 2012-04-05 Globalfoundries Inc. Verringerte Schwellwertspannungs-Breitenabhängigkeit in Transistoren, die Metallgateelektrodenstrukturen mit großem ε aufweisen
US8299625B2 (en) * 2010-10-07 2012-10-30 International Business Machines Corporation Borderless interconnect line structure self-aligned to upper and lower level contact vias
US8455330B2 (en) * 2010-10-12 2013-06-04 International Business Machines Corporation Devices with gate-to-gate isolation structures and methods of manufacture
US8314034B2 (en) 2010-12-23 2012-11-20 Intel Corporation Feature size reduction
DE102011005718B4 (de) * 2011-03-17 2012-10-31 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zum Verringern der Äquivalenzdicke von Dielektriika mit großem ε in Feldeffekttranistoren durch Ausführen eines Ausheizprozesses bei geringer Temperatur
DE102011076696B4 (de) * 2011-05-30 2013-02-07 Globalfoundries Inc. Verfahren zur Leistungssteigerung in Transistoren durch Vorsehen eines eingebetteten verformungsinduzierenden Halbleitermaterials auf der Grundlage einer Saatschicht und entsprechendes Halbleiterbauelement
US8551833B2 (en) * 2011-06-15 2013-10-08 International Businesss Machines Corporation Double gate planar field effect transistors
CN102956457B (zh) 2011-08-22 2015-08-12 中国科学院微电子研究所 半导体器件结构及其制作方法、及半导体鳍制作方法
US8674433B2 (en) * 2011-08-24 2014-03-18 United Microelectronics Corp. Semiconductor process
US8466027B2 (en) * 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US9028157B2 (en) * 2011-12-15 2015-05-12 Intel Corporation Efficient backside-emitting/collecting grating coupler
US8907431B2 (en) * 2011-12-16 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with multiple threshold voltages
US8896066B2 (en) * 2011-12-20 2014-11-25 Intel Corporation Tin doped III-V material contacts
CN104011835B (zh) * 2011-12-22 2016-10-26 英特尔公司 栅极对准接触部及其制造方法
CN107742640A (zh) * 2011-12-22 2018-02-27 英特尔公司 具有颈状半导体主体的半导体器件以及形成不同宽度的半导体主体的方法
US9048260B2 (en) * 2011-12-31 2015-06-02 Intel Corporation Method of forming a semiconductor device with tall fins and using hard mask etch stops
US8691681B2 (en) * 2012-01-04 2014-04-08 United Microelectronics Corp. Semiconductor device having a metal gate and fabricating method thereof
US8928086B2 (en) * 2013-01-09 2015-01-06 International Business Machines Corporation Strained finFET with an electrically isolated channel
US9287179B2 (en) * 2012-01-19 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Composite dummy gate with conformal polysilicon layer for FinFET device
US9171925B2 (en) 2012-01-24 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate devices with replaced-channels and methods for forming the same
US8637371B2 (en) * 2012-02-16 2014-01-28 International Business Machines Corporation Non-planar MOSFET structures with asymmetric recessed source drains and methods for making the same
US8517769B1 (en) * 2012-03-16 2013-08-27 Globalfoundries Inc. Methods of forming copper-based conductive structures on an integrated circuit device
US8772114B2 (en) * 2012-03-30 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate semiconductor device and method of fabricating thereof
US9627310B2 (en) * 2012-04-11 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with self-aligned interconnects
US20130277766A1 (en) * 2012-04-23 2013-10-24 Globalfoundries Inc. Multiple high-k metal gate stacks in a field effect transistor
US9647066B2 (en) * 2012-04-24 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy FinFET structure and method of making same
US8912606B2 (en) * 2012-04-24 2014-12-16 Globalfoundries Inc. Integrated circuits having protruding source and drain regions and methods for forming integrated circuits
US8877578B2 (en) * 2012-05-18 2014-11-04 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US8697511B2 (en) * 2012-05-18 2014-04-15 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US9024355B2 (en) * 2012-05-30 2015-05-05 International Business Machines Corporation Embedded planar source/drain stressors for a finFET including a plurality of fins
US8981481B2 (en) * 2012-06-28 2015-03-17 Intel Corporation High voltage three-dimensional devices having dielectric liners
US9484447B2 (en) * 2012-06-29 2016-11-01 Intel Corporation Integration methods to fabricate internal spacers for nanowire devices
US11037923B2 (en) 2012-06-29 2021-06-15 Intel Corporation Through gate fin isolation
CN103531474B (zh) * 2012-07-02 2016-04-20 中国科学院微电子研究所 半导体器件制造方法
US9142400B1 (en) 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
US8710660B2 (en) * 2012-07-20 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid interconnect scheme including aluminum metal line in low-k dielectric
US9728464B2 (en) * 2012-07-27 2017-08-08 Intel Corporation Self-aligned 3-D epitaxial structures for MOS device fabrication
US8703556B2 (en) * 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9461143B2 (en) 2012-09-19 2016-10-04 Intel Corporation Gate contact structure over active gate and method to fabricate same
US8735869B2 (en) * 2012-09-27 2014-05-27 Intel Corporation Strained gate-all-around semiconductor devices formed on globally or locally isolated substrates
US9337318B2 (en) * 2012-10-26 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with dummy gate on non-recessed shallow trench isolation (STI)
US9082853B2 (en) * 2012-10-31 2015-07-14 International Business Machines Corporation Bulk finFET with punchthrough stopper region and method of fabrication
US9514983B2 (en) * 2012-12-28 2016-12-06 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
US8896067B2 (en) * 2013-01-08 2014-11-25 International Business Machines Corporation Method of forming finFET of variable channel width
US9305797B2 (en) * 2013-01-17 2016-04-05 Applied Materials, Inc. Polysilicon over-etch using hydrogen diluted plasma for three-dimensional gate etch
US8975094B2 (en) * 2013-01-21 2015-03-10 Globalfoundries Inc. Test structure and method to facilitate development/optimization of process parameters
US8859372B2 (en) * 2013-02-08 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Double channel doping in transistor formation
US9564353B2 (en) * 2013-02-08 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with reduced parasitic capacitance and methods of forming the same
US8895446B2 (en) * 2013-02-18 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Fin deformation modulation
KR20140108960A (ko) * 2013-03-04 2014-09-15 삼성전자주식회사 듀얼 금속 실리사이드층을 갖는 반도체 장치의 제조 방법
WO2014178423A1 (ja) 2013-05-02 2014-11-06 富士フイルム株式会社 エッチング方法、これに用いるエッチング液、ならびに半導体基板製品の製造方法
US9219062B2 (en) 2013-05-24 2015-12-22 GlobalFoundries, Inc. Integrated circuits with improved source/drain contacts and methods for fabricating such integrated circuits
US9293534B2 (en) * 2014-03-21 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices
CN111968976A (zh) 2013-06-20 2020-11-20 英特尔公司 具有掺杂的子鳍片区域的非平面半导体器件及其制造方法
US8765546B1 (en) 2013-06-24 2014-07-01 United Microelectronics Corp. Method for fabricating fin-shaped field-effect transistor
KR102089682B1 (ko) * 2013-07-15 2020-03-16 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US9953975B2 (en) * 2013-07-19 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming STI regions in integrated circuits
US9093298B2 (en) * 2013-08-22 2015-07-28 Texas Instruments Incorporated Silicide formation due to improved SiGe faceting
US9633835B2 (en) * 2013-09-06 2017-04-25 Intel Corporation Transistor fabrication technique including sacrificial protective layer for source/drain at contact location
KR102167351B1 (ko) * 2013-09-27 2020-10-19 인텔 코포레이션 라인 백엔드(Back End of Line)(BEOL) 상호접속을 위한 삭감 자기 정렬 비아 및 플러그 패터닝
US9941271B2 (en) * 2013-10-04 2018-04-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Fin-shaped field effect transistor and capacitor structures
US20150145041A1 (en) * 2013-11-22 2015-05-28 International Business Machines Corporation Substrate local interconnect integration with finfets
JP6325669B2 (ja) 2013-12-19 2018-05-16 インテル・コーポレーション 半導体構造、集積回路構造、及びそれらの製造方法
WO2015099680A1 (en) * 2013-12-23 2015-07-02 Intel Corporation Pre-sculpting of si fin elements prior to cladding for transistor channel applications
EP3087586B1 (en) * 2013-12-23 2021-09-29 Intel Corporation Advanced etching techniques for straight, tall and uniform fins across multiple fin pitch structures
US9406778B2 (en) * 2014-01-15 2016-08-02 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US9379010B2 (en) * 2014-01-24 2016-06-28 Intel Corporation Methods for forming interconnect layers having tight pitch interconnect structures
KR102193493B1 (ko) 2014-02-03 2020-12-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9362404B2 (en) * 2014-02-21 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Doping for FinFET
US20150243663A1 (en) * 2014-02-24 2015-08-27 United Microelectronics Corp. Method for manufacturing semiconductor device and device manufactured using the same
US9576952B2 (en) 2014-02-25 2017-02-21 Globalfoundries Inc. Integrated circuits with varying gate structures and fabrication methods
KR102190673B1 (ko) * 2014-03-12 2020-12-14 삼성전자주식회사 중간갭 일함수 금속 게이트 전극을 갖는 반도체 소자
US9318582B2 (en) * 2014-03-17 2016-04-19 International Business Machines Corporation Method of preventing epitaxy creeping under the spacer
US20150270175A1 (en) * 2014-03-19 2015-09-24 Globalfoundries Inc. Partially crystallized fin hard mask for fin field-effect-transistor (finfet) device
US9780216B2 (en) * 2014-03-19 2017-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Combination FinFET and methods of forming same
EP3123521A4 (en) * 2014-03-27 2017-10-25 Intel Corporation Confined epitaxial regions for semiconductor devices and methods of fabricating semiconductor devices having confined epitaxial regions
US9653461B2 (en) * 2014-03-28 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with low source/drain contact resistance
KR102377372B1 (ko) * 2014-04-02 2022-03-21 어플라이드 머티어리얼스, 인코포레이티드 인터커넥트들을 형성하기 위한 방법
US9570554B2 (en) * 2014-04-04 2017-02-14 International Business Machines Corporation Robust gate spacer for semiconductor devices
US9443769B2 (en) * 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9391173B2 (en) * 2014-04-22 2016-07-12 International Business Machines Corporation FinFET device with vertical silicide on recessed source/drain epitaxy regions
US9461170B2 (en) 2014-04-23 2016-10-04 Taiwan Semiconductor Manufacturing Company Ltd. FinFET with ESD protection
US9640625B2 (en) * 2014-04-25 2017-05-02 Globalfoundries Inc. Self-aligned gate contact formation
US9847289B2 (en) 2014-05-30 2017-12-19 Applied Materials, Inc. Protective via cap for improved interconnect performance
CN105225951B (zh) * 2014-05-30 2018-08-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US20150372139A1 (en) * 2014-06-18 2015-12-24 GLOBALFOUNDERS Inc. Constraining epitaxial growth on fins of a finfet device
US9508826B2 (en) * 2014-06-18 2016-11-29 Globalfoundries Inc. Replacement gate structure for enhancing conductivity
US9716035B2 (en) * 2014-06-20 2017-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Combination interconnect structure and methods of forming same
US9209186B1 (en) * 2014-06-26 2015-12-08 Globalfoundries Inc. Threshold voltage control for mixed-type non-planar semiconductor devices
US9837354B2 (en) * 2014-07-02 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid copper structure for advance interconnect usage
KR102192350B1 (ko) * 2014-08-05 2020-12-18 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조방법
KR20160020870A (ko) * 2014-08-14 2016-02-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9324650B2 (en) * 2014-08-15 2016-04-26 International Business Machines Corporation Interconnect structures with fully aligned vias
US9373641B2 (en) * 2014-08-19 2016-06-21 International Business Machines Corporation Methods of forming field effect transistors using a gate cut process following final gate formation
CN105374871B (zh) * 2014-08-22 2020-05-19 联华电子股份有限公司 鳍状结构及其形成方法
US9305845B2 (en) 2014-09-04 2016-04-05 International Business Machines Corporation Self-aligned quadruple patterning process
US9263587B1 (en) * 2014-09-04 2016-02-16 Globalfoundries Inc. Fin device with blocking layer in channel region
TWI557784B (zh) 2014-09-18 2016-11-11 聯華電子股份有限公司 鰭式場效電晶體的製造方法
KR102259080B1 (ko) * 2014-09-23 2021-06-03 삼성전자주식회사 반도체 소자 및 그 제조방법
US9922880B2 (en) * 2014-09-26 2018-03-20 Qualcomm Incorporated Method and apparatus of multi threshold voltage CMOS
TWI600159B (zh) * 2014-10-01 2017-09-21 聯華電子股份有限公司 半導體元件及其製作方法
US9543438B2 (en) * 2014-10-15 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Contact resistance reduction technique
US9490176B2 (en) * 2014-10-17 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET isolation
US9685332B2 (en) * 2014-10-17 2017-06-20 Taiwan Semiconductor Manufacturing Company, Ltd. Iterative self-aligned patterning
KR102321209B1 (ko) 2014-11-03 2021-11-02 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9543416B2 (en) * 2014-11-07 2017-01-10 Globalfoundries Inc. Methods of forming products with FinFET semiconductor devices without removing fins in certain areas of the product
KR102236555B1 (ko) * 2014-11-11 2021-04-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102217246B1 (ko) 2014-11-12 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9391201B2 (en) 2014-11-25 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structure and manufacturing the same
US9576801B2 (en) * 2014-12-01 2017-02-21 Qualcomm Incorporated High dielectric constant/metal gate (HK/MG) compatible floating gate (FG)/ferroelectric dipole non-volatile memory
US9679917B2 (en) * 2014-12-23 2017-06-13 International Business Machines Corporation Semiconductor structures with deep trench capacitor and methods of manufacture
US9406676B2 (en) * 2014-12-29 2016-08-02 Globalfoundries Inc. Method for forming single diffusion breaks between finFET devices and the resulting devices
US9876114B2 (en) * 2014-12-30 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D FinFET metal gate
KR102282980B1 (ko) * 2015-01-05 2021-07-29 삼성전자주식회사 실리사이드를 갖는 반도체 소자 및 그 형성 방법
KR102323251B1 (ko) * 2015-01-21 2021-11-09 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조방법
KR102211254B1 (ko) * 2015-02-03 2021-02-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9390981B1 (en) * 2015-02-05 2016-07-12 Globalfoundries Inc. Method of forming a complementary metal oxide semiconductor structure with N-type and P-type field effect transistors having symmetric source/drain junctions and optional dual silicides
KR102259917B1 (ko) * 2015-02-23 2021-06-03 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102320820B1 (ko) * 2015-02-24 2021-11-02 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9530646B2 (en) 2015-02-24 2016-12-27 United Microelectronics Corp. Method of forming a semiconductor structure
US9449880B1 (en) * 2015-02-26 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fin patterning methods for increased process margin
US9847333B2 (en) * 2015-03-09 2017-12-19 Globalfoundries Inc. Reducing risk of punch-through in FinFET semiconductor structure
US9899268B2 (en) * 2015-03-11 2018-02-20 Globalfoundries Inc. Cap layer for spacer-constrained epitaxially grown material on fins of a FinFET device
CN106033745B (zh) * 2015-03-19 2020-07-07 联华电子股份有限公司 半导体元件及其形成方法
KR102352153B1 (ko) * 2015-03-25 2022-01-17 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
US9799560B2 (en) 2015-03-31 2017-10-24 Qualcomm Incorporated Self-aligned structure
KR102318410B1 (ko) * 2015-04-01 2021-10-28 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102311929B1 (ko) * 2015-04-01 2021-10-15 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20160125208A (ko) * 2015-04-21 2016-10-31 삼성전자주식회사 핀 액티브 영역들을 갖는 반도체 소자 및 그 제조 방법
US9406775B1 (en) * 2015-04-27 2016-08-02 Globalfoundries Inc. Method for creating self-aligned compact contacts in an IC device meeting fabrication spacing constraints
KR102342079B1 (ko) * 2015-05-20 2021-12-21 삼성전자주식회사 반도체 장치 제조 방법
KR102460718B1 (ko) * 2015-05-28 2022-10-31 삼성전자주식회사 집적회로 소자
KR102310081B1 (ko) 2015-06-08 2021-10-12 삼성전자주식회사 반도체 장치의 제조 방법
US10084085B2 (en) * 2015-06-11 2018-09-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with stop layer and method for forming the same
US9553092B2 (en) * 2015-06-12 2017-01-24 Globalfoundries Inc. Alternative threshold voltage scheme via direct metal gate patterning for high performance CMOS FinFETs
US9418897B1 (en) * 2015-06-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap around silicide for FinFETs
US9355914B1 (en) * 2015-06-22 2016-05-31 International Business Machines Corporation Integrated circuit having dual material CMOS integration and method to fabricate same
TWI664732B (zh) * 2015-06-23 2019-07-01 聯華電子股份有限公司 半導體結構及製程
KR102449901B1 (ko) * 2015-06-23 2022-09-30 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9455317B1 (en) * 2015-06-24 2016-09-27 International Business Machines Corporation Nanowire semiconductor device including lateral-etch barrier region
KR102501128B1 (ko) * 2015-06-26 2023-02-16 타호 리서치 리미티드 희생 코어 상의 클래딩을 통한 트랜지스터 핀 형성
US10651288B2 (en) * 2015-06-26 2020-05-12 Intel Corporation Pseudomorphic InGaAs on GaAs for gate-all-around transistors
US20170022609A1 (en) * 2015-07-20 2017-01-26 Applied Materials, Inc. Heteroleptic Diazadiene-Containing Tungsten Precursors for Thin Film Deposition
US9601495B2 (en) * 2015-07-30 2017-03-21 Globalfoundries Inc. Three-dimensional semiconductor device with co-fabricated adjacent capacitor
US9837416B2 (en) 2015-07-31 2017-12-05 Taiwan Semiconductor Manufacturing Company Ltd. Multi-threshold voltage field effect transistor and manufacturing method thereof
US9576980B1 (en) * 2015-08-20 2017-02-21 International Business Machines Corporation FinFET devices having gate dielectric structures with different thicknesses on same semiconductor structure
KR102352157B1 (ko) * 2015-09-01 2022-01-17 삼성전자주식회사 집적회로 소자
US9564358B1 (en) * 2015-09-09 2017-02-07 International Business Machines Corporation Forming reliable contacts on tight semiconductor pitch
US9991385B2 (en) * 2015-09-15 2018-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Enhanced volume control by recess profile control
CN106531618B (zh) * 2015-09-15 2021-05-18 联华电子股份有限公司 具有金属栅极结构的半导体元件的功函数调整方法
CN106548940A (zh) 2015-09-16 2017-03-29 联华电子股份有限公司 半导体元件及其制作方法
US9911824B2 (en) 2015-09-18 2018-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with multi spacer
US10177240B2 (en) 2015-09-18 2019-01-08 International Business Machines Corporation FinFET device formed by a replacement metal-gate method including a gate cut-last step
US9524911B1 (en) * 2015-09-18 2016-12-20 Globalfoundries Inc. Method for creating self-aligned SDB for minimum gate-junction pitch and epitaxy formation in a fin-type IC device
US9806089B2 (en) * 2015-09-21 2017-10-31 Sandisk Technologies Llc Method of making self-assembling floating gate electrodes for a three-dimensional memory device
US9859392B2 (en) * 2015-09-21 2018-01-02 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same
US20170086298A1 (en) * 2015-09-23 2017-03-23 Tin Poay Chuah Substrate including structures to couple a capacitor to a packaged device and method of making same
US9679978B2 (en) * 2015-09-24 2017-06-13 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
EP3353811A4 (en) * 2015-09-25 2019-05-01 Intel Corporation RESISTANCE REDUCTION UNDER TRANSISTOR SPACERS
US10121879B2 (en) * 2015-09-28 2018-11-06 International Business Machines Corporation Forming odd number of fins by sidewall imaging transfer
KR102476356B1 (ko) * 2015-10-07 2022-12-09 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9583600B1 (en) * 2015-10-08 2017-02-28 United Microelectronics Corp. Semiconductor device and method for fabricating the same
DE102015013915A1 (de) 2015-10-27 2017-04-27 Florian Eichenhofer Maschinensystem zur Herstellung eines Hybridbauteils
US9666474B2 (en) * 2015-10-30 2017-05-30 International Business Machines Corporation Uniform dielectric recess depth during fin reveal
US9673331B2 (en) * 2015-11-02 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
US9484255B1 (en) * 2015-11-03 2016-11-01 International Business Machines Corporation Hybrid source and drain contact formation using metal liner and metal insulator semiconductor contacts
US9659930B1 (en) * 2015-11-04 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9728505B2 (en) 2015-11-16 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and structrues of novel contact feature
US10020304B2 (en) 2015-11-16 2018-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor, semiconductor device and fabricating method thereof
US9570571B1 (en) * 2015-11-18 2017-02-14 International Business Machines Corporation Gate stack integrated metal resistors
US9583486B1 (en) * 2015-11-19 2017-02-28 International Business Machines Corporation Stable work function for narrow-pitch devices
US9461044B1 (en) * 2015-11-30 2016-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor, semiconductor device and fabricating method thereof
US9793404B2 (en) * 2015-11-30 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon germanium p-channel FinFET stressor structure and method of making same
CN106847685A (zh) * 2015-12-07 2017-06-13 中芯国际集成电路制造(上海)有限公司 高k金属栅晶体管的形成方法
US9564428B1 (en) * 2015-12-15 2017-02-07 International Business Machines Corporation Forming metal-insulator-metal capacitor
US9954081B2 (en) * 2015-12-15 2018-04-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor, semiconductor device and fabricating method thereof
US9564446B1 (en) * 2015-12-16 2017-02-07 International Business Machines Corporation SRAM design to facilitate single fin cut in double sidewall image transfer process
WO2017111868A1 (en) 2015-12-23 2017-06-29 Intel Corporation Approaches for patterning metal line ends for back end of line (beol) interconnects
KR102458309B1 (ko) 2015-12-28 2022-10-24 삼성전자주식회사 SiOCN 물질막의 형성 방법 및 반도체 소자의 제조 방법
US9614086B1 (en) * 2015-12-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Conformal source and drain contacts for multi-gate field effect transistors
US9627389B1 (en) * 2016-01-21 2017-04-18 Globalfoundries Inc. Methods to form merged spacers for use in fin generation in IC devices
US10068901B2 (en) * 2016-01-25 2018-09-04 Samsung Electronics Co., Ltd. Semiconductor device including transistors with different threshold voltages
US9536789B1 (en) * 2016-01-27 2017-01-03 International Business Mashines Corporation Fin-double-gated junction field effect transistor
US9876083B2 (en) * 2016-01-29 2018-01-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices, FinFET devices and methods of forming the same
US9721949B1 (en) * 2016-01-29 2017-08-01 GlobalFoundries, Inc. Method of forming super steep retrograde wells on FinFET
US10068904B2 (en) 2016-02-05 2018-09-04 Samsung Electronics Co., Ltd. Semiconductor device
US9496225B1 (en) * 2016-02-08 2016-11-15 International Business Machines Corporation Recessed metal liner contact with copper fill
US9947788B2 (en) * 2016-02-09 2018-04-17 Globalfoundries Inc. Device with diffusion blocking layer in source/drain region
US9786765B2 (en) * 2016-02-16 2017-10-10 Globalfoundries Inc. FINFET having notched fins and method of forming same
US9972537B2 (en) * 2016-02-24 2018-05-15 Globalfoundries Inc. Methods of forming graphene contacts on source/drain regions of FinFET devices
US9865504B2 (en) * 2016-03-04 2018-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US9786502B2 (en) * 2016-03-10 2017-10-10 United Microelectronics Corp. Method for forming fin structures for non-planar semiconductor device
FR3049110B1 (fr) * 2016-03-21 2018-06-15 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'un transistor a effet de champ a capacite parasite reduite
TWI678732B (zh) * 2016-03-22 2019-12-01 聯華電子股份有限公司 一種形成半導體鰭狀結構的方法
TWI699885B (zh) * 2016-03-22 2020-07-21 聯華電子股份有限公司 半導體結構與其製作方法
TWI612674B (zh) * 2016-03-24 2018-01-21 台灣積體電路製造股份有限公司 鰭式場效電晶體及其製造方法
CN108885974A (zh) * 2016-03-28 2018-11-23 英特尔公司 用于光刻边缘放置误差提前矫正的对齐节距四等分图案化
US10249501B2 (en) 2016-03-28 2019-04-02 International Business Machines Corporation Single process for liner and metal fill
JP6714801B2 (ja) 2016-03-31 2020-07-01 インテル・コーポレーション 高分解能のフォトマスク又はレチクル及びその製造方法
US20170288041A1 (en) * 2016-04-05 2017-10-05 Globalfoundries Inc. Method for forming a doped region in a fin using a variable thickness spacer and the resulting device
US9685406B1 (en) * 2016-04-18 2017-06-20 International Business Machines Corporation Selective and non-selective barrier layer wet removal
US9755073B1 (en) * 2016-05-11 2017-09-05 International Business Machines Corporation Fabrication of vertical field effect transistor structure with strained channels
US10109507B2 (en) * 2016-06-01 2018-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fluorine contamination control in semiconductor manufacturing process
US9768077B1 (en) * 2016-06-02 2017-09-19 International Business Machines Corporation Low resistance dual liner contacts for Fin Field-Effect Transistors (FinFETs)
US10204202B2 (en) * 2016-06-29 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy fin cell placement in an integrated circuit layout
US9640540B1 (en) * 2016-07-19 2017-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for an SRAM circuit
US10522536B2 (en) * 2016-08-03 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with gate stacks
US10332877B2 (en) * 2016-08-21 2019-06-25 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US10049974B2 (en) * 2016-08-30 2018-08-14 International Business Machines Corporation Metal silicate spacers for fully aligned vias
US10083962B2 (en) * 2016-09-02 2018-09-25 International Business Machines Corporation Fabrication of fin field effect transistors for complementary metal oxide semiconductor devices including separate n-type and p-type source/drains using a single spacer deposition
US9881918B1 (en) * 2016-09-30 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Forming doped regions in semiconductor strips
US9741823B1 (en) * 2016-10-28 2017-08-22 Internation Business Machines Corporation Fin cut during replacement gate formation
KR102588209B1 (ko) * 2016-11-22 2023-10-13 삼성전자주식회사 반도체 소자 및 이의 제조 방법
CN108122852B (zh) * 2016-11-28 2019-11-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10109523B2 (en) * 2016-11-29 2018-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cleaning wafer after CMP
US10170367B2 (en) * 2016-11-29 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10269569B2 (en) 2016-11-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of manufacture
CN108122913B (zh) * 2016-11-30 2019-09-27 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
KR102633141B1 (ko) * 2016-12-07 2024-02-02 삼성전자주식회사 집적회로 소자
US10037912B2 (en) * 2016-12-14 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10497811B2 (en) * 2016-12-15 2019-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structures and methods of forming the same
US9991131B1 (en) * 2017-02-27 2018-06-05 Globalfoundries Inc. Dual mandrels to enable variable fin pitch
US10177041B2 (en) * 2017-03-10 2019-01-08 Globalfoundries Inc. Fin-type field effect transistors (FINFETS) with replacement metal gates and methods
US10002791B1 (en) * 2017-04-06 2018-06-19 International Business Machines Corporation Multi-layer work function metal gates with similar gate thickness to achieve multi-Vt for vFETS
US10002795B1 (en) * 2017-04-12 2018-06-19 International Business Machines Corporation Method and structure for forming vertical transistors with shared gates and separate gates
US10186456B2 (en) * 2017-04-20 2019-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming contact plugs with reduced corrosion
US10707331B2 (en) * 2017-04-28 2020-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device with a reduced width
KR102221220B1 (ko) * 2017-05-24 2021-03-03 삼성전자주식회사 반도체 장치
US10037919B1 (en) * 2017-05-31 2018-07-31 Globalfoundries Inc. Integrated single-gated vertical field effect transistor (VFET) and independent double-gated VFET
US10644134B2 (en) * 2017-05-31 2020-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Gate formation with varying work function layers
US10109531B1 (en) * 2017-06-08 2018-10-23 United Microelectronics Corp. Semiconductor structure having a bump lower than a substrate base and a width of the bump larger than a width of fin shaped structures, and manufacturing method thereof
US9911736B1 (en) * 2017-06-14 2018-03-06 Globalfoundries Inc. Method of forming field effect transistors with replacement metal gates and contacts and resulting structure
KR102519551B1 (ko) * 2017-08-03 2023-04-10 삼성전자주식회사 반도체 소자
US10515952B2 (en) * 2017-08-04 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US10403742B2 (en) * 2017-09-22 2019-09-03 Globalfoundries Inc. Field-effect transistors with fins formed by a damascene-like process
CN109599336B (zh) * 2017-09-30 2021-05-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10290544B2 (en) * 2017-10-10 2019-05-14 Globalfoundries Inc. Methods of forming conductive contact structures to semiconductor devices and the resulting structures
CN109712934B (zh) * 2017-10-26 2021-06-22 联华电子股份有限公司 一种制作半导体元件的方法
US10707133B2 (en) * 2017-11-30 2020-07-07 Intel Corporation Trench plug hardmask for advanced integrated circuit structure fabrication
US11462436B2 (en) * 2017-11-30 2022-10-04 Intel Corporation Continuous gate and fin spacer for advanced integrated circuit structure fabrication
US20190164890A1 (en) * 2017-11-30 2019-05-30 Intel Corporation Pitch-divided interconnects for advanced integrated circuit structure fabrication
US10796968B2 (en) * 2017-11-30 2020-10-06 Intel Corporation Dual metal silicide structures for advanced integrated circuit structure fabrication
US10756204B2 (en) * 2017-11-30 2020-08-25 Intel Corporation Fin trim isolation with single gate spacing for advanced integrated circuit structure fabrication
US10734379B2 (en) * 2017-11-30 2020-08-04 Intel Corporation Fin end plug structures for advanced integrated circuit structure fabrication
US10796951B2 (en) * 2017-11-30 2020-10-06 Intel Corporation Etch-stop layer topography for advanced integrated circuit structure fabrication
DE102018126911A1 (de) * 2017-11-30 2019-06-06 Intel Corporation Gate-Schnitt und Finnentrimmisolation für fortschrittliche Integrierter-Schaltkreis-Struktur-Fertigung
US10460993B2 (en) * 2017-11-30 2019-10-29 Intel Corporation Fin cut and fin trim isolation for advanced integrated circuit structure fabrication
US10243053B1 (en) * 2018-01-22 2019-03-26 Globalfoundries Inc. Gate contact structure positioned above an active region of a transistor device

Also Published As

Publication number Publication date
EP3718142A4 (en) 2021-09-22
US20200343366A1 (en) 2020-10-29
CN109860179A (zh) 2019-06-07
US11581420B2 (en) 2023-02-14
US10541316B2 (en) 2020-01-21
US10741669B2 (en) 2020-08-11
US11482611B2 (en) 2022-10-25
KR20230006054A (ko) 2023-01-10
US10777656B2 (en) 2020-09-15
US20190164808A1 (en) 2019-05-30
CN109860178A (zh) 2019-06-07
US11664439B2 (en) 2023-05-30
CN109860185A (zh) 2019-06-07
TW201935695A (zh) 2019-09-01
JP2023099087A (ja) 2023-07-11
US20210043754A1 (en) 2021-02-11
KR20190064433A (ko) 2019-06-10
US11881520B2 (en) 2024-01-23
EP3514826A3 (en) 2019-10-02
EP4181213A1 (en) 2023-05-17
US10727313B2 (en) 2020-07-28
US20210249524A1 (en) 2021-08-12
TWI835754B (zh) 2024-03-21
US20210091206A1 (en) 2021-03-25
KR102523128B1 (ko) 2023-04-19
TW201926547A (zh) 2019-07-01
DE102018127129A1 (de) 2019-06-06
KR20190064426A (ko) 2019-06-10
US20200044049A1 (en) 2020-02-06
CN109860141A (zh) 2019-06-07
US20200321449A1 (en) 2020-10-08
US10854732B2 (en) 2020-12-01
TW202316576A (zh) 2023-04-16
US10930753B2 (en) 2021-02-23
EP4328973A3 (en) 2024-05-29
US11640985B2 (en) 2023-05-02
US20200105906A1 (en) 2020-04-02
TW201926571A (zh) 2019-07-01
US10121882B1 (en) 2018-11-06
TW201937694A (zh) 2019-09-16
CN109860177A (zh) 2019-06-07
US20200388697A1 (en) 2020-12-10
US20190164969A1 (en) 2019-05-30
US20210066475A1 (en) 2021-03-04
CN115831969A (zh) 2023-03-21
CN109860182A (zh) 2019-06-07
US20200027965A1 (en) 2020-01-23
US11088261B2 (en) 2021-08-10
US10818774B2 (en) 2020-10-27
KR20190064432A (ko) 2019-06-10
JP7525241B2 (ja) 2024-07-30
US20210217877A1 (en) 2021-07-15
US20190164814A1 (en) 2019-05-30
TWI797172B (zh) 2023-04-01
JP7272776B2 (ja) 2023-05-12
CN109860186A (zh) 2019-06-07
TWI808100B (zh) 2023-07-11
US20190165147A1 (en) 2019-05-30
CN113410233A (zh) 2021-09-17
US20190245060A1 (en) 2019-08-08
TW201935660A (zh) 2019-09-01
CN109860187A (zh) 2019-06-07
KR20200083981A (ko) 2020-07-09
CN109860151A (zh) 2019-06-07
US20200335603A1 (en) 2020-10-22
US10777655B2 (en) 2020-09-15
KR20210069612A (ko) 2021-06-11
TWI802598B (zh) 2023-05-21
TWI781235B (zh) 2022-10-21
CN115732568A (zh) 2023-03-03
TW201926717A (zh) 2019-07-01
US11404559B2 (en) 2022-08-02
CN109860176A (zh) 2019-06-07
US11342445B2 (en) 2022-05-24
US10790378B2 (en) 2020-09-29
US20210143051A1 (en) 2021-05-13
TW201935686A (zh) 2019-09-01
US20210013323A1 (en) 2021-01-14
TWI790294B (zh) 2023-01-21
US11031487B2 (en) 2021-06-08
CN111194482A (zh) 2020-05-22
EP4220719A2 (en) 2023-08-02
US20190165146A1 (en) 2019-05-30
US10615265B2 (en) 2020-04-07
JP2019102797A (ja) 2019-06-24
US11948997B2 (en) 2024-04-02
KR20190064429A (ko) 2019-06-10
US20190165136A1 (en) 2019-05-30
US20210234022A1 (en) 2021-07-29
US20210249523A1 (en) 2021-08-12
US20230261089A1 (en) 2023-08-17
US11955532B2 (en) 2024-04-09
KR20190064430A (ko) 2019-06-10
EP3493249A1 (en) 2019-06-05
EP4220719A3 (en) 2023-08-16
US11646359B2 (en) 2023-05-09
TWI797169B (zh) 2023-04-01
US10957782B2 (en) 2021-03-23
US11411095B2 (en) 2022-08-09
US20190165131A1 (en) 2019-05-30
US20190164836A1 (en) 2019-05-30
US20190164968A1 (en) 2019-05-30
US10886383B2 (en) 2021-01-05
US11581419B2 (en) 2023-02-14
TW201926684A (zh) 2019-07-01
CN109860180A (zh) 2019-06-07
US10121875B1 (en) 2018-11-06
EP3514826A2 (en) 2019-07-24
TWI836816B (zh) 2024-03-21
WO2019108237A1 (en) 2019-06-06
EP3493249B1 (en) 2024-08-14
US10460993B2 (en) 2019-10-29
US20240162332A1 (en) 2024-05-16
US20190164765A1 (en) 2019-05-30
US20200227413A1 (en) 2020-07-16
EP3718142A1 (en) 2020-10-07
US10304940B1 (en) 2019-05-28
US11011616B2 (en) 2021-05-18
US20230126174A1 (en) 2023-04-27
US20190165172A1 (en) 2019-05-30
US20190164897A1 (en) 2019-05-30
CN109860181A (zh) 2019-06-07
EP4328973A2 (en) 2024-02-28
US11063133B2 (en) 2021-07-13
US10854731B2 (en) 2020-12-01
US20200013876A1 (en) 2020-01-09
US20230131757A1 (en) 2023-04-27

Similar Documents

Publication Publication Date Title
TWI790294B (zh) 用於先進積體電路結構製造的主動閘極結構上方的接觸
TWI806906B (zh) 用於先進積體電路結構製造的連續閘極與鰭間隔件
TWI805623B (zh) 用於先進積體電路結構製造之具有單閘極間隙的鰭部修整隔離技術
EP3493267A1 (en) Trench plug hardmask for advanced integrated circuit structure fabrication
EP3493250A1 (en) Dual metal silicide structures for advanced integrated circuit structure fabrication
EP3493256A2 (en) Pitch-divided interconnects for advanced integrated circuit structure fabrication
EP3493247A1 (en) Etch-stop layer topography for advanced integrated circuit structure fabrication
EP3493271A1 (en) Fin end plug structures for advanced integrated circuit structure fabrication
KR20230054642A (ko) 진보된 집적 회로 구조체 제조를 위한 에피택셜 소스 또는 드레인 구조체들
TW202425290A (zh) 用於先進積體電路結構製造之互連線的插塞
TWI835515B (zh) 用於先進積體電路結構製造的主動閘極結構上方的接觸
TWI817576B (zh) 用於先進積體電路結構製造之異質金屬線組成
TW202303845A (zh) 用於先進積體電路結構製造之雙金屬閘極結構