KR102072741B1 - 저항 장치를 위한 격리된 웰 - Google Patents

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Abstract

반도체 장치는, 기판과, 기판 위의 유전체층과, 유전체층 내에 매립된(embedded) 제1 저항 요소와, 유전체층 내에 매립된 제2 저항 요소와, 기판 내의 제1 도핑된 웰(well) - 상기 제1 도핑된 웰은 상기 제1 저항 요소와 정렬됨 - 과, 기판 내의 제2 도핑된 웰을 포함하며, 제2 도핑된 웰은 제2 저항 요소와 정렬되고, 제2 도핑된 웰은 제1 도핑된 웰과 비연속적이다.

Description

저항 장치를 위한 격리된 웰{ISOLATED WELLS FOR RESISTOR DEVICES}
반도체 집적 회로(integrated circuit; IC) 산업에서, IC 물질들과 설계에서의 기술적 진보들은, 각각의 세대가 이전 세대보다 더 작고 더 복잡한 회로들을 갖는 IC의 세대들을 발생해왔다. IC의 진화 과정에서, 기능적 밀도(즉, 칩 면적 당 상호 연결된 장치의 수)는 전반적으로 증대된 반면, 지오메트리 크기(즉, 제조 프로세스를 이용하여 생성될 수 있는 최소 성분(또는 라인))는 감소하였다. 이러한 축소(scaling down) 프로세스는 생산 효율을 증가시키고 관련 비용을 감소시키는 것에 의해 전반적으로 이익을 제공한다. 또한, 이러한 축소는 IC 프로세싱 및 제조의 복잡도를 증가시켰다.
집적 회로는 예컨대, 트랜지스터, 커패시터, 및 저항과 같은 많은 컴포넌트들을 포함한다. 저항은 종종 층간 유전체(interlayer dielectric; ILD)층 내에 특정 길이의 전도성 라인을 퇴적시킴으로써 형성된다. 특정 저항의 요구되는 저항은 전도성 라인의 길이를 제어함으로써 설정될 수 있다. 일부 예시에서, 저항은 다양한 도펀트들을 사용해 전도성 라인을 도핑시킴으로써 제어될 수 있다. 예컨대, 저항에 대해 사용된 것과 같은 전도성 라인은 ILD층 아래의 기판과의 용량성 결합을 형성할 수 있다. 예를 들면, 기판은 그 내부에 형성된 n-웰을 가진 p-기판일 수 있다. n-웰은 저항들의 어레이를 위해 공통 용량성 결합을 제공할 수 있다. 용량성 결합은 이러한 저항 어레이의 사용을 제한할 수 있다. 예를 들면, 이러한 회로를 시뮬레이팅할 때, 시뮬레이션의 정확도는, 어레이 내의 저항들 각각이 개별적으로가 아니고 함께 기능하는 경우에만 충분할 수 있다. 이러한 제한의 문제를 겪지 않은 저항 어레이를 갖지 않는 것이 바람직할 것이다.
반도체 장치는, 기판과, 기판 위의 유전체층과, 유전체층 내에 매립된(embedded) 제1 저항 요소와, 유전체층 내에 매립된 제2 저항 요소와, 기판 내의 제1 도핑된 웰(well) - 상기 제1 도핑된 웰은 상기 제1 저항 요소와 정렬됨 - 과, 기판 내의 제2 도핑된 웰을 포함하며, 제2 도핑된 웰은 제2 저항 요소와 정렬되고, 제2 도핑된 웰은 제1 도핑된 웰과 비연속적이다.
본 발명 개시의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1a 및 1b는 본 개시에서 설명된 원리들의 하나의 예시에 따라, 비연속적 웰들의 어레이 위에 있는 저항 어레이를 도시하는 도면들이다.
도 2a 및 2b는 본 개시에서 설명된 원리들의 하나의 예시에 따라, 비연속적 웰들의 어레이와 게이트 구조체 위에 있는 저항 어레이를 도시하는 도면들이다.
도 3a 및 3b는 본 개시에서 설명된 원리들의 하나의 예시에 따라, 연속적 웰 내의 비연속적 웰들의 어레이 위에 있는 저항 어레이를 도시하는 도면들이다.
도 4a 및 4b는 본 개시에서 설명된 원리들의 하나의 예시에 따라, 연속적 웰 내의 비연속적 웰들의 어레이와 게이트 구조체들 위에 있는 저항 어레이를 도시하는 도면들이다.
도 5a 및 5b는 본 개시에서 설명된 원리들의 하나의 예시에 따라, 상이한 전도성 유형의 비연속적 웰들 내의 비연속 웰들의 어레이 위에 있는 저항 어레이를 도시하는 도면들이다.
도 6a 및 6b는 본 개시에서 설명된 원리들의 하나의 예시에 따라, 상이한 전도성 유형의 비연속적 웰들 내의 비연속 웰들의 어레이와 게이트 구조체 위에 있는 저항 어레이를 도시하는 도면들이다.
도 7a 및 7b는 본 개시에서 설명된 원리들의 하나의 예시에 따라, 다양한 회로 구성들에서의 저항 어레이를 도시하는 도면들이다.
도 8은 본 개시에서 설명된 원리들의 하나의 예시에 따라, 회로 설계를 시뮬레이팅하기 위해 사용될 수 있는 예증적인 컴퓨팅 시스템을 도시하는 도면이다.
도 9는 본 개시에서 설명된 원리들의 하나의 예시에 따라, 저항 어레이를 위한 격리된 웰을 형성하기 위한 예증적 방법을 도시하는 흐름도이다.
도 10은 본 개시에서 설명된 원리들의 하나의 예시에 따라, 저항 어레이를 위한 격리된 웰을 갖는 회로 설계를 시뮬레이팅하기 위한 예증적 방법을 도시하는 흐름도이다.
도 11은 본 개시에서 설명된 원리들의 하나의 예시에 따라, 저항 어레이를 위한 격리된 웰을 형성하기 위한 예증적 방법을 도시하는 흐름도이다.
하기의 개시는 제공되는 청구 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 장치들의 특정 예시는 본 발명을 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 및 제2 피처들이 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 피처가 제1 및 제2 피처 사이에 형성될 수 있어서 제1 및 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 발명 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "더 낮은", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예증되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 장치의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
위에서 설명된 바와 같이, 저항 어레이는 통상적으로, 내부에 저항 어레이가 형성되는 유전체층 아래의 기판 내에서 연속적 웰(예컨대, n-웰)을 통해 용량성 결합된다. 이러한 용량성 결합은 회로의 기능성을 제한할 수 있다. 추가적으로, 위에서 설명된 바와 같이, 이러한 용량성 결합은, 어레이 내의 상이한 저항들이 동시에 사용되고 있지 않은 시뮬레이션의 정확도를 감소시킬 수 있다.
본 개시에서 설명된 원리에 따라, 어레이 내의 저항들간의 용량성 결합은, 그 아래에 웰들을 형성하여 이 웰들이 비연속적이 되도록 함으로써 감소될 수 있다. 다른 말로 하면, 어레이 내의 하나의 저항 아래의 웰은 어레이 내의 인접 저항 아래의 웰로부터 격리될 수 있다. 이러한 구조체는 보다 유연한 회로 설계와 이러한 회로의 보다 정확한 시뮬레이션을 가능케 한다.
도 1a 및 1b는 비연속적 웰들(104a, 104b)의 어레이 위에 있는 저항 어레이를 도시하는 도면들이다. 비연속적 웰들(104a, 104b)은 격리된 웰들(104a, 104b)이라고 또한 지칭될 수 있다. 도 1a는 기판(102), 격리된 웰들(104a, 104b), ILD층(112), 저항 요소들(108a, 108b), 및 비아들(110a, 110b)을 예증한다. 기판(102)은 실리콘 기판과 같은 반도체 기판일 수 있다. 일부 예시에서, 기판(102)은 붕소와 같은, p-형 도펀트로 저농도로(lightly) 도핑될 수 있다. 이러한 기판(102)은 p-기판이라도 지칭될 수 있다. 기판(102)은 반도체 제조 프로세스에서 사용되는 반도체 웨이퍼의 일부분일 수 있다. 이러한 웨이퍼는 종종 원형이고 약 300 밀리미터의 지름을 갖는다. 다른 크기들도 또한 사용될 수 있다.
격리된 웰들(104a, 104b)은 기판(102) 안으로 형성된다. 본 예시에서, 격리된 웰들(104a, 104b)은 n-웰들이다. 하지만, 일부 예시에서, 격리된 웰들(104a, 104b)은 p-웰들일 수 있다. 격리된 n-웰들(302a, 302b)은 기판(102)에 도핑 프로세스를 적용시킴으로써 형성될 수 있다. 다양한 포토리소그래피 기술들이 격리된 웰들(104a, 104b)의 요구되는 패턴을 형성하기 위해 사용될 수 있다. 예를 들면, 포토레지스트층이 기판에 도포될 수 있다. 그 다음에, 포토레지스트층은 포토마스크를 통해 광원에 노출될 수 있다. 그런 다음, 노출된 포토레지스트층이 현상되어, 기판(102)의 일부분이 포토레지스트층의 제거된 부분을 통해 노출될 수 있다. 그런 다음, 예컨대, 이온 주입 프로세스와 같은 도핑 프로세스가 기판(102)에 적용될 수 있다. 기판(102)의 덮인 부분이 도핑되지 않도록, 포토레지스트의 잔여 부분이 기판을 도핑 프로세스로부터 보호할 것이다. 격리된 웰들(104a, 104b)은 예컨대, 비소와 같은 n-형 도펀트로 도핑될 수 있다. n-형 도펀트의 농도는 기판(102)의 p-형 도펀트의 농도보다 높을 수 있다. 대안적인 실시예에서, 하드 마스크는 격리된 웰들(104a, 104b)을 형성하기 위해 주입 마스크로서 사용될 수 있다. 예를 들면, 실리콘 산화물, 실리콘 질화물, 또는 이들 모두와 같은 하드 마스크층이 기판(102)에 퇴적된다; 패터닝된 포토레지스트층이 리소그래피 기술에 의해 하드 마스크층 상에 형성되고, 패터닝된 포토레지스트층은 격리된 웰들(104a 및 104b)을 위한 영역을 규정하는 개구를 포함한다; 개구를 포토레지스트층으로부터 하드 마스크층으로 전사(transfer)시키도록 에칭 프로세스가 하드 마스크층에 적용된다; 그리고 패터닝된 하드 마스크층을 주입 마스크로서 사용해서 격리된 웰들(104a, 104b)을 형성하기 위해 이온 주입 프로세스가 기판(102)에 적용된다.
격리된 n-웰들(104a, 104b)은 비연속적 n-웰들(104a, 104b)의 어레이가 존재하도록 형성될 수 있다. 다른 말로 하면, n웰들(104a, 104b) 사이에 간극들이 존재할 수 있다. 간극들 내의 구조체들은 웰들(104a, 104b)을 전기적으로 격리시키도록 기능하고, 격리 영역(106)이라고 지칭될 수 있다. 본 예시에서, 격리 영역(106)은 p-도핑된 기판(102)의 일부분을 포함한다. 따라서, 웰들(104a, 104b)이 격리 영역(106)을 만나는 p-n 접합부가 존재한다. 일부 예시에서, p-기판의 일부분이 격리 영역(106) 내에 있는 대신에, 다른 유형의 물질이 존재할 수 있다. 예를 들면, 쉘로우 트렌치 격리(shallow trench isolation; STI) 구조체는 웰들(104a, 104b) 사이에 형성될 수 있다. STI 구조체는 유전 물질을 포함하고, 반도체 기판 내의 영역들을 격리시키기 위해 형성된다. STI 구조체는 다양한 방식들로 형성될 수 있다. 일 예시에서, STI 구조체는 트렌치를 형성하도록 패터닝된 포토레지스트 또는 마스크를 통해 에칭 프로세스를 수행함으로써 수행될 수 있다. 포토레지스트 또는 마스크는, STI 피처가 형성될 영역이 노출되도록 패터닝될 수 있다. 그런 다음, 퇴적 프로세스가 적용되어 트렌치를 STI 물질로 채울 수 있다. 그런 다음, 화학 기계적 폴리싱(Chemical Mechanical Polishing; CMP) 프로세스가 적용되어 기판의 표면을 평탄화시킬 수 있다.
일부 예시에서, 격리된 웰들(104a, 104b)은 플로팅(floating)할 수 있다. 다른 말로 하면, 격리된 웰들(104a, 104b)은 전압 공급 라인에 연결되지 않을 수 있다. 하지만, 일부 예시에서, 격리된 웰들(104a, 104b)은 전압 공급 라인에 연결될 수 있다. 기판(102)은 접지될 수 있다.
웰들이 형성된 후에, ILD층(112)이 기판(102)의 상단 상에 형성될 수 있다. ILD층(112)은 유전체층이다. ILD층(112)은 그 내부에 형성된, 예컨대, 금속 전도성 라인과 비아와 같은, 다수의 회로 피처들을 가진다. 본 예시에서, 저항 어레이는 ILD층(112) 내에 형성된다. 저항 어레이는 제1 저항 요소(108a)와 제2 저항 요소(108b)를 포함한다. 저항 요소는 기판과 평행한 세장형 라인이다. 제1 저항 요소(108a)는 두 개의 비아들(110a) 사이에 연장된다. 유사하게, 제2 저항 요소(108b)는 두 개의 비아들(110b) 사이에 연장된다. 저항 요소(108a, 108b)는 요구되는 저항을 갖도록 특정 길이 및 물질로 설계될 수 있다.
도 1b는 저항 요소들(108a, 108b)의 평면도를 예증한다. 볼 수 있는 바와 같이, 저항 요소들(108a, 108b)은 세장형 전도성 요소들로서 배열된다. 심지어 전도성 물질들도 일부 저항을 가진다. 특정 저항 요소의 전체 저항은 그 길이의 함수일 수 있다. 따라서, 저항 요소들(108a, 108b)의 길이는 특정 저항을 갖도록 설계될 수 있다. 일부 예시에서, 저항 요소를 위해 사용된 전도성 물질이 예컨대, 폴리실리콘과 같은, 반도체라면, 저항 요소는 저항을 조정하도록 도펀트 종들(species)로 주입될 수 있다.
평면도로, 세정형 저항 요소들(108a, 108b)은 비아들(110a, 110b) 사이에서 연장되는 것을 볼 수 있다. 구체적으로, 저항 요소(108a)는 두 개의 비아들(108a) 사이에 연장되고, 저항 요소(108b)는 두 개의 비아들(110b) 사이에 연장된다. 추가적으로, 저항 요소들 각각은 n-웰들(104a, 104b) 중 하나 위에 위치된다. 격리된 웰들(104a, 104b)은 대략 10 나노미터에 의해 서로 분리될 수 있다. 다른 거리가 또한 고려된다. 위에서 설명된 바와 같이, 격리된 웰들(104a, 104b)은, 두 개의 저항 요소들(108a, 108b) 사이의 용량성 결합을 감소시키도록 서로 격리된다.
일부 예시에서, 저항들(108a, 108b)은 다마신 프로세스에 의해 형성될 수 있다. 다마신 프로세스에서, ILD층(112)은 리소그래피 패터닝 및 에칭에 의해 트렌치를 형성하도록 패터닝된다; 하나 이상의 전도성 물질(예컨대, 금속, 금속 합금, 또는 실리사이드)이 퇴적되어 트렌치를 채운다; 그리고 화학 기계적 폴리싱(chemical mechanical polishing; CMP) 프로세스가 과잉 전도성 물질을 제거하도록 적용된다. 저항들(108a, 108b)은 금속 라인을 형성하기 위해 동일 절차에서 형성될 수 있다.
도 2a 및 2b는 비연속적 웰들(104a, 104b)의 어레이와 게이트 구조체들(202a, 202b) 위의 저항 어레이를 도시하는 도면들이다. 도 2a는 기판(102), 격리된 웰들(104a, 104b), 게이트 구조체들(202a, 202b), ILD층(112), 저항 요소들(108a, 108b), 및 비아들(110a, 110b)을 예증한다. 위에서 설명된 바와 같이, 기판(102)은 예컨대, 실리콘 기판과 같은, 반도체 기판일 수 있다. 일부 예시에서, 기판(102)은 붕소와 같은, p-형 도펀트로 저농도로(lightly) 도핑될 수 있다.
웰들(104a, 104b)은 기판(102) 안으로 형성될 수 있다. 본 예시에서, 격리된 웰들(104a, 104b)은 n-웰들이다. 하지만, 일부 예시에서, 격리된 웰들(104a, 104b)은 p-웰들일 수 있다. 격리된 웰들(104a, 104b)은 기판(102)에 도핑 프로세스를 적용함으로써 형성될 수 있다. 다양한 포토리소그래피 기술들이 격리된 웰들(104a, 104b)의 요구되는 패턴을 형성하기 위해 사용될 수 있다. 예를 들면, 포토레지스트층이 기판에 도포될 수 있다. 그 다음에, 포토레지스트층은 포토마스크를 통해 광원에 노출될 수 있다. 그런 다음, 노출된 포토레지스트층이 현상되어, 기판(102)의 일부분이 포토레지스트층의 제거된 부분을 통해 노출될 수 있다. 그런 다음, 예컨대, 이온 주입 프로세스와 같은 도핑 프로세스가 기판(102)에 적용될 수 있다. 기판(102)의 덮인 부분이 도핑되지 않도록, 포토레지스트의 잔여 부분이 기판(102)을 도핑 프로세스로부터 보호할 것이다. 격리된 웰들(104a, 104b)은 예컨대, 비소와 같은 n-형 도펀트로 도핑될 수 있다. n-형 도펀트의 농도는 기판(102)의 p-형 도펀트의 농보보다 높을 수 있다.
격리된 웰들(104a, 104b)은 비연속적 웰들(104a, 104b)의 어레이가 존재하도록 형성될 수 있다. 다른 말로 하면, 격리된 웰들(104a, 104b) 사이에 간극들이 존재할 수 있다. 간극은 격리 영역(106)이라고 지칭될 수 있다. 본 예시에서, 격리 영역(106)은 p-도핑된 기판(102)의 일부분을 포함한다. 따라서, 웰들(104a, 104b)이 격리 영역(106)을 만나는 p-n 접합부가 존재한다. 일부 예시에서, p-기판의 일부분이 격리 영역(106) 내에 있는 대신에, 다른 유형의 물질이 존재할 수 있다. 예를 들면, 쉘로우 트렌치 격리(shallow trench isolation; STI) 구조체는 웰들(104a, 104b) 사이에 형성될 수 있다. 일부 예시에서, 격리된 웰들(104a, 104b)은 플로팅할 수 있다. 다른 말로 하면, 격리된 웰들(104a, 104b)은 전압 공급 라인에 연결되지 않을 수 있다. 하지만, 일부 예시에서, 격리된 웰들(104a, 104b)은 전압 공급 라인에 연결될 수 있다. 기판(102)은 접지될 수 있다.
격리된 웰들(104a, 104b)이 형성된 후에, 게이트 구조체들(202a, 202b)이 웰들의 상단 상에 형성될 수 있다. 일부 예시에서, 게이트 구조체들(202a, 202b)은 더미 게이트 구조체들일 수 있다. 다른 말로 하면, 게이트 구조체들(202a, 202b)은 기판(102) 상에 형성되고 있는 집적 회로 내의 기능을 제공하지 않을 수 있다. 일부 예시에서, 게이트 구조체들(202a, 202b)은 실제(real) 게이트 구조체들일 수 있다. 다른 말로 하면, 게이트 구조체들(202a, 202b)은 기판(102) 상에 형성되고 있는 집적 회로 내의 기능을 가질 수 있다. 다양한 제조 이점들을 위해 더미 게이트 구조체를 형성하는 바람직할 수 있다. 예를 들면, 기판 상의 게이트 구조체의 패턴 밀도가 특정 영역 전체에 걸쳐 실질적으로 유사하도록 더미 게이트 구조체를 형성하는 것이 이로울 수 있다. 이것은 더미 게이트 구조체들과 실제 게이트 구조체들 모두를 포함하는, 게이트 구조체들(202a, 202b)을 형성하기 위해 사용되는 포토리소그래피 프로세스 동안 초점의 깊이에 대해 도움이 된다.
더미 게이트 구조체들(202a, 202b)이 형성된 후에, ILD층(112)이 기판(102)의 상단 상에 형성될 수 있다. ILD층(112)은 유전체층이다. ILD층(112)은 그 내부에 형성된, 예컨대, 금속 전도성 라인과 비아와 같은, 다수의 회로 피처들을 가진다. 본 예시에서, 저항 어레이는 ILD층(112) 내에 형성된다. 저항 어레이는 제1 저항 요소(108a)와 제2 저항 요소(108b)를 포함한다. 저항 요소는 기판과 평행한 세장형 라인이다. 제1 저항 요소(108a)는 두 개의 비아들(110a) 사이에 연장된다. 유사하게, 제2 저항 요소(108b)는 두 개의 비아들(110b) 사이에 연장된다. 저항 요소(108a, 108b)는 요구되는 저항을 갖도록 특정 길이 및 물질로 설계될 수 있다.
도 2b는 저항 요소들(108a, 108b)의 평면도를 예증한다. 볼 수 있는 바와 같이, 저항 요소들(108a, 108b)은 세장형 전도성 요소들로서 배열된다. 평면도로, 세정형 저항 요소들(108a, 108b)은 비아들(110a, 110b) 사이에서 연장되는 것을 볼 수 있다. 구체적으로, 저항 요소(108a)는 두 개의 비아들(108a) 사이에 연장되고, 저항 요소(108b)는 두 개의 비아들(100b) 사이에 연장된다. 추가적으로, 저항 요소들 각각은 n-웰들(104a, 104b) 중 하나 위에 위치된다. 추가적으로, 게이트 구조체들(202a, 202b)의 위치가 점선에 의해 식별된다. 위에서 설명된 바와 같이, n-웰들(104a, 104b)은, 두 개의 저항 요소들(108a, 108b) 사이의 용량성 결합을 감소시키도록 서로 격리된다. 더미 게이트 구조체는 저항 요소들(108a, 108b) 사이의 감소된 용량성 결합을 여전히 허용하면서 추가될 수 있다. 일부 예시에서, 게이트 구조체들(202a, 202b)은 플로팅될 수 있다. 하지만, 일부 예시에서, 게이트 구조체는 전압 라인에 연결될 수 있다.
도 3a 및 3b는 연속적 웰(306) 내의 비연속적 웰들(302a, 302b)의 어레이 위의 저항 어레이를 도시하는 도면들이다. 도 3a는 기판(102), 격리된 웰들(302a, 302b), 연속적 웰(306), ILD층(112), 저항 요소들(108a, 108b), 및 비아들(110a, 110b)을 예증한다. 기판(102)은 실리콘 기판과 같은 반도체 기판일 수 있다. 일부 예시에서, 기판(102)은 붕소와 같은, p-형 도펀트로 저농도로 도핑될 수 있다.
연속적 웰(306)은 기판(102) 안으로 형성될 수 있다. 본 예시에서, 연속적 웰은 예컨대, 비소와 같은 n-형 도펀트로 도핑될 수 있다. 따라서, 연속적 웰은 연속적 n-웰로서 지칭될 수 있다. 연속적 웰(306)은 기판의 도핑 농도보다 높은 도핑 농도를 가질 수 있다. 보다 구체적으로, 연속적 웰(306)의 n-형 도펀트 농도는 기판(102)의 p-형 도펀트 농도보다 높을 수 있다. 연속적 웰은 기판에 도핑 프로세스를 적용함으로써 형성될 수 있다. 다양한 포토리소그래피 기술들이 연속적 웰(306)의 요구되는 패턴을 형성하기 위해 사용될 수 있다. 예를 들면, 포토레지스트층이 기판에 도포될 수 있다. 그 다음에, 포토레지스트층은 포토마스크를 통해 광원에 노출될 수 있다. 그런 다음, 노출된 포토레지스트층이 현상되어, 기판(102)의 일부분이 포토레지스트층의 제거된 부분을 통해 노출된다. 그런 다음, 예컨대, 이온 주입 프로세스와 같은 도핑 프로세스가 기판에 적용될 수 있다.
격리된 웰들(302a, 302b)은 기판(102) 안으로 그리고 연속적 n-웰 내에 형성된다. 본 예시에서, 격리된 웰들(302a, 302b)은 p-웰들이고, 연속적 웰(306)은 n-웰이다. 하지만, 일부 예시에서, 격리된 웰들(302a, 302b)은 n-웰들일 수 있고, 연속적 웰(306)은 p-웰일 수 있다. 격리된 n-웰들(302a, 302b)은 기판에 도핑 프로세스를 적용함으로써 형성될 수 있다. 다양한 포토리소그래피 기술들이 격리된 웰들(302a, 302b)의 요구되는 패턴을 형성하기 위해 사용될 수 있다. 예를 들면, 포토레지스트층이 기판에 도포될 수 있다. 그 다음에, 포토레지스트층은 포토마스크를 통해 광원에 노출될 수 있다. 그런 다음, 노출된 포토레지스트층이 현상되어, 기판(102)의 일부분이 포토레지스트층의 제거된 부분을 통해 노출될 수 있다. 그런 다음, 예컨대, 이온 주입 프로세스와 같은 도핑 프로세스가 기판에 적용될 수 있다. 기판의 덮인 분이 도핑되지 않도록, 포토레지스트의 잔여 부분이 기판을 도핑 프로세스로부터 보호할 것이다. 격리된 웰들(302a, 302b)은 p-형 도펀트로 도핑될 수 있다. 격리된 웰들(302a, 302b) 내의 p-형 도펀트의 농도는 연속적 웰(306) 내의 도펀트의 농도와 유사할 수 있다.
격리된 p-웰들(302a, 302b)은 비연속적 p-웰들(302a, 104b)의 어레이가 존재하도록 형성될 수 있다. 다른 말로 하면, p-웰들(302a, 302b) 사이에 간극들이 존재할 수 있다. 간극은 격리 영역이라고 지칭될 수 있다. 본 예시에서, 격리 영역은 연속적 웰(306)의 일부분을 포함한다. 따라서, 웰들(302a, 302b)이 격리 영역을 만나는 p-n 접합부가 존재한다. 일부 예시에서, 연속적 웰(306)의 일부분이 격리 영역 내에 있는 대신에, 다른 유형의 물질이 존재할 수 있다. 예를 들면, 쉘로우 트렌치 격리(shallow trench isolation; STI)는 웰들(302a, 302b) 사이에 형성될 수 있다.
웰들(302a, 302b)이 형성된 후에, ILD층(112)이 기판(102)의 상단 상에 형성될 수 있다. ILD층(112)은 유전체층이다. ILD층(112)은 그 내부에 형성된, 예컨대, 금속 전도성 라인과 비아와 같은, 다수의 회로 피처들을 가진다. 본 예시에서, 저항 어레이는 ILD층(112) 내에 형성된다. 저항 어레이는 제1 저항 요소(108a)와 제2 저항 요소(108b)를 포함한다. 제1 저항 요소(108a)는 두 개의 비아들(110a) 사이에 연장된다. 유사하게, 제2 저항 요소(108b)는 두 개의 비아들(110b) 사이에 연장된다. 저항 요소(108a, 108b)는 요구되는 저항을 갖도록 특정 길이 및 물질로 설계될 수 있다.
도 3b는 저항 요소들(108a, 108b)의 평면도를 예증한다. 볼 수 있는 바와 같이, 저항 요소들(108a, 108b)은 세장형 전도성 요소들로서 배열된다. 평면도로, 세정형 저항 요소들(108a, 108b)은 비아들(110a, 110b) 사이에서 연장되는 것을 볼 수 있다. 구체적으로, 저항 요소(108a)는 두 개의 비아들(108a) 사이에 연장되고, 저항 요소(108b)는 두 개의 비아들(100b) 사이에 연장된다. 추가적으로, 저항 요소들 각각은 격리된 웰들(302a, 302b) 중 하나 위에 위치된다. 격리된 웰들(302a, 302b)이 연속적 더 깊은 웰(306) 내에 위치된 것을 볼 수 있다. 위에서 설명된 바와 같이, 웰들(302a, 302b)은, 두 개의 저항 요소들(108a, 108b) 사이의 용량성 결합을 감소시키도록 서로 격리된다. 일부 예시에서, 격리된 웰들(302a, 302b)은 플로팅될 수 있다. 다른 말로 하면, 격리된 웰들(104a, 104b)은 전압 공급 라인에 연결되지 않을 수 있다. 하지만, 일부 예시에서, 격리된 웰들(302a, 302b)은 전압 공급 라인에 연결될 수 있다. 기판(102)은 접지될 수 있다.
도 4a 및 4b는 게이트 구조체들(202a, 202b) 위의 저항 어레이와, 연속적 웰(306) 내의 비연속적 웰들(302a, 302b)의 어레이를 도시하는 도면들이다. 도 4a는 기판(102), 격리된 웰들(302a, 302b), 연속적 웰(306), 게이트 구조체들(202a, 202b), ILD층(112), 저항 요소들(108a, 108b), 및 비아들(110a, 110b)을 예증한다. 기판(102)은 실리콘 기판과 같은 반도체 기판일 수 있다. 일부 예시에서, 기판(102)은 붕소와 같은, p-형 도펀트로 저농도로 도핑될 수 있다.
연속적 웰(306)은 기판(102) 안으로 형성될 수 있다. 본 예시에서, 연속적 웰은 예컨대, 비소와 같은 n-형 도펀트로 도핑될 수 있다. 따라서, 연속적 웰은 연속적 n-웰로서 지칭될 수 있다. 연속적 웰(306)은 기판의 도핑 농도보다 높은 도핑 농도를 가질 수 있다. 보다 구체적으로, 연속적 웰(306)의 n-형 도펀트 농도는 기판(102)의 p-형 도펀트 농도보다 높을 수 있다. 연속적 웰은 기판에 도핑 프로세스를 적용함으로써 형성될 수 있다. 다양한 포토리소그래피 기술들이 연속적 웰(306)의 요구되는 패턴을 형성하기 위해 사용될 수 있다. 예를 들면, 포토레지스트층이 기판에 도포될 수 있다. 그 다음에, 포토레지스트층은 포토마스크를 통해 광원에 노출될 수 있다. 그런 다음, 노출된 포토레지스트층이 현상되어, 기판(102)의 일부분이 포토레지스트층의 제거된 부분을 통해 노출될 수 있다. 그런 다음, 예컨대, 이온 주입 프로세스와 같은 도핑 프로세스가 기판에 적용될 수 있다.
격리된 웰들(302a, 302b)은 기판(102) 안으로 그리고 연속적 n-웰 내에 형성된다. 본 예시에서, 격리된 웰들(302a, 302b)은 p-웰들이고, 연속적 웰(306)은 n-웰이다. 하지만, 일부 예시에서, 격리된 웰들(302a, 302b)은 n-웰들일 수 있고, 연속적 웰(306)은 p-웰일 수 있다. 격리된 n-웰들(302a, 302b)은 기판에 도핑 프로세스를 적용함으로써 형성될 수 있다. 다양한 포토리소그래피 기술들이 격리된 웰들(302a, 302b)의 요구되는 패턴을 형성하기 위해 사용될 수 있다. 예를 들면, 포토레지스트층이 기판에 도포될 수 있다. 그 다음에, 포토레지스트층은 포토마스크를 통해 광원에 노출될 수 있다. 그런 다음, 노출된 포토레지스트층이 현상되어, 기판(102)의 일부분이 포토레지스트층의 제거된 부분을 통해 노출될 수 있다. 그런 다음, 예컨대, 이온 주입 프로세스와 같은 도핑 프로세스가 기판에 적용될 수 있다. 기판의 덮인 분이 도핑되지 않도록, 포토레지스트의 잔여 부분이 기판을 도핑 프로세스로부터 보호할 것이다. 격리된 웰들(302a, 302b)은 p-형 도펀트로 도핑될 수 있다. 격리된 웰들(302a, 302b) 내의 p-형 도펀트의 농도는 연속적 웰(306) 내의 도펀트의 농도와 유사할 수 있다.
격리된 p-웰들(302a, 302b)은 비연속적 p-웰들(302a, 104b)의 어레이가 존재하도록 형성될 수 있다. 다른 말로 하면, p-웰들(302a, 302b) 사이에 간극들이 존재할 수 있다. 간극은 격리 영역이라고 지칭될 수 있다. 본 예시에서, 격리 영역은 연속적 웰(306)의 일부분을 포함한다. 따라서, 웰들(302a, 302b)이 격리 영역을 만나는 p-n 접합부가 존재한다. 일부 예시에서, 연속적 웰(306)의 일부분이 격리 영역 내에 있는 대신에, 다른 유형의 물질이 존재할 수 있다. 예를 들면, 쉘로우 트렌치 격리(shallow trench isolation; STI) 구조체는 웰들(302a, 302b) 사이에 형성될 수 있다.
격리된 웰들(302a, 302b)이 형성된 후에, 게이트 구조체들(202a, 202b)이 웰들(302a, 302b)의 상단 상에 형성될 수 있다. 일부 예시에서, 게이트 구조체들(202a, 202b)은 더미 게이트 구조체들일 수 있다. 다른 말로 하면, 게이트 구조체들(202a, 202b)은 기판(102) 상에 형성되고 있는 집적 회로 내의 기능을 제공하지 않을 수 있다. 일부 예시에서, 게이트 구조체들(202a, 202b)은 실제 게이트 구조체들일 수 있다. 다른 말로 하면, 게이트 구조체들(202a, 202b)은 기판(102) 상에 형성되고 있는 집적 회로 내의 기능을 가질 수 있다. 다양한 제조 이점들을 위해 더미 게이트 구조체를 형성하는 바람직할 수 있다. 예를 들면, 기판 상의 게이트 구조체의 패턴 밀도가 특정 영역 전체에 걸쳐 실질적으로 유사하도록 더미 게이트 구조체를 형성하는 것이 이로울 수 있다. 이것은 더미 게이트 구조체들과 실제 게이트 구조체들 모두를 포함하는, 게이트 구조체들(202a, 202b)을 형성하기 위해 사용되는 포토리소그래피 프로세스 동안 초점 문제들(issues)에 대해 도움이 된다.
게이트 구조체들(202a, 202b)이 형성된 후에, ILD층(112)이 기판(102)의 상단 상에 형성될 수 있다. ILD층(112)은 유전체층이다. ILD층(112)은 그 내부에 형성된, 예컨대, 금속 전도성 라인과 비아와 같은, 다수의 회로 피처들을 가진다. 본 예시에서, 저항 어레이는 ILD층(112) 내에 형성된다. 저항 어레이는 제1 저항 요소(108a)와 제2 저항 요소(108b)를 포함한다. 제1 저항 요소(108a)는 두 개의 비아들(110a) 사이에 연장된다. 유사하게, 제2 저항 요소(108b)는 두 개의 비아들(110b) 사이에 연장된다. 저항 요소(108a, 108b)는 요구되는 저항을 갖도록 특정 길이 및 물질로 설계될 수 있다.
도 4b는 저항 요소들(108a, 108b)의 평면도를 예증한다. 볼 수 있는 바와 같이, 저항 요소들(108a, 108b)은 세장형 전도성 요소들로서 배열된다. 평면도로, 세정형 저항 요소들(108a, 108b)은 비아들(110a, 110b) 사이에서 연장되는 것을 볼 수 있다. 구체적으로, 저항 요소(108a)는 두 개의 비아들(108a) 사이에 연장되고, 저항 요소(108b)는 두 개의 비아들(100b) 사이에 연장된다. 추가적으로, 저항 요소들 각각은 격리된 웰들(302a, 302b) 중 하나 위에 위치된다. 격리된 웰들(302a, 302b)이 연속적 더 깊은 웰(306) 내에 위치된 것을 볼 수 있다. 위에서 설명된 바와 같이, 웰들(302a, 302b)은, 두 개의 저항 요소들(108a, 108b) 사이의 용량성 결합을 감소시키도록 서로 격리된다. 일부 예시에서, 격리된 웰들(302a, 302b)은 플로팅될 수 있다. 다른 말로 하면, 격리된 웰들(302a, 302b)은 전압 공급 라인에 연결되지 않을 수 있다. 하지만, 일부 예시에서, 격리된 웰들(302a, 302b)은 전압 공급 라인에 연결될 수 있다. 기판(102)은 접지될 수 있다.
도 5a 및 5b는 비연속적 웰들(502a, 502b) 내의 비연속적 웰들(302a, 302b)의 어레이 위의 저항 어레이를 도시하는 도면들이다. 도 5a는 기판(102), 제1 전도성 유형의 격리된 웰들(302a, 302b), 제2 전도성 유형의 격리된 웰들(502a, 502b), ILD층(112), 저항 요소들(108a, 108b), 및 비아들(110a, 110b)을 예증한다. 기판(102)은 실리콘 기판과 같은 반도체 기판일 수 있다. 일부 예시에서, 기판(102)은 붕소와 같은, p-형 도펀트로 저농도로 도핑될 수 있다.
격리된 웰들(502a와 502b)은, 격리된 웰들(302a, 302b)이 형성되기 전에 기판(102) 내로 형성될 수 있다. 본 예시에서, 격리된 웰들(502a, 502b)은 예컨대, 비소와 같은 n-형 도펀트로 도핑된다. 따라서, 웰들(502a, 502b)은 격리된 n-웰들(502a, 502b)이라고 또한 지칭될 수 있다. 격리된 n-웰들(502a, 502b)은 기판(102)의 도핑 농도보다 높은 도핑 농도를 가질 수 있다. 보다 구체적으로, 격리된 n-웰들(502a, 502b)의 n-형 도펀트 농도는 기판(102)의 p-형 도펀트 농도보다 높을 수 있다. 격리된 n-웰들(502a, 502b)은 기판에 도핑 프로세스를 적용함으로써 형성될 수 있다. 다양한 포토리소그래피 기술들이 격리된 n-웰들(502a, 502b)의 요구되는 패턴을 형성하기 위해 사용될 수 있다. 예를 들면, 포토레지스트층이 기판에 도포될 수 있다. 그 다음에, 포토레지스트층은 포토마스크를 통해 광원에 노출될 수 있다. 그런 다음, 노출된 포토레지스트층이 현상되어, 기판(102)의 일부분이 포토레지스트층의 제거된 부분을 통해 노출된다. 그런 다음, 예컨대, 이온 주입 프로세스와 같은 도핑 프로세스가 기판에 적용될 수 있다.
격리된 n-웰들(502a 502b)이 형성된 후에, 격리된 웰들(302a, 302b)이 형성된다. 본 예시에서, 격리된 웰들(302a, 302b)은 p-웰들이고, 따라서, 격리된 p-웰들(502a, 502b)이라고 지칭될 수 있다. 하지만, 일부 예시에서, 격리된 웰들(302a, 302b)은 n-웰들일 수 있고, 격리된 웰들(502a, 502b)은 p-웰들일 수 있다. 격리된 웰들(302a, 302b)은 기판에 도핑 프로세스를 적용함으로써 형성될 수 있다. 다양한 포토리소그래피 기술들이 격리된 웰들(302a, 302b)의 요구되는 패턴을 형성하기 위해 사용될 수 있다. 예를 들면, 포토레지스트층이 기판에 도포될 수 있다. 그 다음에, 포토레지스트층은 포토마스크를 통해 광원에 노출될 수 있다. 그런 다음, 노출된 포토레지스트층이 현상되어, 기판(102)의 일부분이 포토레지스트층의 제거된 부분을 통해 노출된다. 그런 다음, 예컨대, 이온 주입 프로세스와 같은 도핑 프로세스가 기판에 적용될 수 있다. 기판의 덮인 분이 도핑되지 않도록, 포토레지스트의 잔여 부분이 기판을 도핑 프로세스로부터 보호할 것이다. 격리된 웰들(302a, 302b)은 p-형 도펀트로 도핑될 수 있다. 격리된 웰들(302a, 302b) 내의 p-형 도펀트의 농도는 격리된 n-웰들(502a, 502b) 내의 도펀트의 농도와 유사할 수 있다. 일부 예시에서, 격리된 웰들(302a, 302b)과 격리된 웰들(502a, 502b)은 상이한 도핑 농도들을 가질 수 있다.
격리된 웰들(502a, 502b)은 비연속적 웰들(502a, 502b)의 어레이가 존재하도록 형성될 수 있다. 간극은 격리 영역(504)이라고 지칭될 수 있다. 본 예시에서, 격리 영역은 p-기판(102)의 일부분을 포함한다. 따라서, 웰들(502a, 502b)이 격리 영역(504)을 만나는 p-n 접합부가 존재한다. 일부 예시에서, p-기판(102)의 일부분이 격리 영역 내에 있는 대신에, 다른 유형의 물질이 존재할 수 있다. 예를 들면, 쉘로우 트렌치 격리(shallow trench isolation; STI) 구조체는 웰들(302a, 302b) 사이에 형성될 수 있다.
웰들(302a, 302b)이 형성된 후에, ILD층(112)이 기판(102)의 상단 상에 형성될 수 있다. ILD층(112)은 유전체층이다. ILD층(112)은 그 내부에 형성된, 예컨대, 금속 전도성 라인과 비아와 같은, 다수의 회로 피처들을 가진다. 본 예시에서, 저항 어레이는 ILD층(112) 내에 형성된다. 저항 어레이는 제1 저항 요소(108a)와 제2 저항 요소(108b)를 포함한다. 제1 저항 요소(108a)는 두 개의 비아들(110a) 사이에 연장된다. 유사하게, 제2 저항 요소(108b)는 두 개의 비아들(110b) 사이에 연장된다. 저항 요소(108a, 108b)는 요구되는 저항을 갖도록 특정 길이 및 물질로 설계될 수 있다.
도 5b는 저항 요소들(108a, 108b)의 평면도를 예증한다. 볼 수 있는 바와 같이, 저항 요소들(108a, 108b)은 세장형 전도성 요소들로서 배열된다. 평면도로, 세장형 저항 요소들(108a, 108b)은 비아들(110a, 110b) 사이에서 연장되는 것을 볼 수 있다. 구체적으로, 저항 요소(108a)는 두 개의 비아들(108a) 사이에 연장되고, 저항 요소(108b)는 두 개의 비아들(100b) 사이에 연장된다. 추가적으로, 저항 요소들 각각은 격리된 웰들(302a, 302b) 중 하나 위에 위치된다. 격리된 웰들(302a, 302b)이 격리된 웰들(502a, 502b) 내에 위치해 있는 것을 볼 수 있다. 위에서 설명된 바와 같이, 웰들(302a, 302b, 502a, 502b)은, 두 개의 저항 요소들(108a, 108b) 사이의 용량성 결합을 감소시키도록 서로 격리된다. 일부 예시에서, 격리된 웰들(302a, 302b)은 플로팅될 수 있다. 다른 말로 하면, 격리된 웰들(302a, 302b)은 전압 공급 라인에 연결되지 않을 수 있다. 하지만, 일부 예시에서, 격리된 웰들(302a, 302b)은 전압 공급 라인에 연결될 수 있다. 기판(102)은 접지될 수 있다.
도 6a 및 6b는 비연속적 n-웰들(502a, 502b) 내의 비연속적 p-웰들(302a, 302b)의 어레이와 게이트 구조체들 위의 저항 어레이를 도시하는 도면들이다. 도 6a는 기판(102), 제1 전도성 유형의 격리된 웰들(302a, 302b), 제2 전도성 유형의 격리된 웰들(502a, 502b), ILD층(112), 저항 요소들(108a, 108b), 및 비아들(110a, 110b)을 예증한다. 기판(102)은 실리콘 기판과 같은 반도체 기판일 수 있다. 일부 예시에서, 기판(102)은 붕소와 같은, p-형 도펀트로 저농도로 도핑될 수 있다.
격리된 웰들(502a 502b)은, 격리된 웰들(302a, 302b)이 형성되기 전에 기판(102) 내로 형성될 수 있다. 본 예시에서, 격리된 웰들(502a, 502b)은 예컨대, 비소와 같은 n-형 도펀트로 도핑된다. 따라서, 웰들(502a, 502b)은 격리된 n-웰들(502a, 502b)이라고 또한 지칭될 수 있다. 격리된 n-웰들(502a, 502b)은 기판(102)의 도핑 농도보다 높은 도핑 농도를 가질 수 있다. 보다 구체적으로, 격리된 n-웰들(502a, 502b)의 n-형 도펀트 농도는 기판(102)의 p-형 도펀트 농도보다 높을 수 있다. 격리된 n-웰들(502a, 502b)은 기판에 도핑 프로세스를 적용함으로써 형성될 수 있다. 다양한 포토리소그래피 기술들이 격리된 n-웰들(502a, 502b)의 요구되는 패턴을 형성하기 위해 사용될 수 있다. 예를 들면, 포토레지스트층이 기판에 도포될 수 있다. 그 다음에, 포토레지스트층은 포토마스크를 통해 광원에 노출될 수 있다. 그런 다음, 노출된 포토레지스트층이 현상되어, 기판(102)의 일부분이 포토레지스트층의 제거된 부분을 통해 노출된다. 그런 다음, 예컨대, 이온 주입 프로세스와 같은 도핑 프로세스가 기판에 적용될 수 있다.
격리된 n-웰들(502a 502b)이 형성된 후에, 격리된 웰들(302a, 302b)이 형성된다. 본 예시에서, 격리된 웰들(302a, 302b)은 p-웰들이고, 따라서, 격리된 p-웰들(502a, 502b)이라고 지칭될 수 있다. 하지만, 일부 예시에서, 격리된 웰들(302a, 302b)은 n-웰들일 수 있고, 격리된 웰들(502a, 502b)은 p-웰들일 수 있다. 격리된 웰들(302a, 302b)은 기판에 도핑 프로세스를 적용함으로써 형성될 수 있다. 다양한 포토리소그래피 기술들이 격리된 웰들(302a, 302b)의 요구되는 패턴을 형성하기 위해 사용될 수 있다. 예를 들면, 포토레지스트층이 기판에 도포될 수 있다. 그 다음에, 포토레지스트층은 포토마스크를 통해 광원에 노출될 수 있다. 그런 다음, 노출된 포토레지스트층이 현상되어, 기판(102)의 일부분이 포토레지스트층의 제거된 부분을 통해 노출된다. 그런 다음, 예컨대, 이온 주입 프로세스와 같은 도핑 프로세스가 기판에 적용될 수 있다. 기판의 덮인 분이 도핑되지 않도록, 포토레지스트의 잔여 부분이 기판을 도핑 프로세스로부터 보호할 것이다. 격리된 웰들(302a, 302b)은 p-형 도펀트로 도핑될 수 있다. 격리된 웰들(302a, 302b) 내의 p-형 도펀트의 농도는 격리된 n-웰들(502a, 502b) 내의 도펀트의 농도와 유사할 수 있다. 일부 예시에서, 격리된 웰들(302a, 302b)과 격리된 웰들(502a, 502b)은 상이한 도핑 농도들을 가질 수 있다.
격리된 웰들(502a, 502b)은 비연속적 웰들(502a, 502b)의 어레이가 존재하도록 형성될 수 있다. 간극은 격리 영역이라고 지칭될 수 있다. 본 예시에서, 격리 영역은 p-기판(102)의 일부분을 포함한다. 따라서, 웰들(502a, 502b)이 격리 영역을 만나는 p-n 접합부가 존재한다. 일부 예시에서, p-기판(102)의 일부분이 격리 영역 내에 있는 대신에, 다른 유형의 물질이 존재할 수 있다. 예를 들면, 쉘로우 트렌치 격리(shallow trench isolation; STI) 구조체는 웰들(302a, 302b) 사이에 형성될 수 있다.
격리된 웰들(302a, 302b)이 형성된 후에, 게이트 구조체들(202a, 202b)이 웰들(302a, 302b)의 상단 상에 형성될 수 있다. 일부 예시에서, 게이트 구조체들(202a, 202b)은 더미 게이트 구조체들일 수 있다. 다른 말로 하면, 게이트 구조체들(202a, 202b)은 기판(102) 상에 형성되고 있는 집적 회로 내의 기능을 제공하지 않을 수 있다. 일부 예시에서, 게이트 구조체들(202a, 202b)은 실제 게이트 구조체들일 수 있다. 다른 말로 하면, 게이트 구조체들(202a, 202b)은 기판(102) 상에 형성되고 있는 집적 회로 내의 기능을 가질 수 있다. 다양한 제조 이점들을 위해 더미 게이트 구조체를 형성하는 바람직할 수 있다. 예를 들면, 기판 상의 게이트 구조체의 패턴 밀도가 특정 영역 전체에 걸쳐 실질적으로 유사하도록 더미 게이트 구조체를 형성하는 것이 바람직할 수 있다. 이것은 더미 게이트 구조체들과 실제 게이트 구조체들 모두를 포함하는, 게이트 구조체들(202a, 202b)을 형성하기 위해 사용되는 포토리소그래피 프로세스 동안 초점 문제들에 대해 도움이 된다.
게이트 구조체들(202a, 202b)이 형성된 후에, ILD층(112)이 기판(102)의 상단 상에 형성될 수 있다. ILD층(112)은 유전체층이다. ILD층(112)은 그 내부에 형성된, 예컨대, 금속 전도성 라인과 비아와 같은, 다수의 회로 피처들을 가진다. 본 예시에서, 저항 어레이는 ILD층(112) 내에 형성된다. 저항 어레이는 제1 저항 요소(108a)와 제2 저항 요소(108b)를 포함한다. 제1 저항 요소(108a)는 두 개의 비아들(110a) 사이에 연장된다. 유사하게, 제2 저항 요소(108b)는 두 개의 비아들(110b) 사이에 연장된다. 저항 요소(108a, 108b)는 요구되는 저항을 갖도록 특정 길이 및 물질로 설계될 수 있다.
도 6b는 저항 요소들(108a, 108b)의 평면도를 예증한다. 볼 수 있는 바와 같이, 저항 요소들(108a, 108b)은 세장형 전도성 요소들로서 배열된다. 평면도로, 세정형 저항 요소들(108a, 108b)은 비아들(110a, 110b) 사이에서 연장되는 것을 볼 수 있다. 구체적으로, 저항 요소(108a)는 두 개의 비아들(108a) 사이에 연장되고, 저항 요소(108b)는 두 개의 비아들(100b) 사이에 연장된다. 추가적으로, 저항 요소들 각각은 격리된 웰들(302a, 302b) 중 하나 위에 위치된다. 격리된 웰들(302a, 302b)이 격리된 웰들(502a, 502b) 내에 위치해 있는 것을 볼 수 있다. 추가적으로, 게이트 구조체들(202a, 202b)의 위치가 점선으로 도시된다. 위에서 설명된 바와 같이, 웰들(302a, 302b, 502a, 502b)은, 두 개의 저항 요소들(108a, 108b) 사이의 용량성 결합을 감소시키도록 서로 격리된다. 일부 예시에서, 격리된 웰들(302a, 302b)은 플로팅될 수 있다. 다른 말로 하면, 격리된 웰들(302a, 302b)은 전압 공급 라인에 연결되지 않을 수 있다. 하지만, 일부 예시에서, 격리된 웰들(302a, 302b)은 전압 공급 라인에 연결될 수 있다. 기판(102)은 접지될 수 있다.
도 1a 내지 6b가 단지 두 개의 상이한 저항 요소들을 예증하지만, 저항 어레이의 실제적 구현은 훨씬 더 많은 수의 저항 요소들을 가질 것이다. 이러한 저항 요소들 각각은 위에서 설명된 다양한 방식들로 그 자신의 격리된 웰과 연관될 수 있다. 추가적으로, 다양한 저항 요소들과 도핑된 웰들은 다양한 치수들을 가질 수 있다. 예증된 바와 같이, 도핑된 웰들은 대응하는 저항 요소들보다 더 큰 폭을 가진다. 추가적으로, 예증된 바와 같이, 저항 요소는 도핑된 웰보다 더 큰 길이를 가진다. 하지만, 일부 예시에서, 저항 요소는 도핑된 웰보다 작은 길이를 가질 수 있고, 그리고/또는 도핑된 웰보다 더 큰 폭을 가질 수 있다.
도 7a 및 7b는 다양한 회로 구성들에서의 저항 어레이를 도시하는 도면들이다. 도 7a는, 제1 회로(702)가 4개의 저항들의 제1 세트(701)를 포함하고 제2 회로(704)가 4개의 저항들의 제2 세트(703)를 포함하는 예시를 예증한다. 제1 세트(701)가 제2 세트(703)와는 상이한 회로에 연결되기 때문에, 상이한 전압들이 상이한 회로들(702, 704)에 인가될 수 있다. 예를 들면, 넌-제로(non-zero) 전압이 제1 회로(702)에 인가될 수 있는 반면에, 어떠한 전압도 제2 회로(704)에 인가되지 않으며, 그 역도 성립한다. 회로들(702, 704)과 연관된 라인들은 전기적 연결을 도시하기 위해 의도되고, 전기적 연결을 제공하는 물리적 구조체를 반드시 표현하는 것은 아니다. 전기적 연결을 제공하는 물리적 구조체는 ILD 안으로 형성되고, 저항 요소에 연결된 비아와 물리적으로 연통되는(in physical communication) 전도성 라인을 포함할 수 있다.
도 7b는 4개의 분리된 회로들(706, 708, 710, 712)이 존재하는 예시를 예증한다. 제1 회로(706)는 두 개의 저항들의 제1 세트(705)를 포함한다. 제2 회로(708)는 두 개의 저항들의 제2 세트(707)를 포함한다. 제3 회로(710)는 두 개의 저항들의 제3 세트(709)를 포함한다. 제4 회로(712)는 두 개의 저항들의 제4 세트(712)를 포함한다. 다시, 상이한 전압들이 상이한 회로들(706, 708, 710, 712)에 인가될 수 있다.
도 8은 회로 설계를 시뮬레이팅하기 위해 사용될 수 있는 예증적인 컴퓨팅 시스템을 도시하는 도면이다. 특정 예증적 예시에 따라, 물리적 컴퓨팅 시스템(800)은 그 내부에 저장된 모델링 소프트웨어(804)와 데이터(806)를 갖는 메모리(802)를 포함한다. 물리적 컴퓨팅 시스템(800)은 또한, 프로세서(808)와 사용자 인터페이스(810)를 포함한다.
이용가능한 다수의 유형들의 메모리가 존재한다. 예컨대, 솔리드 스테이트 드라이브와 같은, 일부 유형들의 메모리는 저장을 위해 설계된다. 이들 유형들의 메모리는 통상적으로 큰 저장 용량을 가지지만 상대적으로 느린 성능을 가진다. 예컨대, 랜덤 액세스 메모리(Random Access Memory; RAM)를 위한 것과 같은, 다른 유형의 메모리는 속도를 위해 최적화되고, “작업 메모리(working memory)”라고 종종 지칭된다. 다양한 형태들의 메모리는 소프트웨어(804)와 데이터(806)의 형태로 정보를 저장할 수 있다.
모델링 소프트웨어(804)는 회로 설계들을 생성 또는 수신하고 다양한 조건들하에서 이들 설계들을 시뮬레이팅하기 위한 논리부(logic)를 포함할 수 있다. 이러한 설계는 위에서 설명된 바와 같이 격리된 웰 위에 저항 어레이를 포함할 수 있다. 어레이 내의 저항들의 전부가 동시에 “온(on)”인 것은 아닌 시뮬레이션이 적용될 수 있다. 다른 말로 하면, 모든 저항들이 동시에 인가된 하나의 전압을 가지지는 않을 수 있다. 저항이 격리된 웰 위에 형성되기 때문에, 어레이 내의 저항들간에 더 작은 용량성 결합이 있고, 따라서 이러한 시뮬레이션은 더 높은 신뢰도와 정확도로 수행될 수 있다.
물리적 컴퓨팅 시스템(800)은 또한, 소프트웨어(804)를 실행시키고 메모리(802)에 저장된 데이터(806)를 사용하거나 갱신하기 위한 프로세서(808)를 포함한다. 모델링 소프트웨어(804)를 저장하는 것에 추가해서, 메모리(802)는 운영체제를 저장할 수 있다. 운영체제는 다른 애플리케이션이 물리적 컴퓨팅 시스템의 하드웨어와 적절히 상호작용하는 것을 허용한다. 모델링 소프트웨어(804)는 럼프된(lumped) 송신 라인 모델을 형성하고 그 내부에 컴포넌트의 값을 규정하기 위한 툴(tool)을 포함할 수 있다.
사용자 인터페이스(810)는 사용자(812)가 시스템과 상호작용하기 위한 수단을 제공할 수 있다. 사용자는 정보를 물리적 컴퓨팅 시스템 안으로 입력시키기 위한 예컨대, 키보드 또는 마우스와 같은 다양한 툴들을 사용할 수 있다. 추가적으로, 예컨대, 모니터와 같은 다양한 출력 장치들이 정보를 사용자(812)에 제공하기 위해 사용될 수 있다.
도 9는 저항 어레이를 위한 격리된 웰을 형성하기 위한 예증적 방법(900)을 도시하는 흐름도이다. 본 예시에 따라, 방법(900)은 기판 내에 제1 웰을 형성하기 위한 단계(902)를 포함한다. 방법(900)은 기판 내에 제2 웰을 형성하기 위한 단계(904)를 더 포함하고, 제2 웰은 제1 웰과 비연속적이다. 일부 예시에서, 제1 웰과 제2 웰은 n-웰들이다. 하지만, 일부 예시에서, 제1 웰과 제2 웰은 p-웰들일 수 있다. 제1 웰과 제2 웰은 도핑 프로세스를 기판에 적용함으로 형성될 수 있다. 다양한 포토리소그래피 기술들이 제1 웰과 제2 웰의 요구되는 패턴을 형성하기 위해 사용될 수 있다. 제1 웰과 제2 웰은 예컨대, 비소와 같은 n-형 도펀트로 도핑될 수 있다. n-형 도펀트의 농도는 기판(102) 내의 p-형 도펀트의 농도보다 높을 수 있다. 대안적인 실시예에서, 하드 마스크는 제1 웰과 제2 웰을 형성하기 위해 주입 마스크로서 사용될 수 있다. 예를 들면, 실리콘 산화물, 실리콘 질화물, 또는 이들 모두와 같은 하드 마스크층이 기판 상에 퇴적된다; 패터닝된 포토레지스트층이 리소그래피 기술에 의해 하드 마스크층 상에 형성되고, 패터닝된 포토레지스트층은 제1 웰과 제2 웰을 위한 영역을 규정하는 개구를 포함한다; 개구를 포토레지스트층으로부터 하드 마스크층으로 전사시키도록 에칭 프로세스가 하드 마스크층에 적용된다; 그리고 패터닝된 하드 마스크층을 주입 마스크로서 사용해서 제1 웰과 제2 웰을 형성하기 위해 이온 주입 프로세스가 기판에 적용된다.
방법(900)은 기판 위에 유전체층을 형성하기 위한 단계(906)를 더 포함한다. 유전체층은 예를 들면, ILD층일 수 있다. ILD층은 다양한 퇴적 기술들을 사용해 형성될 수 있다. ILD층은 유전체 물질의 여러 서브층들을 포함할 수 있다.
방법(900)은 유전체층 내에 제1 저항 요소를 형성하기 위한 단계(908)를 더 포함하고, 제1 저항 요소는 제1 웰 바로 위에 있다. 방법(900)은 유전체층 내에 제2 저항 요소를 형성하기 위한 단계(910)를 더 포함하고, 제2 저항 요소는 제2 웰 바로 위에 있다. 저항 요소는 유전체층의 상단 상에 패터닝된 포토레지스트 또는 하드마스크층을 사용함으로써 형성될 수 있다. 그런 다음, 트렌치를 포토레지스트 또는 하드마스크층을 통해 유전체층의 노출된 부분 안으로 에칭하기 위해 에칭 프로세스가 사용된다. 그런 다음, 금속 또는 다른 전도성 물질이 트렌치 내에 퇴적될 수 있다. 그런 다음, CMP 프로세스가 유전체층의 표면과, 저항 요소를 형성하는 금속 또는 전도성 피처의 상단 표면을 평탄화시키기 위해 적용될 수 있다. 그런 다음, 유전체 물질의 후속 서브층이 저항 요소의 상단 상에 퇴적될 수 있다. 다른 피처는 후속 서브층 내에 형성될 수 있다. 이러한 다른 피처는 다른 저항 요소, 전도성 라인, 및 비아를 포함할 수 있다.
도 10은 저항 어레이를 위한 격리된 웰을 갖는 회로 설계를 시뮬레이팅하기 위한 예증적 방법(1000)을 도시하는 흐름도이다. 본 예시에 따라, 방법(1000)은 회로 설계를 수신하는 단계(1002)를 포함하고, 회로 설계는, 복수의 저항 요소들 각각이 복수의 비연속적 도핑된 웰들 중 상이한 웰 위에 위치되도록, 기판 내에 복수의 비연속적 도핑된 웰과, 복수의 비연속적 도핑된 웰들 위에 위치된 복수의 저항 요소들을 포함한다. 방법(1000)은, 복수의 저항 요소들 중 제1 저항 요소에 인가된 제1 전압과 복수의 저항 요소들 중 제2 저항에 동시에 인가된 제2 전압으로 회로 설계의 성능을 시뮬레이팅하는 단계(1004)를 더 포함하고, 제2 전압은 제1 전압과는 상이하다.
회로의 성능을 시뮬레이팅하는 것은 테스팅 및 진단 목적을 위해 가치가 있다. 예를 들면, 새로운 설계가 생성될 때, 어떻게 장치가 다양한 조건들 하에서 수행될 것인지를 결정하는 것이 바람직할 수 있다. 따라서, 설계의 시뮬레이션은 또한, 회로가 어떻게 수행될 것인지에 대한 귀중한 정보를 설계자에게 제공할 수 있다. 본 개시에서 설명된 원리를 사용해, 어레이 내의 저항들 중 일부가 온(on)인 한편 어레이 내의 저항들 중 일부는 오프(off)인 시뮬레이션이 더 높은 정확도로 적용될 수 있다. 다른 말로 하면, 시뮬레이션 동안, 하나의 전압이 어레이 내의 하나의 저항에 인가될 수 있고, 다른 전압은 어레이 내의 또 다른 저항에 인가될 수 있다. 본 개시에서 설명된 격리된 웰 때문에, 저항의 동작은 인접 저항들 상에 별로 영향을 주지 않을 것이다. 본 개시에서 설명된 격리된 웰이 없다면, 상이한 전압들이 어레이 내의 상이한 저항들에 인가되는 임의의 시뮬레이션은 정확하지 않을 것이다. 따라서, 시뮬레이션은 회로가 수행되는 것이 바람직할 수 있는 특정 상황을 테스트할 수 없다.
더 나아가, 회로가 요구된 대로 동작하지 않는다고 결정되면, 설계자는 회로 설계를 조정할 수 있다. 이러한 조정은 예를 들면, 저항 요소의 간격일 수 있다. 이러한 조정은 또한, 저항 요소의 특성을 변경시키는 것을 포함할 수 있다. 예를 들면, 저항 요소의 저항은 저항 요소의 크기를 조정함으로써 또는 저항을 형성하기 위해 사용되는 물질을 조정함으로써 변경될 수 있다.
도 11은 저항 어레이를 위한 격리된 웰을 형성하기 위한 예증적 방법을 도시하는 흐름도이다. 방법(1100)은 기판 내에 복수의 비연속적 도핑된 웰들을 형성하기 위한 단계(1102)를 포함한다. 방법(1100)은 기판 위에 유전체층 내에 저항 요소들의 어레이를 형성하기 위한 단계를 더 포함하고, 저항 요소들의 어레이는, 저항 요소들 각각이 복수의 비연속적 도핑된 웰들 중 상이한 웰 위에 위치되도록, 복수의 비연속적 도핑된 웰들 위에 위치된다.
전술된 내용은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조체를 설계 또는 수정하기 위한 기초로서 본 발명 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 당업자는, 이러한 등가의 구성이 본 발명 개시의 정신과 범위를 이탈하지 않고, 자신이 본 발명 개시의 정신과 범위를 이탈하지 않고 본 명세서의 다양한 변화, 대체, 및 교체를 할 수 있다는 것을 또한 인식해야 한다.
실시예들
실시예 1. 반도체 장치에 있어서,
기판;
상기 기판 위의 유전체층;
상기 유전체층 내에 매립된 제1 저항 요소;
상기 유전체층 내에 매립된 제2 저항 요소;
상기 기판 내의 제1 도핑된 웰(well) - 상기 제1 도핑된 웰은 상기 제1 저항 요소와 정렬됨 -; 및
상기 기판 내의 제2 도핑된 웰
을 포함하고,
상기 제2 도핑된 웰은 상기 제2 저항 요소와 정렬되고 상기 제2 도핑된 웰은 상기 제1 도핑된 웰과 비연속적(non-contiguous)인 것인, 반도체 장치.
실시예 2. 실시예 1에 있어서,
상기 제1 도핑된 웰과 상기 제2 도핑된 웰은 n-웰인 것인, 반도체 장치.
실시예 3. 실시예 1에 있어서,
상기 기판의 일부분은 상기 제1 도핑된 웰을 상기 제2 도핑된 웰로부터 분리시키는 것인, 반도체 장치.
실시예 4. 실시예 1에 있어서,
상기 제1 도핑된 웰과 상기 제2 도핑된 웰은 플로팅 웰(floating well)인 것인, 반도체 장치.
실시예 5. 실시예 1에 있어서,
상기 제1 도핑된 웰과 상기 제2 도핑된 웰은 전압 라인과 전기적으로 연통되는 것인, 반도체 장치.
실시예 6. 실시예 1에 있어서,
상기 제1 도핑된 웰 상에 배치된 제1 게이트 구조체와 상기 제2 도핑된 웰 상에 배치된 제2 게이트 구조체를 더 포함하는, 반도체 장치.
실시예 7. 실시예 1에 있어서,
상기 제1 저항 요소의 폭은 상기 제1 도핑된 웰의 폭보다 작은 것인, 반도체 장치.
실시예 8. 실시예 1에 있어서,
상기 제1 도핑된 웰과 상기 제2 도핑된 웰은 p-웰인 것인, 반도체 장치.
실시예 9. 실시예 8에 있어서,
상기 제1 도핑된 웰과 상기 제2 도핑된 웰 둘 다를 둘러싸는 n-웰을 더 포함하고, 상기 n-웰은 상기 제1 도핑된 웰과 상기 제2 도핑된 웰을 상기 기판으로부터 분리시키는 것인, 반도체 장치.
실시예 10. 실시예 9에 있어서,
상기 n-웰은 플로팅 n-웰인 것인, 반도체 장치.
실시예 11. 실시예 9에 있어서,
상기 n-웰은 전압 소스에 연결된 것인, 반도체 장치.
실시예 12. 실시예 8에 있어서,
상기 제1 도핑된 웰을 둘러싸고 상기 제1 도핑된 웰을 상기 기판으로부터 분리시키는 제1 n-웰; 및
상기 제2 도핑된 웰을 둘러싸고 상기 제2 도핑된 웰을 상기 기판으로부터 분리시키는 제2 n-웰
을 더 포함하고,
상기 제2 n-웰은 상기 제1 도핑된 웰과 비연속적인 것인, 반도체 장치.
실시예 13. 실시예 12에 있어서, 상기 제1 도핑된 웰과 상기 제2 도핑된 웰은 접지된 것인, 반도체 장치.
실시예 14. 실시예 1에 있어서,
상기 제1 저항 요소와 상기 제2 저항 요소는, 상이한 전압들이 상기 제1 저항 요소와 상기 제2 저항 요소에 인가될 수 있도록 분리된 라인들에 연결된 것인, 반도체 장치.
실시예 15. 반도체 장치를 제조하기 위한 방법에 있어서,
기판 내에 제1 웰을 형성하는 단계;
상기 기판 내에 제2 웰 - 상기 제2 웰은 상기 제1 웰과 비연속적임 - 을 형성하는 단계;
상기 기판 위에 유전체층을 형성하는 단계;
상기 유전체층 내에 제1 저항 요소 - 상기 제1 저항 요소는 상기 제1 웰 바로 위에 있음 - 를 형성하는 단계; 및
상기 유전체층 내에 제2 저항 요소 - 상기 제2 저항 요소는 상기 제2 웰 바로 위에 있음 - 를 형성하는 단계
를 포함하는, 반도체 장치를 제조하기 위한 방법.
실시예 16. 실시예 15에 있어서,
상기 제1 웰 및 상기 제2 웰 위에 더미 게이트 구조체를 형성하는 단계를 더 포함하는, 반도체 장치를 제조하기 위한 방법.
실시예 17. 실시예 15에 있어서,
상기 제1 웰 및 상기 제2 웰 둘 다를 둘러싸는 제3 웰을 형성하는 단계를 더 포함하는, 반도체 장치를 제조하기 위한 방법.
실시예 18. 컴퓨터 시스템에 의해 수행되는 방법에 있어서,
회로 설계를 수신하는 단계로서, 상기 회로 설계는, 기판 내에 복수의 비연속적 도핑된 웰들과, 상기 복수의 비연속적 도핑된 웰들 위에 위치된 복수의 저항 요소들을 포함하여, 상기 저항 요소들 각각이 상기 복수의 비연속적 도핑된 웰들 중 상이한 웰 위에 위치되는 것인, 상기 수신하는 단계; 및
상기 복수의 저항 요소들 중 제1 저항 요소에 인가된 제1 전압과 상기 복수의 저항 요소들 중 제2 저항에 동시에 인가된 제2 전압 - 상기 제2 전압은 상기 제1 전압과는 상이함 - 으로 상기 회로 설계의 성능을 시뮬레이팅하는 단계
를 포함하는, 컴퓨터 시스템에 의해 수행되는 방법.
실시예 19. 실시예 18에 있어서,
상기 제1 전압과 상기 제2 시간 중 하나는 영(zero)인 것인, 컴퓨터 시스템에 의해 수행되는 방법.
실시예 20. 실시예 18에 있어서,
상기 시뮬레이팅에 기초해 상기 회로 설계를 조정하는 단계를 더 포함하는, 컴퓨터 시스템에 의해 수행되는 방법.
실시예 21. 반도체 장치에 있어서,
기판 내의 복수의 비연속적 도핑된 웰들;
상기 기판 위의 유전체층; 및
저항 요소들 각각이 상기 복수의 비연속적 도핑된 웰들 중 상이한 웰 위에 위치되도록, 상기 유전체층 내에 그리고 상기 복수의 비연속적 도핑된 웰들 위에 위치된 상기 저항 요소들의 어레이
를 포함하는, 반도체 장치.
실시예 22. 실시예 21에 있어서,
상기 비연속 도핑된 웰들은 상이한 도핑 농도 및 유형을 가진 상기 기판의 부분들에 의해 분리되는 것인, 반도체 장치.
실시예 23. 실시예 21에 있어서,
상기 비연속적 웰들은 쉘로우 트렌치 격리(Shallow Trench Isolation; STI) 피처(feature)들에 의해 분리되는 것인, 반도체 장치.
실시예 24. 실시예 21에 있어서,
상기 비연속 도핑된 웰은 상이한 도핑 유형의 더 깊은 도핑된 웰들에 의해 둘러싸인 것인, 반도체 장치.
실시예 25. 실시예 24에 있어서, 상기 더 깊은 도핑된 웰들은 서로 비연속적인 것인, 반도체 장치.
실시예 26. 반도체 장치에 있어서,
제1 웰과, 상기 제1 웰과 비연속적인 제2 웰을 포함하는 기판; 및
상기 기판 위의 유전체층
을 포함하고,
상기 유전체층은,
그 내부에 매립되고 상기 제1 웰과 정렬된 제1 저항 요소; 및
그 내부에 매립되고 상기 제2 웰과 정렬된 제2 저항 요소
를 포함하며,
상기 제1 저항 요소는 제1 회로의 일부분이고, 상기 제2 저항 요소는, 상이한 전압들이 상기 제1 저항 요소와 상기 제2 저항 요소에 인가될 수 있도록, 상기 제1 회로로부터 분리된 제2 회로의 일부분인 것인, 반도체 장치.
실시예 27. 실시예 26에 있어서,
상기 제1 웰과 상기 제2 웰 위에 위치된 게이트 구조체를 더 포함하는, 반도체 장치.
실시예 28. 실시예 26에 있어서, 상기 제1 웰과 상기 제2 웰은 적어도 10 나노미터만큼 서로 분리된 것인, 반도체 장치.
실시예 29. 반도체 장치를 제조하기 위한 방법에 있어서,
기판 내에 복수의 비연속적 도핑된 웰들을 형성하는 단계; 및
상기 기판 위에 유전체층 내에 저항 요소들의 어레이를 형성하는 단계
를 포함하고,
상기 저항 요소들의 어레이는, 상기 저항 요소들 각각이 상기 복수의 비연속적 도핑된 웰들 중 상이한 웰 위에 위치되도록, 상기 복수의 비연속적 도핑된 웰들 위에 위치된 것인, 반도체 장치를 제조하기 위한 방법.
실시예 30. 실시예 1에 있어서,
상기 복수의 비연속적 도핑된 웰들 각각을 둘러싸는 연속적 더 깊은 웰을 형성하는 단계를 더 포함하고, 상기 더 깊은 웰은 상기 복수의 비연속적 도핑된 웰들과는 상이한 도펀트 유형을 사용해 도핑된 것인, 반도체 장치를 제조하기 위한 방법.

Claims (10)

  1. 반도체 장치에 있어서,
    기판;
    상기 기판 위의 유전체층;
    상기 유전체층 내에 매립된 제1 저항 요소;
    상기 유전체층 내에 매립된 제2 저항 요소;
    상기 기판 내의 제1 도핑된 웰(well) - 상기 제1 도핑된 웰은 상기 제1 저항 요소와 정렬됨 -;
    상기 기판 내의 제2 도핑된 웰; 및
    연속적 웰
    을 포함하고,
    상기 제2 도핑된 웰은 상기 제2 저항 요소와 정렬되고 상기 제2 도핑된 웰은 상기 제1 도핑된 웰과 비연속적(non-contiguous)인 것이며,
    상기 연속적 웰은 상기 제1 도핑된 웰과 상기 제2 도핑된 웰 둘 다를 둘러싸고,
    상기 제1 저항 요소는 상기 제1 도핑된 웰을 넘어서 연장되는 종방향(longitudinal) 길이를 갖는 것인, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 도핑된 웰과 상기 제2 도핑된 웰은 n-웰 또는 p-웰인 것인, 반도체 장치.
  3. 제2항에 있어서,
    상기 연속적 웰은 n-웰이고, 상기 n-웰은 상기 제1 도핑된 웰과 상기 제2 도핑된 웰을 상기 기판으로부터 분리시키는 것인, 반도체 장치.
  4. 제3항에 있어서,
    상기 n-웰은 플로팅(floating) n-웰인 것인, 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 도핑된 웰과 상기 제2 도핑된 웰은 플로팅 웰인 것인, 반도체 장치.
  6. 반도체 장치를 제조하기 위한 방법에 있어서,
    기판 내에 연속적 웰을 형성하는 단계;
    상기 연속적 웰 내에 제1 웰을 형성하는 단계;
    상기 연속적 웰 내에 제2 웰 - 상기 제2 웰은 상기 제1 웰과 비연속적이며, 상기 연속적 웰은 상기 제1 웰과 상기 제2 웰 둘 다를 둘러싸는 것임 - 을 형성하는 단계;
    상기 기판 위에 유전체층을 형성하는 단계;
    상기 유전체층 내에 제1 저항 요소 - 상기 제1 저항 요소는 상기 제1 웰 바로 위에 있고, 상기 제1 웰보다 큰 종방향 길이를 가짐 - 를 형성하는 단계; 및
    상기 유전체층 내에 제2 저항 요소 - 상기 제2 저항 요소는 상기 제2 웰 바로 위에 있음 - 를 형성하는 단계
    를 포함하는, 반도체 장치를 제조하기 위한 방법.
  7. 컴퓨터 시스템에 의해 수행되는 방법에 있어서,
    회로 설계를 수신하는 단계로서, 상기 회로 설계는, 기판 내에 복수의 비연속적 도핑된 웰들과, 상기 복수의 비연속적 도핑된 웰들을 둘러싸는 연속적 웰과, 상기 복수의 비연속적 도핑된 웰들 위에 위치된 복수의 저항 요소들을 포함하여, 상기 저항 요소들 각각이 상기 복수의 비연속적 도핑된 웰들 중 상이한 웰 위에 위치되며, 상기 저항 요소들 각각은 상기 복수의 비연속적 도핑된 웰들을 넘어서 연장되는 단일 방향으로 연장되는 세장형(elongated) 직선을 포함하는 것인, 상기 수신하는 단계; 및
    상기 복수의 저항 요소들 중 제1 저항 요소에 인가된 제1 전압과 상기 복수의 저항 요소들 중 제2 저항에 동시에 인가된 제2 전압 - 상기 제2 전압은 상기 제1 전압과는 상이함 - 으로 상기 회로 설계의 성능을 시뮬레이팅하는 단계
    를 포함하는, 컴퓨터 시스템에 의해 수행되는 방법.
  8. 반도체 장치에 있어서,
    기판 내의 복수의 비연속적 도핑된 웰들;
    복수의 비연속적 도핑된 웰들을 둘러싸는 연속적 웰;
    상기 기판 위의 유전체층; 및
    저항 요소들 각각이 상기 복수의 비연속적 도핑된 웰들 중 상이한 웰 위에 위치되도록, 상기 유전체층 내에 그리고 상기 복수의 비연속적 도핑된 웰들 위에 위치된 상기 저항 요소들의 어레이 - 상기 저항 요소들 각각은 상기 복수의 비연속적 도핑된 웰들을 넘어서 연장되는 단일 방향으로 연장되는 세장형 직선을 포함함 - ;
    를 포함하는, 반도체 장치.
  9. 반도체 장치에 있어서,
    제1 웰과, 상기 제1 웰과 비연속적인 제2 웰을 포함하는 기판; 및
    상기 기판 위의 유전체층
    을 포함하고,
    상기 유전체층은,
    그 내부에 매립되고 상기 제1 웰과 정렬된 제1 저항 요소 - 상기 제1 저항 요소는 상기 제1 웰보다 큰 종방향 길이를 가짐 - ;
    그 내부에 매립되고 상기 제2 웰과 정렬된 제2 저항 요소; 및
    상기 제1 웰과 상기 제2 웰 둘 다를 둘라싸는 연속적 웰;
    을 포함하며,
    상기 제1 저항 요소는 제1 회로의 일부분이고, 상기 제2 저항 요소는, 상이한 전압들이 상기 제1 저항 요소와 상기 제2 저항 요소에 인가될 수 있도록, 상기 제1 회로로부터 분리된 제2 회로의 일부분인 것인, 반도체 장치.
  10. 반도체 장치를 제조하기 위한 방법에 있어서,
    기판 내에 연속적 웰을 형성하는 단계;
    상기 연속적 웰 내에 복수의 비연속적 도핑된 웰들을 형성하는 단계로서, 상기 연속적 웰은 상기 복수의 비연속적 도핑된 웰들을 둘러싸는 것인, 복수의 비연속적 도핑된 웰들을 형성하는 단계; 및
    상기 기판 위에 유전체층 내에 저항 요소들의 어레이를 형성하는 단계
    를 포함하고,
    상기 저항 요소들의 어레이는, 상기 저항 요소들 각각이 상기 복수의 비연속적 도핑된 웰들 중 상이한 웰 위에 위치되도록, 상기 복수의 비연속적 도핑된 웰들 위에 위치되며, 상기 저항 요소들 각각은 상기 복수의 비연속적 도핑된 웰들을 넘어서 연장되는 단일 방향으로 연장되는 세장형 직선을 포함하는 것인, 반도체 장치를 제조하기 위한 방법.
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