TW202137477A - 靜電放電保護電路及其製造的方法 - Google Patents

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Abstract

一種突返靜電放電保護電路包括基板中的第一阱、電晶體的汲極區、電晶體的源極區、電晶體的閘極區及嵌入第一阱中的第二阱。第一阱具有第一摻雜劑類型。汲極區在第一阱中，並且具有不同於第一摻雜劑類型的第二摻雜劑類型。源極區在第一阱中，具有第二摻雜劑類型，並且在第一方向上與汲極區隔開。閘極區在第一阱及基板上方。第二阱嵌入第一阱中，並且與汲極區的一部分相鄰。第二阱具有第二摻雜劑類型。

Description

突返靜電放電電路、系統及形成電路的方法
無
小型化積體電路(integrated circuit; IC)的最新趨勢已導致更小的裝置降低了功耗，但是以比以前更高的速度提供更多的功能性。由於各種因素，諸如更薄的介電厚度及相關的降低的介電擊穿電壓，小型化製程亦提高了裝置對靜電放電(electrostatic discharge; ESD)事件的易感性。ESD為電子電路損壞的原因之一，亦為半導體先進技術中的考慮因素之一。
無
以下揭示內容提供了用於實現提供之標的的不同特徵的許多不同的實施例或實例。以下描述組件、材料、值、步驟、佈置等的特定實例用以簡化本案的一實施例。當然，該些僅為實例，並不旨在進行限制。可以預期其他組件、材料、值、步驟、佈置等。例如，在下文的描述中在第二特徵上方或之上形成第一特徵可包括其中第一及第二特徵直接接觸形成的實施例，並且亦可包括其中在第一與第二特徵之間形成附加特徵的實施例，以使得第一及第二特徵可以不直接接觸。此外，本案可以在各個實例中重複元件符號及/或字母。此重複係出於簡單及清楚的目的，其本身並不指定所討論之各種實施例或組態之間的關係。
此外，為了便於描述，本文中可以使用諸如「在...下方」、「在...下」、「下方」、「在...上方」、「上方」之類的空間相對術語，來描述如圖中所示的一個元件或特徵與另一元件或特徵的關係。除了在附圖中示出的方位之外，空間相對術語意在涵蓋裝置在使用或操作中的不同方位。裝置可以其他方式定向(旋轉90度或以其他方位)，並且在此使用的空間相對描述語亦可被相應地解釋。
在ESD保護裝置中考慮的參數為ESD臨界電壓或觸發電壓，在該臨界電壓或觸發電壓下，ESD保護裝置導通，即變為導電的，以釋放ESD事件的高且有害的電壓及/或電流遠離待保護電路。高ESD觸發電壓可能對待保護電路有害，及/或可能導致導通不均勻及/或ESD保護裝置本身的早期失效。在一些實施例中，為了減小ESD臨界電壓或觸發電壓，將附加N阱添加至ESD保護裝置的P阱，從而增加ESD保護裝置的寄生雙極性接面電晶體(bipolar junction transistor; BJT)的基極電阻。
在一些實施例中，在ESD事件期間，增加寄生BJT的基極電阻會降低寄生BJT的ESD臨界電壓，從而導致寄生BJT在更低的ESD觸發電壓更早地導通，並且ESD電壓能夠比其他方法更快地放電。換言之，降低了ESD觸發電壓，從而改善了ESD性能。與其他方法相比，至少一個或多個實施例有利地提供了一種佈局設計或佈局解決方案，該佈局設計或佈置解決方案用於在不進行附加製造製程的情況下降低突返裝置的ESD觸發電壓，並具有改善的ESD性能。
第1A圖為根據一些實施例的積體電路100A的示意性方塊圖。
積體電路100A包含內部電路102、電壓供應端子104、參考電壓供應端子106、輸入/輸出(input/output; IO)襯墊108、ESD鉗位110及突返裝置120。在一些實施例中，至少積體電路100A、100B (第1B圖)或400A (第4A圖)結合在單一積體電路(integrated circuit; IC)或單一半導體基板上。在一些實施例中，至少積體電路100A、100B或400A包括結合在一或多個單一半導體基板上的一或多個IC。
內部電路102耦合至電壓供應端子104 (例如，VDD)、參考電壓供應端子106 (例如，VSS)及IO襯墊108。內部電路102用以接收來自電壓供應端子104 (例如，VDD)的供應電壓VDD、來自參考電壓供應端子106 (例如，VSS)的參考電壓VSS及來自IO襯墊108的IO信號。
內部電路102包括用以產生或處理由IO襯墊108接收或輸出至IO襯墊108的IO信號的電路。在一些實施例中，內部電路102包含用以以比電壓供應端子104的供應電壓VDD低的電壓操作的核心電路。在一些實施例中，內部電路102包括至少一個n型或p型電晶體裝置。在一些實施例中，內部電路102包括至少邏輯閘單元。在一些實施例中，邏輯閘單元包括與、或、與非、或非、異或、反、與或非(AND-OR-Invert; AOI)、或與非(OR-AND-Invert; OAI)、多工、正反器、BUFF、閂鎖、延遲或時鐘單元。在一些實施例中，內部電路102包括至少記憶體單元。在一些實施例中，記憶體單元包括靜態隨機存取記憶體(static random access memory; SRAM)、動態RAM (dynamic RAM; DRAM)、電阻式RAM (resistive RAM; RRAM)、磁阻RAM (magnetoresistive RAM; MRAM)或唯讀記憶體(read only memory; ROM)。在一些實施例中，內部電路102包括一或多個主動或被動元件。主動元件的實例包括但不限於電晶體及二極體。電晶體的實例包括但不限於金屬氧半導體場效應電晶體(metal oxide semiconductor field effect transistor; MOSFET)、互補式金氧半導體(complementary metal oxide semiconductor; CMOS)電晶體、雙極性接面電晶體(bipolar junction transistor; BJT)、高壓電晶體、高頻電晶體、p通道及/或n通道場效應電晶體(p-channel and/or n-channel field effect transistor; PFET/NFET)等、FinFET及源極/汲極升高的平面MOS電晶體。被動元件的實例包括但不限於電容器、電感器、保險絲及電阻器。
電壓供應端子104用以接收用於內部電路102的正常操作的供應電壓VDD。類似地，參考電壓供應端子106用以接收用於內部電路102的正常操作的參考供應電壓VSS。在一些實施例中，至少電壓供應端子104為電壓供應襯墊。在一些實施例中，至少參考電壓供應端子106為參考電壓供應襯墊。在一些實施例中，襯墊至少為導電表面、接腳、節點或匯流排。電壓供應端子104或參考電壓供應端子106亦被稱為電源電壓匯流排或軌條。在第1A圖、第1B圖及第4A圖的例示性組態中，供應電壓VDD為正供應電壓，電壓供應端子104為正電源電壓，參考供應電壓VSS為接地供應電壓，並且參考電壓供應端子106為接地電壓端子。其他電源佈置在本案的一實施例的範圍內。
IO襯墊108耦合至內部電路102。IO襯墊108用以自內部電路102接收IO信號，或者用以將IO信號輸出至內部電路102。IO襯墊108為耦合至內部電路102的至少一接腳。在一些實施例中，IO襯墊108為耦合至內部電路102的節點、匯流排或導電表面。
ESD鉗位110耦合在電壓供應端子104 (例如，供應電壓VDD)與參考電壓供應端子106 (例如，VSS)之間。若發生ESD事件，則ESD鉗位110用以在電壓供應端子104 (例如，供應電壓VDD)與參考電壓供應端子106 (例如，VSS)之間提供電流分流路徑。當沒有ESD事件發生時，ESD鉗位110應關斷。例如，當沒有ESD事件發生時，ESD鉗位110關斷，並且因此在內部電路102的正常操作期間為不導電裝置或電路。當發生ESD事件時，ESD鉗位110應導通以釋放ESD電流。例如，當發生ESD事件時，ESD鉗位110兩端的電壓差等於或大於ESD鉗位110的臨界電壓，並且ESD鉗位110導通，從而在電壓供應端子104 (例如，VDD)與參考電壓供給端子106 (例如VSS)之間傳導電流。
在一些實施例中，ESD鉗位110包括大NMOS電晶體，用以承載ESD電流而不進入ESD鉗位110的突崩潰區。在一些實施例中，實現ESD鉗位110而在ESD鉗位110內部不具有突崩結，亦稱為「非突返保護方案」。
突返裝置120耦合在IO襯墊108與參考電壓供應端子106之間。突返裝置120用以對內部電路102或積體電路100A、100B或400A的正常行為(例如，沒有ESD條件)產生最小影響。換言之，突返裝置120關斷或在沒有ESD事件的情況下不導電。當將比內部電路102的正常操作期間預期的電壓或電流位準高的ESD電壓或電流施加至IO襯墊108時，會發生ESD事件。在沒有突返裝置120的情況下，此ESD事件會在內部電路102及/或驅動器電路440中導致過度的及潛在損壞的電壓或電流(第4A圖)。在ESD條件下，突返裝置120用以導通並表現出突返。換言之，在ESD條件下，突返裝置120用以導通並在突返裝置120的突崩潰區中操作，從而攜帶將通過突返裝置120而不通過內部電路102放電的大ESD電流。
在一些實施例中，突返裝置120用以在發生ESD應力或事件的正VSS (Positive-to-VSS; PS)模式時導通或操作。例如，在PS模式下，正ESD應力或ESD電壓(至少大於參考供應電壓VSS)施加至IO襯墊108，而電壓供應端子104 (例如，VDD)浮置並且參考電壓供應端子106 (例如VSS)接地。至少在此實例中，當ESD電壓大於突返裝置120的ESD觸發電壓Vth或臨界電壓時，突返裝置120導通並且通過導通的突返裝置120將IO襯墊108上的ESD電壓放電至參考電壓供應端子106 (例如，VSS)，如第1A圖中的箭頭「PS模式」所示。
在一些實施例中，當發生ESD應力或事件的負VSS (Negative-to-VSS; NS)模式時，突返裝置120被禁用或用以關斷或不操作。在一些實施例中，當ESD應力或事件的NS模式發生時，突返裝置120關斷或不可操作。在NS模式下，當電壓供應端子104 (例如，VDD)浮置並且參考電壓供應端子106 (例如，VSS)接地時，IO襯墊108接收負ESD應力。
在一些實施例中，突返裝置120包括但不限於具有寄生NPN BJT的突返裝置、突返MOS裝置、場氧化物裝置(field oxide device; FOD)、矽控整流器(silicon-controlled-rectifier; SCR)等等。
在一些實施例中，積體電路100A進一步包括與突返裝置120相似但耦合在IO襯墊108與電壓供應端子104之間的附加突返裝置(未圖示)。在一些實施例中，附加突返裝置(未圖示)的剖面圖類似於積體電路200A、200B (第2A圖及第2B圖)。
在一些實施例中，附加突返裝置用以在發生ESD應力或事件的正VDD模式(Positive-to-VDD; PD)時導通或操作。例如，在PD模式下，正ESD應力或ESD電壓(至少大於供應電壓VDD)施加至IO襯墊108，而電壓供應端子104 (例如，VDD)接地並且參考電壓供應端子106 (例如VSS)浮置。至少在此實例中，當ESD電壓大於附加突返裝置的ESD觸發電壓Vth或臨界電壓時，附加突返裝置導通並且通過導通的附加突返裝置將IO襯墊108上的ESD電壓放電至電壓供應端子104 (例如，VDD)。
在一些實施例中，當發生ESD應力或事件的負VDD (Negative-to-VDD; ND)模式時，附加突返裝置被禁用或用以關斷或不操作。在一些實施例中，當ESD應力或事件的ND模式發生時，附加突返裝置關斷或不可操作。在ND模式下，當電壓供應端子104 (例如，VDD)接地並且參考電壓供應端子106 (例如，VSS)浮置時，IO襯墊108接收負ESD應力。
在一些實施例中，附加突返裝置包括但不限於具有寄生NPN BJT的突返裝置、突返MOS裝置、場氧化物裝置(field oxide device; FOD)、矽控整流器(silicon-controlled-rectifier; SCR)等等。
第1B圖為根據一些實施例的積體電路100A的一部分的等效電路100B的電路圖。
等效電路100B為積體電路100A的變體，並且示出了突返裝置120的寄生電晶體140，因此省略相似詳細描述。根據一些實施例，例如，等效電路100B對應第1A圖的具有寄生元件(例如，寄生電晶體140)的突返裝置120。
與第1A圖、第1B圖、第2B圖、第2C圖、第3A圖、第3B圖、第4A圖、第4B圖、第5A圖至第5C圖、第6A圖至第6C圖、第7A圖至第7C圖、第8A圖至第8C圖及第9圖至第13圖中的一或多者中的組件相同或相似的組件(如下所示)賦予相同的附圖標記，因此省略對該些組件的詳細描述。
等效電路100B包括IO襯墊108、參考電壓供應端子106、突返裝置120及寄生電晶體140。
寄生電晶體140為雙極性接面電晶體(bipolar junction transistor; BJT)。在一些實施例中，寄生電晶體140為NPN寄生電晶體。寄生電晶體140包括：BJT的集極，對應於突返裝置120的汲極區；BJT的射極，對應於突返裝置120的源極區；BJT的基極，對應於突返裝置120的P阱及P基板；及基極電阻Rb，對應於突返裝置120的P阱及P基板的電阻。
寄生電晶體140的集極耦合至IO襯墊108。基極電阻Rb耦合在寄生電晶體140的基極與寄生電晶體140的射極之間。寄生電晶體140的射極進一步耦合至參考電壓供應端子106。
在一些實施例中，在正ESD應力期間(例如，PS模式)，當ESD電壓大於寄生電晶體140的ESD觸發電壓Vth或臨界電壓時，寄生電晶體140導通，從而將ESD電壓(例如，VSS)放電至參考電壓供應端子106。
寄生電晶體140的觸發電壓Vth與基極電流Ib及基極電阻Rb中的每一者成反比。例如，至少基極電流Ib或基極電阻Rb的減小導致寄生電晶體140的觸發電壓Vth的增大。例如，至少基極電流Ib或基極電阻Rb的增大導致寄生電晶體140的觸發電壓Vth的減小。在一些實施例中，為了減小ESD觸發電壓Vth，在突返裝置120中包括N阱(第2A圖及第2B圖)，該N阱減小了突返裝置120內的P阱(第2A圖及第2B圖)的有效面積。在一些實施例中，與不包括附加N阱(第2A圖及第2B圖)時相比，通過減小突返裝置120內的P阱(第2A圖及第2B圖)的有效面積，可以增大基極電阻Rb，並且減小觸發電壓Vth。
與其他方法相比，至少一個實施例有利地提供了一種用於降低ESD觸發電壓Vth的設計技術共優化解決方案，而無需包括調諧製程在內的其他製造製程。
在至少一個實施例中，較低的ESD觸發電壓Vth有利地避免了在其他方法中與較高的ESD觸發電壓Vth相關的一或多個問題，包括但不限於對待保護電路的潛在損壞、非均勻導通或ESD保護裝置本身早期失效。
第2A圖為根據一些實施例的積體電路200A的剖面圖。第2B圖為根據一些實施例的積體電路200A的等效電路200B的剖面圖。例如，等效電路200B對應具有寄生BJT 240的積體電路200A。例如，與第2B圖相比，為了便於說明，第2A圖的積體電路200A未示出第2B圖的寄生BJT 240。第2C圖為與其他方法相比的一些實施例的波形圖200C。
積體電路200A為突返裝置120的實施例。
積體電路200A包括基板202。基板202為p型基板。在一些實施例中，基板202為n型基板。在一些實施例中，基板202包括：元素半導體，包括晶體、多晶體或非晶結構中的矽或鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及GaInAsP；任何其他合適的材料；或其組合。在一些實施例中，合金半導體基板具有梯度SiGe特徵，其中Si及Ge組成自梯度SiGe特徵的一個位置處的一個比率改變成另一位置處的另一比率。在一些實施例中，合金SiGe形成在矽基板上方。在一些實施例中，第一基板202為應變SiGe基板。在一些實施例中，半導體基板具有絕緣體上半導體結構，諸如絕緣體上矽(silicon on insulator; SOI)結構。在一些實施例中，半導體基板包括摻雜磊晶層或埋層。在一些實施例中，化合物半導體基板具有多層結構，或者基板包括多層化合物半導體結構。
積體電路200A進一步包括基板202中的P阱204及N阱206。N阱206與P阱204相鄰。P阱204在第一方向X上具有寬度W0，並且N阱206在第一方向X上具有寬度W1'。在一些實施例中，寬度W0大於寬度W1'。P阱204具有與N阱206的摻雜劑雜質類型相反的摻雜劑雜質類型。N阱206包括n型摻雜劑雜質，並且P阱包括p型摻雜劑雜質。
N阱206位於電晶體260的汲極側。在一些實施例中，通過在積體電路200A中包括N阱206，減小了積體電路200A中P阱204的有效面積，從而在ESD事件期間增加了P阱204的基極電阻Rb及基板202。與不包括N阱206時相比，通過增加基極電阻Rb導致在ESD事件期間積體電路200A的觸發電壓Vth1減小。
積體電路200A進一步包括位於P阱204上方的閘極結構230。閘極結構230包括閘極介電質222及閘電極230a。積體電路200A進一步包括閘極結構230的相對側上的側壁。
積體電路200A進一步包括汲極區212及源極區214。源極區214為具有植入P阱204中的N型摻雜劑的N型主動區。汲極區212為具有植入至少P阱204或N阱206中的N型摻雜劑的N型主動區。在一些實施例中，至少源極區214或汲極區212在基板202上方延伸。在一些實施例中，N阱206嵌入P阱204中。在一些實施例中，N阱206與汲極區212的一部分相鄰。在一些實施例中，第一元件與第二元件相鄰，對應於第一元件緊鄰第二元件。在一些實施例中，第一元件與第二元件相鄰，對應於第一元件不緊鄰第二元件。在一些實施例中，N阱206直接接觸汲極區212的一部分。
在一些實施例中，第2A圖及第2B圖的電晶體260的汲極區212及源極區214被稱為氧化物限定(oxide definition; OD)區，該OD區限定了第4A圖的積體電路200A、200B或NMOS電晶體N1的源極或汲極擴散區(下文描述)。
在一些實施例中，積體電路200A進一步包括與源極區214及汲極區212相鄰並且在側壁220下方的輕摻雜汲極(lightly doped drain; LDD)區218。在一些實施例中，LDD區360幫助電晶體260保持低漏電流。
積體電路200A進一步包括位於P阱204上方的P阱抽頭216，及淺溝槽隔離(shallow trench isolation; STI)區208及210。STI區208用以將汲極區212與積體電路200A的其他部分隔離(未圖示)。STI區210用以將源極區214與積體電路200A的其他部分隔離。在一些實施例中，區210用以將源極區214與抽頭區216隔離。儘管第2A圖、第2B圖、第5A圖及第5B圖示出了STI區208在N阱206內，但在一些實施例中，STI區208不在N阱206內。在一些實施例中，STI區208與N阱206相鄰或緊鄰。在一些實施例中，N阱206位於汲極區212與STI區208之間。在一些實施例中，STI區208沒有形成在與N阱206相同的區或空間中。在一些實施例中，STI區208沒有形成在N阱206中。在一些實施例中，積體電路200A或200B不包括STI區208或210。
在一些實施例中，汲極區212、源極區214、LDD區218、側壁220及閘極結構230一起形成電晶體260。在一些實施例中，電晶體260為NMOS電晶體。在一些實施例中，電晶體260為PMOS電晶體。在一些實施例中，電晶體260對應第1A圖及第1B圖的突返裝置120。在一些實施例中，電晶體260對應第4A圖的驅動器裝置440。
在一些實施例中，汲極區212耦合至IO襯墊108，並且源極區214及抽頭區216耦合至參考電壓供應端子106 (例如，電壓VSS)。在一些實施例中，閘極結構230亦耦合至源極區214、抽頭區216及參考電壓供應端子106 (例如，電壓VSS)，因此對應於接地閘極NMOS (grounded gate NMOS; ggNMOS)裝置。
在一些實施例中，根據鰭式場效電晶體(fin field-effect transistor; FinFET)互補式金氧半導體(complementary metal oxide semiconductor; CMOS)技術，汲極區212及源極區214包含鰭片。在一些實施例中，汲極區212及源極區214包含奈米片電晶體的奈米片。在一些實施例中，汲極區212及源極區214包含奈米線電晶體的奈米線。在一些實施例中，根據平面CMOS技術，汲極區212及源極區214沒有鰭片。其他類型的電晶體在本案的一實施例的範圍內。
在一些實施例中，汲極區212為延伸的汲極區，並且具有比源極區214更大的尺寸。在至少一個實施例中，矽化物層(未圖示)覆蓋汲極區212的一部分，而非覆蓋全部。汲極區212的此部分矽化的組態改善了電晶體260免受ESD事件的自保護。在至少一個實施例中，汲極區212被完全矽化。
閘極結構230佈置在汲極區212與源極區214之間。在一些實施例中，閘電極230a包含諸如金屬或多晶矽(在本文中亦稱為「POLY」)的導電材料。在一些實施例中，閘極結構230耦合至電壓供應端子104 (例如，電壓VDD)或參考電壓供應端子106 (例如，電壓VSS)。在一些實施例中，如參考第4A圖所述，閘極結構230耦合至外部控制電路。
第2B圖為根據一些實施例的積體電路200A的等效電路200B的剖面圖。例如，與第2B圖相比，為了便於說明，第2A圖的積體電路200A未示出第2B圖的寄生BJT 240。
積體電路200B包括積體電路200A、寄生BJT 240 (以下稱為「BJT 240」)及寄生基極電阻Rb。
BJT 240包括基極242、集極244及射極246。BJT 240為寄生電晶體140的實施例，因此省略相似詳細描述。與第1B圖的積體電路100B的寄生電晶體140相比，基極242代替寄生電晶體140的基極，集極244代替寄生電晶體140的集極，並且射極246代替寄生電晶體140的射極，因此省略相似詳細描述。第2B圖的基極電阻Rb對應第1B圖的基極電阻Rb，並且省略相似詳細描述。
BJT 240為由P阱204及基板202中的至少N型汲極區212及N型源極區214形成的NPN寄生BJT。P阱204及基板202對應BJT 240的基極242中，電晶體260的汲極區212對應BJT 240的集極244，並且電晶體260的源極區214對應BJT 240的射極246。
IO襯墊108通過導電區270耦合至汲極區212，從而將IO襯墊108耦合至BJT 240的集極244。參考電壓源106 (例如，VSS)通過導電區272耦合至源極區214及P阱抽頭216，從而將BJT 240的射極246耦合至參考電壓源106 (例如，VSS)。換言之，集極244及射極246耦合在IO襯墊108與參考電壓源106 (例如，VSS)之間。
基極電阻Rb至少對應P阱204的電阻或基板202的基板電阻。基極電阻Rb耦合在基極242與P阱抽頭216之間。由於參考電壓源106 (例如，VSS)耦合至源極區214及P阱抽頭216，基極電阻Rb兩端的電壓降對應BJT 240的基極242與射極246之間的基極-射極電壓Vbe。
在沒有ESD事件的情況下，BJT 240的Vbe低於BJT 240的臨界或觸發電壓，因此BJT 240關斷。例如，在一些實施例中，Vbe為零，並且BJT 240關斷。在一些實施例中，如參考第1A圖及第1B圖所述，當電晶體260的閘極結構230耦合至參考電壓供應端子106 (例如，VSS)時，電晶體260亦關斷而不影響內部電路140的正常操作。當電晶體260的閘極結構230用以自驅動器控制電路(未圖示)接收驅動器控制信號DRV (如參考第4A圖所述)時，響應於驅動器控制信號DRV而導通或關斷電晶體260，以在內部電路140的正常操作期間將IO襯墊108的電壓可控地拉至參考電壓供應端子106的參考電壓VSS。
在ESD事件中，向IO襯墊108施加ESD電壓。IO襯墊108上的ESD電壓遠高於閘極結構230的電壓，並產生強電場。強電場可導致行動電荷載體猛烈撞擊有界電荷載體，然後該些電荷可能會斷裂。該製程導致新的電荷載體的產生並重複直至發生突崩潰並產生突崩電流為止。當將ESD電壓施加至IO襯墊108時，N型汲極區212與P阱204之間的PN結被反向偏置，直至突崩潰發生為止。此時，汲極電流增加，並且產生的空穴向BJT 240的基極242偏移。來自突崩潰的帶正電的空穴的流動在BJT 240的基極電阻Rb兩端引起電壓降。由於基極242的電壓增大導致BJT 240的基極-射極結變得更正向偏置。由於BJT 240的基極-射極結變得更正向偏置，導致BJT 240的基極-射極結達到臨界電壓，從而使BJT 240導通並將ESD電流I1自集極244放電至射極246。因此，來自ESD事件的高電流被重定向離開電晶體260的閘極結構230。在一些實施例中，基極電阻Rb通過降低觸發突崩模式的BJT 240的集極-射極觸發電壓來控制觸發BJT 240的突崩模式的速度。例如，通過增加基極電阻Rb，使BJT 240的觸發突崩模式的速度增加，從而使BJT 240以較低的臨界電壓導通並且比其他方法更快地釋放ESD電流I1。
在一些實施例中，BJT 240的基極電阻Rb兩端的電壓降對應Vbe。IO襯墊108上的ESD電壓越高，Vbe越高。當Vbe達到BJT 240的臨界電壓時，BJT 240導通並使ESD電流I1自汲極區212流至源極區214。因此，IO襯墊108上的ESD電壓通過導通的BJT 240放電至參考電壓供應端子106 (例如，VSS)。Vbe達到BJT 240的臨界電壓時的電壓為第1A圖及第1B圖的電晶體260或突返裝置120的ESD觸發電壓。
因此，在相同的ESD電壓下，在其他方法中，Vbe低於其中包括N阱206的實施例中的Vbe。換言之，包括N阱206的實施例允許Vbe以較低的ESD電壓達到BJT 240的臨界電壓，因此，與其他方法相比，具有較低的ESD觸發電壓。在至少一個實施例中，較低的ESD觸發電壓有利地避免了在其他方法中與較高的ESD觸發電壓相關的一或多個問題，包括但不限於對待保護電路的潛在損壞、不均勻導通、ESD保護裝置本身的早期失效。
第2C圖為與其他方法相比的一些實施例的波形圖200C。
根據一些實施例，波形圖200C包括積體電路200A的電流電壓(I-V)特性曲線。波形圖200C進一步包括其他方法的I-V特性曲線282。
如第2C圖所示，x軸對應汲極電壓，y軸對應汲極電流。
如第2C圖所示，當汲極電壓對於曲線280具有電壓值Vt1時，BJT 240導通，而當其他方法的電晶體的汲極電壓對於曲線282具有電壓值Vt2時，其他方法的寄生BJT導通。曲線280的電壓值Vt1及曲線282的電壓值Vt2中的每一者小於電晶體260的破壞性電壓Vb1。
如第2C圖所示，一旦BJT 240導通，就不存在開始突崩製程的高電場來維持汲極電流，這被稱為突返。例如，在比電壓Vt1低的汲極電壓下增加汲極電流。因此，汲極電壓減小至保持電壓Vh，並且觀察到突返行為。在BJT 240導通之後，汲極電壓的增加進一步增加了汲極電流，直至在電壓Vt2處發生對電晶體260的熱損壞為止。在一些實施例中，保持電壓Vh大於供應電壓VDD，從而防止電晶體260導通並防止閂鎖。
在一些實施例中，通過在電晶體260中包括N阱206，減小了電晶體260中的P阱204的有效面積，從而增加了P阱204及基板202的基極電阻Rb。與在相同的ESD觸發電壓下的其他方法相比，通過增加基極電阻Rb導致在ESD事件期間電晶體260的觸發電壓Vth的減小。與其他方法相比，至少一個實施例有利地提供了一種用於降低ESD觸發電壓Vth的設計技術共優化解決方案，而無需包括調諧製程在內的附加製造製程。在至少一個實施例中，較低的ESD觸發電壓Vth有利地避免了在其他方法中與較高的ESD觸發電壓Vth相關的一或多個問題，包括但不限於對待保護電路的潛在損壞、不均勻導通或ESD保護裝置本身的早期失效。
第3A圖為根據一些實施例的具有複數個突返裝置單元(例如，積體電路200A、200B)的突返裝置陣列300'的方塊圖。例如，第1A圖及第1B圖的突返裝置120及寄生電晶體130或第2A圖及第2B圖的積體電路200A、200B可用作突返裝置陣列301'中的一或多個突返裝置。
突返裝置陣列301'包含具有M'列及N'行的'突返裝置301[1,1]'、301[1,2]'、...、301[2,2]'、...、301[M',N']'的陣列(統稱為「突返裝置陣列301A'」)，其中N'為與突返裝置陣列301A'中的行數相對應的正整數，並且M'對應於突返裝置陣列301A'中的列數的正整數。突返裝置陣列301A'中的單元列沿第一方向X佈置。突返裝置陣列301A'中的單元行沿第二方向Y佈置。第二方向Y不同於第一方向X。在一些實施例中，第二方向Y垂直於第一方向X。
在一些實施例中，突返裝置陣列301A'中的每一突返裝置301[1,1]'、301[1,2]'、...、301[2,2]'、...、301[M',N']'包括相應電晶體260。
在一些實施例中，突返裝置陣列301A'中的每一突返裝置301[1,1]'、301[1,2]'、...、301[2,2]'、...、301[M',N']'位於陣列的周邊並包括類似於積體電路200A、200B的電路，並且突返裝置陣列301A'中的每一突返裝置301[1,1]'、301[1,2]'、…、301[2,2]'、…、301[M,N]'不在陣列的周邊並包括與沒有P阱抽頭216的積體電路200A、200B相似的電路，因此省略相似詳細描述。
突返裝置陣列301'中的不同類型的突返裝置單元在本案的一實施例的預期範圍內。
第3B圖為根據一些實施例的佈局設計300B的視圖。
佈局設計300B為第3A圖的突返裝置陣列300A的佈局圖。佈局設計300B可用於製造第3A圖的突返裝置陣列300A。在一些實施例中，佈局設計300B的一部分可用於製造第1A圖及第1B圖的突返裝置120及寄生電晶體130或第2A圖及第2B圖的積體電路200A、200B。在一些實施例中，第3B圖包括第3B圖中未圖示的附加元件。
包括對準、距離、長度、寬度及節距的結構關係，以及至少積體電路100A、100B (第1A圖及第1B圖)、200A、200B (第2A圖及第2B圖)、400A (第4A圖)、500A、500B (第5A圖及第5B圖)或600A、600B(第6A圖及第6B圖)或突返裝置陣列300A (第3A圖)的組態與至少佈局設計300B (第3B圖)、400B (第4B圖)、500C (第5C圖)、600C (第6C圖)、700A-700C (第7A圖至第7C圖)或800A-800C (第8A圖至第8C圖)的相應結構關係及相應組態相似，並且為了簡潔起見，第1A圖、第1B圖、第2A圖至第2C圖、第3A圖、第3B圖、第4A圖、第4B圖、第5A圖至第5C圖、第6A圖至第6C圖、第7A圖至第7C圖、第8A圖至第8C圖及第9圖至第13圖中不描述相似詳細描述。
佈局設計300B包括突返裝置佈局陣列301。突返裝置佈局陣列301包含具有M列及N行的突返裝置佈局設計301[1,1]、301[1,2]、…、301[2,2]、…、301[M,N]的陣列(統稱為「突返裝置佈局設計陣列301A」)，其中N為與突返裝置佈局設計陣列301A中的行數相對應的正整數，並且M為與突返裝置佈局設計陣列301A中的列數相對應的正整數。突返裝置佈局設計陣列301A中的單元列沿第一方向X佈置。突返裝置佈局設計陣列301A中的單元行沿第二方向Y佈置。在一些實施例中，至少M或N等於第4A圖的M'或N'。
在一些實施例中，突返裝置佈局設計陣列301A中的每一突返裝置佈局設計301[1,1]、301[1,2]、...、301[2,2]、...、301[M,N]可用於製造突返裝置陣列301A'中的相應突返裝置301[1,1]'、301[1,2]'、...、301[2,2]'、...、301[M',N']'。
在一些實施例中，突返裝置佈局設計陣列301A中的每一突返裝置佈局設計301[1,1]、301[1,2]、...、301[2,2]、...、301[M,N]包括相應電晶體260的佈局設計。
在一些實施例中，突返裝置佈局設計陣列301A中的每一突返裝置佈局設計301[1,1]、301[1,2]、...、301[2,2]、...、301[M,N]包括相應積體電路200A、200B的相應佈局設計。
突返裝置佈局陣列301中的每一佈局設計對應於積體電路200A或200B的佈局設計。在一些實施例中，積體電路200A或等效電路200B的剖面圖對應於與平面A-A'相交的佈局設計300B。
第3B圖示出了突返裝置佈局設計301[1,1]、301[1,2]、301[2,1]及301[2,2]的細節，並且為簡便起見，省略突返裝置佈局陣列301中的其他突返裝置佈局設計的細節。然而，突返裝置佈局陣列301中其他突返裝置佈局設計的細節與突返裝置佈局設計301[1,1]、301[1,2]、301[2,1]及301[2,2]的細節相似，因此省略相似詳細描述。
在一些實施例中，突返裝置佈局設計301[1,1]及301[1,2]包括主動區佈局圖案312a。在一些實施例中，突返裝置佈局設計301[2,1]及301[2,2]包括主動區佈局圖案312b。
在一些實施例中，突返裝置佈局設計301[1,1]及301[2,1]包括阱佈局圖案316a。在一些實施例中，突返裝置佈局設計301[1,1]及301[2,1]包括閘極佈局圖案330a及330b，以及閘極佈局圖案330c的至少一部分。
在一些實施例中，突返裝置佈局設計301[1,2]及301[2,2]包括阱佈局圖案316b。在一些實施例中，突返裝置佈局設計301[1,2]及301[2,2]包括閘極佈局圖案330d，以及閘極佈局圖案330c及330e的至少一部分。
突返裝置佈局設計陣列301中的不同類型的突返裝置佈局設計在本案的一實施例的預期範圍內。
佈局設計300B包括沿第二方向Y延伸的至少主動區佈局圖案312a或312b (統稱為「一組主動區佈局圖案312」)。該組主動區佈局圖案312的主動區佈局圖案312a、312b在第二方向Y上彼此隔開。
在一些實施例中，在第二方向Y上，該組主動區佈局圖案312的每一主動區佈局圖案的末端與該組主動區佈局圖案312的相鄰主動區佈局圖案的末端隔開距離D1。
在一些實施例中，主動區佈局圖案312a可用於製造第2A圖及第2B圖的電晶體260的主動區(例如，汲極區212及源極區214)。在一些實施例中，主動區佈局圖案312b可用於製造第2A圖及第2B圖的電晶體260的主動區(例如，汲極區212及源極區214)或第4A圖的NMOS電晶體N1的汲極區及源極區。
在一些實施例中，至少主動區佈局圖案312a或312b對應於P阱204。主動區佈局圖案312a或312b為突返裝置佈局陣列301的對應列1或2的一部分。
在一些實施例中，至少主動區佈局圖案312a或312b為在第一方向X上延伸的連續佈局圖案。在一些實施例中，至少主動區佈局圖案312a或312b包括在第一方向X上延伸的至少N個不連續佈局圖案，其中N對應於突返裝置佈局陣列301中的行數。
在一些實施例中，該組主動區佈局圖案312位於第一位準上。在一些實施例中，第一位準對應於佈局設計300B、400B、500C、600C、700A-700C或800A-800C (第3B圖、第4B圖、第5C圖、第6C圖、第7A圖至第7C圖或第8A圖至第8C圖)或積體電路200A、200B、500A、500B、600A、600B (第2A圖、第2B圖、第5A圖、第5B圖、第6A圖或第6B圖)中的一或多者的主動位準或OD位準。
至少一組主動區佈局圖案312中的圖案的其他組態、位準或數量在本案的一實施例的範圍內。
佈局設計300B進一步包括分別在第二方向Y上延伸的至少閘極佈局圖案330a、330b、330c、330d或330e (統稱為「一組閘極佈局圖案330」)。該組閘極佈局圖案330的每一閘極佈局圖案在第一方向X上與該組閘極佈局圖案330的相鄰閘極佈局圖案隔開第一節距。在一些實施例中，該組閘極佈局圖案330的每一閘極佈局圖案的末端在第一方向X上與該組閘極佈局圖案330的相鄰閘極佈局圖案的末端隔開節距P1。
在一些實施例中，至少閘極佈局圖案330a、330b、330c、330d或330e可用於製造類似於閘極結構230的閘極。在一些實施例中，至少閘極佈局圖案330a、330b、330c、330d或330e可用於製造類似於第4A圖中的NMOS電晶體N1的閘極的閘極。在一些實施例中，至少閘極佈局圖案330a、330c及330e可用於製造第2A圖及第2B圖中的假性閘極結構(未圖示)。
閘極佈局圖案330b或330d為突返裝置佈局陣列301的相應行1或2的一部分。在一些實施例中，閘極佈局圖案330a或330c的至少一部分為突返裝置佈局陣列301的行1的一部分。在一些實施例中，閘極佈局圖案330c或330e的至少一部分為突返裝置佈局陣列301的行2的一部分。
該組閘極佈局圖案330位於不同於第一位準的第二位準(POLY)上。該組閘極佈局圖案330與該組主動區佈局圖案312重疊。在一些實施例中，第二位準對應於佈局設計300B、400B、500C、600C、700A-700C或800A-800C (第3B圖、第4B圖、第5C圖、第6C圖、第7A圖至第7C圖或第8A圖至第8C圖)或積體電路200A、200B、500A、500B、600A、600B (第2A圖、第2B圖、第5A圖、第5B圖、第6A圖或第6B圖)中的一或多者的POLY位準。
該組閘極佈局圖案330中的圖案的其他組態、位準或數量在本案的一實施例的範圍內。
佈局設計300B進一步包括分別沿第二方向Y延伸的至少阱佈局圖案316a或316b (統稱為「一組阱佈局圖案316」)。該組阱佈局圖案316的每一阱佈局圖案在第一方向X上與該組阱佈局圖案316的相鄰阱佈局圖案隔開。該組阱佈局圖案316的每一阱佈局圖案具有在第一方向X上延伸的寬度W1。至少阱佈局圖案316a或316b可用於製造N阱206。寬度W1小於節距P1。在一些實施例中，寬度W1等於節距P1。
在一些實施例中，該組阱佈局圖案316與該組主動區佈局圖案312重疊。阱佈局圖案316a在閘極佈局圖案330b與330c之間。阱佈局圖案316b在閘極佈局圖案330d與330e之間。阱佈局圖案316a或316b為突返裝置佈局陣列301的相應行1或2的一部分。在一些實施例中，至少阱佈局圖案316a或316b位於突返裝置佈局陣列301的相應主動區佈局圖案312a或312b的汲極側。至少阱佈局圖案316a或316b具有矩形形狀。在一些實施例中，至少阱佈局圖案316a或316b具有多邊形形狀。
在一些實施例中，至少阱佈局圖案316a或316b為在第二方向Y上延伸的連續阱佈局圖案。在一些實施例中，至少阱佈局圖案316a或316b包括在第二方向Y上延伸的至少M個不連續阱佈局圖案，其中M對應於突返裝置佈局陣列301中的列數。
在一些實施例中，至少阱佈局圖案316a或316b將該組主動區佈局圖案312分成佈置成行的不連續佈局圖案。在一些實施例中，至少阱佈局圖案316a或316b將該組主動區佈局圖案312分成不連續佈局圖案，從而將P阱204隔開成佈置成行的不連續圖案。
該組阱佈局圖案316位於第三位準上。在一些實施例中，第三位準不同於第一位準及第二位準。在一些實施例中，第三位準與第一位準相同。在一些實施例中，第三位準對應於佈局設計300B、400B、500C、600C、700A-700C或800A-800C (第3B圖、第4B圖、第5C圖、第6C圖、第7A圖至第7C圖或第8A圖至第8C圖)或積體電路200A、200B、500A、500B、600A、600B (第2A圖、第2B圖、第5A圖、第5B圖、第6A圖或第6B圖)中的一或多者的主動位準或OD位準。
該組阱佈局圖案316中的圖案的其他組態、位準或數量在本案的一實施例的範圍內。
佈局設計300B進一步包括在第一方向及第二方向Y上延伸的至少一個抽頭單元佈局圖案326。佈局圖案326圍繞著突返裝置佈局陣列301。抽頭單元佈局圖案326與突返裝置佈局陣列301在第一方向X及第二方向Y上隔開。在一些實施例中，抽頭單元佈局圖案326為在第一方向X及第二方向Y上延伸的連續佈局圖案。
抽頭單元佈局圖案326可用於製造第2A圖及第2B圖的P阱抽頭216。在一些實施例中，抽頭單元佈局圖案326可用於製造第4A圖的NMOS電晶體N1的主體端子。
在一些實施例中，抽頭單元佈局圖案326位於第一位準上。抽頭單元佈局圖案326中的圖案的其他組態、位準或數量在本案的一實施例的範圍內。
第4A圖為根據一些實施例的積體電路400A的示意性方塊圖。
積體電路400A為積體電路100A、100B的變體，因此省略相似詳細描述。例如，根據一些實施例，積體電路400A為第1A圖的結合驅動器電路440的積體電路100A的一部分。儘管第4A圖的積體電路400A示出了積體電路100A的一部分，但應理解，積體電路400A可經修改以包括結合驅動器電路440的積體電路100A的每一特徵，類似於第4A圖所示的特徵，因此為簡潔起見，省略相似詳細描述。
積體電路400A包括內部電路102、IO襯墊108、參考電壓供應端子106、突返裝置120及驅動器電路440。
驅動器電路440為N型金屬氧化物半導體(N-type Metal Oxide Semiconductor; NMOS)電晶體N1。在一些實施例中，驅動器電路440為P型金屬氧化物半導體(P-type Metal Oxide Semiconductor; PMOS)電晶體。
驅動器電路440耦合在IO襯墊108與參考電壓供應端子106 (例如VSS)之間。NMOS電晶體N1的閘極用以接收驅動器信號DRV。NMOS電晶體N1的汲極耦合至I/O襯墊108及突返裝置120，並且NMOS電晶體N1的源極耦合至參考電壓供應端子106及突返裝置120。NMOS電晶體N1的源極進一步耦合至NMOS電晶體N1的主體。
在一些實施例中，驅動器電路440耦合至內部電路102，並且用以處理內部電路102、參考電壓供應端子104的供應電壓VDD及參考電壓供應端子106的參考電壓VSS之間的信號傳送。
驅動器電路440與突返裝置120並聯。在一些實施例中，驅動器電路440被包括作為突返裝置120的一部分。例如，在一些實施例中，驅動器電路440的NMOS電晶體N1對應於積體電路200A、200B的突返裝置中的NMOS裝置。在沒有ESD事件的情況下，NMOS電晶體N1用以在內部電路102的正常操作期間在驅動器信號DRV的控制下操作為驅動器電路。當發生ESD事件時，NMOS電晶體N1用以如參照第1A圖、第1B圖及第2A圖至第2C圖所述操作為ESD保護裝置(例如，突返裝置)。在該些實施例中，驅動器電路440的NMOS電晶體N1用以與積體電路200A或突返裝置120共享P阱204。
驅動器電路440具有NMOS電晶體N1的閘極與NMOS電晶體N1的汲極之間的寄生電容Cgd。在一些實施例中，在正ESD應力(例如，PS模式)期間，NMOS電晶體N1的閘極通過寄生電容Cgd電容耦合至NMOS電晶體N1的汲極及IO襯墊108，從而接收正ESD應力。通過在ESD事件期間接收正ESD應力，使NMOS電晶體N1至少稍微導通，從而在NMOS電晶體N1的p阱中產生通道電流I2。在一些實施例中，由於驅動器電路440的NMOS電晶體N1與積體電路200A、200B或突返裝置120共享P阱204，故驅動器電路440的NMOS電晶體N1向亦共享P阱204的其他裝置(例如，突返陣列301A'中的積體電路200A、200B、突返裝置120或其他突返裝置)貢獻通道電流，從而為積體電路200A、200B或突返裝置120產生比其他方法更高的基極電流Ib。在一些實施例中，驅動器電路440的較早導通行為與較高的基極電流Ib相結合觸發了突返陣列301A'中並聯的其他突返裝置共同導通，從而進一步減小積體電路200A、200B及400A或突返裝置120的觸發電壓Vth。
在一些實施例中，附加驅動器電路(未圖示)耦合在IO襯墊108與第1A圖的積體電路100A的電壓供應端子104之間。在一些實施例中，附加驅動器電路(未圖示)為PMOS電晶體。在一些實施例中，附加驅動器電路(未圖示)類似於驅動器電路440，因此省略相似詳細描述。
積體電路400A中的電路的其他組態或數量在本案的一實施例的範圍內。
第4B圖為根據一些實施例的佈局設計400B的視圖。
佈局設計400B為積體電路400A的佈局圖。佈局設計400B可用於製造積體電路400A。在一些實施例中，第4B圖包括第4B圖中未圖示的附加元件。
佈局設計400B為佈局設計300B (第3B圖)的變體，因此省略相似詳細描述。例如，佈局設計400B示出了其中驅動器電路佈局圖案450與突返裝置佈局陣列301的突返裝置佈局圖案301[1,1]、…、301[M,1]位於相同的P阱列(例如，行1)中的實例。
在一些實施例中，通過將驅動器電路佈局圖案450定位在與突返裝置佈局陣列301的突返裝置佈局圖案301[1,1]、…、301[M,1]相同的P阱行(例如，行1)中，驅動器電路佈局圖案450與突返裝置佈局圖案301[1,1]、…、301[M,1]共享P阱204，因此具有與以上針對第4A圖描述的優點相似的優點，為簡明起見，不再重複描述。
佈局設計400B為第3A圖的突返裝置陣列300A的佈局圖。佈局設計400B可用於製造第3A圖的突返裝置陣列300A。
佈局設計400B包括佈局設計300B及驅動器電路佈局圖案450。
驅動器電路佈局圖案450可用於製造第4A圖的驅動器電路440。在一些實施例中，驅動器電路佈局圖案450對應於第4A圖的驅動器電路440的位置。在一些實施例中，驅動器電路440對應於電晶體260，因此驅動器電路佈局圖案450對應於電晶體260的佈局設計。
在一些實施例中，突返裝置佈局陣列301的行1中的每一佈局設計包括驅動器電路佈局圖案450。在一些實施例中，突返裝置佈局陣列301中的佈局設計中的至少一者包括驅動器電路佈局圖案450。
在一些實施例中，突返裝置佈局陣列301中的至少另一行包括類似於驅動器電路佈局圖案450的佈局圖案，因此省略相似詳細描述。
驅動器電路佈局圖案450中的圖案的其他組態或數量在本案的一實施例的範圍內。
第5A圖為根據一些實施例的積體電路500A的剖面圖。第5B圖為根據一些實施例的積體電路500A的等效電路500B的剖面圖。第5C圖為根據一些實施例的佈局設計500C的視圖。在一些實施例中，積體電路500A或等效電路500B的剖面圖對應於與平面B-B'相交的佈局設計500C。
積體電路500A為突返裝置120的實施例。
積體電路500A為積體電路200A的變體，因此省略相似詳細描述。例如，積體電路500A示出其中將附加N阱(例如，N阱506)添加至突返裝置120或積體電路200A的實例。在一些實施例中，通過將附加N阱(例如，N阱506)定位於P阱(例如，P阱204)中，進一步減小了P阱(例如，P阱204)的有效面積。
與第2A圖的積體電路200A相比，積體電路500A進一步包括N阱506。N阱506類似於N阱206，因此省略相似詳細描述。
P阱204及N阱506在基板202中。N阱506在P阱204內。N阱506在第一方向X上具有寬度W2'。在一些實施例中，寬度W2'與寬度W1'不同。在一些實施例中，寬度W2'等於寬度W1'。
至少N阱506或206具有與P阱204的摻雜劑雜質類型相反的摻雜劑雜質類型。N阱506包括n型摻雜劑雜質，並且P阱204包括p型 摻雜劑雜質。雖然第5A圖、第5B圖、第6A圖及第6B圖示出了STI區210在N阱506內，在一些實施例中，STI區210不在N阱506內。在一些實施例中，STI區210在N阱506相鄰或緊鄰。在一些實施例中，N阱506在源極區214與STI區210之間。在一些實施例中，STI區210不形成在與N阱506相同的區或空間中。在一些實施例中，STI區210不形成在N阱506中。在一些實施例中，積體電路500A或500B不包括STI區208或210。在一些實施例中，積體電路600A或600B不包括STI區208或210。
N阱506位於電晶體260的源極側。在一些實施例中，通過在積體電路500A中包括N阱506，減小了積體電路500A中P阱204的有效面積，從而在ESD事件期間增加了P阱204的基極電阻Rb及基板202。與不包括N阱206及506時相比，通過增加基極電阻Rb導致在ESD事件期間積體電路500A的觸發電壓Vth減小。
N阱506的其他組態、尺寸或數量在本案的一實施例的範圍內。
第5B圖為根據一些實施例的積體電路500A的等效電路500B的剖面圖。例如，等效電路500B對應具有寄生BJT 540的積體電路500A。例如，與第5B圖相比，為了便於說明，第5A圖的積體電路500A未示出第5B圖的寄生BJT 540。
第5C圖為根據一些實施例的佈局設計500C的視圖。
佈局設計500C為積體電路500A或等效電路500B的佈局圖。佈局設計500C可用於製造積體電路500A或等效電路500B。在一些實施例中，第5C圖包括第5C圖中未示出的附加元件。
在一些實施例中，積體電路500A或等效電路500B的剖面圖對應於與平面B-B'相交的佈局設計500C。
佈局設計500C為第3A圖的突返裝置陣列300A的佈局圖。佈局設計500C可用於製造第3A圖的突返裝置陣列300A。
佈局設計500C為佈局設計300B (第3B圖)的變體，因此省略相似詳細描述。例如，佈局設計500C示出了其中將阱佈局圖案516a添加至突返裝置佈局陣列301的行1中，並且將阱佈局圖案516b添加至突返裝置佈局陣列301的行2中的實例。在一些實施例中，通過將阱佈局圖案516a定位在突返裝置佈局陣列301的行1中，並且將阱佈局圖案516b定位在突返裝置佈局陣列301的行2中，佈局設計500C的突返裝置佈局陣列301中的每一突返裝置佈局圖案可用於製造至少一個積體電路，類似於具有兩個N阱(例如N阱206及N阱506)的積體電路500A、500B，從而進一步減小P阱204的面積，因此具有與以上針對第5A圖描述的該些圖案相似的有點，為了簡潔起見，不再重複描述。
與第3B圖的佈局設計300B相比，佈局設計500C進一步包括阱佈局圖案516a及阱佈局圖案516b。阱佈局圖案516a或516b類似於相應阱佈局圖案316a或316b，因此省略相似詳細描述。
與第3B圖的佈局設計300B相比，該組阱佈局圖案516代替第3B圖的該組阱佈局圖案316，因此省略相似詳細描述。該組阱佈局圖案516包括至少阱佈局圖案316a、316b、516a或516b。
阱佈局圖案516a或516b各自在第二方向Y上延伸。該組阱佈局圖案516的每一阱佈局圖案與該組阱佈局圖案516的相鄰阱佈局圖案在第一方向X上隔開。至少阱佈局圖案516a或516b具有在第一方向X上延伸的寬度W2。在一些實施例中，寬度W2等於寬度W1。在一些實施例中，寬度W2不同於寬度W1。寬度W2小於節距P1。在一些實施例中，寬度W2等於節距P1。
至少阱佈局圖案516a或516b可用於製造N阱506。
阱佈局圖案516a位於閘極佈局圖案330a與330b之間(例如，位於突返裝置佈局陣列301的相應主動區佈局圖案312a或312b的源極側上)。阱佈局圖案516b位於閘極佈局圖案330c及330d之間(例如，位於突返裝置佈局陣列301的相應主動區佈局圖案312a或312b的源極側上)。
阱佈局圖案516a或516b為突返裝置佈局陣列301的相應行1或2的一部分。在一些實施例中，至少阱佈局圖案516a或516b進一步將該組主動區佈局圖案312分成佈置成行的進一步不連續佈局圖案。在一些實施例中，至少阱佈局圖案516a或516b進一步將該組主動區佈局圖案312分成進一步不連續佈局圖案，從而將P阱204進一步分成佈置成行的不連續圖案。
該組阱佈局圖案516位於第三位準上。該組阱佈局圖案516中的圖案的其他組態、位準或數量在本案的一實施例的範圍內。
第6A圖為根據一些實施例的積體電路600A的剖面圖。第6B圖為根據一些實施例的積體電路600A的等效電路600B的剖面圖。第6C圖為根據一些實施例的佈局設計600C的視圖。在一些實施例中，積體電路600A或等效電路600B的剖面圖對應於與平面C-C'相交的佈局設計600C。
積體電路600A為突返裝置120的實施例。
積體電路600A為積體電路500A的變體，因此省略相似詳細描述。例如，積體電路600A示出了在突返裝置120或積體電路200A中在汲極側不包括N阱(例如，N阱206)的實例。
與第5A圖的積體電路500A相比，積體電路600A不包括N阱206。因此，積體電路600A在汲極側不包括N阱(例如，N阱206)，但在電晶體260的源極側包括N阱(例如，N阱506)。在一些實施例中，通過在積體電路700A的源極側上包括N阱506，減小了積體電路700A中的P阱204的有效面積，從而在ESD事件期間增加了P阱204的基極電阻Rb及基板202。與不包括N阱506時相比，通過增加基極電阻Rb，在ESD事件期間積體電路600A的觸發電壓Vth降低。
積體電路600A中的元件的其他組態、尺寸或數量在本案的一實施例的範圍內。
第6B圖為根據一些實施例的積體電路600A的等效電路600B的剖面圖。例如，等效電路600B對應具有寄生BJT 640的積體電路600A。例如，與第6B圖相比，為了便於說明，第6A圖的積體電路600A未示出第6B圖的寄生BJT 640。
第6C圖為根據一些實施例的佈局設計600C的視圖。
佈局設計600C為積體電路600A或等效電路600B的佈局圖。佈局設計600C可用於製造積體電路600A或等效電路600B。在一些實施例中，第6C圖包括第6C圖中未示出的附加元件。
在一些實施例中，積體電路600A或等效電路600B的剖面圖對應於與平面C-C'相交的佈局設計600C。
佈局設計600C為第3A圖的突返裝置陣列300A的佈局圖。佈局設計600C可用於製造第3A圖的突返裝置陣列300A。
佈局設計600C為佈局設計500C (第5C圖)的變體，因此省略相似詳細描述。與第5C圖的積體電路500C相比，佈局設計600C不包括阱佈局圖案316a及316b。因此，佈局設計600C在汲極側不包括阱佈局圖案316a及316b，但在電晶體260的源極側包括阱佈局圖案516a及516b。
在一些實施例中，通過將突返裝置佈局陣列301的相應行1或2中的阱佈局圖案516a或516b定位在汲極側上，佈局設計600C的突返裝置佈局陣列301中的每一突返裝置佈局圖案可用於在汲極側上製造類似於具有N阱506的積體電路600A或等效電路600B的至少一個積體電路，從而進一步減小P阱204的面積，因此具有與以上針對第6A圖描述的優點相似的優點，為簡明起見，不再重複描述。
佈局設計600C中的圖案的其他組態、位準或數量在本案的一實施例的範圍內。
第7A圖為根據一些實施例的佈局設計700A的視圖。
佈局設計700A為積體電路200A或等效電路200B的佈局圖。佈局設計700A可用於製造積體電路200A或等效電路200B。在一些實施例中，第7A圖至第7C圖包括第7A圖至第7C圖中未示出的附加元件。
在一些實施例中，積體電路200A或等效電路200B的剖面圖對應於與平面A-A'相交的至少佈局設計700A。
佈局設計700A為第3A圖的突返裝置陣列300A的佈局圖。佈局設計700A可用於製造第3A圖的突返裝置陣列300A。
佈局設計700A為佈局設計300B (第3B圖)的變體，因此省略相似詳細描述。與第3B圖的佈局設計300B相比，佈局設計700A進一步包括一組阱佈局圖案730。該組阱佈局圖案730包括至少阱佈局圖案730a或阱佈局圖案730b。至少阱佈局圖案730a或730b類似於阱佈局圖案316a或316b，因此省略相似詳細描述。
阱佈局圖案730a或730b各自在第一方向X上延伸。該組阱佈局圖案730中的每一阱佈局圖案與該組阱佈局圖案730中的相鄰阱佈局圖案在第二方向Y上隔開。阱佈局圖案730a具有在第二方向Y上延伸的寬度W3，並且阱佈局圖案730b具有在第二方向Y上延伸的寬度W4。在一些實施例中，寬度W3等於寬度W4。在一些實施例中，寬度W3不同於寬度W4。
阱佈局圖案730a在第二方向Y上與主動區佈局圖案312a隔開距離D2。阱佈局圖案730b在第二方向Y上與突返裝置佈局陣列301的第M列中的主動區佈局圖案(未圖示)隔開距離D2 (未圖示)。在一些實施例中，至少寬度W3或寬度W4等於距離D2。在一些實施例中，至少寬度W3或寬度W4不同於距離D2。
至少阱佈局圖案730a或730b可用於製造類似於N阱506的相應N阱。在一些實施例中，至少阱佈局圖案730a或730b可用於在突返裝置陣列佈局301中製造相應N阱(未圖示)，並且定位在與佈局設計700A-700C中所示位置相似的位置。
至少阱佈局圖案730a或730b位於突返裝置佈局陣列301外側。至少阱佈局圖案730a或730b位於突返裝置佈局陣列301與阱佈局圖案326之間。在一些實施例中，至少阱佈局圖案730a或730b在第一方向X上的長度與突返裝置陣列佈局301在第一方向X上的長度相同。在一些實施例中，至少阱佈局圖案730a或730b在第一方向X上的長度與突返裝置陣列佈局301在第一方向X上的長度不同。
在一些實施例中，通過將阱佈局圖案730a定位在阱佈局圖案326與主動區312a之間，並且將阱佈局圖案730b定位在阱佈局圖案326與突返裝置佈局陣列301的第M列中的主動區(未圖示)之間，佈局設計700A-700C可用於製造類似於具有類似於N阱316a或316b的附加N阱(未圖示)的積體電路300A的相應積體電路，從而進一步增加P阱抽頭216與突返裝置陣列301A'中的電晶體260的每一汲極之間的基極電阻Rb。與不包括附加N阱時相比，通過增加基極電阻Rb，在ESD事件期間降低通過佈局設計700A-700C製造的積體電路的觸發電壓Vth。
該組阱佈局圖案730位於第三位準上。該組阱佈局圖案730中的圖案的其他組態、位準或數量在本案的一實施例的範圍內。例如，在一些實施例中，佈局設計700A不包括阱佈局圖案730a或730b。
第7B圖及第7C圖為根據一些實施例的相應佈局設計700B、700C的視圖。
至少佈局設計700B或700C為積體電路200A或等效電路200B的佈局圖。至少佈局設計700B或700C可用於製造積體電路200A或等效電路200B。
至少佈局設計700B或700C為第3A圖的突返裝置陣列300A的佈局圖。至少佈局設計700B或700C可用於製造第3A圖的突返裝置陣列300A。
第7B圖為根據一些實施例的相應佈局設計700B的視圖。
在一些實施例中，積體電路500A或等效電路500B的剖面圖對應於與平面B-B'相交的至少佈局設計700B。
佈局設計700B為佈局設計500C (第5C圖)及佈局設計700A (第7A圖)的變體，因此省略相似詳細描述。例如，佈局設計700B至少示出了將阱佈局圖案730a及730b添加至第5C圖的佈局設計500C的實施例，省略相似詳細描述。換言之，佈局設計700B包括添加至第5C圖的佈局設計500C的第7A圖的阱佈局圖案730a及730b。
第7C圖為根據一些實施例的相應佈局設計700C的視圖。
在一些實施例中，積體電路600A或等效電路600B的剖面圖對應於與平面C-C'相交的至少佈局設計700C。
佈局設計700C為佈局設計600C (第6C圖)及佈局設計700A (第7A圖)的變體，因此省略相似詳細描述。例如，佈局設計700C至少示出了將阱佈局圖案730a及730b添加至第6C圖的佈局設計600C的實施例，省略相似詳細描述。換言之，佈局設計700C包括添加至第6C圖的佈局設計600C的第7A圖的阱佈局圖案730a及730b。
至少出於與第7A圖類似的原因，在一些實施例中，通過將阱佈局圖案730a定位在阱佈局圖案326與主動區312a之間，並且將阱佈局圖案730b定位在阱佈局圖案326與突返裝置佈局陣列301的第M列中的主動區(未圖示)之間，佈局設計700B及700C可用於在P阱抽頭216與突返裝置陣列301A'中的電晶體260的每一汲極之間製造具有增加的基極電阻Rb的相應積體電路，因此具有與針對第7A圖的上述優點相似的優點，為簡明起見，不再重複描述。
至少佈局設計700B或700C中的圖案的其他組態、位準或數量在本案的一實施例的範圍內。例如，在一些實施例中，至少佈局設計700B或700C不包括阱佈局圖案730a或730b。
第8A圖為根據一些實施例的佈局設計800A的視圖。
佈局設計800A為積體電路200A或等效電路200B的佈局圖。佈局設計800A可用於製造積體電路200A或等效電路200B。在一些實施例中，第8A圖至第8C圖包括第8A圖至第8C圖中未示出的附加元件。
在一些實施例中，積體電路200A或等效電路200B的剖面圖對應於與平面A-A'相交的至少佈局設計800A。
佈局設計800A為第3A圖的突返裝置陣列300A的佈局圖。佈局設計800A可用於製造第3A圖的突返裝置陣列300A。
佈局設計800A為佈局設計700A (第7A圖)的變體，因此省略相似詳細描述。與第7A圖的佈局設計700A相比，佈局設計800A進一步包括主動區佈局圖案812及814，以及該組閘極佈局圖案830及840。
至少主動佈局圖案812或814類似於相應主動佈局圖案312a或312b，因此省略相似詳細描述。至少主動佈局圖案812或814在第二方向Y上延伸。主動區佈局圖案812及814在第二方向Y上彼此隔開。在一些實施例中，至少主動區佈局圖案812或814在相應阱佈局圖案730a或730b上。
至少主動區佈局圖案812或814位於突返裝置佈局陣列301外側。至少主動區佈局圖案812或814位於突返裝置佈局陣列301與阱佈局圖案326之間。
在一些實施例中，主動區佈局圖案312a可用於製造類似於第2A圖及第2B圖的電晶體260的電晶體的主動區(例如，汲極區212及源極區214)，但為假性電晶體。
在一些實施例中，至少主動區佈局圖案812或814為在第一方向X上延伸的連續佈局圖案。在一些實施例中，至少主動區佈局圖案812或814包括在第一方向X上延伸的不連續佈局圖案。
在一些實施例中，至少主動區佈局圖案812或814位於第一位準上。至少主動區佈局圖案812或814中的圖案的其他組態、位準或數量在本案的一實施例的範圍內。
至少一組閘極佈局圖案830或840與一組閘極佈局圖案330相似，因此省略相似詳細描述。
該組閘極佈局圖案830包括至少閘極佈局圖案830a、830b、…、830f或830g。該組閘極佈局圖案840包括至少閘極佈局圖案840a、840b、...、840f或840g。該組閘極佈局圖案830及840各自在第二方向Y上延伸。該組閘極佈局圖案830或840的每一閘極佈局圖案與相應組閘極佈局圖案830或840中的相應相鄰閘極佈局圖案在第一方向X上隔開第二節距(未標記)。
在一些實施例中，至少閘極佈局圖案830a、830b、...、830f或830g或至少閘極佈局圖案840a、840b、...、840f或840g可用於製造類似於至少閘極結構230或NMOS電晶體N1的閘極的閘極，但為假性閘極結構。在一些實施例中，假性閘極結構為非功能閘極結構。
在一些實施例中，至少該組閘極佈局圖案830或840中的多個閘極佈局圖案與多個閘極佈局圖案330相同。在一些實施例中，至少該組閘極佈局圖案830或840中的多個閘極佈局圖案與多個閘極佈局圖案330不同。
該組閘極佈局圖案830或840位於第二位準上。該組閘極佈局圖案830或840中的圖案的其他組態、位準或數量在本案的一實施例的範圍內。
在一些實施例中，通過將阱佈局圖案730a、主動區佈局圖案812及該組閘極佈局圖案830定位在阱佈局圖案326與主動區312a之間，並且將阱佈局圖案730b、主動區佈局圖案814及該組閘極佈局圖案840定位在阱佈局圖案326與突返裝置佈局陣列301的第M列中的主動區(未圖示)之間，佈局設計800A-800C可用於製造類似於具有類似於N阱316a或316b的附加N阱(未圖示)的積體電路300A的相應積體電路，從而進一步增加P阱抽頭216與突返裝置陣列301A'中的電晶體260的每一汲極之間的基極電阻Rb。與不包括附加N阱時相比，通過增加基極電阻Rb，在ESD事件期間降低通過佈局設計800A-800C製造的積體電路的觸發電壓Vth。
至少佈局設計800A中的圖案的其他組態、位準或數量在本案的一實施例的範圍內。例如，在一些實施例中，佈局設計800A不包括至少阱佈局圖案830a或830b、主動區佈局圖案812或814或該組閘極佈局圖案830或840。
第8B圖及第8C圖為根據一些實施例的相應佈局設計800B、800C的視圖。
至少佈局設計800B或800C為積體電路200A或等效電路200B的佈局圖。至少佈局設計800B或800C可用於製造積體電路200A或等效電路200B。
至少佈局設計800B或800C為第3A圖的突返裝置陣列300A的佈局圖。至少佈局設計800B或800C可用於製造第3A圖的突返裝置陣列300A。
第8B圖為根據一些實施例的相應佈局設計800B的視圖。
在一些實施例中，積體電路500A或等效電路500B的剖面圖對應於與平面B-B'相交的至少佈局設計800B。
佈局設計800B為佈局設計700B (第7B圖)及佈局設計800A (第8A圖)的變體，因此省略相似詳細描述。例如，佈局設計800B至少示出了其中將主動區佈局圖案812及814以及該組閘極佈局圖案830及840添加至第7B圖的佈局設計700B的實施例，因此省略相似詳細描述。換言之，佈局設計800B包括主動區佈局圖案812及814，以及添加至第7B圖的佈局設計700B的第8A圖的該組閘極佈局圖案830及840。
第8C圖為根據一些實施例的相應佈局設計800C的視圖。
在一些實施例中，積體電路600A或等效電路600B的剖面圖對應於與平面C-C'相交的至少佈局設計800C。
佈局設計800C為佈局設計700C (第7C圖)及佈局設計800A (第8A圖)的變體，因此省略相似詳細描述。例如，佈局設計800C至少示出了其中將主動區佈局圖案812及814以及該組閘極佈局圖案830及840添加至第7C圖的佈局設計700C的實施例，因此省略相似詳細描述。換言之，佈局設計800C包括主動區佈局圖案812及814，以及添加至第7C圖的佈局設計700C的第8A圖的該組閘極佈局圖案830及840。
至少出於與第8A圖類似的原因，在一些實施例中，通過將阱佈局圖案730a、主動區佈局圖案812及該組閘極佈局圖案830定位在阱佈局圖案326與主動區312a之間，並且將阱佈局圖案730b、主動區佈局圖案814及該組閘極佈局圖案840定位在阱佈局圖案326與突返裝置佈局陣列301的第M列中的主動區(未圖示)之間，佈局設計800B及800C可用於在P阱抽頭216與突返裝置陣列301A'中的電晶體260的每一汲極之間製造具有增加的基極電阻Rb的相應積體電路，因此具有與針對第8A圖的上述優點相似的優點，為簡明起見，不再重複描述。
至少佈局設計800B或800C中的圖案的其他組態、位準或數量在本案的一實施例的範圍內。例如，在一些實施例中，至少佈局設計800B或800C不包括至少阱佈局圖案830a或830b、主動區佈局圖案812或814或該組閘極佈局圖案830或840。
第9圖為根據一些實施例的形成或製造ESD電路的方法900的流程圖。應當理解，可以在第9圖中描繪的方法900之前、期間及/或之後執行附加操作，並且本文僅簡要描述一些其他操作。在一些實施例中，方法900可用於形成ESD電路，諸如，積體電路100A、100B、200A、400A、500A、600A (第1A圖、第1B圖、第2A圖、第4A圖、第5A圖或第6A圖)、突返裝置陣列300A (第3A圖)或等效電路200B (第2B圖)、500B (第5B圖)或600B (第6B圖)。在一些實施例中，方法900可用於形成具有與佈局設計300B、400B、500C、600C、700A-700C或800A-800C中的一或多者相似的結構關係的ESD電路(第3B圖、第4B圖、第5C、第6C圖、第7A圖至第7C圖或第8A圖至第8C圖)。在一些實施例中，方法900的其他操作順序在本案的一實施例的範圍內。方法900包括例示性操作，但該些操作不一定以所示的順序執行。根據所揭示的實施例的精神及範圍，可以適當地增加、替換、改變順序及/或消除操作。
在方法900的操作902中，產生ESD電路的佈局設計。操作902由用以執行用於產生佈局設計的指令的處理裝置(例如，處理器1202 (第12圖))執行。在一些實施例中，佈局設計為圖形資料庫系統(graphic database system; GDSII)文件格式。
在一些實施例中，方法900的ESD電路包括至少積體電路100A、100B、200A、400A、500A、600A (第1A圖、第1B圖、第2A圖、第4A圖、第5A圖或第6A圖)、突返裝置陣列300A (第3A圖)或等效電路200B (第2B圖)、500B (第5B圖)或600B (第6B圖)。在一些實施例中，方法900的佈局設計包括至少佈局設計300B、400B、500C、600C、700A-700C或800A-800C (第3B圖、第4B圖、第5C圖、第6C圖、第7A圖至第7C圖或第8A圖至第8C圖)。
在方法900的操作904中，基於佈局設計製造ESD電路。在一些實施例中，方法900的操作904包含以下步驟：基於佈局設計製造至少一個罩幕；及基於至少一個罩幕製造ESD電路。
第10A圖為根據一些實施例的積體電路設計及製造流程1000A的至少一部分的功能流程圖。應理解，可以在第10A圖所示的方法1000A之前、期間及/或之後執行附加操作，並且本文僅簡要描述一些其他製程。在一些實施例中，方法1000A的其他操作順序在本案的一實施例的範圍內。方法1000A包括例示性操作，但該些操作不一定以所示順序執行。根據所揭示的實施例的精神及範圍，可以適當地增加、替換、改變順序及/或消除操作。
在一些實施例中，方法1000A為方法900的操作902的實施例。在一些實施例中，方法1000A可用於至少產生或放置積體電路的佈局設計300B、400B、500C、600C、700A-700C或800A-800C的一或多個佈局圖案(第3B圖、第4B圖、第5C圖、第6C圖、第7A圖至第7C圖或第8A圖至第8C圖)，諸如，積體電路 100A、100B、200A、400A、500A、600A (第1A圖、第1B圖、第2A圖、第4A圖、第5A圖或第6A圖)、突返裝置陣列300A(第3A圖)或等效電路200B (第2B圖)、500B (第5B圖)或600B (第6B圖)。
在方法1000A的操作1002中，產生或放置突返裝置佈局設計陣列。在一些實施例中，方法1000A的突返裝置佈局設計陣列包括至少佈局設計300B、400B、500C、600C、700A-700C或800A-800C。在一些實施例中，方法1000A的突返裝置佈局設計陣列包括至少佈局設計301[1,1]、301[1,2]、…、301[2,2]、…、301[M,N]的佈局設計。在一些實施例中，操作1002包括至少操作1004、1006或1008。
在方法1000A的操作1004中，產生第一組主動區佈局圖案，或放置在佈局設計的第一位準上。在一些實施例中，方法1000A的佈局設計包括至少佈局設計。在一些實施例中，方法1000A的第一位準對應於OD位準。在一些實施例中，方法1000A的第一位準對應於說明書中描述的第一位準。在一些實施例中，方法1000A的第一組主動區佈局圖案包括至少該組主動區佈局圖案312中的至少一或多個主動區佈局圖案。
在方法1000A的操作1006中，產生第一組閘極佈局圖案，或放置在佈局設計的第二位準上。在一些實施例中，方法1000A的第二位準對應於POLY位準。在一些實施例中，方法1000A的第二位準對應於說明書中描述的位準中的至少一者。在一些實施例中，方法1000A的第一組閘極佈局圖案包括至少該組閘極佈局圖案330中的至少一或多個閘極佈局圖案。
在方法1000A的操作1008中，產生第一組阱佈局圖案，或放置在佈局設計的第三位準上。在一些實施例中，方法1000A的第三位準對應於N阱位準。在一些實施例中，方法1000A的第三位準對應於說明書中描述的位準中的至少一者。在一些實施例中，方法1000A的第一組阱佈局圖案包括至少該組阱佈局圖案316或516中的至少一或多個阱佈局圖案。
在方法1000A的操作1010中，產生第二組阱佈局圖案，或放置在佈局設計的第三位準上。在一些實施例中，方法1000A的第二組阱佈局圖案包括至少該組阱佈局圖案730中的至少一或多個阱佈局圖案。
在方法1000A的操作1012中，產生第二組主動區佈局圖案，或放置在佈局設計的第一位準上。在一些實施例中，方法1000A的第二組主動區佈局圖案包括至少該組主動區佈局圖案812或814中的至少一或多個主動區佈局圖案。
在方法1000A的操作1014中，產生第二組閘極佈局圖案，或放置在佈局設計的第二位準上。在一些實施例中，方法1000A的第二組極佈局圖案包括至少該組閘極佈局圖案830或840中的至少一或多個閘極佈局圖案。
在方法1000A的操作1016中，產生一組驅動器電路佈局圖案，或放置在佈局設計上。在一些實施例中，方法1000A的該組驅動器電路佈局圖案包括阱佈局圖案450的至少一或多個部分。在一些實施例中，方法1000A的該組驅動器電路佈局圖案包括與阱佈局圖案450的至少一部分結合的佈局設計301[1,1]、301[1,2]、…、301[2,2]、…、301[M,N]的至少一或多個佈局設計。
在一些實施例中，操作1016包括一或多個操作，以在突返裝置佈局圖案陣列301中產生或放置單一行及列條目。在一些實施例中，操作1016包含將驅動器電路佈局圖案放置於突返ESD保護電路陣列的佈局設計的第一列之步驟，其中驅動器電路佈局圖案對應於製造驅動器電路440。在一些實施例中，放置驅動器電路佈局圖案之步驟包含以下步驟：將第一組主動區佈局圖案的第三主動區佈局圖案放置於第一佈局位準，第三主動區佈局圖案沿第一方向延伸並對應於製造驅動器電路的汲極區；及將第一組主動區佈局圖案中的第四主動區佈局圖案放置於第一佈局位準，第四主動區佈局圖案沿第一方向延伸並對應於製造驅動器電路的源極區，驅動器電路與突返ESD保護電路陣列中的第一突返ESD保護電路共享突返ESD保護電路的p阱。在一些實施例中，第一主動區佈局圖案及第二主動區佈局圖案在突返ESD保護電路陣列的佈局設計的第二列中，第二列與第一列相鄰。
在方法1000A的操作1018中，產生第一阱佈局圖案，或放置在佈局設計的第三位準上。在一些實施例中，方法1000A的第一阱佈局圖案包括阱佈局圖案326的至少一部分。
在一些實施例中，執行方法1000A的一或多個操作以在方法1000A的佈局設計上產生或放置第一佈局圖案，然後重複方法1000A的一或多個操作以產生附加佈局圖案或放置在方法1000A的設計上。在一些實施例中，執行方法1000A的一或多個操作以在方法1000A的佈局設計上產生或放置第一佈局設計，然後重複方法1000A的一或多個操作以產生附加佈局設計或放置在方法1000A的設計上。
在一些實施例中，方法1000A的至少一或多個操作由諸如第12圖的系統1200之類的EDA工具執行。在一些實施例中，至少一種方法(諸如以上討論的方法1000A)全部或部分地由至少一個EDA系統(包括系統1200)執行。在一些實施例中，EDA系統可用作第13圖的IC製造系統1300的設計室的一部分。
方法1000A的一或多個操作由用以執行用於製造方法1000A的積體電路的指令的處理裝置執行。在一些實施例中，使用與方法1000A的一或多個不同操作中所使用的處理裝置相同的處理裝置來執行方法1000A的一或多個操作。在一些實施例中，與用於執行方法1000A的一或多個不同操作的處理裝置不同的處理裝置用於執行方法1000A的一或多個操作。
第10B圖為根據一些實施例的一種製造積體電路(integrated circuit; IC)裝置的方法的功能流程圖。應理解，可以在第10B圖所示的方法1000B之前、期間及/或之後執行附加操作，並且本文僅簡要描述一些其他製程。在一些實施例中，方法1000B的其他操作順序在本案的一實施例的範圍內。方法1000B包括例示性操作，但該些操作不一定以所示順序執行。根據所揭示的實施例的精神及範圍，可以適當地增加、替換、改變順序及/或消除操作。
在一些實施例中，方法1000B為方法900的操作904的實施例。在一些實施例中，方法1000B可用於製造至少積體電路100A、100B、200A、400A、500A、600A (第1A圖、第1B圖、第2A圖、第4A圖、第5A圖或第6A圖)、突返裝置陣列300A (第3A圖)或等效電路200B (第2B圖)、500B (第5B圖)或600B (第6B圖)或具有與至少佈局設計300B、400B、500C、600C、700A-700C或800A-800C (第3B圖、第4B圖、第5C圖、第6C圖、第7A圖至第7C圖或第8A圖至第8C圖)相似的特徵的積體電路。
在方法1000B的操作1030中，在基板中製造第一阱。在一些實施例中，第一阱在第二方向Y上延伸，並具有第一摻雜劑類型。在一些實施例中，方法1000B的第一阱至少包括P阱204。在一些實施例中，方法1000B的基板至少包括基板202。
在一些實施例中，第一阱包含p型摻雜劑。在一些實施例中，p型摻雜劑包括硼、鋁或其他合適的p型摻雜劑。在一些實施例中，第一阱包含在基板202上生長的磊晶層。在一些實施例中，通過在磊晶製程期間添加摻雜劑來摻雜磊晶層。在一些實施例中，在形成磊晶層之後，通過離子注入來摻雜磊晶層。在一些實施例中，通過摻雜基板202形成第一阱。在一些實施例中，通過離子注入執行摻雜。在一些實施例中，第一阱的摻雜劑濃度在1×1012 原子/cm3 至1×1014 原子/cm3 的範圍內。
在方法1000B的操作1032中，在第一阱中製造電晶體的汲極區。在一些實施例中，汲極區在第二方向Y上延伸，並具有第二摻雜劑類型。在一些實施例中，方法1000B的汲極區至少包括汲極區212、電晶體260的汲極或NMOS電晶體N1的汲極。在一些實施例中，方法1000B的電晶體至少包括電晶體260或NMOS電晶體N1。
在方法1000B的操作1034中，在第一阱中製造電晶體的源極區。在一些實施例中，源極區在第二方向Y上延伸，具有第二摻雜劑類型，並且在第一方向X上與汲極區隔開。在一些實施例中，方法1000B的源極區至少包括源極區214、電晶體260的源極或NMOS電晶體N1的源極。
在一些實施例中，至少操作1032或1034包括在基板中形成源/汲極特徵之步驟。在一些實施例中，形成源/汲極特徵之步驟包括以下步驟：移除基板的一部分以在每一間隔物220a、220b的邊緣處形成凹部，然後通過將凹部填充在基板中來執行填充製程。在一些實施例中，在移除襯墊氧化物層或犧牲氧化物層之後，例如，通過濕蝕刻或乾蝕刻蝕刻凹部。在一些實施例中，執行蝕刻製程以移除與隔離區(例如，STI區208或210)相鄰的主動區的頂表面部分。在一些實施例中，通過磊晶(epitaxial; epi)製程執行填充製程。在一些實施例中，使用與蝕刻製程同時進行的生長製程來填充凹部，其中蝕刻製程的生長速率大於蝕刻製程的蝕刻速率。在一些實施例中，使用生長製程及蝕刻製程的組合來填充凹部。例如，在凹部生長一層材料，然後對生長的材料進行蝕刻製程以移除一部分材料。然後，對蝕刻的材料執行後續的生長製程，直至在凹部中達到所需的材料厚度為止。在一些實施例中，生長製程持續，直至材料的頂表面在基板的頂表面上方為止。在一些實施例中，生長製程持續，直至材料的頂表面與基板的頂表面共面。在一些實施例中，通過各向同性或各向異性蝕刻製程移除阱204的一部分。蝕刻製程選擇性地蝕刻阱204，而不蝕刻閘極結構230及間隔物220。在一些實施例中，使用活性離子蝕刻(reactive ion etch; RIE)、濕蝕刻或其他合適的技術來執行蝕刻製程。在一些實施例中，半導體材料沈積在凹部中以形成源/汲極特徵。在一些實施例中，執行磊晶製程以將半導體材料沈積在凹部中。在一些實施例中，磊晶製程包括選擇性磊晶生長(selective epitaxy growth; SEG)製程、CVD製程、分子束磊晶(molecular beam epitaxy; MBE)、其他合適的製程及/或其組合。磊晶製程使用與基板202的成分相互作用的氣態及/或液態前驅物。在一些實施例中，源/汲極特徵包括磊晶生長矽(epitaxially grown silicon; epi Si)、碳化矽或矽鍺。在一些情況下，在磊晶製程期間，與閘極結構230相關聯的IC裝置的源/汲極特徵被原位摻雜或不摻雜。若在Epi製程期間不摻雜源/汲特徵，則在某些情況下會在後續製程中摻雜源/汲特徵。通過離子注入、電漿浸沒離子注入、氣體及/或固體源擴散、其他合適的製程及/或其組合來實現後續的摻雜製程。在一些實施例中，在形成源/汲極特徵之後及/或在隨後的摻雜製程之後，將源/汲極特徵進一步曝露於退火製程。
在方法1000B的操作1036中，在第一阱中製造第二阱。在一些實施例中，第二阱在第二方向Y上延伸，並具有第二摻雜劑類型。在一些實施例中，第二阱與汲極區的一部分或源極區的一部分之一相鄰。在一些實施例中，方法1000B的第二阱至少包括N阱206或506。在一些實施例中，在形成源極區及汲極區之前形成複數個阱。在一些實施例中，在形成方法1000B的源極區及汲極區之前形成方法1000B的第二阱。例如，在一些實施例中，在操作1032及1034之前執行操作1036。在一些實施例中，在操作1030之後執行操作1036，然後在操作1036之後執行操作1032及1034。
在一些實施例中，至少第二阱、第四阱(下文描述)或第五阱(下文描述)包括n型摻雜劑。在一些實施例中，n型摻雜劑包括磷、砷或其他合適的n型摻雜劑。在一些實施例中，n型摻雜劑濃度在約1×1012 原子/cm2 至約1×1014 原子/cm2 的範圍內。在一些實施例中，至少第二阱、第四阱或第五阱通過離子注入形成。離子注入的功率在約1500 k電子伏特(electron volt; eV)至約8000 k eV的範圍內。在一些實施例中，雙深阱120的深度在約5微米(micron; μm)至約10 μm的範圍內。在一些實施例中，至少第二阱、第四阱或第五阱磊晶生長。在一些實施例中，至少第二阱、第四阱或第五阱包含在表面上方生長的磊晶層。在一些實施例中，通過在磊晶製程期間添加摻雜劑來摻雜磊晶層。在一些實施例中，在形成磊晶層之後，通過離子注入來摻雜磊晶層，並且具有上述的摻雜劑濃度。
在方法1000B的操作1038中，製造電晶體的閘極區。在一些實施例中，閘極區位於汲極區與源極區之間。在一些實施例中，閘極區在第一阱及基板上方。在一些實施例中，方法1000B的閘極區至少包括閘極結構230、電晶體260的閘極或NMOS電晶體N1。
在一些實施例中，至少製造閘極區的操作1038或製造假性閘極區的操作1050包括執行一或多個沈積製程以形成一或多個介電材料層之步驟。在一些實施例中，沈積製程包括化學氣相沈積(chemical vapor deposition; CVD)、電漿增強CVD (plasma enhanced CVD; PECVD)、原子層沈積(atomic layer deposition; ALD)或適於沈積一或多個材料層的其他製程。在一些實施例中，製造閘極區之步驟包括執行一或多個沈積製程以形成一或多個導電材料層之步驟。在一些實施例中，製造閘極區之步驟包括形成閘電極或假性閘電極之步驟。在一些實施例中，製造閘極區之步驟包括沈積或生長至少一個介電層，例如閘極介電質222之步驟。在一些實施例中，使用摻雜或非摻雜的多晶矽(或聚矽)形成閘極區。在一些實施例中，閘極區包括金屬，例如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其他合適的導電材料或其組合。
在方法1000B的操作1040中，在第一阱中製造第三阱。在一些實施例中，第三阱具有在第二方向Y上延伸的第一摻雜劑類型。在一些實施例中，第三阱圍繞第二阱、汲極區、源極區及閘極區。在一些實施例中，方法1000B的第三阱至少包括P阱抽頭216。在一些實施例中，第三阱的製造類似於操作1030的至少一部分，因此省略相似的描述。
在方法1000B的操作1042中，將一組導電區沈積在IC上方。在一些實施例中，操作1042包括以下步驟：至少在汲極區上方沈積第一導電區，從而形成電晶體260或NMOS電晶體N1的汲極觸點；在源極區上方沈積第二導電區，從而形成電晶體260或NMOS電晶體N1的源極觸點；在第三阱上方沈積第三導電區，從而形成電晶體260或NMOS電晶體N1的抽頭觸點；在汲極觸點上方沈積第四導電區，從而將汲極觸點耦合至IO襯墊區108；或在源極觸點及抽頭觸點上方沈積第五導電區，從而將源極觸點、抽頭觸點及參考電壓供應端子106耦合在一起。在一些實施例中，方法1000B的第四導電區為導電區270。在一些實施例中，方法1000B的第五導電區為導電區272。
在一些實施例中，操作1042進一步包括在閘極區上方沈積第六導電區，從而形成電晶體260或NMOS電晶體N1的閘極觸點之步驟。
在一些實施例中，使用微影術及材料移除製程的組合來形成方法1000B的一組導電區，以在基板上方的絕緣層(未圖示)中形成開口。在一些實施例中，微影術製程包括圖案化光阻劑(諸如，正光阻劑或負光阻劑)之步驟。在一些實施例中，微影術製程包括形成硬質罩幕、抗反射結構或另一種合適的微影術結構。在一些實施例中，材料移除製程包括濕蝕刻製程、乾蝕刻製程、RIE製程、雷射鑽孔或其他合適的蝕刻製程。然後用導電材料例如銅、鋁、鈦、鎳、鎢或其他合適的導電材料填充開口。在一些實施例中，使用CVD、PVD、濺射、ALD或其他合適的形成製程來填充開口。
在方法1000B的操作1044中，在第一阱中製造第四阱。在一些實施例中，第四阱具有第二摻雜劑類型，在第二方向Y上延伸，並且在第一方向X上與第二阱隔開。在一些實施例中，第四阱與源極區的一部分或汲極區的一部分中的另一者相鄰。在一些實施例中，方法1000B的第四阱至少包括N阱206或506。
在方法1000B的操作1046中，在第一阱中製造第五阱。在一些實施例中，第五阱具有第二摻雜劑類型，在第一方向X上延伸，並且在第二方向Y上與第二阱隔開。在一些實施例中，第五阱位於第三阱的側面與第二阱之間。在一些實施例中，第五阱為由至少阱佈局圖案730a或730b製造的相應阱。在一些實施例中，第五阱至少類似於N阱206或506，並且省略相似詳細描述。
在方法1000B的操作1048中，在第四阱中製造一組源極區及一組汲極區。在一些實施例中，該組源極區及該組汲極區具有第二摻雜劑類型，並且在第二方向Y上延伸。在一些實施例中，方法1000B的該組源極區為由通過至少主動區佈局圖案812或814製造的相應源極區。在一些實施例中，方法1000B的該組汲極區為由至少主動區佈局圖案812或814製造的相應源極區。在一些實施例中，汲極區類似於電晶體260，並且省略相似詳細描述。在一些實施例中，源極區類似於電晶體260的源極，並且省略相似詳細描述。
在方法1000B的操作1050中，在該組源極區與該組汲極區之間製造一組假性閘極區。在一些實施例中，該組假性閘極區在第二方向Y上延伸，並且在第一方向X上彼此隔開。在一些實施例中，該組源極區、該組汲極區及該組假性閘極區對應於一組假性電晶體。在一些實施例中，方法1000B的該組假性閘極區為由至少一組閘極佈局圖案830或840製造的相應假性閘極區。在一些實施例中，假性閘極區類似於電晶體260的閘極，並且省略相似詳細描述。
在一些實施例中，執行方法1000B的至少一或多個操作以製造NMOS電晶體N1，並且該些操作與上述操作相似，因此省略相似詳細描述。在一些實施例中，執行方法1000B的一或多個操作以製造類似於積體電路100A、100B、200A、400A、500A、600A的積體電路(第1A圖、第1B圖、第2A圖、第4A圖、第5A圖或第6A圖)、突返裝置陣列300A (第3A圖)或等效電路200B (第2B圖)、500B (第5B圖)或600B (第6B圖)或具有與至少佈局設計300B、400B、500C、600C、700A-700C或800A-800C相似特徵的積體電路(第3B圖、第4B圖、第5C圖、第6C圖、第7A圖至第7C圖或第8A圖至第8C圖)，然後重複方法1000B的一或多個操作以製造類似於積體電路100A、100B、200A、400A、500A、600A的附加積體電路(第1A圖、第1B圖、第2A圖、第4A圖、第5A圖或第6A圖)、突返裝置陣列300A (第3A圖)或等效電路200B (第2B圖)、500B (第5B圖)或600B (第6B圖)或具有與至少佈局設計300B、400B、500C、600C、700A-700C或800A-800C相似特徵的積體電路(第3B圖、第4B圖、第5C圖、第6C圖、第7A圖至第7C圖或第8A圖至第8C圖)。
在一些實施例中，方法1000B的至少一或多個操作由第13圖的系統1300執行。在一些實施例中，至少一種方法(諸如，以上討論的方法1000B)全部或部分地由包括系統1300的至少一個製造系統執行。
方法1000B的一或多個操作由IC晶圓廠1340 (第13圖)執行以製造IC裝置1360。在一些實施例中，方法1000B的一或多個操作由製造工具1352執行以製造晶圓1342。
第11圖為根據一些實施例的一種操作電路的方法1100的流程圖。在一些實施例中，方法1100的電路至少包括積體電路100A、100B、200A、400A、500A、600A (第1A圖、第1B圖、第2A圖、第4A圖、第5A圖或第6A圖)、突返裝置陣列300A (第3A圖)或等效電路200B (第2B圖)、500B (第5B圖)或600B (第6B圖)。應當理解，可在第11圖所示的方法1100之前、期間及/或之後執行附加操作，並且本文僅簡要描述一些其他製程。應當理解，方法1100利用積體電路100A、100B、200A、400A、500A、600A (第1A圖、第1B圖、第2A圖、第4A圖、第5A圖或第6A圖)、突返裝置陣列300A (第3A圖)或等效電路200B (第2B圖)、500B (第5B圖)或600B (第6B圖)中的一或多者的特徵。
在方法1100的操作1102中，將ESD電壓施加至IO襯墊108上。在一些實施例中，ESD電壓大於電壓供應端子104的供應電壓VDD。
在操作1104中，響應於將ESD電壓施加至IO襯墊108，使電晶體260的汲極區212與P阱204之間的PN結反向偏置，直至發生突崩潰為止。
在操作1106中，突崩潰在電晶體260中發生，從而導致汲極區212的汲極電流增加，並產生向寄生BJT (例如，BJT 240)的基極242偏移的空穴。在一些實施例中，操作1106進一步包括響應於來自突崩潰的空穴的流動而引起BJT 240的基極電阻Rb兩端的電壓降之步驟。
在操作1108中，響應於BJT 240的基極242的電壓增加，使BJT 240的基極-射極結正向偏置。在一些實施例中，操作1108進一步包括使空穴的基板電流流至基板202中的P阱204的P阱抽頭216，從而進一步增加寄生NPN BJT (例如，BJT 240)的基極-射極電壓之步驟。例如，如相對於第2B圖所述，由於參考電壓端子106的低電壓位準(例如，電壓VSS)耦合至P阱抽頭216，空穴的基板電流流至基板202中的P阱204的P阱抽頭216。在P阱204及/或基板202中流動的空穴的電流增加了基極電阻Rb兩端的電壓降，從而增加了寄生NPN BJT (例如，BJT 240)的基極-射極電壓Vbe。例如，如第2A圖及第2B圖所述，與其他方法相比，在至少P阱204中或在基板202上添加N阱206使得BJT 240或電晶體260的基極電阻Rb增加。因此，BJT 240的增加的基極電阻Rb導致寄生NPN BJT (例如，BJT 240)的基極-射極電壓Vbe比其他方法更快地增加。
在操作1110中，響應於基極-射極電壓等於或高於臨界電壓，使寄生NPN BJT (例如BJT 240)導通，從而使ESD電流I1及/或IO襯墊108上的ESD電壓自導通的寄生NPN BJT放電至參考電壓端子106。因此，來自ESD事件的高ESD電流I1被重定向遠離電晶體260的閘極結構230。在一些實施例中，由於通過在至少P阱204中或在基板202上添加N阱206來增加BJT 240的基極電阻Rb，使得基極-射極電壓Vbe朝著BJT 240的臨界電壓Vth更快地上升，從而使BJT 240更早地以降低的ESD觸發電壓Vth導通，並且IO襯墊108上的ESD電壓比其他方法更快地放電。
在一些實施例中，不執行至少方法900、1000A或1100的一或多個操作。在一些實施例中，儘管上面參考第2A圖及第2B圖描述了方法1100，但應理解，方法1100利用了第1A圖、第1B圖及第3A圖至第8C圖中的一或多者的特徵。在該些實施例中，將與積體電路200A或等效電路200B的描述及操作一致地執行方法1100的其他操作。
至少積體電路100A、100B、200A、400A、500A、600A (第1A圖、第1B圖、第2A圖、第4A圖、第5A圖或第6A圖)、突返裝置陣列300A (第3A圖)或等效電路200B (第2B圖)、500B (第5B圖)或600B (第6B圖)中的其他電晶體類型或其他數量的電晶體在本案的一實施例的範圍內。
第12圖為根據一些實施例的用於設計IC佈局設計及製造IC電路的系統1200的示意圖。在一些實施例中，系統1200產生或放置本文所述的一或多個IC佈局設計。系統1200包括硬體處理器1202及編碼有(即，存儲)電腦程式碼1206 (即，一組可執行指令1206)的非暫時性電腦可讀儲存媒體1204 (例如，記憶體1204)。電腦可讀儲存媒體1204用以與用於產生積體電路的製造機器對接。處理器1202經由匯流排1208電耦合至電腦可讀儲存媒體1204。處理器1202亦通過匯流排1208電耦合至I/O介面1210。網路介面1212亦通過匯流排1208電耦合至處理器1202。網路介面1212連接至網路1214，以便處理器1202及電腦可讀儲存媒體1204能夠通過網路1214連接至外部元件。處理器1202用以執行在電腦可讀儲存媒體1204中編碼的電腦程式碼1206，以使系統1200可用於執行至少方法900或1000A中所述的部分或全部操作。
在一些實施例中，處理器1202為中央處理器(central processing unit; CPU)、多重處理器、分散式處理系統、應用特定積體電路(application specific integrated circuit; ASIC)及/或合適的處理單元。
在一些實施例中，電腦可讀儲存媒體1204為電子系統、磁力系統、光學系統、電磁系統、紅外線系統及/或半導體系統(或設備或裝置)。例如，電腦可讀儲存媒體1204包括半導體或固態記憶體、磁帶、可移動電腦磁片、隨機存取記憶體(random access memory; RAM)、唯讀記憶體(read-only memory; ROM)、剛性磁碟及/或光碟。在使用光碟的一些實施例中，電腦可讀儲存媒體1204包括唯讀光碟記憶體(compact disk-read only memory; CD-ROM)、光碟讀/寫器(compact disk-read/write; CD-R/W)及/或數位視訊光碟(digital video disc; DVD)。
在一些實施例中，儲存媒體1204存儲用以使系統1200執行至少方法900或1000A的電腦程式碼1206。在一些實施例中，儲存媒體1204亦存儲執行至少方法900或1000A所需的資訊以及在執行至少方法900或1000A期間產生的資訊，諸如佈局設計1216、使用者介面1218及製造單元1220，及/或一組可執行指令來執行至少方法900或1000A的操作。在一些實施例中，佈局設計1216包含至少佈局設計300B、400B、500C、600C、700A-700C或800A-800C中的一或多個佈局圖案(第3B圖、第4B圖、第5C圖、第6C圖、第7A圖至第7C圖或第8A圖至第8C圖)。
在一些實施例中，儲存媒體1204存儲用於與製造機器對接的指令(例如，電腦程式碼1206)。指令(例如，電腦程式碼1206)使處理器1202能夠產生製造機器可讀的製造指令，以在製造製程中有效地實施至少方法900或1000A。
系統1200包括I/O介面1210。I/O介面1210耦合至外部電路。在一些實施例中，I/O介面1210包括鍵盤、小鍵盤、滑鼠、軌跡球、觸控板及/或遊標方向鍵，用於將資訊及命令傳達至處理器1202。
系統1200亦包括耦合至處理器1202的網路介面1212。網路介面1212允許系統1200與網路1214通訊，一或多個其他電腦系統連接至該網路1214。網路介面1212包括無線網路介面，諸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA，或有線網路介面，諸如ETHERNET、USB或IEEE-1394。在一些實施例中，至少方法900或系統1000A在兩個或更多個系統1200中實現，並且諸如佈局設計的資訊及使用者介面經由網路1214在不同系統1200之間交換。
系統1200用以通過I/O介面1210或網路介面1212接收與佈局設計有關的資訊。該資訊通過匯流排1208傳送至處理器1202，以判定用於產生積體電路，諸如積體電路100A、100B、200A、400A、500A、600A (第1A圖、第1B圖、第2A圖、第4A圖、第5A圖或第6A圖)、突返裝置陣列300A (第3A圖)或等效電路200B (第2B圖)、500B(第5B圖)或600B (第6B圖)的佈局設計。然後，將佈局設計作為佈局設計1216存儲在電腦可讀媒體1204中。系統1200用以通過I/O介面1210或網路介面1212接收與使用者介面有關的資訊。該資訊作為使用者介面1218存儲在電腦可讀媒體1204中。系統1200用以通過I/O介面1210或網路介面1212接收與製造單元有關的資訊。該資訊作為製造單元1220存儲在電腦可讀媒體1204中。在一些實施例中，製造單元1220包括系統1200利用的製造資訊。在一些實施例中，製造單元1220包括第13圖的至少罩幕製造1334或IC晶圓廠1340。
在一些實施例中，至少方法900或1000A實現為用於由處理器執行的獨立軟體應用。在一些實施例中，至少方法900或1000A實現為作為附加軟體應用的一部分的軟體應用。在一些實施例中，至少方法900或1000A實現為軟體應用的插件。在一些實施例中，至少方法900或1000A實現為作為EDA工具的一部分的軟體應用。在一些實施例中，至少方法900或1000A實現為由EDA工具使用的軟體應用。在一些實施例中，EDA工具用於產生積體電路裝置的佈局。在一些實施例中，佈局存儲在非暫時性電腦可讀媒體上。在一些實施例中，使用諸如可自CADENCE DESIGN SYSTEMS, Inc.獲得的VIRTUOSO®之類的工具或另一種合適的佈局產生工具來產生佈局。在一些實施例中，佈局基於網路連線表產生，該網路連線表基於原理圖設計創建。在一些實施例中，至少方法900或1000A的至少一部分由製造裝置實現，以使用基於由系統1200產生的一或多個佈局設計而製造的一組罩幕來製造積體電路。在一些實施例中，系統1200、一種製造裝置使用基於本案的一實施例的一或多個佈局設計而製造的一組罩幕來製造積體電路。在一些實施例中，第12圖的系統1200產生比其他方法小的積體電路的佈局設計。在一些實施例中，第12圖的系統1200產生比其他方法佔據更少的面積並提供更好的選路資源的積體電路結構的佈局設計。
第13圖為根據本案的一實施例的至少一個實施例的積體電路(integrated circuit; IC)製造系統1300及與其相關聯的IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用製造系統1300製造(A)一或多個半導體罩幕或(B)半導體積體電路層中的至少一個組件中的至少一者。
在第13圖中，IC製造系統1300 (以下稱為「系統1300」)包括在設計、開發及製造週期及/或與製造IC裝置1360有關的服務彼此相互作用的實體，諸如設計室1320、罩幕室1330及IC製造商/製造者(「晶圓廠」) 1340。系統1300中的實體通過通訊網路連接。在一些實施例中，通訊網路為單個網路。在一些實施例中，通訊網路為各種不同的網路，諸如內部網路及網際網路。通訊網路包括有線及/或無線通訊通道。每一實體與一或多個其他實體彼此相互作用，並向一或多個其他實體提供服務及/或自其接收服務。在一些實施例中，設計室1320、罩幕室1330及IC晶圓廠1340中的一或多者由單個較大公司擁有。在一些實施例中，設計室1320、罩幕室1330及IC晶圓廠1340中的一或多者在公用設施中共存並使用公用資源。
設計室(或設計團隊) 1320產生IC設計佈局1322。IC設計佈局1322包括設計用於IC裝置1360的各種幾何圖案。幾何圖案對應於構成待製造之IC裝置1360的各種組件的金屬、氧化物或半導體層的圖案。各個層組合形成各種IC特徵。例如，IC設計佈局1322的一部分包括各種IC特徵，諸如有效區、閘電極、源電極及汲電極、層間互連的金屬線或過孔以及用於在接合襯墊上形成的開口，將形成於半導體基板(例如矽晶圓)及設置於半導體基板上的各種材料層中。設計室1320實施適當的設計程序以形成IC設計佈局1322。設計程序包括邏輯設計、實體設計或位置及佈線中的一或多者。IC設計佈局1322呈現在具有幾何圖案資訊的一或多個資料檔案中。例如，IC設計佈局1322可以GDSII檔案格式或DFII檔案格式表達。
罩幕室1330包括資料準備1332及罩幕製造1334。罩幕室1330使用IC設計佈局1322來製造一或多個罩幕1345，以根據IC設計佈局1322來製造IC裝置1360的各個層。罩幕室1330執行罩幕資料準備1332，其中IC設計佈局1322翻譯為代表性資料檔案(representative data file; RDF)。罩幕資料準備1332為罩幕製造1334提供RDF。罩幕製造1334包括罩幕寫入器。罩幕寫入器將RDF轉換為基板上的圖像，諸如罩幕(網線)1345或半導體晶圓1342。IC設計佈局1322由罩幕資料準備1332操縱以符合罩幕寫入器的特定特性及/或IC晶圓廠1340的要求。在第13圖中，罩幕資料準備1332及罩幕製造1334被示為單獨的元件。在一些實施例中，罩幕資料準備1332及罩幕製造1334可統稱為罩幕資料準備。
在一些實施例中，罩幕資料準備1332包括光學鄰近校正(optical proximity correction; OPC)，該OPC使用微影術增強技術來補償影像誤差，諸如可能由於衍射、干涉、其他處理效果等引起的影像誤差。OPC調整IC設計佈局1322。在一些實施例中，罩幕資料準備1332包括其他解析度增強技術(resolution enhancement technique; RET)，諸如離軸照明、次級解析輔助特徵、相移罩幕、其他合適的技術等或其組合。在一些實施例中，亦使用反微影術技術(inverse lithography technology; ILT)，該技術將OPC視為反成像問題。
在一些實施例中，罩幕資料準備1332包括罩幕規則核對器(mask rule checker; MRC)，該罩幕規則核對器使用一組罩幕建立規則來核對已在OPC中進行過處理的IC設計佈局，該罩幕建立規則含有某些幾何及/或連通性限制以確保足夠邊界，從而解決半導體製造製程等中的變化性。在一些實施例中，MRC修改IC設計佈局以補償罩幕製造1334期間的限制，此舉可以取消由OPC執行之修改的一部分以滿足罩幕建立規則。
在一些實施例中，罩幕資料準備1332包括微影術製程核對(lithography process checking; LPC)，該LPC模擬將由IC晶圓廠1340實施以製造IC裝置1360的處理。LPC基於IC設計佈局1322來模擬該處理以建立模擬製造裝置，諸如IC裝置1360。LPC模擬中的處理參數可包括與IC製造週期的各種製程相關的參數、與用於製造IC的工具相關的參數及/或製造製程的其他態樣。LPC考慮了各種因素，諸如航空影像對比度、焦點深度(depth of focus; DOF)、罩幕誤差增強因素(mask error enhancement factor; MEEF)、其他合適的因素等或其組合。在一些實施例中，在通過LPC建立了模擬製造裝置之後，若模擬裝置在形狀上不夠接近以滿足設計規則，則重複OPC及/或MRC以進一步完善IC設計佈局1322。
應當理解，為了清楚起見，已經簡化了罩幕資料準備1332的以上描述。在一些實施例中，資料準備1332包括諸如邏輯操作(logic operation; LOP)之類的附加特徵，以根據製造規則來修改IC設計佈局。另外，可以各種不同的順序來執行在資料準備1332期間應用於IC設計佈局1322的製程。
在罩幕資料準備1332之後以及在罩幕製造1334期間，基於修改的IC設計佈局1322來製造罩幕1345或一組罩幕1345。在一些實施例中，罩幕製造1334包括基於IC設計佈局1322進行一或多次微影術曝光。在一些實施例中，基於修改的IC設計佈局1322，使用電子束或複數個電子束的機構在罩幕(光罩或網線) 1345上形成圖案。罩幕1345可以各種技術形成。在一些實施例中，使用二元技術形成罩幕1345。在一些實施例中，罩幕圖案包括不透明區域及透明區域。用於曝光已經塗覆在晶圓上的影像敏感材料層(例如，光阻劑)的輻射束(諸如紫外線(ultraviolet; UV)束)被不透明區域阻擋並且透射通過透明區域。在一個實例中，罩幕1345的二元版本包括透明基板(例如，熔融石英)及塗覆在二元罩幕的不透明區域中的不透明材料(例如，鉻)。在另一實例中，使用相轉移技術形成罩幕1345。在罩幕1345的相轉移罩幕(phase shift mask; PSM)版本中，形成在罩幕上的圖案中的各種特徵用以具有適當的相差以增強解析度及成像品質。在各種實例中，PSM可以為衰減的PSM或交替的PSM。由罩幕製造1334產生的罩幕用於各種製程中。例如，在離子佈植製程中使用此罩幕，以在半導體晶圓中形成各種摻雜區，在蝕刻製程中使用此罩幕，以在半導體晶圓中形成各種蝕刻區域，及/或在其他合適的製程中使用。
IC晶圓廠1340為包括用於製造各種不同IC產品的一或多個製造設施的IC製造實體。在一些實施例中，IC晶圓廠1340為半導體鑄造廠。例如，可能存在用於該些IC產品的前端製造(前端製程(front-end-of-line; FEOL)製造)的製造設施，而第二製造設施可以為IC產品(後端製程(back-end-of-line; BEOL)製造)的互連及封裝提供後端製造，並且第三製造設施可為鑄造企業提供其他服務。
IC晶圓廠1340包括用以在半導體晶圓1342上執行各種製造操作的晶圓製造工具1352 (以下稱為「製造工具1352」)，從而根據罩幕(例如，罩幕1345)來製造IC裝置1360。在各種實施例中，製造工具1352包括晶圓步進機、離子注入機、光阻劑塗佈機、處理室(例如，CVD室或LPCVD爐)、CMP系統、電漿蝕刻系統、晶圓清潔系統或能夠執行如本文所述的一或多個合適的製造製程的其他製造設備中的一或多者。
IC晶圓廠1340使用由罩幕室1330製造的罩幕1345來製造IC裝置1360。因此，IC晶圓廠1340至少間接地使用IC設計佈局1322來製造IC裝置1360。在一些實施例中，半導體晶圓1342由IC晶圓廠1340使用罩幕1345製造，以形成IC裝置1360。在一些實施例中，IC製造包括至少間接基於IC設計佈局1322進行一或多次微影術曝光。半導體晶圓1342包括矽基板或在其上形成有材料層的其他合適的基板。半導體晶圓1342進一步包括各種摻雜區、介電特徵、多層互連等中的一或多者(在隨後的製造步驟中形成)。
系統1300被示為具有設計室1320、罩幕室1330或IC晶圓廠1340作為單獨的組件或實體。然而，應當理解，設計室1320、罩幕室1330或IC晶圓廠1340中的一或多者為相同組件或實體的一部分。
關於積體電路(integrated circuit; IC)製造系統(例如，第13圖的系統1300)以及與其相關聯的IC製造流程的細節例如在2016年2月9日授權的美國專利第9,256,709號、2015年10月1日發佈的授權前公告第20150278429號、2014年2月6日發佈的美國授權前公告第20140040838號及2007年8月21日授權的美國專利第7,260,442號中發現，其全部內容以引用的方式併入本文中。
此外，第1A圖至第13圖所示的各種PMOS電晶體具有特定的摻雜劑類型(例如，N型或P型)，並且僅用於說明目的。本案的實施例不限於特定的電晶體類型，並且第1A圖至第13圖中所示的PMOS或NMOS電晶體中的一或多者可以用不同電晶體/摻雜劑類型的相應電晶體代替。類似地，以上描述中使用的各種信號的低或高邏輯值亦用於說明。當激活及/或去激活信號時，本案的實施例不限於特定的邏輯值。選擇不同的邏輯值在各種實施例的範圍內。在第1A圖至第13圖中選擇不同數量的PMOS電晶體在各種實施例的範圍內。
本案的一個態樣涉及一種ESD保護電路。突返ESD保護電路包括基板中的第一阱、電晶體的汲極區、電晶體的源極區、電晶體的閘極區及嵌入第一阱中的第二阱。第一阱具有第一摻雜劑類型。汲極區在第一阱中，並且具有不同於第一摻雜劑類型的第二摻雜劑類型。源極區在第一阱中，具有第二摻雜劑類型，並且在第一方向上與汲極區隔開。閘極區在第一阱及基板上方。第二阱嵌入第一阱中，並且與汲極區的一部分相鄰。第二阱具有第二摻雜劑類型。在一些實施例中，突返靜電放電保護電路進一步包含抽頭阱，位於第一阱中並具有第一摻雜劑類型。在一些實施例中，突返靜電放電保護電路進一步包含輸入/輸出襯墊，耦合至汲極區；及參考電壓供應端子，耦合至源極區及抽頭阱。在一些實施例中，突返靜電放電保護電路進一步包含寄生雙極性接面電晶體，位於第一阱中，寄生雙極性接面電晶體具有基極、集極及射極，集極透過汲極區耦合至輸入/輸出襯墊，射極耦合至源極區；亦包含第一阱及基板的一寄生基極電阻，寄生基極電阻具有透過抽頭阱耦合至參考電壓供應端子的第一端及耦合至寄生雙極性接面電晶體的基極的第二端，其中寄生雙極性接面電晶體用以響應於寄生雙極性接面電晶體的基極-射極電壓等於或大於來自施加於輸入/輸出襯墊的靜電放電電壓的臨界電壓而導通，從而通過寄生雙極性接面電晶體將靜電放電電壓放電至參考電壓供應端子。在一些實施例中，閘極區耦合至源極區、抽頭阱及參考電壓供應端子。在一些實施例中，第一阱在第一方向上具有第一寬度，並且第二阱在第一方向上具有第二寬度，第二寬度小於第一寬度。在一些實施例中，突返靜電放電保護電路進一步包含第三阱，嵌入第一阱中，第三阱具有第二摻雜劑類型並與源極區的部分相鄰。在一些實施例中，第三阱在第一方向上具有第三寬度，第三寬度至少與第一寬度或第二寬度不同。在一些實施例中，電晶體對應一驅動器電路；閘極區對應驅動器電路的閘極；汲極區對應驅動器電路的汲極；及源極區對應驅動器電路的源極。
本案的另一態樣涉及一種ESD保護電路。在一些實施例中，ESD保護電路包括基板中的第一阱，第一阱具有第一摻雜劑類型；第一電晶體的汲極區，汲極區在第一阱中並具有不同於第一摻雜劑類型的第二摻雜劑類型；第一電晶體的源極區，源極區在第一阱中，具有第二摻雜劑類型，並且在第一方向上與汲極區隔開；第一電晶體的閘極區，閘極區在第一阱及基板上方；第二阱，嵌入在第一阱中並且與源極區的一部分相鄰，並且第二阱具有第二摻雜劑類型；及抽頭阱，位於第一阱中並具有第一摻雜類型，並耦合至源極區。在一些實施例中，ESD保護電路進一步包括耦合至汲極區的輸入/輸出(input/output; IO)襯墊；及耦合至源極區及抽頭阱的參考電壓供應端子。在一些實施例中，閘極區耦合至源極區、抽頭阱及參考電壓供應端子。在一些實施例中，ESD保護電路進一步包括第一阱中的寄生BJT，寄生BJT具有基極、集極及射極，集極通過汲極區耦合至IO襯墊，射極耦合至源區；及第一阱及基板的寄生基極電阻，寄生基極電阻的第一端通過抽頭阱耦合至參考電壓供應端子，第二端耦合至寄生BJT的基極，其中寄生BJT用以響應於寄生BJT的基極-射極電壓等於或高於來自施加於IO襯墊的ESD電壓的臨界電壓而導通，從而通過寄生BJT將ESD電壓放電至參考電壓供應端子。在一些實施例中，ESD保護電路進一步包括與第一電晶體並聯耦合的第二電晶體，第二電晶體對應於驅動器電路，並且第二電晶體包含：第二電晶體的閘極，用以接收驅動器信號；第二電晶體的汲極，耦合至IO襯墊以及第一電晶體的汲極區；第二電晶體的主體；及第二電晶體的源極，耦合至第二電晶體的主體、參考電壓供應端子及第一電晶體的源極區。在一些實施例中，ESD保護電路進一步包括在第二電晶體的閘極與第二電晶體的汲極之間的寄生電容，其中第二電晶體的閘極通過寄生電容電容耦合至第二電晶體的汲極及IO襯墊，閘極在正ESD事件期間通過寄生電容接收施加於IO襯墊的ESD電壓，從而使第二電晶體導通並在第一阱中產生通道電流。在一些實施例中，第一阱在第一方向上具有第一寬度，並且第二阱在第一方向上具有第二寬度，第二寬度小於第一寬度。
本案的又一態樣涉及一種製造突返靜電放電(electrostatic discharge; ESD)保護電路的方法。在一些實施例中，方法包括以下步驟：在基板中製造第一阱，第一阱沿第一方向延伸並具有第一摻雜劑類型；在第一阱中製造電晶體的汲極區，汲極區沿第一方向延伸並具有不同於第一摻雜劑類型的第二摻雜劑類型；在第一阱中製造電晶體的源極區，源極區沿第一方向延伸，具有第二摻雜劑類型並且在第二方向上與汲極區隔開，第二方向與第一方向不同；在第一阱中製造第二阱，第二阱沿第一方向延伸，具有第二摻雜劑類型並且與汲極區的一部分相鄰；及製造電晶體的閘極區，閘極區位於汲極區與源極區之間並且在第一阱及基板上方。在一些實施例中，方法進一步包括以下步驟：在第一阱中製造第三阱，第三阱具有第一摻雜劑類型，沿第一方向延伸並圍繞第二阱、汲極區、源極區及閘極區；在汲極區上方沈積第一導電區，從而形成汲極觸點；在源極區上方沈積第二導電區，從而形成源極觸點；在第三阱上方沈積第三導電區，從而形成抽頭觸點；在汲極觸點上方沈積第四導電區，從而將汲極觸點耦合至輸入/輸出(input/output; IO)襯墊區；及在源極觸點及抽頭觸點上方沈積第五導電區，從而將源極觸點、抽頭觸點及參考電壓供應端子耦合在一起。在一些實施例中，方法進一步包括以下步驟：在第一阱中製造第四阱，第四阱具有第二摻雜劑類型，沿第一方向延伸，並且在第二方向上與第二阱隔開，第四阱與源極區的一部分相鄰。在一些實施例中，方法進一步包括以下步驟：在第一阱中製造第四阱，第四阱具有第二摻雜劑類型，沿第二方向延伸，並且在第一方向上與第二阱隔開，第四阱位於第三阱的側面與第二阱之間；在第四阱中製造一組源極區及一組汲極區，組源極區及組汲極區具有第二摻雜劑類型並且沿第一方向延伸；及在組源極區與組汲極區之間製造一組假性閘極區，組假性閘極區沿第一方向延伸並且在第二方向上彼此分離，組源極區、組汲極區及組假性閘極區對應一組假性電晶體。
本案的另一態樣涉及一種製造突返ESD保護電路的方法。方法包括以下步驟：由處理器產生突返ESD保護電路的佈局設計，並基於突返ESD保護電路的佈局設計來製造突返ESD保護電路。在一些實施例中，產生突返ESD保護電路的佈局設計之步驟包括產生在第一方向上延伸並且處於第一佈局位準的第一主動區佈局圖案之步驟，第一主動區佈局圖案對應於在p阱中製造突返ESD保護電路的汲極區。在一些實施例中，產生突返ESD保護電路的佈局設計之步驟進一步包括產生沿第一方向延伸並且處於第一佈局位準中的第二主動區佈局圖案之步驟，第二主動區佈局圖案對應於在p阱中製造突返ESD保護電路的的源極區。在一些實施例中，產生突返ESD保護電路的佈局設計之步驟進一步包括產生沿與第一方向不同的第二方向上延伸，處於第二佈局位準並且在第一主動區佈局圖案上方的第一阱佈局圖案之步驟，第一阱佈局圖案對應於製造突返ESD保護電路的第一n阱，第一n阱嵌入p阱中並與汲極區的一部分相鄰。
本案的又一態樣涉及一種製造突返ESD保護電路的方法。方法包括：由處理器放置突返ESD保護電路陣列的佈局設計；以及基於突返ESD保護電路陣列的佈局設計來製造突返ESD保護電路陣列。在一些實施例中，放置突返ESD保護電路陣列的佈局設計之步驟包括將第一主動區佈局圖案放置在第一佈局位準中之步驟，第一主動區佈局圖案沿第一方向延伸，並且對應於在p阱中製造突返ESD保護電路陣列的第一突返ESD保護電路的汲極區。在一些實施例中，放置突返ESD保護電路陣列的佈局設計之步驟進一步包括將第二主動區佈局圖案放置在第一佈局位準中之步驟，第二主動區佈局圖案沿第一方向延伸，並且對應於在p阱中製造突返ESD保護電路陣列的第一突返ESD保護電路的源極區。在一些實施例中，放置突返ESD保護電路陣列的佈局設計之步驟進一步包括將第一阱佈局圖案放置在第一主動區佈局圖案或第二主動區佈局圖案上方並且在第二佈局位準中之步驟，第一阱佈局圖案在與第一方向不同的第二方向上延伸，並且對應於製造突返ESD保護電路陣列中的第一突返ESD保護電路的第一n阱，第一n阱嵌入p阱中並且與汲極區或源極區的一部分相鄰。
已經描述了多個實施例。然而，將理解，可以在不脫離本案的一實施例的精神及範圍的情況下進行各種修改。例如，示出為特定摻雜劑類型的各種電晶體(例如，N型或P型金屬氧化物半導體(N-typ Metal Oxide Semiconductor; NMOS或P-type Metal Oxide Semiconductor; PMOS))為出於說明的目的。本案的實施例不限於特定類型。為特定電晶體選擇不同的摻雜劑類型在各種實施例的範圍內。在以上描述中使用的各種信號的低或高邏輯值亦用於說明。當激活及/或去激活信號時，各種實施例不限於特定的邏輯值。選擇不同的邏輯值在各種實施例的範圍內。在各種實施例中，電晶體用作開關。代替電晶體使用的開關電路在各種實施例的範圍內。在各種實施例中，電晶體的源極可用作汲極，並且汲極可用作源極。如此，術語源極及汲極可互換使用。各種信號由相應的電路產生，但為簡單起見，未圖示電路。
各個附圖示出了使用分立電容器進行說明的電容性電路。可以使用等效電路。例如，可以使用電容性裝置、電路或網路(例如，電容器、電容性元件、裝置、電路等的組合)代替分立電容器。上面的說明包括例示性步驟，但是步驟不一定按所示順序執行。根據所揭示的實施例的精神及範圍，可以適當地增加、替換、改變順序及/或消除步驟。
上文概述了數個實施例的特徵，使得本領域技術人員可以更好地理解本案的一實施例的各態樣。本領域技術人員應理解，本領域技術人員可以容易地將本案的一實施例用作設計或修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現相同的優點。本領域技術人員亦應認識到，等效構造不脫離本案的一實施例的精神及範疇，並且在不脫離本案的一實施例的精神及範疇的情況下，等效構造可以進行各種改變、替代及變更。
100A:積體電路 100B:積體電路 102:內部電路 104:電壓供應端子 106:參考電壓供應端子 108:IO襯墊 110:ESD鉗位 120:突返裝置 140:寄生電晶體 200A:積體電路 200B:積體電路 200C:波形圖 202:基板 204:P阱 206:N阱 208:淺溝槽隔離區 210:淺溝槽隔離區 212:汲極區 214:源極區 216:抽頭區 218,218a,218b:LDD區 220:側壁 220a:間隔物 220b:間隔物 222:閘極介電質 230:閘極結構 230a:閘電極 240:寄生BJT 242:基極 244:集極 246:射極 250:基極電阻 260:電晶體 270:導電區 272:導電區 280:曲線 282:曲線 300A:突返裝置陣列 300B:佈局設計 301A:突返裝置佈局設計陣列 301A':突返裝置陣列 301[1,1]:突返裝置 301[1,1]':突返裝置 301[1,2]:突返裝置 301[1,2]':突返裝置 301[1,N]:突返裝置 301[1,N]':突返裝置 301[2,1]:突返裝置 301[2,1]':突返裝置 301[2,2]:突返裝置 301[2,2]':突返裝置 301[2,N]:突返裝置 301[2,N]':突返裝置 301[M,1]:突返裝置 301[M,1]':突返裝置 301[M,2]:突返裝置 301[M,2]':突返裝置 301[M,N]:突返裝置 301[M,N]':突返裝置 312:一組主動區佈局圖案 312a:主動區佈局圖案 312b:主動區佈局圖案 316:一組阱佈局圖案 316a:阱佈局圖案 316b:阱佈局圖案 326:抽頭單元佈局圖案 330:一組閘極佈局圖案 330a:閘極佈局圖案 330b:閘極佈局圖案 330c:閘極佈局圖案 330d:閘極佈局圖案 330e:閘極佈局圖案 400A:積體電路 400B:佈局設計 416:一組阱佈局圖案 416a:阱佈局圖案 416b:阱佈局圖案 440:驅動器電路 450,450a:驅動器電路佈局圖案 500A:積體電路 500B:等效電路 500C:佈局設計 506:N阱 516:一組阱佈局圖案 516a:阱佈局圖案 516b:阱佈局圖案 600A:積體電路 600B:等效電路 600C:佈局設計 700A:佈局設計 700B:佈局設計 700C:佈局設計 730:一組阱佈局圖案 730a:阱佈局圖案 730b:阱佈局圖案 800A:佈局設計 800B:佈局設計 800C:佈局設計 812:主動區佈局圖案 814:主動區佈局圖案 830:一組閘極佈局圖案 830a:閘極佈局圖案 830b:閘極佈局圖案 830c:閘極佈局圖案 830d:閘極佈局圖案 830e:閘極佈局圖案 830f:閘極佈局圖案 830g:閘極佈局圖案 840:一組閘極佈局圖案 840a:閘極佈局圖案 840b:閘極佈局圖案 840c:閘極佈局圖案 840d:閘極佈局圖案 840e:閘極佈局圖案 840f:閘極佈局圖案 840g:閘極佈局圖案 900:方法 902:操作 904:操作 1000A:方法 1000B:方法 1002:操作 1004:操作 1006:操作 1008:操作 1010:操作 1012:操作 1014:操作 1016:操作 1018:操作 1030:操作 1032:操作 1034:操作 1036:操作 1038:操作 1040:操作 1042:操作 1044:操作 1046:操作 1048:操作 1050:操作 1100:操作 1102:操作 1104:操作 1106:操作 1108:操作 1110:操作 1200:系統 1202:處理器 1204:記憶體 1206:指令 1208:匯流排 1210:I/O介面 1212:網路介面 1214:網路 1216:佈局設計 1218:使用者介面 1220:製造單元 1300:系統 1320:設計室 1322:IC設計佈局 1330:罩幕室 1332:資料準備 1334:罩幕製造 1340:晶圓廠 1342:半導體晶圓 1345:罩幕 1352:製造工具 1360:IC裝置 A-A':平面 B-B':平面 C-C':平面 Cgd:寄生電容 D1:距離 D2:距離 DRV:驅動器控制信號 I1:ESD電流 I2:通道電流 Ib:基極電流 N1:NMOS電晶體 P1:節距 PW:P阱 NW:N阱 Psub:基板 Rb:基極電阻 Vb1,Vb2:破壞性電壓 Vh:保持電壓 Vt1:觸發電壓 Vt2:電壓值 W0:寬度 W1:寬度 W1':寬度 W2:寬度 W2':寬度 W3:寬度 W4:寬度 X:第一方向 Y:第二方向 Z:第三方向
結合附圖，根據以下詳細描述可以最好地理解本案的一實施例的各態樣。注意，根據行業中的標準實務，各種特徵未按比例繪製。實際上，為了討論清楚起見，各種特徵的尺寸可任意增加或減小。 第1A圖為根據一些實施例的積體電路的示意性方塊圖。 第1B圖為根據一些實施例的積體電路的一部分的等效電路的電路圖。 第2A圖為根據一些實施例的積體電路的剖面圖。 第2B圖為根據一些實施例的積體電路的等效電路的剖面圖。 第2C圖為與其他方法相比的一些實施例的波形圖。 第3A圖為根據一些實施例的具有複數個突返裝置單元的突返裝置陣列的方塊圖。 第3B圖為根據一些實施例的佈局設計的視圖。 第4A圖為根據一些實施例的積體電路的示意性方塊圖。 第4B圖為根據一些實施例的佈局設計的視圖。 第5A圖為根據一些實施例的積體電路的剖面圖。 第5B圖為根據一些實施例的積體電路的等效電路的剖面圖。 第5C圖為根據一些實施例的佈局設計的視圖。 第6A圖為根據一些實施例的積體電路的剖面圖。 第6B圖為根據一些實施例的積體電路的等效電路的剖面圖。 第6C圖為根據一些實施例的佈局設計的視圖。 第7A圖至第7C圖為根據一些實施例的相應佈局設計的相應視圖。 第8A圖至第8C圖為根據一些實施例的相應佈局設計的相應視圖。 第9圖為根據一些實施例的形成或製造ESD電路的方法的流程圖。 第10A圖為根據一些實施例的積體電路設計及製造流程的至少一部分的功能流程圖。 第10B圖為根據一些實施例的製造積體電路的方法的功能流程圖。 第11圖為根據一些實施例的操作電路的方法的流程圖。 第12圖為根據一些實施例的用於設計IC佈局設計及製造IC電路的系統的示意圖。 第13圖為根據本案的至少一個實施例的積體電路(integrated circuit; IC)製造系統及與其關聯的IC製造流程的方塊圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100B:積體電路
106:參考電壓供應端子
108:IO襯墊
120:突返裝置
140:寄生電晶體
Ib:基極電流
Rb:基極電阻

Claims (20)

  1. 一種突返靜電放電保護電路，包含： 一第一阱，位於一基板中，該第一阱具有一第一摻雜劑類型； 一電晶體的一汲極區，該汲極區位於該第一阱中並且具有不同於該第一摻雜劑類型的一第二摻雜劑類型； 該電晶體的一源極區，該源極區位於該第一阱中，具有該第二摻雜劑類型，並且在一第一方向上與該汲極區隔開； 該電晶體的一閘極區，該閘極區位於該第一阱及該基板上方；以及 一第二阱，嵌入該第一阱中並與該汲極區的一部分相鄰，並且該第二阱具有該第二摻雜劑類型。
  2. 如請求項1所述之突返靜電放電保護電路，進一步包含： 一抽頭阱，位於該第一阱中並具有該第一摻雜劑類型。
  3. 如請求項2所述之突返靜電放電保護電路，進一步包含： 一輸入/輸出襯墊，耦合至該汲極區；以及 一參考電壓供應端子，耦合至該源極區及該抽頭阱。
  4. 如請求項3所述之突返靜電放電保護電路，進一步包含： 一寄生雙極性接面電晶體，位於該第一阱中，該寄生雙極性接面電晶體具有一基極、一集極及一射極，該集極透過該汲極區耦合至該輸入/輸出襯墊，該射極耦合至該源極區；以及 該第一阱及該基板的一寄生基極電阻，該寄生基極電阻具有透過該抽頭阱耦合至該參考電壓供應端子的一第一端及耦合至該寄生雙極性接面電晶體的該基極的一第二端， 其中該寄生雙極性接面電晶體用以響應於該寄生雙極性接面電晶體的一基極-射極電壓等於或大於來自施加於該輸入/輸出襯墊的一靜電放電電壓的一臨界電壓而導通，從而通過該寄生雙極性接面電晶體將該靜電放電電壓放電至該參考電壓供應端子。
  5. 如請求項3所述之突返靜電放電保護電路，其中該閘極區耦合至該源極區、該抽頭阱及該參考電壓供應端子。
  6. 如請求項1所述之突返靜電放電保護電路，其中該第一阱在該第一方向上具有一第一寬度，並且該第二阱在該第一方向上具有一第二寬度，該第二寬度小於該第一寬度。
  7. 如請求項6所述之突返靜電放電保護電路，進一步包含： 一第三阱，嵌入該第一阱中，該第三阱具有該第二摻雜劑類型並與該源極區的一部分相鄰。
  8. 如請求項7所述之突返靜電放電保護電路，其中該第三阱在該第一方向上具有一第三寬度，該第三寬度至少與該第一寬度或該第二寬度不同。
  9. 如請求項1所述之突返靜電放電保護電路，其中該電晶體對應一驅動器電路；該閘極區對應該驅動器電路的一閘極；該汲極區對應該驅動器電路的一汲極；及該源極區對應該驅動器電路的一源極。
  10. 一種靜電放電保護電路，包含： 一第一阱，位於一基板中，該第一阱具有一第一摻雜劑類型； 一第一電晶體的一汲極區，該汲極區位於該第一阱中並具有不同於該第一摻雜劑類型的一第二摻雜劑類型； 該電晶體的一源極區，該源極區位於該第一阱中，具有該第二摻雜劑類型並且在一第一方向上與該汲極區隔開； 該電晶體的一閘極區，該閘極區位於該第一阱及該基板上方； 一第二阱，嵌入該第一阱中並與該汲極區的一部分相鄰，並且該第二阱具有該第二摻雜劑類型；以及 一抽頭阱，位於該第一阱並具有該第一摻雜類型，並且耦合至該源極區。
  11. 如請求項10所述之靜電放電保護電路，進一步包含： 一輸入/輸出襯墊，耦合至該汲極區；以及 一參考電壓供應端子，耦合至該源極區及該抽頭阱。
  12. 如請求項11所述之靜電放電保護電路，其中該閘極區耦合至該源極區、該抽頭阱及該參考電壓供應端子。
  13. 如請求項11所述之靜電放電保護電路，進一步包含： 一寄生雙極性接面電晶體(雙極性接面電晶體)，位於該第一阱中，該寄生雙極性接面電晶體具有一基極、一集極及一射極，該集極通過該汲極區耦合至該輸入/輸出襯墊，該射極耦合至該源極區；以及 該第一阱及該基板的一寄生基極電阻，該寄生基極電阻具有通過該抽頭阱耦合至該參考電壓供應端子的一第一端及耦合至該寄生雙極性接面電晶體的該基極的一第二端， 其中，該寄生雙極性接面電晶體用以響應於該寄生雙極性接面電晶體的一基極-射極電壓等於或大於來自施加於該輸入/輸出襯墊的一靜電放電電壓的一臨界電壓而導通，從而通過該寄生雙極性接面電晶體將該靜電放電電壓放電至該參考電壓供應端子。
  14. 如請求項11所述之靜電放電保護電路，進一步包含： 一第二電晶體，與該第一電晶體並聯，該第二電晶體對應一驅動器電路，並且該第二電晶體包含： 該第二電晶體的一閘極，用以接收一驅動器信號； 該第二電晶體的一汲極，耦合至該IO襯墊及該第一電晶體的該汲極區； 該第二電晶體的一主體；以及 該第二電晶體的一源極，耦合至該第二電晶體的該主體、該參考電壓供應端子及該第一電晶體的該源極區。
  15. 如請求項14所述之靜電放電保護電路，進一步包含： 一寄生電容，位於該第二電晶體的該閘極與該第二電晶體的該汲極之間， 其中，該第二電晶體的該閘極通過該寄生電容與該第二電晶體的該汲極及該輸入/輸出襯墊電容耦合，在一正靜電放電事件期間，該閘極通過該寄生電容接收施加於該輸入/輸出襯墊的一靜電放電電壓，從而使得該第二電晶體導通並在該第一阱中產生一通道電流。
  16. 如請求項10所述之靜電放電保護電路，其中該第一阱在該第一方向上具有一第一寬度，並且該第二阱在該第一方向上具有一第二寬度，該第二寬度小於該第一寬度。
  17. 一種製造一突返靜電放電保護電路的方法，該方法包含以下步驟： 在一基板中製造一第一阱，該第一阱沿一第一方向延伸並具有一第一摻雜劑類型； 在該第一阱中製造一電晶體的一汲極區，該汲極區沿該第一方向延伸並具有不同於該第一摻雜劑類型的一第二摻雜劑類型； 在該第一阱中製造該電晶體的一源極區，該源極區沿該第一方向延伸，具有該第二摻雜劑類型並且在一第二方向上與該汲極區隔開，該第二方向與該第一方向不同； 在該第一阱中製造一第二阱，該第二阱沿該第一方向延伸，具有該第二摻雜劑類型並且與該汲極區的一部分相鄰；以及 製造該電晶體的一閘極區，該閘極區位於該汲極區與該源極區之間並且在該第一阱及該基板上方。
  18. 如請求項17所述之方法，進一步包含以下步驟： 在該第一阱中製造一第三阱，該第三阱具有該第一摻雜劑類型，沿該第一方向延伸並圍繞該第二阱、該汲極區、該源極區及該閘極區； 在該汲極區上方沈積一第一導電區，從而形成一汲極觸點； 在該源極區上方沈積一第二導電區，從而形成一源極觸點； 在該第三阱上方沈積一第三導電區，從而形成一抽頭觸點； 在該汲極觸點上方沈積一第四導電區，從而將該汲極觸點耦合至一輸入/輸出襯墊區；以及 在該源極觸點及該抽頭觸點上方沈積一第五導電區，從而將該源極觸點、該抽頭觸點及一參考電壓供應端子耦合在一起。
  19. 如請求項18所述之方法，進一步包含以下步驟： 在該第一阱中製造一第四阱，該第四阱具有該第二摻雜劑類型，沿該第一方向延伸，並且在該第二方向上與該第二阱隔開，該第四阱與該源極區的一部分相鄰。
  20. 如請求項18所述之方法，進一步包含以下步驟： 在該第一阱中製造一第四阱，該第四阱具有該第二摻雜劑類型，沿該第二方向延伸，並且在該第一方向上與該第二阱隔開，該第四阱位於該第三阱的一側面與該第二阱之間； 在該第四阱中製造一組源極區及一組汲極區，該組源極區及該組汲極區具有該第二摻雜劑類型並且沿該第一方向延伸；以及 在該組源極區與該組汲極區之間製造一組假性閘極區，該組假性閘極區沿該第一方向延伸並且在該第二方向上彼此隔開，該組源極區、該組汲極區及該組假性閘極區對應一組假性電晶體。
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