CN108091639A - 半导体电阻及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体电阻及其制造方法，涉及半导体技术领域。所述方法包括：提供衬底结构，其包括具有阱区的衬底和在阱区上的鳍片结构，鳍片结构包括半导体鳍片及其表面上的绝缘层；在鳍片结构的两个端部上分别形成第一和第二伪栅结构；形成具有第一和第二开口的掩模层，第一开口使得第一伪栅结构以及鳍片结构与第一伪栅结构邻接的部分露出，第二开口使得第二伪栅结构以及鳍片结构与第二伪栅结构邻接的部分露出；以掩模层为掩模对鳍片结构露出的部分进行刻蚀，以形成第一和第二凹陷；去除掩模层，并在第一和第二凹陷中外延半导体材料，以分别形成第一和第二接触区；形成连接至第一接触区的第一接触件和连接至第二接触区的第二接触件。

Description

半导体电阻及其制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体电阻及其制造方法。
背景技术
随着半导体技术的发展，在更小关键尺寸的半导体器件的设计中逐渐采用鳍式场效应晶体管(Fin Field Effect Transistor，FinFET)。
现有技术中，在制造与FinFET工艺兼容的半导体电阻时，通常通过如下方式来形成：首先形成间隔开的多个半导体鳍片(Fin)；之后将每个半导体鳍片的整个上半部分去掉以形成凹陷；然后在凹陷中外延生长半导体材料；之后在外延生长的半导体材料上形成接触件。
发明人发现：相邻的半导体鳍片上外延生长的半导体材料可能会合并(merge)，例如，在半导体鳍片的中间位置处外延生长的半导体材料可能会合并，从而使得相邻的半导体鳍片合并。如此，相邻的半导体鳍片之间有些可能会合并，有些可能不合并，半导体鳍片的一致性较差，这会影响最终所形成的半导体电阻的大小。
发明内容
本发明的一个的目的在于减轻半导体电阻中相邻的半导体鳍片的合并现象。
根据本发明的一个实施例，提供了一种半导体电阻的制造方法，包括：提供衬底结构，所述衬底结构包括具有阱区的衬底和在所述阱区上的鳍片结构，所述鳍片结构包括半导体鳍片和在所述半导体鳍片的表面上的绝缘层；在所述鳍片结构的两个端部上分别形成第一伪栅结构和第二伪栅结构；形成具有第一开口和第二开口的掩模层，所述第一开口使得所述第一伪栅结构以及所述鳍片结构与所述第一伪栅结构邻接的部分露出，所述第二开口使得所述第二伪栅结构以及所述鳍片结构与所述第二伪栅结构邻接的部分露出；以所述掩模层为掩模对所述鳍片结构露出的部分进行刻蚀，以形成第一凹陷和第二凹陷；去除所述掩模层，并在所述第一凹陷和所述第二凹陷中外延半导体材料，以分别形成第一接触区和第二接触区；形成连接至所述第一接触区的第一接触件和连接至所述第二接触区的第二接触件。
在一个实施例中，所述鳍片结构的两个端部的侧面分别具有第一隔离区和第二隔离区；所述第一伪栅结构的一部分位于所述第一隔离区上；所述第二伪栅结构的一部分位于所述第二隔离区上。
在一个实施例中，所述第一开口还使得所述第一隔离区的一部分露出，所述第二开口还使得所述第二隔离区的一部分露出。
在一个实施例中，所述在所述第一接触区和所述第二接触区上分别形成第一接触件和第二接触件包括：沉积电介质层，以覆盖所述鳍片结构、所述第一伪栅结构、所述第二伪栅结构、所述第一接触区和所述第二接触区；对所述电介质层进行刻蚀，以形成延伸到所述第一接触区的第一接触孔以及延伸到所述第二接触区的第二接触孔；在所述第一接触孔和所述第二接触孔中填充金属，从而形成所述第一接触件和所述第二接触件。
在一个实施例中，所述阱区具有第一导电类型；在形成第一接触区和第二接触区后，所述方法还包括：执行离子注入，以使得所述半导体鳍片、所述第一接触区和所述第二接触区具有与所述第一导电类型不同的第二导电类型。
在一个实施例中，所述第一接触区和所述第二接触区的掺杂浓度高于所述半导体鳍片的掺杂浓度。
在一个实施例中，所述鳍片结构包括基本平行的多个鳍片结构；所述第一伪栅结构和第二伪栅结构分别位于每个鳍片结构的两个端部上。
在一个实施例中，所述半导体材料包括Si或SiGe。
在一个实施例中，所述第一伪栅结构和所述第二伪栅结构的宽度为16-100nm；所述第一开口和所述第二开口的宽度为86-200nm；所述鳍片结构与所述第一伪栅结构邻接的部分、以及所述鳍片结构与所述第二伪栅结构邻接的部分的宽度为60-120nm；所述第一接触孔和所述第二接触孔的宽度为40-100nm；所述第一接触孔与所述第一伪栅结构之间的距离、以及所述第二接触孔与所述第二伪栅结构之间的距离为15-40nm。
在一个实施例中，所述第一隔离区露出的部分和所述第二隔离区露出的部分的宽度为10-50nm。
根据本发明的另一个实施例，提供了一种半导体电阻，包括：具有阱区的衬底和在所述阱区上的鳍片结构，所述鳍片结构包括半导体鳍片和在所述半导体鳍片的表面上的绝缘层；在所述鳍片结构的两个端部上的第一伪栅结构和第二伪栅结构；第一接触区，与所述第一伪栅结构邻接并且一部分位于所述半导体鳍片中；第二接触区，与所述第二伪栅结构邻接并且一部分位于所述半导体鳍片中；第一接触件，连接至所述第一接触区；和第二接触件，连接至所述第二接触区。
在一个实施例中，所述鳍片结构的两个端部的侧面分别具有第一隔离区和第二隔离区；所述第一伪栅结构的一部分位于所述第一隔离区上；
所述第二伪栅结构的一部分位于所述第二隔离区上。
在一个实施例中，所述阱区具有第一导电类型；所述半导体鳍片、所述第一接触区和所述第二接触区具有第二导电类型。
在一个实施例中，所述第一接触区和所述第二接触区的掺杂浓度高于所述半导体鳍片的掺杂浓度。
在一个实施例中，所述鳍片结构包括基本平行的多个鳍片结构；所述第一伪栅结构和第二伪栅结构分别位于每个鳍片结构的两个端部上。
在一个实施例中，所述第一接触区和所述第二接触区的材料包括Si或SiGe。
在一个实施例中，所述第一伪栅结构和所述第二伪栅结构的宽度为16-100nm；所述第一接触区和所述第二接触区的宽度为60-120nm；所述第一接触件和所述第二接触件的宽度为40-100nm；所述第一接触件与所述第一伪栅结构之间的距离、以及所述第二接触件与所述第二伪栅结构之间的距离为15-40nm。
根据本发明的又一个实施例，提供了一种半导体电阻的制造方法，包括：提供衬底结构，所述衬底结构包括具有阱区的衬底和在所述阱区上的鳍片结构，所述鳍片结构包括半导体鳍片和在所述半导体鳍片的表面上的绝缘层；在所述鳍片结构的一个端部上形成伪栅结构；形成具有第一开口和第二开口的掩模层，所述第一开口使得所述伪栅结构以及所述鳍片结构与所述伪栅结构邻接的部分露出，所述第二开口使得所述鳍片结构的另一个端部露出；以所述掩模层为掩模对所述鳍片结构露出的部分进行刻蚀，以形成第一凹陷和第二凹陷；去除所述掩模层，并在所述第一凹陷和所述第二凹陷中外延半导体材料，以分别形成第一接触区和第二接触区；形成连接至所述第一接触区的第一接触件和连接至所述第二接触区的第二接触件。
在一个实施例中，所述鳍片结构的所述一个端部的侧面具有隔离区；所述伪栅结构的一部分位于所述隔离区上。
在一个实施例中，所述第一开口还使得所述隔离区的一部分露出。
根据本发明的还一个实施例，提供了一种半导体电阻，包括：具有阱区的衬底和在所述阱区上的鳍片结构，所述鳍片结构包括半导体鳍片和在所述半导体鳍片的表面上的绝缘层；在所述鳍片结构的一个端部上的伪栅结构；第一接触区，与所述伪栅结构邻接并且一部分位于所述半导体鳍片中；第二接触区，一部分位于所述半导体鳍片的另一个端部中；第一接触件，连接至所述第一接触区；和第二接触件，连接至所述第二接触区。
在一个实施例中，所述鳍片结构的所述一个端部的侧面具有隔离区；所述伪栅结构的一部分位于所述隔离区上。
本发明提供的半导体电阻的制造方法中，一方面在鳍片结构的两端形成了伪栅结构，伪栅结构可以改善外延形成的第一接触区和第二接触区的形貌；另外，通过掩模层的第一开口和第二开口定义了刻蚀区域的位置，仅刻蚀与第一伪栅结构和第二伪栅结构邻接的鳍片结构的一部分，使得外延形成的接触区仅位于鳍片结构的两个端部，而非整个鳍片结构的上部，从而减小了外延形成的接触区与其他鳍片结构的接触区合并的概率。因此，本发明实施例可以减轻半导体电阻中的相邻的半导体鳍片的合并现象，提高了半导体电阻中半导体鳍片的一致性；并且，本发明的制造方法与FinFET工艺兼容。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征、方面及其优点将会变得清楚。
附图说明
附图构成本说明书的一部分，其描述了本发明的示例性实施例，并且连同说明书一起用于解释本发明的原理，在附图中：
图1是根据本发明一个实施例的半导体电阻的制造方法的简化流程图；
图2-图9是示出根据本发明的一个实施例的半导体电阻的制造方法的各个阶段的示意图；
图10示出了根据本发明一个实施例的半导体电阻包括多个鳍片结构的俯视示意图；
图11是根据本发明另一个实施例的半导体电阻的制造方法的简化流程图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。
此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。
以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。
应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。
图1是根据本发明一个实施例的半导体电阻的制造方法的简化流程图。如图1所示，在步骤102，提供衬底结构。
图2示出了根据本发明一个实施例的衬底结构的截面图。如图2所示，衬底结构可以包括具有阱区201的衬底和在阱区201上的鳍片结构202。这里，鳍片结构202包括半导体鳍片212和在半导体鳍片212的表面上的绝缘层222。半导体鳍片212的材料例如可以是硅、锗等半导体材料。绝缘层222的材料例如可以是硅的氧化物等。此外，鳍片结构202的两个端部的侧面可以分别具有第一隔离区203和第二隔离区204，例如浅沟槽隔离(STI)区。第一隔离区203和第二隔离区204的上表面低于鳍片结构202的上表面。在一个实施例中，鳍片结构202可以包括基本平行的多个鳍片结构(未示出)，多个鳍片结构可以在垂直纸面的方向上基本平行地排列，相邻的鳍片结构之间可以具有隔离区，例如浅沟槽隔离(STI)区。
接下来，在步骤104，在鳍片结构202的两个端部上分别形成第一伪栅结构301和第二伪栅结构302。例如，可以先沉积伪栅材料(例如多晶硅)，然后在伪栅材料上形成图案化的硬掩模，之后以该图案化的硬掩模为掩模对伪栅材料进行刻蚀，从而形成第一伪栅结构301和第二伪栅结构302。这里，第一伪栅结构301可以包括第一伪栅和在第一伪栅上的第一硬掩模，第二伪栅结构302可以包括第二伪栅和在第二伪栅上的第二硬掩模。或者，第一伪栅结构301也可以仅包括第一伪栅，第二伪栅结构302也可以仅包括第二伪栅。在鳍片结构202包括多个鳍片结构的情况下，所形成的第一伪栅结构301和第二伪栅结构302分别位于每个鳍片结构的两个端部上，也即，第一伪栅结构301和第二伪栅结构302横跨每个鳍片结构的两个端部。
在一个实现方式中，如图3所示，第一伪栅结构301的一部分可以位于第一隔离区203上，第一伪栅结构301的其他部分横跨在鳍片结构202的一个端部上；第二伪栅结构302的一部分可以位于第二隔离区204上，第二伪栅结构302的其他部分横跨在鳍片结构202的另一个端部上。在另一个实现方式中，第一伪栅结构301和第二伪栅结构302可以完全地横跨在鳍片结构202的两个端部上(图中未示出)。
然后，在步骤106，在图3所示的结构上形成具有第一开口411和第二开口421的掩模层401，例如光刻胶。这里，第一开口411可以使得第一伪栅结构301以及鳍片结构202与第一伪栅结构301邻接的部分露出。第二开口421可以使得第二伪栅结构302以及鳍片结构202与第二伪栅结构302邻接的部分露出。在一个实施例中，第一开口411还可以使得第一隔离区203的一部分露出，第二开口421还可以使得第二隔离区204的一部分露出。优选地，第一隔离区203露出的部分和第二隔离区204露出的部分的宽度可以为约10-50nm，例如30nm、40nm等。
之后，在步骤108，以掩模层401为掩模对鳍片结构202露出的部分进行刻蚀，以形成第一凹陷501和第二凹陷502，如图5所示。这里，在对鳍片结构202露出的部分进行刻蚀时，第一伪栅结构301和第二伪栅结构302也分别作为掩模。
之后，在步骤110，去除掩模层401，并在第一凹陷601和第二凹陷602中外延半导体材料，例如Si或SiGe，以分别形成第一接触区601和第二接触区602，如图6所示。这里，第一接触区601和第二接触区602的一部分可以位于半导体鳍片212中，一部分可以突出于半导体鳍片212之外。第一接触区601和第二接触区602也可以称为抬升(raised)的第一接触区601和第二接触区602
优选地，在阱区具有第一导电类型的情况下，在形成第一接触区601和第二接触区602后，还可以执行离子注入，以使得半导体鳍片212、第一接触区601和第二接触区602具有与第一导电类型不同的第二导电类型。例如，阱区为N阱，半导体鳍片212、第一接触区601和第二接触区602为P+掺杂。又例如，阱区为P阱，半导体鳍片212、第一接触区601和第二接触区602为N+掺杂。更优选地，第一接触区601和第二接触区602的掺杂浓度高于半导体鳍片212的掺杂浓度，从而可以降低形成接触件时的接触电阻。
之后，形成连接至第一接触区601的第一接触件和连接至第二接触区602的第二接触件。
在一个实现方式中，可以通过图7-图9所示的方式来形成第一接触件和第二接触件。
如图7所示，沉积电介质层701，例如硅的氧化物等，以覆盖鳍片结构202、第一伪栅结构301、第二伪栅结构302、第一接触区601和第二接触区602。
如图8所示，对电介质层701进行刻蚀，以形成延伸到第一接触区601的第一接触孔801以及延伸到第二接触区602的第二接触孔802。例如，可以在电介质层701上形成图案化的硬掩模，以定义第一接触孔和第二接触孔的形状；然后，以图案化的硬掩模为掩模对电介质层701进行刻蚀，从而形成第一接触孔801和第二接触孔802。优选地，第一接触孔和第二接触孔的宽度可以为约40-100nm，例如60nm、80nm等；第一接触孔801与第一伪栅结构301之间的距离、以及第二接触孔802与第二伪栅结构302之间的距离可以为约15-40nm，例如20nm、30nm等。
如图9所示，在第一接触孔801和第二接触孔802中填充金属，例如钨等，从而形成第一接触件901和第二接触件902。
如上描述了根据本发明一个实施例的半导体电阻的制造方法。本实施例提供的方法一方面在鳍片结构的两端形成了伪栅结构，伪栅结构可以改善外延形成的第一接触区和第二接触区的形貌；另外，通过掩模层的第一开口和第二开口定义了刻蚀区域的位置，仅刻蚀与第一伪栅结构和第二伪栅结构邻接的鳍片结构的一部分，使得外延形成的接触区仅位于鳍片结构的两个端部，而非整个鳍片结构的上部，从而减小了外延形成的接触区与其他鳍片结构的接触区合并的概率。因此，本实施例可以减轻半导体电阻中的相邻的半导体鳍片的合并现象，提高了半导体电阻中半导体鳍片的一致性；并且，本实施例的制造方法与FinFET工艺兼容。
发明人发现，通过调整第一伪栅结构301的宽度、第一开口411的宽度、以及鳍片结构202与第一伪栅结构301邻接的部分的宽度可以优化外延形成的第一接触区601的形貌，以便更好地减轻半导体电阻中相邻的半导体鳍片的合并现象。类似地，通过调整第二伪栅结构302的宽度、第二开口421的宽度、以及鳍片结构202与第二伪栅结构302邻接的部分的宽度可以优化外延形成的第二接触区602的形貌，以便更好地减轻半导体电阻中相邻的半导体鳍片的合并现象。。优选地，第一伪栅结构301和第二伪栅结构302的宽度可以为约16-100nm，例如30nm、50nm、70nm等。优选地，第一开口411和第二开口421的宽度可以为约86-200nm，例如100nm、150nm、180nm等。优选地，鳍片结构202与第一伪栅结构301邻接的部分、以及鳍片结构202与第二伪栅结构302邻接的部分的宽度可以为约60-120nm，例如80nm、90nm等。
本发明还提供了一种半导体电阻，参见图9，半导体电阻可以包括具有阱区201的衬底和在阱区201上的鳍片结构202，鳍片结构202可以包括半导体鳍片212和在半导体鳍片212的表面上的绝缘层222。这里，鳍片结构可以包括基本平行的多个鳍片结构(后文将结合图10进行说明)。
半导体电阻还可以包括在鳍片结构202的两个端部上的第一伪栅结构301和第二伪栅结构302。在一个实施例中，鳍片结构的两个端部的侧面可以分别具有第一隔离区203和第二隔离区204，第一伪栅结构301的一部分可以位于第一隔离区203上，第二伪栅结构302的一部分可以位于第二隔离区204上。
半导体电阻还可以包括第一接触区601、第二接触区602、连接至第一接触区601的第一接触件901、以及连接至第二接触区602第二接触件902。这里，第一接触区601与第一伪栅结构301邻接并且一部分位于半导体鳍片212中，一部分突出于半导体鳍片212之外；第二接触区602与第二伪栅结构302邻接并且一部分位于半导体鳍片212中，一部分突出于半导体鳍片212之外。第一接触区601和第二接触区602的材料例如可以包括Si或SiGe。
在一个实施例中，阱区201可以具有第一导电类型，半导体鳍片212、第一接触区601和第二接触区602可以具有第二导电类型。优选地，第一接触区601和第二接触区602的掺杂浓度高于半导体鳍片212的掺杂浓度。
图10示出了根据本发明一个实施例的半导体电阻包括多个鳍片结构的俯视示意图。如图10所示，第一伪栅结构301和第二伪栅结构302分别位于每个鳍片结构202的两个端部上。第一接触件901连接至每个鳍片结构中的第一接触区601，第二接触件902连接至每个鳍片结构中的第二接触区602。
在实际应用中，可以通过调整鳍片结构的数量来调整半导体电阻的大小。例如，期望的电阻值比较大时，可以采用数量较小的鳍片结构，例如采用一个鳍片结构；期望的电阻值比较小时，可以采用数量较大的鳍片结构，例如采用两个或更多个鳍片结构，以便满足阻值的要求。本发明提供的半导体电阻在包括多个鳍片结构的情况下，由于相邻的半导体鳍片不会合并，从而更容易根据半导体电阻的大小来控制鳍片结构的数量。
优选地，第一伪栅结构301和第二伪栅结构302的宽度为约16-100nm，例如30nm、50nm、70nm等。优选地，第一接触区601和第二接触区602的宽度为约60-120nm，例如80nm、90nm等。优选地，第一接触件901和第二接触件902的宽度为约40-100nm，例如60nm、80nm等。优选地，第一接触件901与第一伪栅结构301之间的距离、第二接触件902与第二伪栅结构302之间的距离为约15-40nm，例如20nm、30nm等。另外，发明人发现：仅在鳍片结构的一个端部形成伪栅结构同样可以改善半导体电阻中相邻的半导体鳍片的合并现象。于是，本发明还提供了如下方案。
图11是根据本发明另一个实施例的半导体电阻的制造方法的简化流程图。如图11所示，该实施例的制造方法包括如下步骤：
步骤1102，提供衬底结构，该衬底结构包括具有阱区的衬底和在阱区上的鳍片结构，鳍片结构包括半导体鳍片和在半导体鳍片的表面上的绝缘层。
步骤1104，在鳍片结构的一个端部上形成伪栅结构。在一个实施例中，鳍片结构的一个端部(形成伪栅结构的端部)的侧面可以具有隔离区，伪栅结构的一部分可以位于该隔离区上。优选地，伪栅结构302的宽度可以为约16-100nm，例如30nm、50nm、70nm等。
步骤1106，形成具有第一开口和第二开口的掩模层，第一开口使得伪栅结构以及鳍片结构与伪栅结构邻接的部分露出，第二开口使得鳍片结构的另一个端部露出。优选地，第一开口的宽度可以为约86-200nm，例如100nm、150nm、180nm等。鳍片结构与伪栅结构邻接的部分的宽度可以为约60-120nm，例如80nm、90nm等。在一个实施例中，第一开口还可以使得隔离区的一部分露出。优选地，隔离区露出的部分的宽度可以为约10-50nm，例如30nm、40nm等。
步骤1108，以掩模层为掩模对鳍片结构露出的部分进行刻蚀，以形成第一凹陷和第二凹陷。在对鳍片结构露出的部分进行刻蚀时，伪栅结构也作为掩模。
步骤1110，去除掩模层，并在第一凹陷和第二凹陷中外延半导体材料，例如Si或SiGe，以分别形成第一接触区和第二接触区。
步骤1112，形成连接至第一接触区的第一接触件和连接至第二接触区的第二接触件。
与图1所示实施例相比，本实施例提供的方法仅在鳍片结构的一端形成了伪栅结构，伪栅结构可以改善外延形成的第一接触区的形貌；另外，通过掩模层的第一开口和第二开口定义了刻蚀区域的位置，仅刻蚀与伪栅结构邻接的鳍片结构的一部分以及鳍片结构的另一个端部，使得外延形成的接触区仅位于鳍片结构的两个端部，而非整个鳍片结构的上部，从而减小了接触区与其他鳍片结构的接触区合并的概率。因此，本实施例的制造方法也可以减轻半导体电阻中的相邻的半导体鳍片的合并现象，提高了半导体电阻中半导体鳍片的一致性；并且，本实施例的制造方法与FinFET工艺兼容。
本发明还提供了另一种半导体电阻，其包括具有阱区的衬底和在阱区上的鳍片结构，鳍片结构包括半导体鳍片和在半导体鳍片的表面上的绝缘层。
半导体电阻还包括在鳍片结构的一个端部上的伪栅结构。在一个实施例中，鳍片结构的一个端部的侧面可以具有隔离区，伪栅结构的一部分可以位于隔离区上。
半导体电阻还包括第一接触区、第二接触区、连接至第一接触区的第一接触件、以及连接至第二接触区的第二接触件。第一接触区与伪栅结构邻接并且一部分位于半导体鳍片中。第二接触区的一部分位于半导体鳍片的另一个端部中。
至此，已经详细描述了根据本发明不同实施例的半导体电阻及其制造方法。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。另外，本说明书公开所教导的各实施例可以自由组合。本领域的技术人员应该理解，可以对上面说明的实施例进行多种修改而不脱离如所附权利要求限定的本发明的精神和范围。

Claims (22)

1.一种半导体电阻的制造方法，其特征在于，包括：
提供衬底结构，所述衬底结构包括具有阱区的衬底和在所述阱区上的鳍片结构，所述鳍片结构包括半导体鳍片和在所述半导体鳍片的表面上的绝缘层；
在所述鳍片结构的两个端部上分别形成第一伪栅结构和第二伪栅结构；
形成具有第一开口和第二开口的掩模层，所述第一开口使得所述第一伪栅结构以及所述鳍片结构与所述第一伪栅结构邻接的部分露出，所述第二开口使得所述第二伪栅结构以及所述鳍片结构与所述第二伪栅结构邻接的部分露出；
以所述掩模层为掩模对所述鳍片结构露出的部分进行刻蚀，以形成第一凹陷和第二凹陷；
去除所述掩模层，并在所述第一凹陷和所述第二凹陷中外延半导体材料，以分别形成第一接触区和第二接触区；
形成连接至所述第一接触区的第一接触件和连接至所述第二接触区的第二接触件。
2.根据权利要求1所述的方法，其特征在于，所述鳍片结构的两个端部的侧面分别具有第一隔离区和第二隔离区；
所述第一伪栅结构的一部分位于所述第一隔离区上；
所述第二伪栅结构的一部分位于所述第二隔离区上。
3.根据权利要求2所述的方法，其特征在于，所述第一开口还使得所述第一隔离区的一部分露出，所述第二开口还使得所述第二隔离区的一部分露出。
4.根据权利要求1所述的方法，其特征在于，所述在所述第一接触区和所述第二接触区上分别形成第一接触件和第二接触件包括：
沉积电介质层，以覆盖所述鳍片结构、所述第一伪栅结构、所述第二伪栅结构、所述第一接触区和所述第二接触区；
对所述电介质层进行刻蚀，以形成延伸到所述第一接触区的第一接触孔以及延伸到所述第二接触区的第二接触孔；
在所述第一接触孔和所述第二接触孔中填充金属，从而形成所述第一接触件和所述第二接触件。
5.根据权利要求1所述的方法，其特征在于，所述阱区具有第一导电类型；
在形成第一接触区和第二接触区后，所述方法还包括：
执行离子注入，以使得所述半导体鳍片、所述第一接触区和所述第二接触区具有与所述第一导电类型不同的第二导电类型。
6.根据权利要求5所述的方法，其特征在于，所述第一接触区和所述第二接触区的掺杂浓度高于所述半导体鳍片的掺杂浓度。
7.根据权利要求1所述的方法，其特征在于，所述鳍片结构包括基本平行的多个鳍片结构；
所述第一伪栅结构和第二伪栅结构分别位于每个鳍片结构的两个端部上。
8.根据权利要求1所述的方法，其特征在于，所述半导体材料包括Si或SiGe。
9.根据权利要求1所述的方法，其特征在于，
所述第一伪栅结构和所述第二伪栅结构的宽度为16-100nm；
所述第一开口和所述第二开口的宽度为86-200nm；
所述鳍片结构与所述第一伪栅结构邻接的部分、以及所述鳍片结构与所述第二伪栅结构邻接的部分的宽度为60-120nm；
所述第一接触孔和所述第二接触孔的宽度为40-100nm；
所述第一接触孔与所述第一伪栅结构之间的距离、以及所述第二接触孔与所述第二伪栅结构之间的距离为15-40nm。
10.根据权利要求3所述的方法，其特征在于，
所述第一隔离区露出的部分和所述第二隔离区露出的部分的宽度为10-50nm。
11.一种半导体电阻，其特征在于，包括：
具有阱区的衬底和在所述阱区上的鳍片结构，所述鳍片结构包括半导体鳍片和在所述半导体鳍片的表面上的绝缘层；
在所述鳍片结构的两个端部上的第一伪栅结构和第二伪栅结构；
第一接触区，与所述第一伪栅结构邻接并且一部分位于所述半导体鳍片中；
第二接触区，与所述第二伪栅结构邻接并且一部分位于所述半导体鳍片中；
第一接触件，连接至所述第一接触区；和
第二接触件，连接至所述第二接触区。
12.根据权利要求11所述的半导体电阻，其特征在于，所述鳍片结构的两个端部的侧面分别具有第一隔离区和第二隔离区；
所述第一伪栅结构的一部分位于所述第一隔离区上；
所述第二伪栅结构的一部分位于所述第二隔离区上。
13.根据权利要求11所述的半导体电阻，其特征在于，
所述阱区具有第一导电类型；
所述半导体鳍片、所述第一接触区和所述第二接触区具有第二导电类型。
14.根据权利要求13所述的半导体电阻，其特征在于，所述第一接触区和所述第二接触区的掺杂浓度高于所述半导体鳍片的掺杂浓度。
15.根据权利要求11所述的半导体电阻，其特征在于，所述鳍片结构包括基本平行的多个鳍片结构；
所述第一伪栅结构和第二伪栅结构分别位于每个鳍片结构的两个端部上。
16.根据权利要求15所述的半导体电阻，其特征在于，所述第一接触区和所述第二接触区的材料包括Si或SiGe。
17.根据权利要求11所述的半导体电阻，其特征在于，
所述第一伪栅结构和所述第二伪栅结构的宽度为16-100nm；
所述第一接触区和所述第二接触区的宽度为60-120nm；
所述第一接触件和所述第二接触件的宽度为40-100nm；
所述第一接触件与所述第一伪栅结构之间的距离、以及所述第二接触件与所述第二伪栅结构之间的距离为15-40nm。
18.一种半导体电阻的制造方法，其特征在于，包括：
提供衬底结构，所述衬底结构包括具有阱区的衬底和在所述阱区上的鳍片结构，所述鳍片结构包括半导体鳍片和在所述半导体鳍片的表面上的绝缘层；
在所述鳍片结构的一个端部上形成伪栅结构；
形成具有第一开口和第二开口的掩模层，所述第一开口使得所述伪栅结构以及所述鳍片结构与所述伪栅结构邻接的部分露出，所述第二开口使得所述鳍片结构的另一个端部露出；
以所述掩模层为掩模对所述鳍片结构露出的部分进行刻蚀，以形成第一凹陷和第二凹陷；
去除所述掩模层，并在所述第一凹陷和所述第二凹陷中外延半导体材料，以分别形成第一接触区和第二接触区；
形成连接至所述第一接触区的第一接触件和连接至所述第二接触区的第二接触件。
19.根据权利要求18所述的方法，其特征在于，所述鳍片结构的所述一个端部的侧面具有隔离区；
所述伪栅结构的一部分位于所述隔离区上。
20.根据权利要求19所述的方法，其特征在于，所述第一开口还使得所述隔离区的一部分露出。
21.一种半导体电阻，其特征在于，包括：
具有阱区的衬底和在所述阱区上的鳍片结构，所述鳍片结构包括半导体鳍片和在所述半导体鳍片的表面上的绝缘层；
在所述鳍片结构的一个端部上的伪栅结构；
第一接触区，与所述伪栅结构邻接并且一部分位于所述半导体鳍片中；
第二接触区，一部分位于所述半导体鳍片的另一个端部中；
第一接触件，连接至所述第一接触区；和
第二接触件，连接至所述第二接触区。
22.根据权利要求21所述的半导体电阻，其特征在于，所述鳍片结构的所述一个端部的侧面具有隔离区；
所述伪栅结构的一部分位于所述隔离区上。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110875255A (zh) * 2018-08-29 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110062518A1 (en) * 2009-09-17 2011-03-17 International Business Machines Corporation finFETS AND METHODS OF MAKING SAME
CN102013424A (zh) * 2009-09-04 2011-04-13 台湾积体电路制造股份有限公司 集成电路及其制法
CN103383964A (zh) * 2012-05-03 2013-11-06 台湾积体电路制造股份有限公司 用于FinFET的结构
US20140134822A1 (en) * 2012-11-15 2014-05-15 GlobalFoundries, Inc. Methods for fabricating integrated circuits including semiconductive resistor structures in a finfet architecture

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6720231B2 (en) * 2002-01-28 2004-04-13 International Business Machines Corporation Fin-type resistors
DE10206375A1 (de) * 2002-02-15 2003-06-26 Infineon Technologies Ag Integrierte, abstimmbare Kapazität
US7785979B2 (en) * 2008-07-15 2010-08-31 International Business Machines Corporation Integrated circuits comprising resistors having different sheet resistances and methods of fabricating the same
US9385050B2 (en) * 2011-01-06 2016-07-05 Globalfoundries Inc. Structure and method to fabricate resistor on finFET processes
KR20140021080A (ko) * 2012-07-16 2014-02-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
FR2995722B1 (fr) * 2012-09-17 2015-07-17 Soitec Silicon On Insulator Finfet en silicium sur isolant avec une dependance reduite vis-a-vis de la largeur du fin
US9111780B2 (en) * 2013-03-12 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for vertical tunneling field effect transistor with leveled source and drain
US20150061076A1 (en) * 2013-08-27 2015-03-05 International Business Machines Corporation High density resistor
KR102085525B1 (ko) * 2013-11-27 2020-03-09 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN104681557B (zh) * 2013-11-28 2018-02-06 中国科学院微电子研究所 半导体装置及其制造方法
US9524962B2 (en) * 2013-12-20 2016-12-20 Globalfoundries Inc. Semiconductor device comprising an e-fuse and a FET
US9614023B2 (en) * 2014-12-29 2017-04-04 Globalfoundries Inc. Substrate resistor with overlying gate structure
US9613953B2 (en) * 2015-03-24 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, semiconductor device layout, and method of manufacturing semiconductor device
US9576979B2 (en) * 2015-05-27 2017-02-21 International Business Machines Corporation Preventing strained fin relaxation by sealing fin ends
US9997590B2 (en) * 2016-10-24 2018-06-12 International Büsiness Machines Corporation FinFET resistor and method to fabricate same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102013424A (zh) * 2009-09-04 2011-04-13 台湾积体电路制造股份有限公司 集成电路及其制法
US20110062518A1 (en) * 2009-09-17 2011-03-17 International Business Machines Corporation finFETS AND METHODS OF MAKING SAME
CN103383964A (zh) * 2012-05-03 2013-11-06 台湾积体电路制造股份有限公司 用于FinFET的结构
US20140134822A1 (en) * 2012-11-15 2014-05-15 GlobalFoundries, Inc. Methods for fabricating integrated circuits including semiconductive resistor structures in a finfet architecture

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110875255A (zh) * 2018-08-29 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110875255B (zh) * 2018-08-29 2022-07-01 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

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