JP2007073682A

JP2007073682A - 半導体装置

Info

Publication number: JP2007073682A
Application number: JP2005258124A
Authority: JP
Inventors: Junichi Matsuki; 純一松木
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2005-09-06
Filing date: 2005-09-06
Publication date: 2007-03-22

Abstract

【課題】
従来のトランジスタは、コレクタ・ベース間の電圧の大きさに依存して、コレクタ・ベース間の接合容量が変化する問題があった。
【解決手段】
本発明の半導体装置は、第１の導電型の半導体で形成されるコレクタ領域９と、不純物濃度がコレクタ領域９よりも高い第１の導電型の半導体によって、コレクタ領域９と同じ層に形成される第１の空乏層制御領域６と、不純物濃度がコレクタ領域９よりも高い第１の導電型の半導体によって、コレクタ領域９の下層に形成される第２の空乏層制御領域８と、第１の導電型とは逆の極性の第２の導電型の半導体でコレクタ領域９の表面に形成されるベース領域４とを有し、ベース領域４の側面から第１の空乏層制御領域６の側面までの第１の距離ｚが、ベース領域４の底面から第２の空乏層制御領域８の表面までの第２の距離ｙ以下となる構造を有するものである。
【選択図】図３

Description

本発明は半導体装置に関し、特にコレクタ・ベース間の接合容量の電圧依存性をトランジスタの構造により制御可能な半導体装置に関する。

所定の周波数を持つ信号を生成するために、一般的にＶＣＯ（ＶｏｌｔａｇｅＣｏｎｔｒｏｌＯｓｃｉｌｌａｔｏｒ）モジュールが多く利用されている。ＶＣＯモジュールは、構成する素子のインダクタンスやコンデンサの値によって発振周波数の特性が変化する回路である。ＶＣＯモジュールの一般的な回路図を図７に示す。図７に示すＶＣＯモジュールは、周波数ｆ＝１／２π（ＬＣ）^１／２で発振周波数が決まり、容量Ｃの値をコントロール電圧Ｖｃｏｎｔで可変することで、発振周波数を制御する回路である。ここでインダクタンスＬは、インダクタンスＬ１の値であり、容量Ｃは、バラクタダイオード２２の容量Ｃ１とコンデンサＣ２との合成容量である。バラクタダイオード２２は、逆方向電圧の電圧値の変化に応じてＰＮ接合部の空乏層の幅が変化して、接合容量の値が変化するダイオードである。

しかしながら、実際のＶＣＯモジュールでは、発振用トランジスタ１９のコレクタ・ベース間の接合容量の影響によって、設定した発振周波数に対して実際の発振周波数が変動する問題がある。これは、発振用トランジスタ１９のコレクタ・ベース間の空乏層幅がコレクタ・ベース間の電圧変動によって変化し、この空乏層幅の変動によってトランジスタのコレクタ・ベース間の接合容量が変化するために起こる問題である。

発振用トランジスタ１９に印加される電圧と接合容量の変化について説明する。電源電圧ＶＣＣが印加されるとバイアス抵抗Ｒ１〜Ｒ３により分圧された電圧が発振用トランジスタ１９とバッファ用トランジスタ２０のベースにそれぞれ印加される。なお、回路に流れる電流は、発振用トランジスタ１９のベース電圧から発振用トランジスタ１９のベース・エミッタ間電圧Ｖｂｅ１を引いた電圧を抵抗Ｒ４で割った電流値となる。発振用トランジスタ１９のコレクタ・ベース間電圧は、抵抗Ｒ２の両端に印加される電圧からバッファ用トランジスタ２０のベース・エミッタ間電圧Ｖｂｅ２を引いた電圧となる。電源電圧ＶＣＣが変動すると、抵抗Ｒ２の両端に印加される電圧が変動する。ここでバッファ用トランジスタ２０のベース・エミッタ間電圧Ｖｂｅ２は約０．７Ｖで、ほとんど変化しない。従って、電源電圧ＶＣＣが変動し、抵抗Ｒ２の両端に印加される電圧が変動することによって、発振用トランジスタ１９のコレクタ・ベース間電圧Ｖｃｂが変動する。つまり、電源電圧が変動すると、発振用トランジスタ１９のコレクタ・ベース間電圧Ｖｃｂが変動し、発振用トランジスタ１９のコレクタ・ベース接合部の空乏層幅が変動する。

トランジスタの接合容量Ｃｊは、Ｃｊ＝ε_０×ε_ｓ×Ａ_ＣＢ／Ｘｄで定義される。ここでε_０は真空の誘電率、ε_ｓはシリコンの比誘電率、Ａ_ＣＢはコレクタ・ベースの接合面積、Ｘｄはコレクタ・ベース接合の空乏層幅である。つまり、ε_０、ε_ｓ、Ａ_ＣＢが製造されるトランジスタによって一定であるため、コレクタ・ベース間の電圧が変動して空乏層幅が変動し、接合容量が変動することが分かる。

上記説明より、電源電圧が変動すると、発振用トランジスタ１９のコレクタ・ベース間の接合容量が変動し、ＶＣＯモジュールの発振周波数が設定した値に対して変動することが分かる。つまり、従来のトランジスタは、コレクタ・ベース間の電圧が変動すると、接合容量が変動し、ＶＣＯモジュールの発振周波数を変動させてしまう問題がある。この接合容量を低減する技術が特許文献１（従来例１）に開示されている。

従来例１のトランジスタの断面図を図８に示す。従来例１のトランジスタは、ｐ型ベース領域１０４に隣接してシャロートレンチ１２４ａ、１２４ｂが形成され、シャロートレンチを満たすように、ＢＰＳＧあるいはシリコン窒化膜の絶縁膜が形成されている。このシャロートレンチ１２４ａ、１２４ｂによって、コレクタ・ベース間の電圧が変動した場合であっても、空乏層の横方向への広がりは防止される。従って、トランジスタの接合容量の変動が抑制される。

ここで、空乏層は、空乏層が発生する領域の不純物濃度によってその広がり方が変化する。つまり、空乏層が発生する領域の不純物濃度が高ければ、コレクタ・ベース間の電圧差の大きさに対して空乏層の広がりは小さくなり、不純物濃度が低ければ、コレクタ・ベース間の電圧差の大きさに対して空乏層の広がり大きくなる。

このことから、従来例１のバイポーラトランジスタでは縦方向への空乏層の広がりがｎ型埋め込み領域で形成されるコレクタ領域１０９の深さによって決まる。つまり、縦方向への空乏層の広がりはｎ＋型埋め込み層１１４によって抑制されるため、コレクタ領域１０９の深さに応じて縦方向に空乏層の幅が変化するため、その変化に応じて接合容量が変動する問題がある。また、シャロートレンチを形成するためにシリコンエッチ、絶縁膜の埋め込み、平坦化等の工程が必要となるため、製造工程数が増大して製造期間の増大やコストの増大等の問題がある。

一方、縦方向への空乏層の広がりを制御する従来例２のトランジスタの平面レイアウトを図９に示し、図９に示す平面レイアウトのＢ−Ｂ'断面の断面図を図１０に示す。図９に示すように、従来例２のトランジスタは４つのｐ型ベース層１０４ａ〜１０４ｄを有しており、このｐ型ベース層１０４ａ〜１０４ｄの全てを囲む外周にｎ＋型チャネルストッパー１２３が形成されている。また、図１０に示すように、従来例２のトランジスタは、ｎ＋型半導体基板１０８の上層にｎ型コレクタ領域１０９が形成され、ｎ型コレクタ領域の表面には４つの領域に分離されてｐ型ベース領域１０４ａ〜１０４ｄが形成されて、それぞれのｐ型ベース領域の表面にはｎ＋型エミッタ領域１０２ａ〜１０２ｄが形成されている。また、コレクタ領域１０９と同じ層にｐ型ベース領域１０４ａ〜１０４ｄを挟むようにｎ＋型チャネルストッパー１２３ａ、１２３ｂが形成されている。

従来例２のバイポーラトランジスタのコレクタ・ベース間に電圧を印加する前のコレクタ・ベース接合部の拡大図を図１１にしめす。図１１に示すように、空乏層１１７は、コレクタ・ベース間コレクタ領域１０９内のｐ型ベース領域１０４に隣接する領域に発生する。また、従来例２のバイポーラトランジスタのコレクタ・ベース間に逆電圧を印加した場合のコレクタ・ベース接合部の拡大図を図１２にしめす。図１２に示すように、コレクタ・ベース間に逆電圧を印加した場合、空乏層は、ｐ型ベース領域１０４からｎ＋型半導体基板１０８に至るコレクタ領域１０９に発生する。

また、空乏層の横方向の幅は、縦方向の幅よりも大きくなる。これは、ｐ型ベース領域１０４ａ〜１０４ｄの横方向に隣接する領域には高濃度のコレクタ領域がないために空乏層の広がりを防止できなためである。このことより、従来例２のバイポーラトランジスタは、コレクタ・ベース間の逆方向電圧の大きさに応じて横方向に空乏層が広がるため、接合容量が変動する問題がある。

さらに、ｎ＋型チャネルストッパー１２３は、ウェハのダイシングを行う際に基板の端面が荒れて、素子構造が破壊されるために起こるリークやショートを防止するために高い不純物濃度で形成される。ｎ＋型チャネルストッパー１２３とｐ型ベース領域との距離が近い場合、電界分布がｎ＋型チャネルストッパー部分で不均一となるため素子の耐圧が低下するなどの問題があり、一般的にｐ型ベース領域とｎ＋型チャネルストッパーとは、離れた距離で形成される。つまり、ｎ＋型チャネルストッパー１２３は、高濃度コレクタ領域としても考えられ、空乏層の横方向への広がりを抑制できるが、距離が離れているためその効果は小さい。

従来例２と同様に縦方向の空乏層の広がりを制御する技術が特許文献２に開示されている。特許文献２に記載のバイポーラトランジスタは、ベース領域の底面と高濃度コレクタ領域の表面との深さ方向の距離を所定の距離とすることで、縦方向への空乏層の広がりを防止して、接合容量の変動を抑制するものである。しかし、特許文献２のバイポーラトランジスタにおいても従来例２と同様に横方向への空乏層の広がりを防止することは困難であり、接合容量の変動を抑制することができない問題がある。
特開平８−１８６１２４号公報特開２００２−２６０２８号公報

従来のトランジスタは、コレクタ・ベース間の電圧の大きさに依存して、コレクタ・ベース間の接合容量が変化する問題があった。

本発明の半導体装置は、第１の導電型の半導体で形成されるコレクタ領域と、不純物濃度が前記コレクタ領域よりも高い第１の導電型の半導体によって、前記コレクタ領域と同じ層に形成される第１の空乏層制御領域と、不純物濃度が前記コレクタ領域よりも高い第１の導電型の半導体によって、前記コレクタ領域の下層に形成される第２の空乏層制御領域と、前記第１の導電型とは逆の極性の第２の導電型の半導体で前記コレクタ領域の表面に形成されるベース領域とを有し、前記ベース領域の側面から前記第１の空乏層制御領域の側面までの第１の距離が、前記ベース領域の底面から前記第２の空乏層制御領域の表面までの第２の距離以下となる構造を有するものである。

本発明の半導体装置によれば、ベース領域の側面から第１の空乏層制御領域の側面までの第１の距離が、ベース領域の底面から第２の空乏層制御領域の表面までの第２の距離以下となる構造を有している。このため、コレクタ・ベース間のＰＮ接合部分に逆方向電圧が加わり、ＰＮ接合部分の空乏層が広がった場合であっても。第１の空乏層制御領域で横方向の空乏層の広がりを抑制でき、第２の空乏層制御領域で縦方向の空乏層の広がりを抑制することが可能である。従って、コレクタ・ベース間の逆方向電圧を所定の大きさ異常にすることで、空乏層の幅を実質的に一定にすることが可能になり、コレクタ・ベース間の電圧を所定の電圧以上とすることで実質的に一定な接合容量とすることが可能である。

また、本発明の半導体装置は、ベース領域をゲート領域、コレクタ領域をドレイン領域とすることで、ＭＯＳトランジスタに対しても応用することが可能である。この場合であっても、上記説明のように、ドレイン・ゲート間の電圧を所定の電圧以上とすることで、接合容量を実質的に一定にすることが可能である。

本発明の半導体装置は、コレクタ・ベース間の電圧が所定の電圧以上であれば、コレクタ・ベース間の電圧の大きさが変化しても、コレクタ・ベース間の接合容量を実質的に一定に保つことが可能である。

実施の形態１
実施の形態１にかかる半導体装置は、例えば縦型ＮＰＮトランジスタであり、ウェハからのダイシング後に単体のトランジスタとして使用する半導体装置である。実施の形態１にかかるトランジスタの平面レイアウトを図１に示し、図１の平面レイアウトのＡ−Ａ'断面の断面図を図２に示す。

図１を参照して、実施の形態１にかかるトランジスタの平面レイアウトについて説明する。図１に示すように、実施の形態１にかかるトランジスタは、分離した４つの第１の導電型（例えば、ｎ型）の半導体で形成されるｎ型コレクタ領域９ａ〜９ｄが形成されている。ｎ型コレクタ領域９ａ〜９ｄの内部には、それぞれ第１の導電型とは逆の極性を有する第２の導電型（例えば、ｐ型）の半導体で形成されるｐ型ベース領域４ａ〜４ｄが形成されている。ｐ型ベース領域４ａ〜４ｄの内部には、それぞれｎ型半導体よりも不純物濃度の高いｎ＋型半導体で形成されるｎ＋型エミッタ領域２ａ〜２ｄが形成されている。ｎ型コレクタ領域９ａ〜９ｄの外周を満たす領域は、ｎ＋型半導体で形成される第１の空乏層制御領域（例えば、ｎ＋型領域）６が形成されている。

ここで、図１に示す平面レイアウトのＡ−Ａ'断面について図２を参照して説明する。図２に示すように、実施の形態１にかかるトランジスタは、コレクタ電極１５の上層に第２の空乏層制御領域（例えば、ｎ＋型シリコン基板）８が形成され、ｎ＋型シリコン基板８の上層にｎ型コレクタ領域９ａ〜９ｄが形成されている。ｎ型コレクタ領域９ａ〜９ｄの表面には、それぞれｐ型ベース領域４ａ〜４ｄが形成されている。ｐ型ベース領域４ａ〜４ｄの表面には、それぞれｎ＋型エミッタ領域２ａ〜２ｄが形成されている。

ｎ型コレクタ領域９ａ〜９ｄ、ｐ型ベース領域４ａ〜４ｄ、ｎ＋型エミッタ領域２ａ〜２ｄの表面は、平坦化されており、その平坦化された面の上層には、ｐ型ベース領域４ａ〜４ｄ及びｎ＋型エミッタ領域２ａ〜２ｄの表面が露出するように絶縁膜層１２が形成されている。

それぞれのｐ型ベース領域の表面接触するようにベース引き出しポリシリコン７ａ〜７ｅが形成されている。ｐ型ベース領域４ａに接触するように、ベース引き出しポリシリコン７ａが形成され、ｐ型ベース領域４ａ、４ｂに接触するように、ベース引き出しポリシリコン７ｂが形成され、ｐ型ベース領域４ｂ、４ｃに接触するように、ベース引き出しポリシリコン７ｃが形成され、ｐ型ベース領域４ｃ、４ｄに接触するように、ベース引き出しポリシリコン７ｄが形成され、ｐ型ベース領域４ｄに接触するように、ベース引き出しポリシリコン７ｅが形成されている。

また、ｎ＋型エミッタ領域２ａ〜２ｄのそれぞれの表面に接触するようにエミッタ拡散源ポリシリコン３ａ〜３ｄが形成されている。それぞれのエミッタ拡散源ポリシリコンとそれぞれのベース引き出しポリシリコンとの間には、絶縁膜層１１が形成されている。

エミッタ拡散源ポリシリコン３ａ〜３ｄ、絶縁膜層１１、ベース引き出しポリシリコン７ａ〜７ｅの上層には絶縁膜層１０が形成されている。絶縁膜層１０、１１を貫通してそれぞれのベース引き出しポリシリコンに接触するようにベース電極１ａ〜１ｅが形成されている。また、絶縁膜層１０、１１を貫通してそれぞれのエミッタ拡散源ポリシリコンに接触するようにエミッタ電極５ａ〜５ｄが形成されている。

上記構造に加えて本実施の形態のトランジスタは、ｎ型コレクタ領域９ａ〜９ｄと同じ層であって、それぞれのｐ型ベース領域の間には、第１の空乏層制御領域（例えば、ｎ＋型領域）６ｂ〜６ｄが形成されている。また、ｐ型ベース領域２ａのチップ端部側には、ｎ＋型領域６ａが形成され、ｐ型ベース領域２ｄのチップ端部側には、ｎ＋型領域６ｅが形成されている。

ここで、ｎ＋型領域６ａ〜６ｅは、フォトレジストマスクを利用して、この領域にイオン注入を行うことで形成される。ｎ＋型領域６ａ〜６ｅは、ｎ型コレクタ領域よりも不純物濃度が高くなるように形成される。不純物濃度は、トランジスタ耐圧の低下を防止することを考慮して、例えばリンを加速エネルギー１００ｋｅＶ〜３００ｋｅＶで加速し、ドーズ量を１Ｅ１２ｃｍ^−２〜１Ｅ１３ｃｍ^−２としてイオン注入を行うことが好ましい。また、イオン注入後に電気的活性化のためのアニールを行うことでｎ＋型領域６ａ〜６ｅが形成される。

また、ｐ型ベース領域４ａ〜４ｄとｎ型コレクタ領域９ａ〜９ｄとが接する部分には、それぞれ空乏層１７ａ〜１７ｄが発生する。このｐ型ベース領域４ａ〜４ｄとｎ型コレクタ領域９ａ〜９ｄとが接する部分の拡大図を図３に示す。図３を参照してこの部分の構造を詳細に説明する。

図３に示すように、実施の形態１にかかるトランジスタのｐ型ベース領域４とｎ型コレクタ領域９とが接合する面のｎ型コレクタ領域側には空乏層１７が発生する。ここで、ｐ型ベース領域４の縦方向（例えば、深さ方向）の幅を「ｘ」、ｐ型ベース領域４の底面からｎ＋型シリコン基板８の表面までの距離を「ｙ」、ｐ型ベース領域４の側面からｎ＋型領域の側面までの距離を「ｚ」とする。この場合のｎ＋型領域の製造条件は、ｐ型ベース領域４、ｎ＋型シリコン基板８、ｎ＋領域６のそれぞれの距離は、実質的に同じ（例えば、ｙ＝ｚ）であることが好ましい。または、ｐ型ベース領域４、ｎ＋型シリコン基板８、ｎ＋領域６のそれぞれの距離は、距離ｙが距離ｚよりも長くなる（ｙ＞ｚ）ようにしても良い。また、ｎ＋型領域６の深さ方向の距離はｘ＋ｙとすることが好ましい。さらに、ｘは０．２μｍ以下、ｙは０．５〜２．０μｍ、ｚは０．５〜２．０μｍとすることが好ましい。

図３に示すトランジスタのコレクタ・ベース間に逆方向電圧（例えば、ＮＰＮトランジスタの場合、コレクタ側電圧がベース側電圧に対して高くなる電圧）が印加された場合の空乏層の状態を示す図を図４に示す。図４に示すように、実施の形態１にかかるトランジスタのコレクタ・ベース間に逆方向電圧が印加されると、空乏層幅が広がり、ｎ型コレクタ領域９が空乏層によって満たされる。このとき、空乏層の距離ｙと距離ｚとは実質的に同じである。また、空乏層は、コレクタ・ベース間の逆方向電圧の大きさに対して、ｙ方向（例えば、縦方向）とｚ方向（例えば、横方向）とに実施的に同じ幅で広がる。

空乏層は、ｐ型ベース領域４の部分ではほとんど広がることはない。また、不純物濃度がｎ型コレクタ領域９よりも高いｎ＋型領域６及びｎ＋型シリコン基板８においても、空乏層はほとんど広がることはない。これは、空乏層が不純物濃度が高いほどその領域で広がりにくいという特性を有しているためである。

上記説明より、実施の形態１にかかるトランジスタは、ｐ型ベース領域４の底面からｎ＋型シリコン基板８の表面までの距離ｙと、ｐ型ベース領域４の側面からｎ＋型領域６の側面までの距離ｚが実質的に同じなるように形成されている。これによって、トランジスタのコレクタ・ベース間に逆方向電圧が印加され、空乏層が縦方向及び横方向に広がったとしても、その幅は距離ｙ及び距離ｚによって制限される。従って、空乏層の縦方向及び横方向の幅が印加される電圧が所定の電圧以上であれば、空乏層幅が変化することがないため、コレクタ・ベース間の接合容量の変化を抑制することが可能である。

コレクタ・ベース間の電圧と接合容量との関係のグラフの一例を図５に示す。図５に示すように、距離ｙが距離ｚよりも大きな場合のコレクタ・ベース間の電圧と接合容量との関係は曲線（ａ）となり、距離ｙと距離ｚとが等しい場合のコレクタ・ベース間の電圧と接合容量との関係は曲線（ｂ）となる。ここで、参考に従来例２のトランジスタのコレクタ・ベース間の電圧と接合容量との関係を破線で示す。

図５に示すグラフより、本実施の形態のトランジスタは曲線（ｂ）ではコレクタ・ベース間の電圧が６Ｖ以上では接合容量の変化を抑制できていることが分かる。また、曲線（ａ）では、７Ｖ以上で接合容量の変化を抑制できている。これに対して、従来例２のトランジスタでは、縦方向で空乏層が高濃度領域（本実施の形態のｎ＋型シリコン基板）に達しても、横方向に空乏層が広がるため、コレクタ・ベース間の電圧に応じて接合容量が変化している。

このことから、実施の形態１にかかるトランジスタをＶＣＯモジュールに利用して、コレクタ・ベース間の電圧を接合容量が変化しない電圧以上に設定することで、電源電圧の変動に応じて、コレクタ・ベース間の電圧が変動しても、発振周波数が変動しないＶＣＯモジュールを構成することが可能である。

また、一般的にｐ型ベース領域４とｎ＋型領域６との距離を近づけるとトランジスタの耐圧が低下する問題が発生する。しかしながら、ｎ＋型領域を上述の条件（イオン注入条件や距離ｚの条件）で形成することで、トランジスタの耐圧低下の問題を回避することが可能である。

さらに、従来技術では、横方向への空乏層の広がりを防止するためにシャロートレンチを形成していた。このシャロートレンチは、トレンチを形成するために別工程が必要であるため、工程数が増大する問題があった。しかしながら、本実施の形態のｎ＋型領域は、半導体装置の製造で一般的な工程で形成できるため、工程数を一般的な半導体装置と同じにすることが可能である。つまり、工程数を増加させることなく空乏層の広がりを抑制した半導体装置の製造が可能である。

なお、本実施の形態は縦型ＮＰＮトランジスタを例に説明したが、各領域を形成する半導体の極性を逆極性として縦型ＰＮＰトランジスタを構成することも可能である。この場合、空乏層の広がりは、本実施の形態のｎ＋型シリコン基板８に対応するｐ＋型シリコン基板と本実施の形態のｎ＋型領域６に対応するｐ＋型領域によって抑制することが可能である。

また、ｎ＋型領域６はｎ＋型シリコンの選択エピタキシャル成長によっても形成することが可能である。選択エピタキシャル成長は、アニール工程が必要ないためにｎ＋型領域６の横方向への拡散を防止することができるため、ｐ型ベース領域４とｎ＋型領域６との距離を短くすることが可能である。このことより、選択エピタキシャル成長を用いてｎ＋型領域６を形成することで、素子の微細化が可能である。

実施の形態２
実施の形態２にかかるトランジスタは、実施の形態１にかかるトランジスタと実質的に同じである。実施の形態１にかかるトランジスタのコレクタ電極１５がｎ＋型シリコン基板の下層に形成されているのに対して、実施の形態２にかかるトランジスタは、コレクタ電極をエミッタ電極あるいはベース電極と同様に半導体装置の表面側に形成している。実施の形態２にかかるトランジスタの断面図を図６に示す。ここで、実施の形態１と同様の領域については、実施の形態１と同じ符号を付して説明を省略する。

図６に示すように、実施の形態２にかかるトランジスタは、ｐ型シリコン基板１６の上層に第２の空乏層制御領域（例えば、ｎ＋型埋め込み領域）１４が形成されている。ｎ＋型埋め込み領域１４の上層にはｎ型コレクタ領域９が形成されている。ｎ型コレクタ領域の表面にはｐ型ベース領域４が形成され、ｎ型コレクタ領域の表面にはｎ＋型エミッタ領域が形成されている。ここで、ｐ型ベース領域４とｎ＋型エミッタ領域２との上層は、実施の形態１と同様の構造となっており、絶縁膜層１０、１１を貫通してｐ型ベース領域４とｎ＋型エミッタ領域２とに電気的に接続される電極が形成されている。

また、ｎ型コレクタ領域９の表面から、ｎ型コレクタ領域９を貫通してｎ＋型埋め込み領域１４と接触するようにｎ＋型コレクタ引き上げ領域１３ａ、１３ｂが形成されている。さらに、ｎ型コレクタ領域９の表面からｎ＋型埋め込み領域１４に接触するようにｎ＋型領域６ａ、６ｂが形成されている。ｎ＋型領域６ａ、６ｂは、ｐ型ベース領域４を挟み込むようにそれぞれ形成されており、ｎ＋型コレクタ引き上げ領域１３ａ、１３ｂは、ｎ＋型領域６ａ、６ｂ及びｐ型ベース領域４を挟み込むように形成されている。なお、平面レイアウトを考えた場合、ｎ＋型領域はｐ型ベース領域４を囲むように形成され、ｎ＋型コレクタ引き上げ領域は、ｎ＋型領域を囲むように形成される。ここで、実施の形態２にかかるトランジスタのｎ＋型領域は、実施の形態１と同様の製造条件で形成される。

ｎ＋型コレクタ引き上げ領域１３ａ、１３ｂの表面には、それぞれ絶縁膜層１０、１１、１２を貫通してコレクタ電極１５ａ、１５ｂが形成されている。

実施の形態２にかかるトランジスタにおいても、ｎ＋型領域６とｐ型ベース領域４との距離の関係は、実施の形態１と同様である。

上記説明より、実施の形態２にかかるトランジスタによっても、ｐ型ベース領域４の底面からｎ＋型埋め込み領域１４の表面までの距離ｙとｐ型ベース領域４の側面からｎ＋型領域６ａ又は６ｂの側面までの距離ｚとの関係が実施の形態１にかかるトランジスタと同様になるため、実施の形態１と同様に空乏層の広がりを抑制することができる。これによって、コレクタ・ベース間の逆方向電圧が所定の電圧以上であればトランジスタのコレクタ・ベース間の接合容量の変動を抑制することが可能である。

また、実施の形態２にかかるトランジスタでは、ｎ＋型コレクタ引き出し領域１３ａ、１３ｂとｎ＋型領域６ａ、６ｂとを異なる工程で形成することも可能である。これによって、それぞれの領域を最適な条件で形成することが可能になるため、トランジスタの性能の向上が容易に可能である。

なお、ｎ＋領域とｎ＋型コレクタ引き出し領域とを接触させ、あるいはｎ＋領域をｎ＋型コレクタ引き出し領域に代えて使用することも可能である。また、それぞれの領域を形成する半導体の極性を逆にして、ＰＮＰトランジスタを形成することが可能である。さらに、ｎ＋型の半導体で形成される部分を選択エピタキシャル成長によって形成することも可能である。これらの変更は実施の形態１と同様に可能である。

本発明は上記実施の形態に限られたものでなく、適宜変更することが可能である。例えば、実施の形態で示したｎ＋型エミッタ領域、あるいはｐ型ベース領域は、上記個数に限られたものではなく、その個数に制限はない。また、上記説明のトランジスタと同じ基板上に他のトランジスタ、抵抗、コンデンサ等を形成して半導体集積回路とすることも可能である。

さらに、上記説明のトランジスタのエミッタ領域をソース領域、ベース領域をゲート領域、コレクタ領域をドレイン領域としてＭＯＳトランジスタを構成することも可能である。このＭＯＳトランジスタは、ゲート領域の縦方向と横方向とに上記説明の第１、第２の空乏層制御領域が形成される。この場合、第１、第２の空乏層制御領域は、ゲート領域を形成する半導体とは逆の極性を有する半導体で形成する必要がある。また、第１、第２の空乏層制御領域の不純物濃度は、ゲート領域に隣接する領域を形成する半導体よりも高くする必要がある。さらに、ゲート領域の側面から第１の空乏層制御領域の側面までの距離ｙは、ゲート領域の底面から第２の空乏層制御領域の表面までの距離ｚ以上の距離となる必要がある。

実施の形態１にかかるトランジスタの平面レイアウトを示す図である。図１に示すトランジスタのＡ−Ａ'断面の断面図である。図２に示すトランジスタの断面図の空乏層近傍の拡大図である。実施の形態１にかかるトランジスタのコレクタ・ベース間のＰＮ接合部分に逆方向電圧が印加された場合の空乏層近傍の拡大図である。実施の形態１にかかるトランジスタのコレクタ・ベース間電圧とコレクタ・ベース間接合容量の関係を示す図である。実施の形態２にかかるトランジスタの断面図を示す図である。ＶＣＯモジュレータの回路図である。従来例１にかかるトランジスタの断面図である。従来例２にかかるトランジスタの平面レイアウトを示す図である。図９に示すトランジスタのＢ−Ｂ'断面の断面図である。図１０に示すトランジスタの断面図の空乏層近傍の拡大図である。従来例２にかかるトランジスタのコレクタ・ベース間のＰＮ接合部分に逆方向電圧が印加された場合の空乏層近傍の拡大図である。

符号の説明

１ａ〜１ｅベース電極
２、２ａ〜２ｄｎ＋型エミッタ領域
３ａ〜３ｄエミッタ拡散源ポリシリコン
４、４ａ〜４ｄｐ型ベース領域
５ａ〜５ｄエミッタ電極
６、６ａ〜６ｅｎ＋型領域
７ａ〜７ｅベース引き出しポリシリコン
８ｎ＋型シリコン基板
９、９ａ〜９ｄｎ型コレクタ領域
１０、１１、１２絶縁膜層
１３ａ、１３ｂコレクタ引き出し領域
１４ｎ＋型埋め込み領域
１５ａ、１５ｂコレクタ電極
１６ｐ型シリコン基板
１７、１７ａ〜１７ｄ空乏層
１９発振用トランジスタ
２０バッファ用トランジスタ
２２バラクタダイオード

Claims

第１の導電型の半導体で形成されるコレクタ領域と、
不純物濃度が前記コレクタ領域よりも高い第１の導電型の半導体によって、前記コレクタ領域と同じ層に形成される第１の空乏層制御領域と、
不純物濃度が前記コレクタ領域よりも高い第１の導電型の半導体によって、前記コレクタ領域の下層に形成される第２の空乏層制御領域と、
前記第１の導電型とは逆の極性の第２の導電型の半導体で前記コレクタ領域の表面に形成されるベース領域とを有し、
前記ベース領域の側面から前記第１の空乏層制御領域の側面までの第１の距離が、前記ベース領域の底面から前記第２の空乏層制御領域の表面までの第２の距離以下となる構造を有する半導体装置。
前記第１の距離が前記第２の距離とが実質的に同じ距離となる構造を有する請求項１に記載の半導体装置。
前記第１の距離が前記第２の距離よりも短い距離となる構造を有する請求項１に記載の半導体装置。
前記第１の距離は、０．５μｍから２．０μｍまでの間であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
前記第２の距離は、０．５μｍから２．０μｍまでの間であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
前記第１の空乏層制御領域の不純物濃度は１Ｅ１２ｃｍ^−２から１Ｅ１３ｃｍ^−２までの濃度であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
前記第２の空乏層制御領域の不純物濃度は１Ｅ１２ｃｍ^−２から１Ｅ１３ｃｍ^−２までの濃度であることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
前記第１の空乏層制御領域の深さ方向の幅は、前記コレクタ領域の深さ方向の幅と実質的に同じ幅で形成されることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
前記コレクタ領域をドレイン領域に置き換え、前記ベース領域をゲート領域に置き換えた電界効果型トランジスタ構造を有する請求項１乃至８のいずれか１項に記載の半導体装置。