KR100324569B1 - 접합형 바이폴라 반도체 소자 및 그 제조방법 - Google Patents
접합형 바이폴라 반도체 소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR100324569B1 KR100324569B1 KR1019990023935A KR19990023935A KR100324569B1 KR 100324569 B1 KR100324569 B1 KR 100324569B1 KR 1019990023935 A KR1019990023935 A KR 1019990023935A KR 19990023935 A KR19990023935 A KR 19990023935A KR 100324569 B1 KR100324569 B1 KR 100324569B1
- Authority
- KR
- South Korea
- Prior art keywords
- groove
- layer
- conductivity type
- oxide film
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 19
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 239000010410 layer Substances 0.000 claims abstract description 54
- 238000009792 diffusion process Methods 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 239000002356 single layer Substances 0.000 claims abstract description 12
- 239000012535 impurity Substances 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 9
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
소스를 이중 확산 구조로 가져가지 않고도 높은 커패시턴스 변동율을 구현할 수 있도록 하여, 공정 의존도를 줄일 수 있도록 함과 동시에 커패시턴스의 특성 제어를 용이하게 실시할 수 있도록 한 접합형 바이폴라 반도체 소자 및 그 제조방법이 개시된다. 이를 위하여 본 발명에서는, 고농도 제 1 도전형의 반도체 기판과, 상기 기판의 상면에 형성되며, 복수의 그루브가 구비된 제 1 도전형의 에피층과, 상기 그루브의 내부 계면을 따라 상기 에피층 내로 치고 들어가 형성된 고농도 제 2 도전형의 단층 확산 구조를 갖는 소스와, 상기 그루브가 형성되지 않은 부분의 상기 에피층 상에 형성된 산화막과, 상기 그루브 내부가 채워지도록 상기 그루브를 포함한 상기 산화막 상에 형성된 애노드 전극 및, 상기 기판의 하면에 형성된 캐소드 전극으로 이루어진 접합형 바이폴라 반도체 소자가 제공된다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 이중 확산 구조의 소스를 적용하지 않고도 VCD(Variable Capacitance Diode)의 높은 커패시턴스 변동율을 구현할 수 있도록 한 접합형 바이폴라 반도체 소자 및 그 제조방법에 관한 것이다.
접합형 바이폴라 반도체 소자 중의 하나인 VCD는 소자 설계시 높은 커패시턴스 변동율을 확보하기 위하여 통상, 소스를 이중 확산 구조로 가져가고 있다.
이를 도 1에 제시된 종래의 일반적인 VCD 구조를 참조하여 구체적으로 살펴보면 다음과 같다.
도 1의 단면도를 참조하면, 종래의 VCD는 크게, n+형의 반도체 기판(10) 하면에는 캐소드 전극(20)이 형성되고, 그 상면에는 n형의 에피층(12)이 형성되며, 상기 에피층(12) 내의 표면쪽에는 깊은 정션 깊이를 갖는 그레이드 n 영역(GRADE n area)(14a)과 얕은 정션 깊이를 갖는 애노드 p+ 영역(ANODE p+ area)이 p-n 접합을 이루도록 구성된 이중 확산 구조의 소스(14)가 형성되고, 상기 에피층(12) 상에는 상기 소스(14)의 표면이 소정 부분 노출되도록 절연막(16)이 형성되며, 상기 소스(14)의 표면 노출부를 포함한 그 주변의 절연막(16) 상의 소정 부분에 걸쳐서는 애노드 전극(18)이 형성되고, 상기 애노드 전극(18)을 포함한 절연막(16) 상에는 전극 단자로 사용되어질 부분의 애노드 전극(18) 표면이 소정 부분 노출되도록보호막(22)이 형성되어 있는 구조로 이루어져 있음을 알 수 있다.
따라서, 상기 구조의 VCD는 n+형의 반도체 기판(10) 상면에 n형의 에피층(12)을 형성하고, 상기 에피층(12)보다 도핑 농도가 높은 n형 불순물과 p+형 불순물을 순차적으로 선택주입한 후 확산시켜 상기 에피층(12) 내부에 그레이드 n영역(14a)과 애노드 p+ 영역(14b)이 p-n접합을 이루는 이중 확산 구조의 소스(14)를 형성한 다음, 상기 소스(14)와 접하는 애노드 전극(18)과 상기 기판(10)과 접하는 캐소드 전극(20)을 형성해 주는 방식으로 제조된다. 이와 같이 소스(14)를 이중 확산 구조로 가져간 것은 전압 변화에 따라 높은 커패시턴스 변동율을 얻기 위함이다.
도 2에는 상기 구조를 갖는 VCD의 A-A' 절단면의 농도 분포 특성을 나타낸 그래프가 제시되어 있다.
상기 그래프를 참조하면, 종래의 VCD는 그레이드 n 영역(14a)과 애노드 p+ 영역(14b)이 p-n 접합을 이루는 이중 확산 소스(14) 구조를 가지도록 소자 구성이 이루어져, p+ 영역(14b)과 n 영역(14a)이 p-n 접합을 이루는 부분에서는 기울기가 급경사를 이루나 그레이드 n 영역(14a)과 n형의 에피층(12)이 접하는 부분에서는 기울기가 완만한 형태를 가지도록 농도 분포가 이루어져 있음을 알 수 있다.
도 3에는 도 2의 Ⅰ 부분을 확대 도시한 요부상세도가 제시되어 있다. 도 2에서 참조부호 J로 표시된 부분은 애노드 p+ 영역(14b)과 그레이드 n 영역(14a)의 불순물 도핑 농도가 같아지는 지점 즉, p-n 접합이 이루어지는 부분을 나타내며, 참조번호 a, b, c는 그레이드 n 영역(14a) 내에 주입된 불순물의 피크 농도를 나타낸다.
도 4에는 그레이드 n 영역(14b)의 피크 농도가 c의 값을 가질 때와 b의 값을 가질 때 그리고 a의 값을 가질 때 각각에 있어서의 전압-커패시턴스의 특성을 비교 도시한 그래프가 제시되어 있다. 도 4에서 VR은 역방향 바이어스를 나타내고, C는 커패시턴스를 나타낸다.
도 4를 참조하면, 동일 역바이어스가 걸린 상태하에서 그레이드 n 영역(14a)의 피크 농도가 작을수록 완만한 경사를 갖는 기울기가 형성됨을 알 수 있다. 즉, 그레이드 n 영역(14a)이 c의 피크 농도를 가질 경우가 이보다 낮은 피크 농도를 갖는 b나 c의 경우에 비해 큰 커패시턴스 변화량을 얻을 수 있음을 확인할 수 있다.
그러나, 상기 구조를 가지도록 VCD를 제조할 경우에는 다음과 같은 문제가 발생하게 된다.
VCD의 소스(14)를 상기에 언급된 이중 확산 구조로 가져갈 경우, 상기 소스(14)를 이루는 애노드 p+ 영역(14b)과 그레이드 n 영역(14a)의 농도 프로파일에 따라 전체적인 커패시턴스 값 및 커패시턴스 변동율이 쉽게 변화될 수 있으므로, 공정 의존도가 높아지게 되고, 이로 인해 소자 제조시 p-n 접합의 농도 프로파일을 정확하게 제어하기 어렵다는 문제가 발생된다. 이러한 문제가 발생될 경우, 스펙(spec.)(또는 정격)을 만족하는 높은 커패시턴스 변동율을 가지도록 VCD를 구현할 수 없게 되므로, 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, 소스를 이중 확산 구조로 가져가지 않고도 높은 커패시턴스 변동율을 구현할 수 있도록 VCD의 구조를 변경해 주므로써, 공정 의존도를 줄일 수 있도록 하고, 커패시턴스의 특성을 용이하게 제어할 수 있도록 한 접합형 바이폴라 트랜지스터를 제공함에 있다.
본 발명의 다른 목적은 상기 구조의 접합형 바이폴라 트랜지스터를 용이하게 제조할 수 있는 제조방법을 제공함에 있다.
도 1은 종래의 VCD 구조를 도시한 단면도,
도 2는 도 1에 제시된 VCD의 농도 분포 특성을 도시한 그래프,
도 3은 도 2의 Ⅰ 부분을 확대도시한 요부상세도,
도 4는 도 3의 농도 분포에 따른 전압-커패시턴스의 특성을 비교 도시한 그래프,
도 5는 본 발명에 의한 VCD 구조를 도시한 단면도,
도 6a 및 도 6b는 도 5의 VCD를 위에서 내려다 본 평면도로서,
도 6a는 그루브가 동심원 형상의 폐곡선 구조를 갖는 경우의 VCD 구조를 도시한 평면도,
도 6b는 그루브가 스트라이프 형상의 각형 구조를 갖는 경우의 VCD 구조를 도시한 평면도,
도 7a 내지 도 7c는 도 5에 제시된 VCD의 제조방법을 도시한 공정수순도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 고농도 제 1 도전형의 반도체 기판과; 상기 기판의 상면에 형성되며, 복수의 그루브가 구비된 제 1 도전형의 에피층과; 상기 그루브의 내부 계면을 따라 상기 에피층 내로 치고 들어가 형성된 고농도 제 2 도전형의 단층 확산 구조를 갖는 소스와; 상기 그루브가 형성되지 않은 부분의 상기 에피층 상에 형성된 산화막과; 상기 그루브 내부가 채워지도록 상기 그루브를 포함한 상기 산화막 상에 형성된 애노드 전극; 및 상기 기판의 하면에 형성된 캐소드 전극으로 이루어진 접합형 바이폴라 반도체 소자가 제공된다.
본 발명의 다른 목적은, 고농도 제 1 도전형의 반도체 기판 상에 상기 기판과 동일 도전형의 에피층을 형성하는 공정과; 상기 에피층의 표면이 소정 부분 선택적으로 노출되도록, 상기 에피층 상에 산화막을 형성하는 공정과; 상기 산화막이 형성되지 않은 부분의 상기 에피층을 소정 두께 식각하여 상기 에피층 내에 복수의 그루브를 형성하는 공정과; 상기 결과물 상으로 불순물을 이온주입한 후 확산시켜,상기 그루브의 내측 계면을 따라 상기 에피층 내에 단층 확산 구조를 갖는 고농도 제 2 도전형의 소스를 형성하는 공정; 및 상기 그루브 내부가 채워지도록 상기 그루브를 포함한 상기 산화막 상에는 애노드 전극을 형성하고, 상기 기판의 하면에는 캐소드 전극을 형성하는 공정으로 이루어진 접합형 바이폴라 반도체 소자 제조방법이 제공된다.
이때, 상기 그루브는 동심원 형상의 폐곡선 구조를 가지거나 스트라이프 형상의 각형 구조를 가지도록 형성되며, 제 1 도전형으로는 n형이 사용되고 제 2 도전형으로는 p형이 사용된다.
그리고, 상기 에피층 내에 복수의 그루브 형성후, 상기 그루브의 내부 계면을 따라 버퍼 산화막을 형성하는 공정이 더 포함되도록 소자를 제조할 수도 있는데, 이와 같이 공정이 진행된 경우에는 고농도 제 2 도전형의 소스 형성후 상기 버퍼 산화막을 제거해 주어야 한다.
상기 구조를 가지도록 접합형 바이폴라 소자를 제조할 경우, 소스를 단층 구조로 가져가더라도 인가전압(역방향 바이어스)의 변화에 의해 공핍층의 단면적을 증·감시켜 주는 방식으로 커패시터의 면적을 변화시킬 수 있게 되므로, 소스를 이중 확산 구조로 가져간 경우와 동일한 전압-커패시턴스 특성을 구현할 수 있게 된다. 또한, 이 경우에는 제 2 도전형의 불순물 확산 공정에 의해 커패시턴스의 특성이 결정되므로, 그레이드 n 영역 및 애노드 p+ 영역의 농도 프로파일을 함께 제어해 주는 방식으로 특성 제어가 이루어질 때보다 공정 의존도를 낮출 수 있게 되고, 그 결과 커패시턴스의 특성 제어가 기존보다 용이하게 이루어지게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 5는 본 발명에서 제안된 VCD 구조를 도시한 단면도를 나타낸다.
도 5의 단면도를 참조하면, 본 발명에서 제안된 VCD는 크게, n+형의 반도체 기판(100) 하면에는 캐소드 전극(114)이 형성되고, 그 상면에는 복수의 그루브(groove)(g)가 구비된 n형의 에피층(102)이 형성되며, 상기 에피층(102) 내에는 상기 그루브(g)의 내부 계면을 따라 형성된 단층 확산 구조의 p+형 소스(110)가 형성되고, 그루브(g) 형성이 이루어지지 않은 부분의 상기 에피층(102) 상에는 산화막(104)이 형성되며, 상기 그루브(g)를 포함한 산화막 상에는 애노드 전극(112)이 형성되어 있는 구조로 이루어져 있음을 알 수 있다.
이때, 상기 에피층(102) 내에 구비된 그루브(g)는 도 6a에 제시된 평면도와 같이 동심원 형상의 폐곡선 구조를 가지도록 설계할 수도 있고, 반면 도 6b에 제시된 평면도와 같이 스트라이프 형상의 각형(예컨대, 사각형) 구조를 가지도록 설계할 수도 있다.
도 5는 도 6a의 B-B' 절단면 구조나 혹은 도 6b의 C-C' 절단면 구조를 도시한 것으로, 이 두가지 경우 모두 기본 구조 자체는 서로 동일하게 가져가고 있음을 알 수 있다.
따라서, 상기 구조의 VCD는 도 7a 내지 도 7c에 제시된 공정수순도에서 알 수 있듯이 다음의 제 3 단계를 거쳐 제조된다.
제 1 단계로서, 도 7a에 도시된 바와 같이 n+형의 반도체 기판(100) 상에 상기 기판(100)과 동일 도전형의 에피층(102)을 형성한 다음, 그 위에 소정 두께의 산화막(104)을 형성한다. 이어, 사진식각공정을 이용하여 산화막(104)의 표면이 소정 부분 선택적으로 노출되도록 상기 결과물 상에 감광막 패턴(106)을 형성하고, 이를 마스크로 이용하여 상기 산화막(104)을 식각한 다음, 연속해서 그 하단의 에피층(102)을 일정 깊이 식각한다. 그 결과, 에피층(102) 내에 복수의 그루부(g)가 만들어지게 된다. 이때, 상기 그루브(g)는 도 6a 및 도 6b에 제시된 평면도에서 알 수 있듯이 동심원 형상의 폐곡선 구조나 혹은 스트라이프 형상의 각형(예컨대, 사각형) 구조를 가지도록 형성된다.
제 2 단계로서, 도 7b에 도시된 바와 같이 감광막 패턴(106)을 제거하고, 상기 그루브(g) 내의 계면을 따라 소정 두께의 버퍼 산화막(108)을 형성한 다음, 상기 결과물 상으로 p형 불순물인 보론을 고농도로 이온주입하고 확산시켜 상기 그루브(g)의 내측 계면을 따라 상기 에피층(102) 내에 단층 확산 구조를 갖는 p+형 소스(110)를 형성한다. 이와 같이, 그루브(g) 형성이 이루어지지 않은 부분에만 선택적으로 산화막(104)을 남겨 두어, 이 부분으로 p형 불순물이 주입되지 않도록 한 것은 p-n 접합 형성후 역방향 바이어스에 따른 공핍층이 형성될 경우, 공핍층에 의하여 형성되는 커패시터의 면적을 정확하게 계산하기 위함이다.
제 3 단계로서, 도 7c에 도시된 바와 같이 버퍼 산화막(108)을 제거한 후, 상기 그루브(g)를 포함한 산화막(104) 상에는 애노드 전극(112)을 형성하고, 상기 기판(100)의 하면에는 캐소드 전극(114)을 형성해 주므로써, 본 공정 진행을 완료한다.
한편, 본 발명의 일 변형예로서 상기 VCD 제조 공정은 제 2 단계 공정 진행시 별도의 버퍼 산화막(108) 형성없이 곧바로 p형 불순물의 이온주입 및 확산을 거쳐 상기 에피층(102) 내에 단층 확산 구조의 p+형 소스(110)를 형성해 주는 방식으로 진행할 수도 있는데, 이 경우에는 상기 소스(110) 형성후 실시되는 버퍼 산화막(108)의 제거 공정 또한 스킵(skip)된다고 보면 된다.
이와 같이 VCD를 제조할 경우, 소스(110)를 단층 구조로 가져가더라도 인가전압(역방향 바이어스)의 변화에 따라 공핍층의 단면적을 증·감시켜 주는 방식으로 커패시터의 면적을 변화시킬 수 있게 되므로, 도 1과 같이 소스를 이중 확산 구조로 가져간 경우와 동일한 전압-커패시턴스 특성을 구현할 수 있게 된다. 이를 보다 상세하게 설명하면 다음과 같다.
상기 소자에 낮은 전압의 역방향 바이어스가 인가될 경우에는 공핍층이 참조번호 ①의 형태로 형성되나, 인가전압이 증가함에 따라 상기 소자에 큰 전압의 역방향 바이어스가 걸리게 될 경우에는 공핍층이 참조번호 ②의 형태로 형성되게 된다. 이는 소자에 걸리는 인가전압이 높아질 경우, 공핍층의 확산으로 인해 그루부(g) 사이 사이의 스페이서 내에서 공핍층이 서로 만나게 되어 이 부분에서는 더 이상의 확장이 이루어지지 않게 되고, 그 이후 부터는 그루브(g)의 직하 방향으로만 공핍층의 확산이 진행되기 때문이다. 이와 같이 그루부(g)의 직하 방향으로만 공핍층의 확산이 진행될 경우, 전자의 경우(예컨대, 소자에 낮은 전압이 인가된 경우)에 비해 공핍층의 단면적 즉, 커패시터의 단면적이 작아지는 결과가 초래되므로 커패시턴스가 처음보다 감소하게 된다. 즉, 도 5에 제시된 VCD를 이용해서는 소자에 걸리는 인가전압의 변화에 따라 공핍층의 단면적을 변화시켜 주는 방식으로 높은 커패시턴스 변동율을 제어할 수 있게 되는 것이다.
이 경우, p+형의 불순물 주입 및 확산 공정을 거쳐 제조된 단층 확산 구조의 소스(110)에 의해 커패시턴스 특성이 결정되므로, 종래 그레이드 n 영역 및 애노드 p+ 영역의 농도 프로파일을 함께 제어해 주는 방식으로 특성 제어가 이루어질 때보다 공정 의존도를 낮출 수 있게 되고, 그 결과 커패시턴스의 특성을 보다 용이하게 제어할 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, VCD의 구조 변경을 통하여 소스를 단층 확산 구조로 가져가더라도 이중 확산 구조로 가져간 경우와 동일한 전압-커패시턴스 특성을 구현할 수 있게 되므로, 종래보다 공정 의존도를 줄일 수 있게 되고, 커패시턴스 특성을 용이하게 제어할 수 있게 된다.
Claims (8)
- 고농도 제 1 도전형의 반도체 기판과;상기 기판의 상면에 형성되며, 복수의 그루브가 구비된 제 1 도전형의 에피층과;상기 그루브의 내면 및 측면의 계면을 따라 상기 에피층과 다이오드 접합을 이루도록 형성된 고농도 제 2 도전형의 단층 확산 구조를 갖는 소스와;상기 그루브가 형성되지 않은 부분의 상기 에피층 상에 형성된 산화막과;상기 그루브 내부가 채워지도록 상기 그루브를 포함한 상기 산화막 상에 형성된 애노드 전극; 및상기 기판의 하면에 형성된 캐소드 전극으로 이루어진 것을 특징으로 하는 접합형 바이폴라 반도체 소자.
- 제 1항에 있어서, 상기 제 1 도전형은 n형이고, 상기 제 2 도전형은 p형인 것을 특징으로 하는 접합형 바이폴라 반도체 소자.
- 제 1항에 있어서, 상기 그루브는 동일 평면 상에서 동심원 형상의 폐곡선 구조를 가지거나 스트라이프 형상의 각형 구조를 가지도록 형성된 것을 특징으로 하는 접합형 바이폴라 반도체 소자.
- 고농도 제 1 도전형의 반도체 기판 상에 상기 기판과 동일 도전형의 에피층을 형성하는 공정과;상기 에피층의 표면이 소정 부분 선택적으로 노출되도록, 상기 에피층 상에 산화막을 형성하는 공정과;상기 산화막이 형성되지 않은 부분의 상기 에피층을 소정 두께 식각하여 상기 에피층 내에 복수의 그루브를 형성하는 공정과;상기 결과물 상으로 불순물을 이온주입한 후 확산시켜, 상기 그루브의 내면 및 측면의 계면을 따라 상기 에피층 내에 단층 확산 구조를 갖는 고농도 제 2 도전형의 소스를 형성하는 공정; 및상기 그루브 내부가 채워지도록 상기 그루브를 포함한 상기 산화막 상에는 애노드 전극을 형성하고, 상기 기판의 하면에는 캐소드 전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 접합형 바이폴라 반도체 소자 제조방법.
- 제 4항에 있어서, 상기 제 1 도전형은 n형이고, 상기 제 2 도전형은 p형인 것을 특징으로 하는 접합형 바이폴라 반도체 소자 제조방법.
- 제 4항에 있어서, 상기 그루브는 동일 평면 상에서 동심원 형상의 폐곡선 구조를 가지거나 스트라이프 형상의 각형 구조를 가지도록 형성하는 것을 특징으로 하는 접합형 바이폴라 반도체 소자 제조방법.
- 제 4항에 있어서, 상기 에피층 내에 복수의 그루브 형성후, 상기 그루브의 내부 계면을 따라 버퍼 산화막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 접합형 바이폴라 반도체 소자 제조방법.
- 제 7항에 있어서, 상기 버퍼 산화막을 형성하는 공정이 더 포함된 경우, 상기 고농도 제 2 도전형의 소스 형성후 상기 버퍼 산화막을 제거하는 공정을 더 포함하는 것을 특징으로 하는 접합형 바이폴라 반도체 소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990023935A KR100324569B1 (ko) | 1999-06-24 | 1999-06-24 | 접합형 바이폴라 반도체 소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990023935A KR100324569B1 (ko) | 1999-06-24 | 1999-06-24 | 접합형 바이폴라 반도체 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010003580A KR20010003580A (ko) | 2001-01-15 |
| KR100324569B1 true KR100324569B1 (ko) | 2002-02-16 |
Family
ID=19594881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990023935A KR100324569B1 (ko) | 1999-06-24 | 1999-06-24 | 접합형 바이폴라 반도체 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100324569B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117199145B (zh) * | 2023-09-18 | 2024-05-07 | 扬州国宇电子有限公司 | 一种高电容比超突变变容二极管及制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6315476A (ja) * | 1986-07-08 | 1988-01-22 | Toshiba Corp | 可変容量ダイオ−ド及びその製造方法 |
-
1999
- 1999-06-24 KR KR1019990023935A patent/KR100324569B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6315476A (ja) * | 1986-07-08 | 1988-01-22 | Toshiba Corp | 可変容量ダイオ−ド及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010003580A (ko) | 2001-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7041560B2 (en) | Method of manufacturing a superjunction device with conventional terminations | |
| TWI388059B (zh) | The structure of gold-oxygen semiconductor and its manufacturing method | |
| US10468402B1 (en) | Trench diode and method of forming the same | |
| US8242537B2 (en) | IGBT with fast reverse recovery time rectifier and manufacturing method thereof | |
| KR20010024224A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR970060534A (ko) | 전력반도체장치 및 그의 제조방법 | |
| US5940721A (en) | Termination structure for semiconductor devices and process for manufacture thereof | |
| US9406745B2 (en) | Method of manufacturing super junction for semiconductor device | |
| US20020060339A1 (en) | Semiconductor device having field effect transistor with buried gate electrode surely overlapped with source region and process for fabrication thereof | |
| EP1104027A2 (en) | Power semiconductor device having a ballast resistor region | |
| KR100292718B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JP4764003B2 (ja) | 半導体装置 | |
| CN112002767B (zh) | 齐纳二极管及其制造方法 | |
| US20070190714A1 (en) | Trench transistor and method for fabricating a trench transistor with high-energy-implanted drain | |
| KR100324569B1 (ko) | 접합형 바이폴라 반도체 소자 및 그 제조방법 | |
| JPH11274521A (ja) | 半導体装置及びその製造方法 | |
| KR100520662B1 (ko) | 반도체장치 | |
| JP2006186040A (ja) | 半導体装置及びその製造方法 | |
| CN106158924A (zh) | 一种稳压二极管及其制作方法 | |
| US11417761B1 (en) | Transistor structure and method for fabricating the same | |
| KR102141845B1 (ko) | 고전력 스위칭용 반도체 소자 및 그 제조방법 | |
| KR100206193B1 (ko) | 전력반도체장치 및 그의 제조방법 | |
| KR100317605B1 (ko) | 쇼트키 베리어 다이오드 제조방법 | |
| KR100305674B1 (ko) | 가변용량 다이오드 및 그 제조방법 | |
| KR100368612B1 (ko) | 수직형 트랜지스터의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100126 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |