JP5671143B2 - 改善された降伏電圧を有する電界効果トランジスタおよびその形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 82
- 230000015556 catabolic process Effects 0.000 title claims description 61
- 230000005669 field effect Effects 0.000 title claims description 24
- 239000004065 semiconductor Substances 0.000 claims description 50
- 230000008569 process Effects 0.000 claims description 38
- 230000005684 electric field Effects 0.000 claims description 32
- 239000002019 doping agent Substances 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 24
- 230000000694 effects Effects 0.000 claims description 12
- 238000012216 screening Methods 0.000 claims description 7
- 238000012546 transfer Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 238000004519 manufacturing process Methods 0.000 description 14
- 239000002184 metal Substances 0.000 description 13
- 235000012431 wafers Nutrition 0.000 description 12
- 239000008186 active pharmaceutical agent Substances 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000012545 processing Methods 0.000 description 8
- 230000001965 increasing effect Effects 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 238000013459 approach Methods 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 239000000047 product Substances 0.000 description 3
- 230000002829 reductive effect Effects 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 230000006399 behavior Effects 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 2
- 239000013590 bulk material Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000003503 early effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000005686 electrostatic field Effects 0.000 description 1
- 238000005421 electrostatic potential Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
- H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
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Description
例えば、本発明は以下の項目を提供する。
(項目1)
トランジスタを形成する方法であって、
半導体を第1の種類の半導体を形成するための第1のドーパント種でドーピングすることによってドレインおよびソースを形成することであって、前記ドレインおよびソースは互いに分離され、
前記ドレインは、第2のドレイン領域の少なくとも一部が第1のドレイン領域と前記ソースとの間に位置するように、前記第2のドレイン領域に隣接する第1のドーパント濃度の前記第1のドレイン領域を備える、形成することと、
前記ドレインと前記ソースとの中間に第2の種類の半導体を形成するために、前記半導体をドーピングすることによって中間領域を形成することであって、前記中間領域は、前記第2のドレイン領域から離間される、形成することと、を含む、方法。
(項目2)
少なくとも前記ドレイン領域の下に、かつ前記ドレイン領域から離間して、前記第2の種類の半導体の層を提供することをさらに含む、項目1に記載の方法。
(項目3)
前記トランジスタの外周の周囲に前記第2の種類の半導体のさらなる領域を提供することをさらに含む、項目1に記載の方法。
(項目4)
ゲート領域は、前記ドレインと前記ソースとの間に配置され、前記ゲート領域に隣接する、または前記ゲート領域と重複するスクリーンを提供することをさらに含む、項目1に記載の方法。
(項目5)
前記第2のドレイン領域は、前記第1のドレイン領域よりも低い濃度にドープされる、項目1に記載の方法。
(項目6)
前記第1のドレイン領域は、前記第2のドレイン領域内のドーピング濃度の高いエリアとして形成される、項目5に記載の方法。
(項目7)
前記第2のドレイン領域のドーピング濃度よりも高いドーピング濃度を有する第3のドレイン領域が、前記第1のドレイン領域の下および前記第2のドレイン領域内に提供される、項目1に記載の方法。
(項目8)
前記第1および第2のドレイン領域の下に第4のドレイン領域が提供される、項目1に記載の方法。
(項目9)
前記第2のドレイン領域が前記第4のドレイン領域から張り出すように、前記第4のドレイン領域は、前記第2のドレイン領域によって重複され、かつ前記第2のドレイン領域よりも狭い、項目8に記載の方法。
(項目10)
前記第1および第2のドレイン領域の下にN型領域が提供される、項目1に記載の方法。
(項目11)
前記ソースの下にN型領域が提供される、項目1に記載の方法。
(項目12)
前記トランジスタは、第1の降伏電圧を有するが、通常は第2の降伏電圧を有するトランジスタを提供するプロセスを使用して製造され、前記第2の降伏電圧は、前記第1の降伏電圧よりも低い、項目1に記載の方法。
(項目13)
製造されたトランジスタにおいて、前記デバイス内の熱的効果を補償するために、前記デバイスのドレイン−ソース電流対ドレイン−ソース電圧伝達特性にチャネル長調節の効果が導入されるように、前記中間領域のサイズおよび前記中間領域と前記第2のドレイン領域との間の空間のうちの少なくとも1つを調整することをさらに含む、項目1に記載の方法。
(項目14)
前記半導体のウェルは、前記トランジスタの本体領域を形成し、前記第1のドレイン領域、前記第2のドレイン領域、前記ソース、および前記中間領域のドーパント密度は、前記本体領域のドーパント密度よりも高い、項目1に記載のトランジスタを形成する方法。
(項目15)
第1の種類の半導体から形成されるドレイン領域およびソース領域を備える電界効果トランジスタであって、前記ドレイン領域は、第2のドレイン領域の少なくとも一部が第1のドレイン領域と前記ソースとの間に位置するように、前記第2のドレイン領域に隣接する第1のドーパント濃度の前記第1のドレイン領域を備え、前記ドレインと前記ソースとの中間にあって、かつ前記第2のドレイン領域から離間された第2の種類の半導体の中間領域をさらに備える、トランジスタ。
(項目16)
前記第2のドレイン領域は、前記第1のドレイン領域よりも低いドーピング濃度にドープされる、項目15に記載のトランジスタ。
(項目17)
前記第1のドレイン領域と接触し、前記第2のドレイン領域内に延在し、前記第2のドレイン領域よりも高く、かつ前記第1の領域よりも低いドーピング濃度を有する第3のドレイン領域が提供される、項目16に記載のトランジスタ。
(項目18)
前記第1の種類の半導体の追加領域は、前記ソースおよび前記第2のドレイン領域のうちの少なくとも1つの下に重複して提供される、項目15に記載のトランジスタ。
(項目19)
前記ドレイン領域および前記ソース領域に隣接するが接触せずに形成される、比較的高濃度にドープされた領域をさらに備える、項目15に記載のトランジスタ。
(項目20)
前記トランジスタは、誘電体によって周囲の基板から絶縁され、前記比較的高濃度にドープされた領域は、前記誘電体の少なくとも一部に近接して提供される、項目19に記載のトランジスタ。
(項目21)
集積回路内にある、項目15に記載のトランジスタ。
(項目22)
トランジスタを形成する方法であって、
第1の種類および第1のドーピング濃度のドーピングを有するウェルを形成することと、
前記ウェル内にソースおよびドレインを形成することであって、前記ソースおよびドレインは、前記第1の種類と反対の第2の種類のドーピングを有し、前記ソースおよびドレインは、第1の距離だけ離間される、形成することと、
前記ソースと前記ドレインとの間の前記ウェルに中間領域を形成することであって、前記中間領域は、前記第1の種類および第2のドーピング濃度のドーピングを有し、前記第2のドーピング濃度は、前記第1のドーピング濃度よりも高く、前記中間領域は、前記ソースと前記ドレインとの間に配置され、第2の距離だけ前記ドレインから離間される、形成することと、
前記中間領域の上にゲート電極を形成することと、を含む、方法。
(項目23)
前記トランジスタは、n型電界効果トランジスタである、項目22に記載の方法。
(項目24)
前記n型電界効果トランジスタは、第1の降伏電圧を有し、前記方法は、第2のウェル内に第2のn型電界効果トランジスタを形成することをさらに含み、前記第2のn型電界効果トランジスタは、ゲート、ソース、およびドレインを含み、前記第2のn型電界効果トランジスタは、第2の降伏電圧を有し、前記第2の降伏電圧は、前記第1の降伏電圧未満である、項目23に記載の方法。
Claims (12)
- トランジスタを形成する方法であって、前記方法は、
第1の種類の半導体を形成するために、第1のドーパント種類で半導体をドーピングすることによってドレインおよびソースを形成することであって、前記ドレインおよびソースは、互いに分離されており、前記ドレインは、第2のドレイン領域の少なくとも一部が第1のドーパント濃度の第1のドレイン領域と前記ソースとの間に位置するように、前記第2のドレイン領域に隣接する前記第1のドレイン領域を備える、ことと、
前記ドレインと前記ソースとの間のゲート領域を形成することと、
前記トランジスタの外周の周囲に第2の種類の半導体のプラグを形成することと、
少なくとも前記ドレインの下にあって、かつ、少なくとも前記ドレインから離間された前記第2の種類の半導体の埋込層を形成することと、
前記ゲート領域上にスクリーニング要素を形成することであって、前記スクリーニング要素は、電場勾配から前記ゲート領域をシールドするように構成されている、ことと、
前記ドレインと前記ソースとの中間に前記第2の種類の半導体を形成するために、前記半導体をドーピングすることによって中間領域を形成することであって、前記中間領域は、前記第2のドレイン領域から離間されている、ことと
を含む、方法。 - 周囲の基板から前記トランジスタを絶縁する誘電体が提供され、前記プラグは、前記誘電体の少なくとも一部に接近して提供される、請求項1に記載の方法。
- 前記第2のドレイン領域のドーピング濃度よりも高いドーピング濃度を有する第3のドレイン領域は、前記第1のドレイン領域の下および前記第2のドレイン領域内に提供される、請求項1に記載の方法。
- 前記第1および第2のドレイン領域の下に第4のドレイン領域が提供される、請求項1に記載の方法。
- 前記第4のドレイン領域は、前記第2のドレイン領域が前記第4のドレイン領域から張り出すように、前記第2のドレイン領域によって重複され、かつ前記第2のドレイン領域よりも狭い、請求項4に記載の方法。
- 前記トランジスタは、第1の降伏電圧を有するが、通常は第2の降伏電圧を有するトランジスタを提供するプロセスを使用して製造され、前記第2の降伏電圧は、前記第1の降伏電圧よりも低い、請求項1に記載の方法。
- 製造されたトランジスタにおいて、前記デバイス内の熱的効果を補償するために、前記デバイスのドレイン−ソース電流対ドレイン−ソース電圧伝達特性にチャネル長調節の効果が導入されるように、前記中間領域のサイズ、および前記中間領域と前記第2のドレイン領域との間の空間のうちの少なくとも1つを調整することをさらに含む、請求項1に記載の方法。
- 電界効果トランジスタであって、前記トランジスタは、
第1の種類の半導体から形成されたソース領域と、
前記第1の種類の半導体のドレイン領域であって、前記ドレイン領域は、第2のドレイン領域の少なくとも一部が第1のドレイン領域と前記ソースとの間に位置するように、前記第2のドレイン領域に隣接する第1のドーパント濃度の前記第1のドレイン領域を備える、ドレイン領域と、
前記ドレインと前記ソースとの中間にあって、かつ前記第2のドレイン領域から離間された第2の種類の半導体の中間領域と、
前記ドレイン領域と前記ソース領域との間に配置されたゲート領域と、
前記トランジスタの外周の周囲の前記第2の種類の半導体のプラグ領域と、
少なくとも前記ドレインの下にあって、かつ前記ドレインから離間された前記第2の種類の半導体の埋込層と、
前記ゲート領域上のスクリーニング要素であって、前記スクリーニング要素は、電場勾配から前記ゲート領域をシールドするように構成されている、スクリーニング要素と
備える、トランジスタ。 - 前記第1のドレイン領域と接触し、前記第2のドレイン領域内に延在し、前記第2のドレイン領域よりも高く、かつ前記第1の領域よりも低いドーピング濃度を有する第3のドレイン領域が提供される、請求項8に記載のトランジスタ。
- 前記トランジスタは、誘電体によって周囲の基板から絶縁され、前記プラグ領域は、前記誘電体の少なくとも一部に近接して提供される、請求項8に記載のトランジスタ。
- トランジスタを形成する方法であって、前記方法は、
第1の種類および第1のドーピング濃度のドーピングを有するウェルを形成することと、
前記ウェル内にソースおよびドレインを形成することであって、前記ソースおよびドレインは、前記第1の種類のドーピングと反対の第2の種類のドーピングを有し、前記ソースおよびドレインは、第1の距離だけ離間されている、ことと、
前記ソースと前記ドレインとの間において前記ウェルの中間領域を形成することであって、前記中間領域は、前記第1の種類および第2のドーピング濃度のドーピングを有し、前記第2のドーピング濃度は、前記第1のドーピング濃度よりも高く、前記中間領域は、前記ソースと前記ドレインとの間に配置され、第2の距離だけ前記ドレインから離間されている、ことと、
前記中間領域の上にゲート電極を形成することと、
前記トランジスタの外周の周囲に前記第2の種類のプラグを形成することと、
前記ドレインの下に前記第2の種類の埋込層を形成することと、
前記ゲート電極上にスクリーニング要素を形成することであって、前記スクリーニング要素は、電場勾配から前記ゲート電極をシールドするように構成されている、ことと
を含む、方法。 - n型電界効果トランジスタは、第1の降伏電圧を有し、前記方法は、第2のウェル内に第2のn型電界効果トランジスタを形成することをさらに含み、前記第2のn型電界効果トランジスタは、ゲート、ソース、およびドレインを含み、前記第2のn型電界効果トランジスタは、第2の降伏電圧を有し、前記第2の降伏電圧は、前記第1の降伏電圧よりも低い、請求項11に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/893,794 | 2010-09-29 | ||
US12/893,794 US8476684B2 (en) | 2010-09-29 | 2010-09-29 | Field effect transistors having improved breakdown voltages and methods of forming the same |
PCT/US2011/052794 WO2012050783A1 (en) | 2010-09-29 | 2011-09-22 | Field effect transistors having improved breakdown voltages and methods of forming the same |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013543263A JP2013543263A (ja) | 2013-11-28 |
JP5671143B2 true JP5671143B2 (ja) | 2015-02-18 |
Family
ID=44736095
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013531666A Active JP5671143B2 (ja) | 2010-09-29 | 2011-09-22 | 改善された降伏電圧を有する電界効果トランジスタおよびその形成方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US8476684B2 (ja) |
EP (1) | EP2622638B1 (ja) |
JP (1) | JP5671143B2 (ja) |
CN (1) | CN103140928B (ja) |
TW (1) | TWI441264B (ja) |
WO (1) | WO2012050783A1 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9520486B2 (en) | 2009-11-04 | 2016-12-13 | Analog Devices, Inc. | Electrostatic protection device |
US10199482B2 (en) | 2010-11-29 | 2019-02-05 | Analog Devices, Inc. | Apparatus for electrostatic discharge protection |
US8803193B2 (en) | 2011-05-11 | 2014-08-12 | Analog Devices, Inc. | Overvoltage and/or electrostatic discharge protection device |
US8816389B2 (en) | 2011-10-21 | 2014-08-26 | Analog Devices, Inc. | Overvoltage and/or electrostatic discharge protection device |
JP6381067B2 (ja) * | 2013-03-19 | 2018-08-29 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
CN103575998B (zh) * | 2013-10-25 | 2016-05-11 | 中国科学院半导体研究所 | 一种无结晶体管的电阻测试方法 |
CN104952866B (zh) * | 2014-03-27 | 2019-07-12 | 恩智浦美国有限公司 | 集成电路电气保护装置 |
JP6285831B2 (ja) | 2014-09-12 | 2018-02-28 | 株式会社東芝 | 半導体素子 |
US10181719B2 (en) | 2015-03-16 | 2019-01-15 | Analog Devices Global | Overvoltage blocking protection device |
CN107482003B (zh) * | 2016-06-08 | 2020-03-13 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的版图结构、晶体管及其制造方法 |
US10892360B2 (en) | 2017-11-27 | 2021-01-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device structure with high voltage device |
US11127818B2 (en) | 2019-07-30 | 2021-09-21 | Globalfoundries U.S. Inc. | High voltage transistor with fin source/drain regions and trench gate structure |
CN113066726B (zh) * | 2021-03-19 | 2021-11-16 | 弘大芯源(深圳)半导体有限公司 | 一种场效应晶体管的实现方法 |
Family Cites Families (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3764864A (en) * | 1966-03-29 | 1973-10-09 | Matsushita Electronics Corp | Insulated-gate field-effect transistor with punch-through effect element |
JP2878689B2 (ja) * | 1988-07-04 | 1999-04-05 | 株式会社東芝 | 高耐圧半導体素子 |
JP2788269B2 (ja) * | 1988-02-08 | 1998-08-20 | 株式会社東芝 | 半導体装置およびその製造方法 |
JP2772642B2 (ja) * | 1988-06-14 | 1998-07-02 | 富士通株式会社 | アナログスイッチ |
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JPH1050992A (ja) * | 1996-08-01 | 1998-02-20 | Toshiba Corp | 半導体装置及びその製造方法及びその半導体装置を利用したメモリセル |
US5912490A (en) * | 1997-08-04 | 1999-06-15 | Spectrian | MOSFET having buried shield plate for reduced gate/drain capacitance |
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US6686627B2 (en) | 2001-12-26 | 2004-02-03 | Sirenza Microdevices, Inc. | Multiple conductive plug structure for lateral RF MOS devices |
KR100464534B1 (ko) * | 2002-05-13 | 2005-01-03 | 주식회사 하이닉스반도체 | 반도체소자의 트랜지스터 및 그 형성방법 |
KR100473476B1 (ko) | 2002-07-04 | 2005-03-10 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
US6882009B2 (en) * | 2002-08-29 | 2005-04-19 | Industrial Technology Research Institute | Electrostatic discharge protection device and method of manufacturing the same |
US7719054B2 (en) * | 2006-05-31 | 2010-05-18 | Advanced Analogic Technologies, Inc. | High-voltage lateral DMOS device |
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US7344947B2 (en) * | 2006-03-10 | 2008-03-18 | Texas Instruments Incorporated | Methods of performance improvement of HVMOS devices |
JP2008140817A (ja) * | 2006-11-30 | 2008-06-19 | Toshiba Corp | 半導体装置 |
US20100121404A1 (en) * | 2007-04-24 | 2010-05-13 | St Jude Medical Ab | Implantable heart stimulating device |
US20100155858A1 (en) * | 2007-09-04 | 2010-06-24 | Yuan-Feng Chen | Asymmetric extension device |
KR101531880B1 (ko) | 2008-12-30 | 2015-06-26 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조 방법 |
US8378422B2 (en) * | 2009-02-06 | 2013-02-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrostatic discharge protection device comprising a plurality of highly doped areas within a well |
-
2010
- 2010-09-29 US US12/893,794 patent/US8476684B2/en active Active
-
2011
- 2011-09-22 CN CN201180047236.5A patent/CN103140928B/zh active Active
- 2011-09-22 JP JP2013531666A patent/JP5671143B2/ja active Active
- 2011-09-22 WO PCT/US2011/052794 patent/WO2012050783A1/en active Application Filing
- 2011-09-22 EP EP11764439.3A patent/EP2622638B1/en active Active
- 2011-09-26 TW TW100134519A patent/TWI441264B/zh active
Also Published As
Publication number | Publication date |
---|---|
EP2622638A1 (en) | 2013-08-07 |
US20120074493A1 (en) | 2012-03-29 |
US8476684B2 (en) | 2013-07-02 |
CN103140928A (zh) | 2013-06-05 |
TWI441264B (zh) | 2014-06-11 |
WO2012050783A1 (en) | 2012-04-19 |
TW201216377A (en) | 2012-04-16 |
EP2622638B1 (en) | 2017-04-19 |
JP2013543263A (ja) | 2013-11-28 |
CN103140928B (zh) | 2016-09-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140430 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140508 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141212 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5671143 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D04 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |