TWI441264B - 具有經改善的崩潰電壓之場效電晶體以及形成其之方法 - Google Patents

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Description

具有經改善的崩潰電壓之場效電晶體以及形成其之方法
本發明係關於具有經改善之崩潰電壓的電晶體及其形成方法。
特定電子系統包括場效電晶體。場效電晶體具有崩潰電壓，譬如源極-汲極崩潰電壓，其係指示在沒有遭受損害之下被施加到電晶體的最大電壓。相當低的崩潰電壓可限制在電晶體操作下的電壓情況。
電晶體必須具有改善的崩潰電壓。更者，需要用來形成具有改善崩潰電壓之電晶體的方法。
根據本發明第一態樣，提供一種形成電晶體的方法，該方法包含：藉由以第一摻雜物型來摻雜半導體而形成汲極與源極以形成第一型半導體，該汲極與源極係彼此分開，其中該汲極包含與第二汲極區域相鄰具有第一摻雜物濃度的第一汲極區域，以致於至少一部份的第二汲極區域會被放置在第一汲極區域與源極之間；以及進一步包含藉由摻雜半導體來形成中間區域，以便形成在汲極與源極中間的第二型半導體，該中間區域係與第二汲極區域隔開。
在此所說明的特定實施例中，電晶體的結構可相對於習知電晶體被修改，以便增加其崩潰電壓。在在此所教導的方法實施例中，此等較高電壓電晶體可同時並且使用被使用來形成其他電晶體於積體電路內的相同製程來形成。因此，高電壓電晶體並不會招致僅應用專屬高電壓製程的額外成本，以形成高電壓電晶體。
該電晶體例如是N型金屬氧化物半導體、P型金屬氧化物半導體或任何其他合適的場效電晶體裝置，其係並且被排列以用增強模式或空乏模式來作業。更者，該些裝置係為對稱，以致於在該裝置具有較佳汲極區域或終端與較佳源極區域或終端之處，汲極與源極端點可被互換或不對稱。該電晶體進一步包含閘極。
在特定實施例中，該電晶體係被形成在接面隔離井中。在其他實施例中，電晶體使用隔離井，在此矽區域係藉由絕緣體而與其他電晶體絕緣。
根據一些實施例，相當重度的摻雜區域係相鄰或在井底部形成，以定義電晶體。這會有助於抑制在源極、汲極或閘極以及在該井下面與周圍之基板之間的電位差，以形成空乏區於該材料井內。
根據特定實施例，至少汲極、以及任意地源極，具有從具有金屬導體之接點區域延伸之相當高摻雜材料的插件(plug)。這可減少靠近裝置表面的電流群聚。
根據本發明的第二態樣，提供一種包含汲極區域與由第一型半導體所形成之源極區域的場效電晶體，且其中該汲極區域包含與第二汲極區域相鄰之具有第一摻雜物濃度的第一汲極區域，以致於至少一部份的第二汲極區域能夠被放置在第一汲極區域與源極區域之間，且進一步包含在汲極與源極區域之間並與第二汲極區域隔開的第二型半導體中間區域。
根據本發明第三態樣，提供一種形成電晶體的方法，該方法包括形成具有第一型摻雜與第一摻雜濃度的井、形成源極與汲極於井中、該源極與汲極具有與第一型相反並且間隔第一距離之第二型的摻雜、以及形成一中間區域於該源極與汲極之間的井中、該中間區域具有第一型摻雜。中間區域具有比第一摻雜濃度更大的第二摻雜濃度，其係並且配置在源極與汲極之間並與汲極相隔第二距離。該方法進一步包括形成一閘極電極於該中間區域上。
以下特定實施例的詳細說明呈現本發明具體實施例的種種說明。不過，本發明可以申請專利範圍所定義與涵蓋的許多不同方式來實施。在本說明中，可參考圖式，在此相似的元件符號指示相等或功能類似的元件。
圖14概要地顯示先前技術N型金屬氧化物半導體場效電晶體的結構，其係一般標為2。N型金屬氧化物半導體裝置包含形成在標為“n”之N-型基板6內之由符號p- 所標示之輕度P-摻雜半導體的井4。N-型半導體與的源極8與汲極區域10(在此實例中，其係代表第一型半導體)係被形成在井區域4中。源極S與汲極D區域的每一個各別具有標為n++ 之高度摻雜材料的接觸區域8a與10a，以便有助於進行到金屬電極12與14的良好電性連接。該裝置的表面會覆以氧化物層16，除了在金屬電極12與14的區域以外。氧化物層提供具有化學與環境保護兩者的電晶體2表面。
典型上為多晶矽的閘極電極18係被形成於氧化物層16上並且延伸於源極與汲極區域8、10之間，且如圖14所示，與它們其中的每一個部份重疊。閘極電極18係被連接到金屬接點20，以致於控制電壓能夠被施加到閘極。進一步連接(沒顯示)一般係在閘極18以及半導體井區域4之間產生，以致於在該井區域4中的材料係在與閘極的相同電位上，其係並且通常被說明為形成〝背閘極〞。
在使用時，當閘極18被維持在相對於源極8的正電壓時，鄰近閘極18的p- 區域會變得缺乏電洞，以致於剩下材料似乎作用為N-型材料，從而形成n通道，其係延伸於源極與汲極之間，從而允許電流流動。
為熟習該技術者所眾所皆知地，實際上，該通道並非均勻地受到沿其長度的電場梯度。事實上，絕大多數的通道係在與源極電壓相似的電壓上，且大部分的汲極-源極電位差係被集中在通道與汲極邊界上的相當小半導體區域。此觀察適用該裝置的傳導與非傳導狀態兩者。
該裝置的重要參數係為其崩潰電壓。這會詳細說明該電壓，在本實例中為一裝置可在沒有損害之下經得起的汲極-源極電壓VDS 。
半導體製造係為具競爭力的產業，且為了使它們的生產率最大化，電晶體的特定製造商與製造者則具有種種定義電晶體之操作電壓與其他特徵的標準〝製程〞。
因此，例如，製造設備可提供〝40伏特〞的製程，其係保證由那製程所製造的電晶體將在40伏特上操作。每一製程均具有標準的建構方塊，其係以部份的製程來得到，且其係可被使用於在晶圓上例如數百萬個電晶體的製造。
例如，40伏特製程會具有P植入步驟、N植入步驟以及EPI(磊晶)生長步驟，其中每一個均具有標準處理時間與摻雜輪廓。在一製程內步驟的標準化則可增加製造效率。
一裝置製造商或矽製造商通常具有對他們有效的製程範圍，以用來製造具有不同崩潰電壓的電晶體。
相對於較少崩潰電壓之裝置的製程，用於高電壓裝置的製程具有缺點。例如，高電壓裝置製程可生產具有增加漏電流、更大裝置尺寸、減少速度或與低電壓製程有關之其它性能問題的裝置。高電壓製程的性能問題可使高電壓製程不適合使用於特定應用。低電壓製程可生產具有更快切換時間或改善線性的電晶體以供訊號處理，但其係卻無法容納更高的崩潰電壓。在特定應用中，譬如速度與封裝密度皆很重要者，製造商典型上將選出具有最低可接受電壓的製程。
同時，可在單一基板上混合製程，這會由於許多因素而以明顯增加的財務與處理成本來得到，譬如必須的額外處理步驟，特別是在需要額外加罩步驟之處。大多數的晶圓會被加罩，同時處理步驟僅僅會被應用到一小區域的晶圓以形成更高的電壓電晶體。因此，形成少量電晶體的成本大約與形成數百萬個電晶體於單一晶圓內的成本一樣。額外的處理步驟同樣會招致失敗率，其係可減少被形成在晶圓上之功能性電路的產率。
有益的是，可使用具有比第一崩潰電壓更低之第二崩潰電壓之製程的製造步驟來生產具有第一崩潰電壓的電晶體。因此，低電壓製程則可被使用來製造具有比以另外所希望更高崩潰電壓的電晶體。使用低電壓製程來產生更高的電壓電晶體允許更高電壓的電晶體與該裝置之正常或主體(bulk)電晶體同時形成，從而減少處理成本。
回到圖14，假設源極與汲極的N型區域係使用具有〝標準〞N型摻雜步驟的40伏特製程來製造的話，以致於N型區域在此具有第一濃度的摻雜物原子以當作標準。例如，此濃度大約每立方公分1015 個施體原子。此標準摻雜濃度典型上可被應用於整個晶片之N型金屬氧化物半導體裝置的源極與汲極，以致於不會有任何具有較低摻雜濃度的N-型植入區域。更高的摻雜濃度可被使用於各別具有摻雜物濃度大約每立方公分1018 與1020 個原子的〝插件〞與〝接觸〞摻雜輪廓。該製程包括磊晶生長與摻雜步驟。以上圖式僅僅用於概略性引導，但卻顯示在一區域與另一區域之間的濃度密度可改變一百或一千倍。
藉由僅僅提供一些標準摻雜操作於每一製程中，該電晶體設計者選擇的自由可為了製造效率而被減少。
如以上所述，典型上，在N-型FET中的大部分電壓降會發生在汲極區域的邊緣上，在此它面對通道。因此，就第一近似值而言，造成實質作業電晶體之任何範圍的汲極-源極分隔可產生具有相同崩潰電壓的電晶體。因此，即使在圖14所示裝置之汲極與源極區域之間的距離明顯增加的話，崩潰電壓則相對維持不變，就40伏特製程而言，其係大約60伏特。不過，增加汲極-源極間隔會明顯地增加該裝置的開啟狀態電阻Ron 。
圖1概要地顯示電晶體的實施例，在本實例中，N型金屬氧化物半導體場效電晶體，其係構成本發明實施例並且呈現明顯超過使用相同製造製程所製造之電晶體所正常希望的崩潰電壓。為了將此放入於內文中，使用40伏特製程，本發明人已經設法以製造具有超過130伏特之崩潰電壓以及真正地多達220伏特的崩潰電壓。因此，在特定實施例中，崩潰電壓超過標稱製程電壓大約3倍。更者，崩潰電壓係為使用半導體工廠所提供〝製程〞所製造電晶體之希望崩潰電壓的至少兩倍。
在有助於得到增強崩潰電壓並且同樣地允許裝置性能被維持之圖1所示的裝置結構中，會有許多特徵。在相對於另一圖式來事先說明特徵之處，相同元件符號可被重複使用於該說明中。
場效電晶體使用電場來控制電晶體的傳導特性。從閘極電極延伸到形成電晶體本體之井中之半導體內的電場，其係可被使用來控制該裝置的傳導性。例如，如圖1所示，從閘極電極延伸的電場可產生空乏區於該井中，其係有助於形成該裝置之通道，該通道係延伸於源極與汲極區域之間並且係為電流流動所發生的區域。
誠如在以下將進一步詳細說明地，在特定實施例中，當從低電壓製程形成相當高崩潰電壓裝置時，額外的防護可被使用來預防以及/或者減少令人不希望的電流。
相較於圖1所示的裝置以及圖14所示者，在該基板本體內p- 材料的井110已經由絕緣壁102以及低絕緣表面104所圍繞。絕緣壁102以及低絕緣表面104可根據熟習該技術者所已知的製程而來提供，譬如在特定絕緣體上覆矽(SOI)製程。在特定實施例中，p- 材料的絕緣井110係被提供在基板112以上，以將該井與該基板電性絕緣。不過，在其他實施例中，藉由將存在於該井與基板之間的pn接面反向偏壓，一井可與基板隔離。取決於許多因素，譬如裝置型態與特徵，吾人希望應用複數個井，譬如藉由形成第一井於第二井內，以協助得到適合將該井與該基板電性隔離的pn接面。
不過，絕緣體上覆矽的製造無法充分地保證該裝置之操作，假如該電晶體設計者無法對與該電晶體有關之到基板12的施加電壓有所控制的話。例如，電晶體設計者無法控制與源極電壓相關之施加到基板112的電壓。在基板與源極，或者真正地閘極18之間的大電位差，其係可引起從絕緣層104向上移動(電壓增加)並且同樣地從側壁向內移動之空乏區的產生，假如在井周圍的材料實質與在該井之下材料相同電位的話。
在本申請案全文中，譬如邊側、頂部、底部、之下、之上等之相關空間術語係意指當該裝置在該相應圖式或諸圖式中如所示被定位時，在一裝置內之特徵的相關位置。
圖2顯示藉由實例的先前技術N型金屬氧化物半導體裝置，但卻形成在由絕緣壁120所定界的P-型井110中。N型源極區域8會被連接到零伏特，然而汲極區域會被連接到+60伏特供應，所有電壓均相對於源極電壓來測量。閘極電壓係在零伏特。基板112係維持在225伏特。絕緣壁120停止於P井與基板112之間的電流流動，但卻無法避免由於電位差而使電場形成於電晶體內。誠如熟習該項技術者所已知的，pn接面之形成會建立稱為〝空乏區〞的區域，在此，在pn接面之任一側上不相似摻雜物的濃度梯度會引起平衡電場梯度的計數器。空乏區的範圍取決於摻雜物密度；隨著在該邊界側上摻雜物密度的增加，空乏區會變得更侷限，以接近在那側上的標稱pn邊界。相反地，甚至在存有被施加到pn接面之相當適度之電位差的情況下，輕度摻雜的半導體材料仍具有在空間上相當廣泛的空乏區域。
當如圖2所示，汲極10在60伏特且基板112在225伏特時，從汲極10向下延伸的空乏區域會符合且形成部份的空乏區域，其係從該裝置底部向上延伸，通常以元件符號122來標示。
鏈線130代表在汲極10內的空乏區域邊緣。鏈線132代表在源極8內的空乏區域邊界，且鏈線134代表起因於背閘極136連接到該井之p- 材料之空乏區域的邊緣。在此實例中，當從以上觀看時，該電晶體理論上是對稱的，除了背閘極連接僅僅在一處被進行以外，其係為類似點的連接。由鏈線134包圍的區域來定界的p- 井材料的非空乏區域，其係類似一環體(torus)地延伸於該裝置周圍，並且因此存在於通過該裝置之截面的左手側與右手側，如圖2所示。
當汲極電位增加時，空乏區122的電位同樣地會增加，其係因為它缺乏電洞且因此行為類似N型材料區域，以形成汲極區域的延伸。由於不受理論的限制，吾人相信，這種在電位上的增加會導致在源極邊緣周圍的空乏區域漸進地變薄，直到電場梯度高到足以克服在源極附近的崩潰電壓以及因此電流路徑會如圖3之箭頭142所示開啟的此時間為止。
關閉狀態崩潰的主要因素係為從電晶體底部之空乏區域的向上生長，其係會造成在該源極以下的高電位區域。
在特定實施例中，來自電晶體底部之空乏區域的生長係由被摻雜內埋層150的形成所抑制，如在圖1與4所示，其係代表本發明實施例。被摻雜內埋層150可抑制空乏區域從該裝置底部向上生長，以及在該汲極以下之空乏區域的向下生長。因此，如圖4所示，由空乏區域邊界134所包圍的非空乏區域152，其係延伸於該裝置的主動區域(汲極-閘極-源極區域)之下，從而抑制此特定的崩潰機械。
如以上所述，該空乏區域亦可從該側壁延伸。在一實施例中，插件154係被形成在該裝置的周邊，如圖1所示。
內埋層150與插件154(在三維裝置中，其係可有效地形成周圍的簾幕)可藉由具有相當高摻雜物濃度的P-型材料所形成。
令人不希望電場的進一步來源係起因於在電晶體上的路由金屬連接器。例如，金屬連接器係在一裝置上被路由，以抑制轉動對稱。在此等裝置中，該汲極係為由閘極電極所圍繞的中央材料島，且因此該通道接著會由該源極所圍繞。誠如在此所註解，〝圍繞〞並沒有意味著該些電極是圓形的，但卻僅僅是它們實質環繞，以致於實質包圍(以二維)另一區域。在此一配置中，到汲極的金屬連接會超過部份的閘極。到該汲極的連接係以未知但卻潛在高的電壓，且因此可產生圍繞導體的電場梯度，該電場梯度潛在地延伸到該通道內並藉此改變在該通道內之空乏區域的形狀或尺寸，並因此改變裝置的特徵。
為了克服此效應，屏蔽元件，例如屏蔽件，其係可被形成在閘極與通過於閘極區域上的導體之間。該屏蔽件係為放置在閘極電極18上的金屬化區域，以便保護閘極免於電場梯度。該屏蔽件可被固持在一固定壓力，或者被連接到閘極，以致於沒有任何電場梯度存在於該屏蔽件與該閘極電極之間。藉由提供金屬層170在多晶矽閘極18上但卻連接到閘極並外伸閘極，這會顯示於圖1中。以上所說明的方法可相鄰任何適當電晶體地應用，以增加其崩潰電壓。雖然金屬層170以外伸閘極地顯示於圖1，但是在特定實施例中，金屬層170不需要外伸該閘極。
在高電壓裝置的形成之中，重要的是控制在源極與汲極區域之間及/或相鄰之空乏區域的生長及/或形狀，以便避免過度的場梯度形成於該裝置的主動區域內。現將說明用來控制該裝置之主動內(有時被視為本徵區域)之空乏區域形狀的方法。這些方法會引起在一裝置內之摻雜物輪廓的修改。
在一實施例中，為了提供改善的崩潰電壓，P-型材料區域係配置在源極與汲極區域之間，但並非聯接。由於此額外植入被形成在該通道中並且在汲極與源極之間，所以它可被視為中間區域。在此模範N型金屬氧化物半導體裝置中，該中間區域係為P-型區域。在其他實施例中，中間區域〝碰觸〞源極，但卻沒有毗連或接觸該汲極。在以下更詳細討論的N型金屬氧化物半導體實例中，n-型摻雜或半導體材料代表第一型摻雜或半導體材料，同時p-型摻雜或半導體代表第二型摻雜或半導體材料；不過，熟習該技術者將很快地理解到，在此對第一與相反第二摻雜型態的參考各別意指n-型與p-型，或者各別意指p-型與n-型。
在圖1中，可看到，中間區域200係被形成在閘極18以下的通道中，且與汲極10相隔，且因為此實施例係為對稱裝置，中間區域200同樣地與源極8隔開。該間隔將更詳細地於稍後討論。
在一實施例中，汲極10的接點可界定，至少在靠近汲極表面之處，第一汲極區域202，其係亦可被視為中央區域。汲極10具有第二汲極區域204，其係側向延伸、朝向、並且任意地與源極8相隔距離L1。相較於汲極的第一(中央)區域202，第二汲極區域204會以較低的濃度來摻雜。因此，第一汲極區域可被形成當作在第二汲極區域內摻雜濃度增加的區域。此相當輕度摻雜區域204的側向範圍L1允許空乏區域的延伸。這會允許起因於汲極與源極端之間電位差的電場更大距離地延伸，因而減少電場梯度。因此，從汲極之第一區域202到形成於第一汲極區域202周圍之輕度摻雜N區域邊緣的距離，其係實質由距離L1所定義，且在N-型汲極10邊緣(且特別地，第二汲極區域204的邊緣)與中間通道區域200邊緣之間的間隔或間隙寬度則由距離L3所定義。
進一步增強係為形成相當高濃度材料之〝插件〞，其係定義從金屬接點14向下延伸並且在第一區域202以下的第三汲極區域206，其係並且在實質相同的垂直範圍或滲透入半導體內，以當作相當輕度摻雜區域第二汲極區域204。高摻雜區域的增加空間範圍會減少在第一汲極區域202周圍之裝置的上表面處電流密度增加的趨勢。高電流密度的形成會引起載子自原子剝落，從而引起更多載子，其係依次引起甚至更高的電流密度等等，以導致崩落式驅動的(avalanche driven)開啟狀態崩潰機制，其係由電場梯度與電流密度之間的交互作用所驅動。藉由提供更大區域的高度摻雜，汲極10的電流收集區域會在增加的深度上延伸，且因此該電流密度係在第三汲極區域206的邊界上減少，且此會造成開啟狀態崩潰電壓的增加。
在一實施例中，第一汲極區域202的摻雜濃度會大於第二汲極區域204與第三汲極區域206的摻雜濃度，且第三汲極區域206的摻雜會大於第二汲極區域204的摻雜濃度。因此，第三汲極區域206可被形成當作在第二汲極區域204內之增加摻雜濃度的區域，且第一汲極區域202可被形成當作在第二與第三汲極區域204與206內之進一步增加摻雜濃度的區域。藉由以此方式來摻雜第一、第二與第三汲極區域，第三汲極區域206可增加開啟狀態崩潰電壓，同時第二摻雜區域204可允許空乏區域的延伸，如以上所述。
電流密度可藉由空乏區域之延伸來控制。該空乏區域可以水平與垂直方向兩者來延伸。控制在源極與汲極區域8、10以下(特別是汲極10)之空乏區域的垂直延伸，其係會減少在汲極面向通道之區域上、電流聚集入靠近半導體裝置表面之那些區域的趨勢。
為了控制延伸，在一實施例中，相當輕度的N摻雜第四汲極區域210係被形成在第一及/或第三汲極區域206以下，且此輕度摻雜區域的側向範圍會小於第二汲極區域204。因此，如在圖1之截面圖所示，第二汲極區域204會在面向通道與源極8的邊側上，外伸第四汲極區域210。在面遠離該通道之邊側上，第二汲極區域204是否外伸第四汲極區域210並非關鍵。該外伸寬度係由距離L2所標示。因為此裝置對稱，所以源極8的摻雜結構與汲極10相同，並且因此具有匹配第一至第四汲極區域202-210的第一至第四源極區域。
在所示N型金屬氧化物半導體裝置中的中間區域200係由具有寬度L4之P型材料井所形成。此寬度L4在閘極18下面並且顯著地定義該通道之長度。此中間區域200將許多操作性優點賦予該完成的裝置。
首先，中間區域200可對穿通提供增強的保護。當在汲極周圍空乏區域的寬度(但卻朝向源極而延伸)與在源極周圍空乏區域的寬度(但卻朝向汲極而延伸)總和等於汲極至源極間隔時，會發生穿通，以致於連續空乏區域能夠從源極延伸到汲極。由於圍繞第一汲極區域202之第二汲極區域204的較低摻雜，具有相當高摻雜密度的此中間區域200會抵銷空乏區域延伸的趨勢。
此方式是違反直覺的，因為熟習該技術者一般被教導減少穿通問題的方式係為增加主體摻雜程度，然而在此裝置中，主體(亦即井110之摻雜)摻雜程度則不會改變。
應用此技術會允許該裝置在實體上更小，其係因為摻雜區域200具有相當高的摻雜物濃度，且繞著區域200邊緣之空乏區域的延伸(但在它裡面)則會被抑制。
相當高度的摻雜-相較於P型井110，包括在中間區域200與汲極10之間的間隔-中間區域200具有可有效承載汲極-源極電流的更多電流載子，其係並且因而使開啟狀態電阻RDSon 減少。
此外，中間區域200允許該裝置臨界電壓被控制。相較於源極電壓為正的閘極電壓，其係會造成〝電洞〞自閘極穿通，以引起電子主導的反轉區域，以引起通道之形成。
在相對於P井110摻雜位準之通道中摻雜濃度的修改，其係會允許反轉效果被裁減以控制該臨界電壓。此技術可被使用來控制增強模式與空乏模式裝置的行為。
這些特徵的效果已經藉由模擬與實驗兩者而被調查，以便將裝置性能特徵化。在特定實施例中，除了在以上說明的以外，中間區域200的使用可提供額外的好處及/或特徵。
圖5顯示具有第一汲極區域202形成在第二汲極區域204內之電晶體汲極區域10的模擬。相較於圖2所示的汲極，第二汲極區域204的摻雜可被刻意地維持相當低。第二汲極區域204的抽象邊界係由實線250所指示。該模擬的汲極電壓係為200V。空乏區域邊界係由鏈線254所表示，其係延伸於汲極以下並且朝向閘極區域；鏈線256，由於被考慮的電晶體與在壁102另一側上之矽之間的電位差，其係相鄰絕緣壁102；鏈線258，靠近半導體材料的第一區域；以及鏈線260，其係指出由於閘極屏蔽件170邊緣溢出之電場梯度造成之不想要空乏區域的形成。該圖式同樣概要地顯示相當高電場梯度的兩區域262與264，在此，隨著汲極-源極電壓的增加，那些梯度最終將會觸發該裝置的崩潰。區域262係為最高電場的區域，其係標記出半導體的體積，在此，該場梯度可達到幾乎等於每公分1.6×104 的伏特，如在圖5的陰影區域所示。由鏈線266與268所定界的區域264具有低靜電場梯度，但是其係仍更高於其餘裝置所受到的靜電場梯度。不過，可看到的是，當區域264從在第一汲極區域202之接點朝閘極延伸一些距離時，它會使一部份的汲極-源極電壓下降，從而增加該裝置的總崩潰電壓。
移動到圖6，圖5的裝置結構可藉由在第一與第二汲極區域202與204以下之第四汲極區域210的內涵物所修改。
在此圖式中，如在圖5，植入區域的邊緣係被顯示為圓形。藉由將被適當加罩以後之矽基板放置在能量離子光束路徑，為熟習該項技術者所已知的此摻雜物輪廓係起因於藉由從以上離子植入所摻雜的裝置。該些離子穿透矽，但是靠近晶圓表面的離子濃度傾向於最大。為了解決此，該裝置會經歷加熱以促進在擴散距離上植入離子的熱擴散，該些距離可藉由控制加熱溫度與加熱時間來修改。此擴散的效應會將植入區域的邊緣弄成圓形。
圖6顯示電流密度而不是靜電電位，但它亦可顯示空乏區域邊界。比較圖5與6，可看到相鄰第二汲極區域210邊緣的未空乏區域280，以箭頭W標示，其係會比在圖5所示實施例中之箭頭W’所標示的相等區域還寬很多。此更寬的未空乏區域280允許更大體積的矽被使用，以傳導汲極-源極電流。
圖7顯示對圖6排列情形的進一步修改，該汲極的第三區域206會包括在內，以致於高摻雜物密度〝插件〞能夠向下延伸到第四區域210的頂部。此圖式顯示，由於插件或第三汲極區域206的添加，用於傳導的矽體積甚至會更大，並且因此減少發生在高電壓的高電流密度。
該插件將在源極與汲極接點上高摻雜物濃度的區域形成入矽內，其係具有將最高電流密度區域自接觸角落移除的淨效應。該插件增加可有效使電流傳導的矽體積，並因此減少電流密度，其係依次減少在接點上的碰撞離子化，同時減少該裝置的串聯電阻。
圖8顯示用以下維度來製造之測試裝置的特徵曲線家族：L1=7μm、L2=2μm、L3=2μm、L4=4μm，其係在第一汲極區域202摻雜=1×1021 cm-3 ，在第二汲極區域204摻雜=5×1015 cm-3 ，在第三汲極區域206摻雜=1×1018 cm-3 ，在第四汲極區域210摻雜=5×1015 cm-3 ，在中間區域200摻雜=1×1016 cm-3 ，以及在主體區域110摻雜=1×1015 cm-3 。
可看到的是，廣泛來說，在第二汲極區域204中的摻雜濃度會比在第一汲極區域202中少於10,000倍以上。在第三汲極區域206中的摻雜濃度會比在第二汲極區域204中的摻雜濃度大於100倍以上。在第四汲極區域210中的摻雜濃度會與在第二汲極區域204中的摻雜濃度相似。第二與第四汲極區域204、210比電晶體之塊材(本體)或井110還更重度摻雜約5至20倍。
當應用在此所說明之方案時，就使用40伏特製程來製造的裝置而言，可看見可得到超過130伏特的崩潰電壓。該些特徵會被繪製用於種種閘極-源極電壓VGS 。
最初當VGS =90V時，大約4.4mA的電流IDS 會被建立。不過，當VGS 減少到大約30V時，電流會下降到大約0.8mA。
就VGS =130V而言，該特徵會從該裝置的三極體區域移動到在大約40伏特的夾止區域，並且當VDS 增加時呈現小增量電阻。
參考圖1，在一實施例中，該裝置係藉由使用具有SOI層104與絕緣壁102形成在基板以上的P摻雜晶圓來製造。相當重度的摻雜P-型內埋層150可藉由以摻雜物濃度使晶圓事先摻雜來提供。從內埋層150，晶圓最初向上延伸，一直到第四汲極區域210的底部。該晶圓會被輕度n摻雜，以將在井110中塊材的自由載子濃度向下減少到P- 濃度位準，或者在內埋層150以上的層可被磊晶生長在內埋層150上並且被摻雜到必須的P- 濃度位準。
從這裡，汲極結構210、204、206、200與插件154，其係可以起因於矽之磊晶生長在晶圓上的一系列步驟以及摻雜步驟而來形成，其係將為熟習該項技術者所明瞭。該電晶體可從底部向上建立，且因此在著手進行以形成(生長、加罩與摻雜)第二與第三汲極區域於第四汲極區域以前，可能可藉由加罩與植入步驟來定義例如第四汲極區域210的寬度與位置。因此，維度L1、L2與L3全部均可在電晶體架構期間內以及因此在裝置設計者的控制下而光罩所定義。同樣地，中間區域200的尺寸L4亦可由結合摻雜步驟來使用的光罩所控制。
圖9顯示在圖1所示電晶體之另外、轉動性對稱版本的平面圖。該汲極、閘極與源極電極係被各別標為D、G與S。該平面圖顯示，在該完成的對稱裝置中，用來形成到汲極電極之傳導性連接的金屬互連350會通過閘極與源極區域上。因此，如圖1所示之屏蔽件/屏障170可被使用來避免汲極電壓感應電場滲透入閘極區域內。
迄今為止被說明的裝置已經被說明為對稱性，其中當以圖1所概要顯示的截面來觀看時，源極與汲極結構會具有相同的摻雜輪廓與結構。不過，一般熟習該技術人士將會理解到，在此所說明的教理可被應用到任何適當的裝置，包括特定不對稱裝置。
圖10顯示根據一實施例所設計的不對稱P型金屬氧化物半導體裝置。與控制來自該裝置以下或以上之電場影響力有關的一些結構，其係與在圖1之N型金屬氧化物半導體裝置所示地相同。從基板300開始，絕緣體上覆矽的介質隔絕層302，類似圖1的層104，其係已經被提供在該基板上。與在圖1裝置中之壁102相對應的絕緣側壁304係會被提供。同樣有重度摻雜的內埋層306，其係對應圖1的層150，其係在裝置製造期間內在第一磊晶生長以前被形成，且在使用時，其係保護用於固持晶圓(亦即，基板300)偏壓電壓的裝置，其係可影響在高電壓的裝置性能。在本實例中，該內埋層306係為P-型半導體。
在該內埋層306以上係為一井區域308，在該所示的實例中，其係為由在層306上之磊晶生長所形成的P-型層。
汲極10係被顯示朝向圖10的右手側並且包含重度摻雜P-型半導體的第一汲極區域310，其係形成於內且由同樣為P-型、形成第二汲極區域312之較不重度摻雜半導體之井所圍繞。高度摻雜插件形成第三汲極區域314，其係延伸於第一汲極區域310之下，以便抑制在第一區域310之角落的電流聚集。如以上所討論，此電流聚集與其伴隨的高電場梯度可使該裝置的開啟狀態性能降級，其係引起在開啟狀態中的崩落式驅動的崩潰機制。同樣地，第二汲極區域312會產生低電阻P井於第一與第三汲極區域周圍，以用於在開啟狀態中的增強電流傳導，同時抑制電流聚集，藉而減少起因於在高電場梯度存在時高電流密度的崩潰風險。
源極8與閘極18會被顯示朝向在圖10裝置的左手側與中央區域。N型半導體的輕度摻雜區域320會形成該裝置的通道區域與背部閘極。在本區域320中的相當低摻雜會允許空乏區域延伸穿過，從而減少在源極與汲極之間的電場梯度。源極8係以重度摻雜的P型區域322毗連重度摻雜N型區域324來形成，其係形成到輕度摻雜區域320的低電阻連接。
N-型材料330的更深輕度摻雜井係被提供在輕度摻雜區域320以下。區域330並沒有朝汲極10延伸地像輕度摻雜區域320那麼遠，所以在圖10便會有標為L2的〝外伸〞。更深區域330的提供可被使用來避免靠近表面(亦即，矽與氧化物層340之間的界面)的電流聚集，以便增強開啟狀態崩潰性能。間隔L2係被使用來修改該開啟狀態崩潰性能。當更深區域330沒有被提供的時候，空乏區域會被允許向上與側向地延伸，以使輕度摻雜區域320空乏並因此稀釋電場且增加崩潰電壓。不過，這會造成在開啟狀態的電流聚集，如此間隔L2可被使用來控制該裝置性能的此態樣。
因此，在N型金屬氧化物半導體與P型金屬氧化物半導體裝置兩者，n-井330或210(圖1)會被提供，且進一步外伸的N區域320或204(圖1)可被磊晶生長於上。這會允許輕度摻雜N區域320、210更深地延伸入半導體內，而沒有在該裝置之表面上受到高濃度的摻雜物原子。
維度L1可控制有多少空乏區域可從該通道往後延伸，從而減少起因於施加電壓的電場。因此，L1越大，崩潰電壓越大。維度L4係為通道長度，並且可控制該裝置的切換行為，譬如臨界電壓與通道電阻。
圖11顯示用於構成本發明實施例之一P型金屬氧化物半導體電晶體實例的一系列特徵曲線。在此實例中，L1=3μm，L2=2μm，L3=3μm且L4=10μm。
可看到的是，雖然該裝置使用製造商所提供的40V製程來製造(雖然從不同製造商來看，在40V製程之間會有大量相似性)，但是以多達大約-120至-130伏特的VDS ，該裝置會有相當良好的表現，而且就VGS =-130V而言，在VDS -130V以後，性能僅僅開始降級，而就更低的VGS 電壓而言，譬如-90V，電晶體不會失效，直到VDS -180伏特為止。
圖12係為就圖10與11的P型金屬氧化物半導體電晶體而言，汲極電流為閘極電壓函數的圖，其係顯示該臨界電壓VT 大約是-8伏特。
就對稱與不對稱裝置而言，在更大VDS 與電流密度上的裝置加熱會造成該特徵曲線〝翻轉〞，如區域400所概要地顯示，其係以在圖13中的鏈線所顯示。這是令人不希望的。然而，同樣已知地，MOSFET可展示由鏈線410所標示起因於通道長度調變(也稱為Early效應)之特徵的斜率。空乏寬度延伸的距離可藉由調整維度L3及/或L4來改變，以致於Early效應能夠被使用來補償加熱效應，以便改善裝置性能。在一實施例中，L3可被選出是在大約0μm至大約7μm的範圍中。
就已知製造製程而言，設計者會具有在測試晶片上被製造的裝置範圍，以致於為了特殊製程，性能會被特徵化。因此，例如L3的維度可使用測試晶片被選擇，以得到在裝置性能與裝置尺寸之間的適當妥協。
在其他實施例中，電晶體不會呈現轉動性對稱。圖15係為不會呈現轉動性對稱之裝置的平面圖，但卻顯示源極S、閘極G與汲極D位置。雖然源極S與汲極D會被顯示為與閘極G相隔，但是源極與汲極的額外區域(例如，第二汲極部份204)則可在閘極G以下延伸。圖1或10的摻雜結構，包括任一實施例的間隙或間隔L3，其係可被應用到圖15的電晶體。
因此，譬如藉由在場效電晶體內提供額外的結構，可能製造具有增強崩潰電壓的裝置。
應用上述崩潰增強電壓方案的裝置可被實施入種種電子裝置內。電子裝置的實例包括、但不限於消費者電子產品、消費者電子產品的部件、電子測試設備等等。電子裝置的實例同樣包括記憶體晶片、記憶體模組、光學網路的電路或其它溝通網路以及磁碟驅動器電路。消費者電子產品包括但不限於行動電話、電話、電視、電腦監視器、電腦、手提電腦、個人數位助理(PDA)、微波爐、冰箱、機動車輛、立體聲系統、卡匣記錄器或播放器、DVD播放器、CD播放器、VCR、MP3播放器、收音機、攝錄影機、照相機、數位照相機、可攜式記憶體晶片、洗衣機、烘乾機、洗衣機/烘乾機、複印機、傳真機、掃瞄器、多功能週邊裝置、腕錶、時鐘等等。進一步，該電子裝置可包括未完成的產品。
雖然本發明根據特定實施例來說明，但是一般熟習該項技術者所明瞭包括沒有提供在此所陳述之全部特徵與優點之實施例的其他實施例，其係同樣地本發明的範圍內。更者，以上所說明的種種實施例可被結合，以提供進一步實施例。此外，在一實施例全文中所顯示的特定特徵，亦可被併入於其他實施例。於是，本發明的範圍則僅由對附加申請專利範圍的參考來定義。
2．．．N型金屬氧化物半導體場效電晶體
4．．．井區域
6．．．基板
8．．．源極
10．．．汲極
8a．．．接觸區域
10a．．．接觸區域
12．．．金屬電極
14．．．金屬電極
16．．．氧化物層
18．．．閘極電極
20．．．金屬接點
102．．．絕緣壁
104．．．低絕緣表面/層
110．．．井
112．．．基板
120．．．絕緣壁
122．．．空乏區域
130．．．鏈線
132．．．鏈線
134．．．鏈線
136．．．背閘極
142．．．箭頭
150．．．內埋層
152．．．非空乏區域
154．．．插件
170．．．金屬層/屏蔽件
200．．．中間區域
202．．．第一汲極區域
204．．．第二汲極區域
206．．．第三汲極區域
210．．．第四汲極區域
250．．．實線
254．．．鏈線
256．．．鏈線
258．．．鏈線
260．．．鏈線
262．．．區域
264‧‧‧區域
266‧‧‧鏈線
268‧‧‧鏈線
280‧‧‧未空乏區域
300‧‧‧基板
302‧‧‧介質隔絕層
304‧‧‧絕緣側壁
306‧‧‧內埋層
308‧‧‧井區域
310‧‧‧第一汲極區域
312‧‧‧第二汲極區域
314‧‧‧第三汲極區域
320‧‧‧輕度摻雜區域
322‧‧‧重度摻雜P型區域
324‧‧‧重度摻雜N型區域
330‧‧‧N-型材料/n-井/區域
340‧‧‧氧化物層
350‧‧‧金屬互連
400‧‧‧區域
410‧‧‧鏈線
本發明現將參考附圖、藉由非限制性實例來說明，其中：
圖1係為根據本發明第一實施例所設計之經過N型金屬氧化物半導體場效電晶體的概要截面圖；
圖2係為形成在材料井內之先前技術N型金屬氧化物半導體裝置的概要截面圖，其係藉由以部份絕緣體上覆矽(SOI)製程所提供的絕緣壁而與剩下的矽基板絕緣，並且顯示模擬的空乏區邊界位置；
圖3顯示在圖2所示裝置內的空乏區，但卻遭受電壓引起的崩潰；
圖4係為根據本發明實施例所設計之經過N型金屬氧化物半導體場效電晶體的概要截面圖；
圖5圖解地顯示根據本發明實施例所設計之在電晶體汲極中的空乏區邊界以及電場梯度密度；
圖6顯示根據本發明另一實施例所設計之電晶體的汲極區域，其係並且同樣地概要顯示模擬的電流密度；
圖7顯示根據本發明進一步實施例所設計之電晶體的汲極區域，其中具有相當高摻雜濃度的半導體插件係被提供於金屬接點以下，該圖式顯示由於提供插件之空乏區邊界的修改；
圖8顯示根據本發明實施例所設計之一裝置實例的IDS 對VDS 特徵曲線；
圖9顯示根據本發明實施例所設計的電晶體平面圖；
圖10係為概要截面圖，其係顯示根據本發明進一步實施例所設計之不對稱場效電晶體的概要截面圖；
圖11顯示根據本發明實施例所設計之一用於P型金屬氧化物半導體實例的IDS 對VDS 特徵曲線；
圖12係為臨界電壓的圖，其係就本發明實施例而言顯示汲極/源極電流為閘極電壓的函數；
圖13概要地顯示由於加熱與通道長度調變之IDS 對VDS 特徵的裝置區域；
圖14顯示先前技術N型金屬氧化物半導體電晶體；以及
圖15係為根據本發明進一步實施例所設計之電晶體平面圖。
8．．．源極
10．．．汲極
14．．．金屬電極
18．．．閘極電極
102．．．絕緣壁
104．．．低絕緣表面/層
110．．．井
150．．．內埋層
154．．．插件
170．．．金屬層/屏蔽件
200．．．中間區域
202．．．第一汲極區域
204．．．第二汲極區域
206．．．第三汲極區域
210．．．第四汲極區域

Claims (19)

  1. 一種形成電晶體的方法，該方法包含：藉由以第一型的摻雜物來摻雜半導體而形成汲極與源極，以形成第一型半導體，該汲極與該源極係彼此分開；形成閘極區域於該汲極與該源極之間；形成第二型半導體的內埋層於該電晶體以下；形成該第二型半導體的插件區域於該電晶體附近；形成屏蔽元件於該電晶體上方，其中該屏蔽元件係經組構用以將該閘極區域避開電場梯度；其中該汲極包含與第二汲極區域相鄰之具有第一摻雜物濃度的第一汲極區域，以致於該第二汲極區域的至少一部份會被放置在該第一汲極區域與該源極之間；以及藉由摻雜該半導體來形成中間區域以便形成該第二型半導體於該汲極與該源極中間，該中間區域與該第二汲極區域相隔開。
  2. 如申請專利範圍第1項之方法，其中該第二汲極區域係以比該第一汲極區域更低的濃度來摻雜。
  3. 如申請專利範圍第2項之方法，其中該第一汲極區域係被形成當作在該第二汲極區域內摻雜濃度增加的區域。
  4. 如申請專利範圍第1項之方法，其中具有比該第二汲極區域更大之摻雜濃度的第三汲極區域會被提供在該第一汲極區域之下並且在該第二汲極區域內。
  5. 如申請專利範圍第1項之方法，其中第四汲極區域會被提供在該第一汲極區域與該第二汲極區域以下。
  6. 如申請專利範圍第5項之方法，其中該第四汲極區域會被該第二汲極區域重疊且比該第二汲極區域更窄，以致於該第二汲極區域外伸該第四汲極區域。
  7. 如申請專利範圍第1項之方法，其中N型區域係被提供在該第一汲極區域與該第二汲極區域以下。
  8. 如申請專利範圍第1項之方法，其中N型區域係被提供在該源極以下。
  9. 如申請專利範圍第1項之方法，其中該電晶體具有第一崩潰電壓，但卻使用正常下提供具有第二崩潰電壓之電晶體的製程來製造，該第二崩潰電壓係小於該第一崩潰電壓。
  10. 如申請專利範圍第1項之方法，進一步包含調整該中間區域的尺寸以及在該中間區域與該第二汲極區域之間的間隔中至少一者，以致於在被製造的電晶體中，通道長度調變效果會被引入於該裝置的汲極-源極電流對汲極-源極電壓轉移特性內以補償在該裝置內的熱效應。
  11. 如申請專利範圍第1項之方法，其中井係形成該電晶體的本體區域，且在該第一汲極區域、該第二汲極區域、該源極與該中間區域中的摻雜物密度係大於在該本體區域中的摻雜物密度。
  12. 一種場效電晶體，其係包含：第一型半導體的源極；該第一型半導體的汲極，該汲極包含與第二汲極區域相鄰之具有第一摻雜物濃度的第一汲極區域，以致於該第 二汲極區域的至少一部份係被放置在該第一汲極區域與該源極之間；在該汲極與該源極中間並且隔開該第二汲極區域之第二型半導體的中間區域；放置在該汲極與該源極之間的閘極區域；放置在該電晶體附近的該第二型半導體的插件區域；放置在該電晶體以下的該第二型半導體的內埋層；放置在該電晶體上方的屏蔽元件，其中該屏蔽元件係經組構用以將該閘極區域避開電場梯度。
  13. 如申請專利範圍第12項之電晶體，其中該第二汲極區域係以比該第一汲極區域更低的摻雜濃度來摻雜。
  14. 如申請專利範圍第13項之電晶體，其中第三汲極區域係被提供以接觸該第一汲極區域、延伸到該第二汲極區域內、並且具有比該第二汲極區域更大而比該第一汲極區域更小的摻雜濃度。
  15. 如申請專利範圍第12項之電晶體，其中該電晶體係藉由介質與周圍基板絕緣，且該內埋層係被提供在該介質的至少部份附近。
  16. 如申請專利範圍第12項之電晶體，其係在積體電路中。
  17. 一種形成電晶體的方法，該方法包含：形成具有第一型摻雜與第一摻雜濃度的井；形成源極與汲極於該井中，該源極與該汲極具有與該第一型摻雜相反的第二型摻雜，其中該源極與該汲極係相 隔一第一距離；形成中間區域於在該源極與該汲極之間的該井中，該中間區域具有該第一型摻雜以及第二摻雜濃度，該第二摻雜濃度係比該第一摻雜濃度更大，其中該中間區域係配置在該源極與該汲極之間並與該汲極相隔一第二距離；形成閘極電極於該中間區域上；形成閘極區域於該汲極與該源極之間；形成第一型半導體的內埋層於該電晶體以下；形成該第一型半導體的插件區域於該電晶體附近；以及形成屏蔽元件於該電晶體上方，其中該屏蔽元件係經組構用以將該閘極區域避開電場梯度。
  18. 如申請專利範圍第17項之方法，其中該電晶體係為n型場效電晶體。
  19. 如申請專利範圍第18項之方法，其中該n型場效電晶體具有第一崩潰電壓，該方法進一步包含形成第二n型場效電晶體於第二井中，該第二n型場效電晶體包括閘極、源極與汲極，其中第該二n型場效電晶體具有第二崩潰電壓，該第二崩潰電壓係小於該第一崩潰電壓。
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