TWI521702B - Often open the lack of type MOS transistor - Google Patents

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Description

常導通的空乏型MOS電晶體
本發明係關於包含具有埋入通道之空乏型MOS電晶體的半導體裝置。
就以電晶體之分類之一而言，則有將正常斷開型，即是於閘極電壓為0V之時，於汲極/源極間不流通電流，和正常導通型，即是於閘極電壓為0V時於汲極/源極間流通電流。於MOS電晶體之時，尤其將前者稱為增強型，將後者稱為空乏型。例如，於N通道MOS電晶體之時，空乏型MOS電晶體係被設定成臨界電壓取負值。
第2圖為一般空乏型N通道MOS電晶體之模式剖面圖。N通道電晶體不管空乏型、增強型，大致形成在從1×1015/cm3至1×1017/cm3為止之P型井區域5上。空乏型、增強型不同的係空乏型在閘極氧化膜10下之通道區域9形成1×1017/cm3至5×1018/cm3之低濃度N型雜質區域3，與1×1019/cm3以上之濃度的N型閘極電極8之兩端的N型源極‧汲極區域2一起形成N型之電流路徑。藉由構成如此，即使施加於閘極電極之電壓為0V之時，當對汲極/源極間施加電壓時，由該N型之雜質區域群所構成之電流路徑也可以流通電流。
接著，針對一般之空乏型N通道MOS電晶體之電性動作予以說明。如先前所述般，閘極電壓為0V之時，因應汲極‧源極間電壓，電流經低濃度N型雜質區域而流入N型之源極‧汲極區域間。此時，電流路徑之上端為與閘極氧化膜之界面，下端為P井區域和低濃度N型雜質區域之PN接合所產生之界面。更嚴格來說，電流路徑之下端係形成在P井區域和低濃度N型雜質區域之PN接合附近的空乏層之上端碰到此。於將閘極電壓設為正之值時，於低濃度N型雜質區域感應更多電子，使得更多電流流通。
另外，於將閘極電壓設為負之值時，低濃度N型雜質區域之閘極氧化膜界面朝下開始空乏化，隨著負側之電壓增加，與P井區域之PN接合之間的電流路徑變窄。然後，隨此電流值下降。
然後，又在負之側增加閘極電壓，從閘極氧化膜界面產生之空乏層當與藉由N型低濃度雜質區域和P井區域之PN接合所形成之空乏層接觸時，電流路徑則消失，電流值成為0。大概此時之閘極電壓值成為空乏型N通道MOS電晶體之臨界電壓，取負之值。
由上述可理解，因流通電流之路徑藉由閘極氧化膜在半導體基板側以深的部分為主，故空乏型MOS電晶體也稱為埋入通道型MOS電晶體。另外，增強型MOS電晶體一般為表面通道型。
為了以半導體製造工程製造具有上述般之電性動作、構造之空乏型N通道MOS電晶體，於閘極氧化膜形成前，或是於閘極電極形成前並且於閘極氧化膜形成後，追加將N型雜質注入至閘極氧化膜下之通道形成工程。其N型雜質為磷或砷，藉由離子注入導入，具有1×1011/cm2至1×1013/cm2之間的值，以作為摻雜量。
如此之空乏型MOS電晶體在半導體積體電路中，以利用稱為正常導通型之特徵而當作定電流源使用之情形為多。再者，有利用其定電流而構成定電壓電路之例子。如此之用途尤其係在類比電路較多，針對其定電流性精度越高，越可以有助於當作類比電路之高性能或電路全體之低成本化。
具體要求精度雖然係針對臨界電壓和電流驅動能力，但是空乏型N通道MOS電晶體之臨界電壓比起增強型N通道MOS電晶體之臨界電壓一般來說較偏差大。
其理由，係與增強型N通道MOS電晶體之臨界電壓有關的參數大概由以下三個來決定，對此空乏型N通道MOS電晶體又被加上通道雜質深度之參數。
1)通道雜質濃度
2)閘極氧化膜厚
3)以固定電荷等決定之平能帶電壓
就以空乏型MOS電晶體之作成方法或降低其特性惡化、偏差之方法而言，揭示於例如專利文獻1等。
[先行技術文獻]
[專利文獻]
[專利文獻1]日本特開平7-161978號公報
但是，以往之空乏型MOS電晶體具有下述般之課題。空乏型MOS電晶體之臨界電壓與通道之空乏層生長有關之情形雖然如同上述般，但是用以使其空乏層產生之相當電壓量，因與空乏層生長之平方呈比例，故空乏層距離之變動使得臨界電壓極大變化。該空乏層距離於N通道MOS電晶體之時，雖然相當於N型雜質區域之深度，但是該依存於N型雜質注入後之熱處理或P型井層之深部分中之濃度偏差，要降低此則有困難。因此，空乏型MOS電晶體之臨界電壓較增強型MOS電晶體大幅度地產生偏差，為了以類比電路吸收該偏差，採用餘裕之設計或規格之結果，則有以低成本難以提供高精度之類比IC之課題。
本發明為了解決上述課題，構成下述般。
首先，為一種空乏型MOS電晶體，具有：半導體基板上的第1導電型之井(well)區域；形成在上述第1導電型井區域上之閘極絕緣膜；形成在閘極絕緣膜上之閘極電極；屬於上述第1導電型之井區域內，形成在上述閘極電極之兩側的第2導電型之源極‧汲極區域；屬於上述第1導電型之井區域內，形成在上述源極‧汲極區域之間之上述閘極氧化膜下的第2導電型之低濃度雜質區域；和屬於第1導電型之井區域內，形成在源極‧汲極區域之間之第2導電型之低濃度雜質區域之下的第1導電型之低濃度雜質區域。
再者，在該空乏型MOS電晶體中，將第1導電型之低濃度雜質區域形成與源極‧汲極區域分離。
然後，在該空乏型MOS電晶體中，使上述第1導電型之低濃度雜質區域和上述源極‧汲極區域之距離間隔成0.5μm至1.5μm之間。
並且，在該空乏型MOS電晶體中，上述第1導電型之低濃度雜質區域之峰值濃度為5.0×1016/cm3至1.0×1018/cm3。
除此之外，在該空乏型MOS電晶體中，上述第2導電型之低濃度雜質區域之峰值濃度為1.0×1017/cm3至5.0×1018/cm3。
若藉由本發明時，可以製造出臨界偏差之變動少之空乏型MOS電晶體，依此可以提供具有低成本、高性能之類比電路的半導體積體電路。
以下，根據圖面說明該發明之實施型態。
第1圖為本發明之第1實施例之空乏型N通道MOS電晶體之模式剖面圖。與以往方法不同的是藉由離子注入法在成為通道之N型低濃度雜質區域之下層新形成持有較P井區域高之濃度的P型低濃度雜質區域。於成為如此構造之時，例如即使於N型低濃度雜質區域之深度較熱處理之偏差大時，N型低濃度雜質區域之下擺部分由於朝向P型低濃度雜質區域之表面側擴散而被抵消，其結果抑制了N型低濃度雜質區域和其下方之P型低濃度雜質區域之接合位置之偏差，依此也抑制臨界電壓之變動。
在此，雖然N型低濃度雜質區域及P型低濃度雜質區域之濃度峰值決定離子注入能量，但是因偏差非常小，故注入時之深度變動所產生之臨界電壓之偏差小到幾乎可以忽視。
針對，該N型濃度雜質區域及P型低濃度雜質區域之深度及濃度，藉由適當選擇離子注入，可以選定各種圖案。
例如，第4圖係使用砷當作N型低濃度雜質之條件，於進行50keV、1.7×1012/cm2之離子注入之後，使用硼作為P型低濃度雜質之條件，為施予40keV、1.0×1012/cm2之離子注入之時的雜質濃度分布。如此一來，藉由以注入能量控制P型雜質區域之深度，不用改變N型低濃度雜質之接合位置，可以在N型低濃度雜質區域之正下方之位置設定P型低濃度雜質區域。
該P型雜質區域因使用硼之元素，故當形成通道之雜質區域之後的熱處理大時，往硼之表面方向擴散較於砷之下方向之擴散更為顯著，有N型低濃度雜質區域之接合位置變淺之情形。此時，若增大用以形成P型低濃度雜質區域形成之離子注入能量即可。例如，藉由將硼之能量從40keV變更成60keV，則可以設定成深0.05um左右。
再者，第5圖係使用砷當作N型低濃度雜質之條件，於進行50keV、1.7×1012/cm2之離子注入之後，使用硼作為P型低濃度雜質之條件，為施予40keV、5.0×1012/cm2之離子注入之時的雜質濃度分布。當P型低濃度雜質區域之注入量不太大時，先前所述朝表面側之擴散則成為支配性，N型低濃度雜質區域和下方之P型雜質區域之接合面被該P型低濃度雜質區域之熱處理所引起之深度偏差速率控制。因此，P型低濃度雜質區域之最大峰值濃度以N型低濃度雜質區域之最大峰值以下為佳。
在先前之例中，使用砷作為N型低濃度雜質之條件，設為50keV、1.7×1012cm2之時，作為P型低濃度雜質之條件，若為硼時，離子注入條件則以40至70keV，1.0×1012/cm2至5.0×1012/cm2之範圍為佳。但是該藉由接著熱處理之大小使得最佳設定值改變之情形也如同上述般。之後，經過各種熱處理，最終N型低濃度雜質區域之峰值濃度成為1.0×1017/cm3至5.0×1018/cm3，但是為了降低臨界電壓之偏差，P型低濃度雜質區域之峰值濃度則以5.0×1016/cm3至1.0×1018/cm3為佳。
接著，針對本發明之N通道空乏型MOS電晶體之製造方法，使用第6圖A至6E予以說明。
首先，與通常之MOS電晶體之製造方法相同，在半導體基板1上，形成井區域，藉由依據LOCOS法之厚氧化膜等分離形成不形成元件之部分。(第6圖A)
接著，在元件形成區域之空乏型MOS電晶體形成區域將光阻遮罩，進行用以形成N型低濃度雜質區域之離子注入。條件如同上述，藉由臨界電壓目標值任意選擇。(第6圖B)
接著，同樣將光阻予以遮罩而進行用以形成P型低濃度雜質區域形成之離子注入。該條件也如同上述般，為了抑制臨界偏差選擇任意之值。(第6圖C)
接著，進行藉由用以形成空乏型MOS電晶體之閘極電極形成之多晶矽之堆積、熱擴散或離子注入等的1×1019/cm2之濃度之雜質注入、閘極電極之圖案製作。(第6圖D)
接著，進行源極‧汲極之形成，以半導體元件完成。(第6圖E)
如上所述般，本方法並不需要多餘之遮罩工程，因可以僅以一步驟之離子注入工程之增加來製作，故不會引起製程成本增加，可以實現臨界電壓之高精度化。
第3圖為表示本發明之第2實施例之模式剖面圖。在第1實施型態中，針對源極‧汲極之條件雖然無提及，但是為了抑制擊穿等短通道效果，有在閘極電極腋部形成低濃度汲極之情形，因條件不同也有在該低濃度汲極和P型低濃度雜質區域之PN接合引起耐壓下降之情形。在第2實施型例中，為了避免此，追加光罩工程，使P型低濃度雜質區域在通道之內側偏移而形成。偏移寬度也取決於所需耐壓，但是以0.5μm至1.5μm之間為妥當。
以上之說明，雖然舉出N通道空乏型MOS電晶體為例，但是P通道空乏型MOS電晶體之時也僅以變更注入雜質之導電型，可以容易取得本發明之構造、效果。即是，在第1圖中，可以將成為通道之N型低濃度雜質區域3改成P型低濃度雜質區域，將其下方之P型低濃度雜質區域4改成N型低濃度雜質區域。
1．．．半導體基板
2．．．源極、汲極區域
3．．．低濃度N型雜質區域
4．．．低濃度P型雜質區域
5．．．P型井區域
6．．．N型井區域
7．．．元件分離區域
8．．．閘極電極
9．．．通道區域
10．．．閘極氧化膜
11．．．第2低濃度P型雜質區域
第1圖為本發明之第1實施例之空乏型N通道MOS電晶體之模式剖面圖。
第2圖為以往之空乏型N通道MOS電晶體之模式剖面圖。
第3圖為本發明之第2實施例之空乏型N通道MOS電晶體之模式剖面圖。
第4圖為表示本發明之空乏型N通道MOS電晶體之深度方向雜質濃度分布之曲線圖。
第5圖為表示本發明之空乏型N通道MOS電晶體之深度方向雜質濃度分布之另外的曲線圖。
第6圖A至6E為用以製作本發明之空乏型N通道MOS電晶體之工程流程剖面圖。
2．．．源極、汲極區域
3．．．低濃度N型雜質區域
4．．．低濃度P型雜質區域
5．．．P型井區域
7．．．元件分離區域
8．．．閘極電極
9．．．通道區域
10．．．閘極氧化膜

Claims (6)

  1. 一種常導通的空乏型NMOS電晶體，具有：半導體基板上的第1導電型之井(well)區域；閘極絕緣膜，其係形成在上述第1導電型井區域上；閘極電極，其係形成在上述閘極絕緣膜上；第2導電型之源極‧汲極區域，其係在上述第1導電型之井區域內，並且形成在上述閘極電極之兩側；第2導電型之低濃度雜質區域，其係在上述第1導電型之井區域內，並且形成在上述源極‧汲極區域之間之上述閘極氧化膜下；和第1導電型之低濃度雜質區域，其係在第1導電型之井區域內，並且形成在上述源極‧汲極區域之間之上述第2導電型之低濃度雜質區域之下，具有較上述井區域高的濃度，上述第1導電型之低濃度雜質區域和上述源極‧汲極區域係間隔開0.5μm至1.5μm之間。
  2. 如申請專利範圍第1項所記載之常導通的空乏型NMOS電晶體，其中上述第1導電型之低濃度雜質區域之峰值濃度為5.0×1016/cm3至1.0×1018/cm3。
  3. 如申請專利範圍第1項所記載之常導通的空乏型NMOS電晶體，其中上述第2導電型之低濃度雜質區域之峰值濃度為1.0×1017/cm3至5.0×1018/cm3。
  4. 一種常導通的空乏型NMOS電晶體，具有：半導體基板上的第1導電型之井(well)區域；閘極絕緣膜，其係形成在上述第1導電型井區域上；閘極電極，其係形成在上述閘極絕緣膜上；第2導電型之源極及汲極區域，其係在上述第1導電型之井區域內，並且形成在上述閘極電極之兩側；第2導電型之低濃度雜質區域，其係在上述第1導電型之井區域內，並且形成在上述源極及汲極區域之間之上述閘極氧化膜下；和第1導電型之低濃度雜質區域，其係在第1導電型之井區域內，並且形成在上述源極及汲極區域之間之上述第2導電型之低濃度雜質區域之下，具有較上述井區域高的濃度，上述第1導電型之低濃度雜質區域和上述汲極區域係間隔開0.5μm至1.5μm之間。
  5. 如申請專利範圍第4項所記載之常導通的空乏型NMOS電晶體，其中上述第1導電型之低濃度雜質區域之峰值濃度為5.0×1016/cm3至1.0×1018/cm3。
  6. 如申請專利範圍第4項所記載之常導通的空乏型NMOS電晶體，其中上述第2導電型之低濃度雜質區域之峰值濃度為1.0×1017/cm3至5.0×1018/cm3。
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