TWI559530B

TWI559530B - 半導體裝置

Info

Publication number: TWI559530B
Application number: TW103125803A
Authority: TW
Inventors: 陳永初; 蔡英杰
Original assignee: 旺宏電子股份有限公司
Priority date: 2014-07-29
Filing date: 2014-07-29
Publication date: 2016-11-21
Also published as: TW201605044A

Description

半導體裝置

本發明關於一種半導體裝置，特別是指一種高壓接面閘極場效電晶體(high-voltage junction gate field-effect transistor,HV JFET)。

高壓製程已廣泛應用於電源管理IC(power management integrated circuits,PMIC's)以及開關電源(switch mode power supplies,SMPS's)之中。舉例來說，一個具有高壓啟動電路的開關電源，可在範圍為40V至600V的高輸入電壓下運作。特別是近期，在不同類型的應用皆有對綠色能源的需求。綠色電源需要更高的轉換效率和更低的待機功耗。為了滿足這樣的要求，高壓接面閘極場效電晶體(HV JFET)通常用在電路的高壓啟動部份，例如作為開關電源IC。

HV JFET通常包括深N型井(deep NWell，與傳統的JFET相比，具有較大深度的N型井)或高壓N型井(HV NWell，與傳統的JFET相比，具有較低摻雜等級(doping level)的N型井)，深N型井或高壓N型井作為源極與汲極之間的通道。然而，由於高壓N型井(HV NWell)的摻雜程度較低，使用高壓N型井製作高壓接面場效電晶體(HV JFET)的製程變異會顯著影響HV JFET的夾止電壓(pinch-off voltage)。例如，在井佈值(well implantation)步驟或摻雜劑驅入(dopant drive-in)步驟中的變異可能使HV JFET的夾止電壓偏移25%。

根據本揭露，提供一種半導體裝置。半導體裝置，包括基板、第一重摻雜區、第二重摻雜區以及埋入層。基板具有第一導電型。第一重摻雜區形成在基板內且具有第一導電型。第二重摻雜區形成在基板內且具有第一導電型。埋入層形成在基板內，且與第一重摻雜區及第二重摻雜區分開。埋入層具有第二導電型，第二導電型與第一導電型不同。一部分的埋入層位於第一重摻雜區之下。半導體裝置更包括第三重摻雜區。第三重摻雜區形成在基板內，位於第一重摻雜區及第二重摻雜區之間。第三重摻雜區接觸埋入層，且具有第二導電型。

此外，根據本揭露，提供一種半導體裝置。半導體裝置包括基板、井、第一重摻雜區、第二重摻雜區及埋入層。基板具有第一導電型。井形成在基板內且具有第二導電型，第二導電型與第一導電型不同。第一重摻雜區及第二重摻雜區形成在井內並具有第二導電型。埋入層形成在井內並與第一重摻雜區及第二重摻雜區分開。埋入層具有第一導電型。一部分的埋入層位於第一重摻雜區之下。半導體裝置還包括第三重摻雜區。第三重摻雜區形成在井內以及第一重摻雜區與第二重摻雜區之間。第三重摻雜區與埋入層接觸。第三重摻雜區具有第一導電型。

根據本揭露，提供一種開關電源。開關電源包括高壓啟動電路、脈衝寬度調變電路以及電容。高壓啟動電路的輸出端子、脈衝寬度調變電路的輸入端子以及電容的電極係互相耦接。高壓啟動電路具有高壓半導體裝置，高壓半導體裝置包括基板、第一重摻雜區、第二重摻雜區及埋入層。基板具有第一導電型。第一重摻雜區形成在基板內且具有第一導電型。第二重摻雜區形成在基板內且具有第一導電型。埋入層形成在基板內並與第一重摻雜區及第二重摻雜區分開。埋入層具有第二導電型，第二導電型與第一導電型不同。一部分的埋入層位於第一重摻雜區之下。高壓半導體裝置還包括第三重摻雜區。第三重摻雜區形成在基板內，且位於第一重摻雜區及第二重摻雜區之間。第三重摻雜區接觸埋入層且具有第二導電型。

本揭露的特徵和優點將在下面的描述中說明，部分地的特徵與優點係從描述中顯而易見，或者可以透過實踐本發明而得知。這些特徵和優點將可被申請專利範圍指出的元件與組合實現。

需要理解的是，以上的一般描述與以下的詳細描述皆為示範與解釋之用，並不如申請專利範圍一般限制本發明。

圖式包括在說明書中並構成說明書的一部分，圖式繪示本發明的數個實施例，並與以下描述一起用來解釋本發明的原理。

100、200、300、400、500、600、700、900、1000、1100、1200‧‧‧高壓接面閘極場效電晶體(high-voltage junction-gate field-effect transistor,HV JFET)

102、202‧‧‧基板

104、106‧‧‧重摻雜N型區域、N+區域

108、210、1002‧‧‧重摻雜P型區域、P+區域

108-1、108-2‧‧‧P+次區域

110、208、502、902‧‧‧P型埋入層

112‧‧‧絕緣隔離層

204‧‧‧N型井

206、402、602‧‧‧P型井

302‧‧‧P型頂部層

304‧‧‧N型層

402-1、402-2‧‧‧次井

702‧‧‧P型磊晶層

704‧‧‧N型阻障層(NBL)

902-1、902-2‧‧‧次埋入層

1300‧‧‧開關電源

1302‧‧‧高壓啟動電路

1304‧‧‧脈衝寬度調變電路

1306‧‧‧電容

A-A’、B-B’、C-C’、D-D’‧‧‧線

G‧‧‧閘極

PF‧‧‧P型場植入層

V_in‧‧‧輸入電壓

第1A圖至第1E圖繪示根據一示範性實施例的高壓接面閘極場效電晶體(high-voltage junction-gate field-effect transistor,HV JFET)。

第2A圖至第2E圖繪示根據一示範性實施例的HV JEFT。

第3A圖至第3C圖繪示根據一示範性實施例的HV JEFT。

第4A圖至第4D圖繪示根據一示範性實施例的HV JEFT。

第5A圖至第5C圖繪示根據一示範性實施例的HV JEFT。

第6A圖及第6B圖繪示根據一示範性實施例的HV JEFT。

第7圖繪示根據一示範性實施例的HV JEFT。

第8圖繪示一示範性實施例的HV JEFT中，流經汲極與源極之間的電流，與施加在汲極與源極之間電壓的關係圖。

第9A圖及第9B圖繪示根據一示範性實施例的HV JEFT。

第10A圖至第10C圖繪示根據一示範性實施例的HV JEFT。

第11圖繪示根據一示範性實施例之HV JEFT的示意圖，其具有多重通道。

第12圖繪示根據一示範性實施例之HV JEFT的示意圖。

第13圖繪示根據一示範性實施例之開關電源(switch mode power supply)的示意圖。

本揭露之實施例包括一個高壓接面場效電晶體(high-voltage junction-gate field-effect transistor,HV JFET)。

以下將參照附圖對本揭露之實施例進行說明。相同或類似的部件將盡可能在附圖中使用相同的標號。

第1A圖至第1E圖繪示依照本揭露一實施例之HV JFET 100。第1A圖為HV JEFT 100的透視圖，並配合X-Y-Z座標系統。第1B圖及第1C圖分別為沿著第1A圖之HV JFET 100的線A-A'與B-B'的剖面圖，線A-A'與B-B'係沿X軸方向延伸。第1D圖及第1E圖分別為沿著第1A圖之HV JFET 100的線C-C'與D-D'的剖面圖，線C-C'與D-D'係沿Y軸方向延伸。

HV JFET 100包括基板102。在第1A圖至第1E圖的例子中，基板102為N型基板。基板102例如可為一N型矽基板或一N型絕緣層上覆矽(silicon-on-insulator,SOI)基板。半導體基板102的摻雜濃度(亦稱為摻雜等級doping level)約為8*10¹³cm^-3至8*10¹⁴cm^-3。HV JFET 100還包括一個重摻雜N型區域(本文中稱為N+區域)104、另一個N+區域106以及重摻雜P型區域(本文中稱為P+區域)108。N+區域104和106分別作為HV JFET的源極和汲極。P+區域108作為HV JFET 100的閘極。N+區域104和106的摻雜濃度可大約相同，亦可不同，且其摻雜濃度高於基板102的摻雜濃度。在一些實施例中，N+區域104和106的摻雜濃度分別約為8*10¹⁶cm^-3至8*10¹⁸cm^-3，以及8*10¹⁶cm^-3至8*10¹⁸cm^-3。P+區域108的摻雜濃度約為8*10¹⁶cm^-3至8*10¹⁸ cm^-3。一些實施例中，N+區域104、106以及P+區域108係藉由例如熱擴散或離子植入共同雜質於基板102中來形成。對於在第1A圖至第1E圖繪示的HV JFET，或者其它在本揭露中描述的HV JFET，N型雜質可包括磷、砷及銻至少其中之一，P型雜質可包括硼及鋁至少其中之一。

HV JFET 100還包括一個P型埋入層(embedded P-layer)110，其例如可以通過植入P型雜質於基板102中形成。P型埋入層110的摻雜濃度比P+區域108的摻雜濃度低，約為4*10¹⁴cm^-3至8*10¹⁶cm^-3。

如第1A圖及第1B圖所示，P型埋入層110與P+區域108接觸且電性耦接。因此可藉由施加在P+區域108的一外部電壓源於P型埋入層110施加電壓。P型埋入層110沿著一方向(第1A、1B、1C圖中的左邊方向，亦即負X軸方向)延伸至N+區域104之下，並沿另一方向(第1A、1B、1C圖中的右邊方向，亦即正X軸方向)延伸至P+區域108與N+區域106之間的一點。然而，如第1C圖所示，至少一部分的P型埋入層110與基板102的表面分隔一特定距離。因此，P型埋入層110上可作為阻擋層。結果，流向或來自N+區域104的電流被阻擋，無法到達基板102的深部，被迫沿著與基板102表面接近的路線流動，也就是沿著HV JFET裝置100的表面流動。

如第1A、1D及1E圖所示，P+區域108包括兩個次區域，P+次區域108-1及P+次區域108-2。P+次區域108-1、 108-2以及P型埋入層110在被P+次區域108-1、108-2以及P型埋入層圍繞的區域內製造一空乏區。被空乏區包圍的區域構成一通道，可使N+區域104及106之間的電流通過(稱為D-S電流)。DS電流實質上被限制在此通道。空乏區的剖面尺寸，以及通道的剖面尺寸可藉由改變施加在閘極上的電壓(V_G)調整，也就是施加在P+次區域108-1、108-2以及P型埋入層110的電壓。當電壓V_G達到夾止電壓(pinch-off voltage)，通道被關閉，且N+區域104和106之間沒有電流流動。

HV JFET 100還可包括絕緣隔離層112，其分隔相鄰的重摻雜區，以降低崩潰(breakdown)的可能性。每個絕緣隔離層112例如可包括：一場氧化層、一淺溝槽隔離層或一深溝槽隔離層其中之一。

第2A圖至第2E圖繪示依照本揭露實施例之HV JFET 200。第2A圖為HV JFET 200的透視圖。第2B圖及第2C圖分別為沿著第2A圖之HV JFET 200的線A-A'與B-B'的剖面圖。第2D圖及第2E圖分別為沿著第2A圖之HV JFET 200的線C-C'與D-D'的剖面圖。

HV JFET 200形成在P型基板202之內。P型基板202可以是P型矽基板或P型SOI基板。在HV JFET 200中，N型井(NWell)204形成在P型基板202之內。N+區域104、106、P+區域108以及P型埋入層110形成在N型井204之內。一些實施例中，N型井204係藉由例如熱擴散或離子植入共同雜質於P 型基板202中來形成。N型井204的摻雜濃度約為8*10¹³cm^-3至8*10¹⁶cm^-3，其小於N+區域104、106的摻雜濃度。N型井204的摻雜濃度可調節以控制HV JFET 200的崩潰電壓(breakdown voltage)。一般而言，N型井204的摻雜濃度越低，HV JFET 200的崩潰電壓越高。然而，對於具有低摻雜濃度之N型井204的HV JFET來說，需要有其他的組件以達成良好效能，如此會需要於後詳述的較為複雜的製程。

HV JFET 200也可包括P型井(PWell)206。P型埋入層208形成在P型井206之內，且P+區域210形成在P型埋入層208上。P+區域210作為HV JFET 200的基底電極(body electrode)。

如第2A圖至第2C圖所示，P型埋入層110可不完全阻擋自N+區域104流向N型井204深部的電流路徑。電壓可以透過P+區域210施加到P型埋入層208和P型井206。此電壓與透過P+區域108施加到P型埋入層110的電壓共同運作，夾止上述電流路徑。

第3A圖至第3C圖繪示依照本揭露實施例的HV JFET 300。第3A圖為HV JFET 300的透視圖。第3B圖及第3C圖分別為沿著第3A圖之HV JFET 300的線A-A'與B-B'的剖面圖。沿著第3A圖之HV JFET 300的C-C'線與D-D'線的剖面圖，與沿著第2A圖的C-C'線與D-D'線的剖面圖相同，也就是與第2D圖及第2E圖相同，此處不再重複。

HV JFET 300與HV JFET 200類似，不同的是HV JFET 300還包括一P型埋入層302及一N型層(N-layer)304。P型埋入層302形成P+區域108與N+區域106之間的一區域(稱為漂移區drift region)，N型層304形成在P型埋入層302之上。P型埋入層302也被稱為P型頂部層(P-top layer)302。在P型頂部層302和N型層304例如可藉由離子植入形成。一些實施例中，P型頂部層302與P型埋入層110、208在不同的步驟中形成。P形頂部層302的摻雜濃度約為1*10¹⁴cm^-3至8*10¹⁵cm^-3。N型層304的摻雜濃度約為2*10¹⁴cm^-3至1*10¹⁶cm^-3，比N型井204的摻雜濃度高。

P型頂部層302未與P型埋入層110接觸，且P型頂部層未與任何外部端子電性連接。也就是說，P型頂部層302在物理和電性上浮接。

在本揭露的實施例中，N型層304相對較薄的，例如約為0.1微米(μm)至0.4微米。因此，當高壓施加到N+區域106時(即HV JFET 300的汲極)，N型層304藉P型頂部層302和N型井204完全空乏。因此，在N型層304和P型頂部層302亦定義一給D-S電流之通道。由於N型層304比N型井204具有較高的摻雜濃度，電流較容易通過N型層304。這進一步確保了D-S電流被限制在接近表面的區域中，且不會擴散到N型井204的深處。當N型井204的摻雜濃度相對低時，由N型層304和P型頂部層302形成的通道相當有用。在這種情況下，N型層304和P型頂部層302有助於改善HV JFET 300的效能。舉例來說，由於N型層304和P型頂部層302的存在，當施加高電壓到N+區域106時，N型層304、P型頂部層302以及N型井204完全耗盡，產生一個完整的空乏區。因此，表面的電場變小，且相比於沒有N型層304和P型頂部層302的JFET裝置，HV JFET 300的崩潰電壓增加。

第4A圖至第4D圖繪示依照本揭露一實施例之HV JFET 400。第4A圖為HV JFET 400的透視圖。第4B圖為沿著第4A圖之HV JFET 400的線A-A'的剖面圖。第4C圖及第4D圖分別為沿著第4A圖之HV JFET 400的線C-C'及D-D'的剖面圖。沿著第4A圖之HV JFET 400的B-B'線的剖面圖，與沿著第3A圖之HV JFET 300的B-B'線的剖面圖相同，也就是與第3C圖相同，此處不再重複。

HV JFET 400類似於HV JFET 300，不同的是HV JFET 400還包括一P型井402，位於P型埋入層110和P+區域108的位置。如第4C圖和第4D圖所示，P型井402包括兩個次井，即次P型井402-1與次P型井402-2。

在上述實施例中，P型埋入層110覆蓋N+區域104右側面的一部分，但是只向左方(X軸負方向)延伸至N+區域下方的一點。在其它實施例中，P型埋入層110向左延伸超過N+區域104，甚至覆蓋N+區域104的左側面。這樣的配置可以進一步限制N+區域104的電流到達第1A至1E圖中基板102的深處，或到達其他圖式中N型井204的深處。

第5A圖至第5C圖繪示依照本揭露一實施例之HV JFET 500。第5A圖為HV JFET 500的透視圖。第5B圖及第5C圖分別為沿著第5A圖之HV JFET 500的線A-A'及B-B'的剖面圖。沿著第5A圖之HV JFET 500的C-C'線與D-D'線的剖面圖，與沿著第3A圖之HV JFET 300的C-C'線與D-D'線的剖面圖相同，且與沿著第2A圖之HV JFET 200的C-C'線與D-D'線的剖面圖相同，也就是與第2D圖與第2E圖相同，此處不再重複。

HV JFET 500類似於HV JFET 300，不同的是在HV JFET 500中，一P型埋入層502覆蓋N+區域104的左側面和底面。一些實施例中，P型埋入層502完全覆蓋N+區域104的左側面及底面。

第6A圖及第6B圖繪示依照本揭露一實施例之HV JFET 600。第6A圖為HV JFET 600的透視圖。第6B圖為沿著第6A圖之HV JFET 600的線A-A'的剖面圖。沿著第6A圖之HV JFET 600的B-B'線的剖面圖，與沿著第5A圖之HV JFET 500的B-B'線的剖面圖相同，也就是與第5C圖相同，此處不再重複。沿著第6A圖之HV JFET 600的C-C'線與D-D'線的剖面圖，與沿著第4A圖之HV JFET 400的C-C'線與D-D'線的剖面圖相同，也就是與第4C圖與第4D圖相同，此處不再重複。

HV JFET 600類似於HV JFET 500，不同的是HV JFET 600還包括P型井402和另一個外加的P型井602。P型井602形成在N+區域104的左側面。

在上述第2A圖至第6B所述的實施例中，P型井206、P型埋入層208和P+區域210形成於P型基板202之內。此外，也可以在P型基板202之內形成N型阻障層(N-type barrier layer,NBL)以及空乏高電阻P型磊晶層和(P-Epi)層，以增進高壓應用中的絕緣，以下以第7圖說明。

第7圖繪示依照本揭露實施例之HV JFET 700。HV JFET 700類似於第2A圖中所示的HV JFET 200。不過，在HV JFET 700中，P型磊晶層702以磊晶方法形成在在P型基板202之內。P型井206、P型埋入層208和P+區域210形成於P型磊晶層702之內。

HV JFET 700還包括一NBL(N型阻障層)704。NBL 704的摻雜濃度約比N型井204的摻雜濃度高1.5-2個數量級。舉例來說，NBL 704的摻雜濃度約為8*10¹⁵cm^-3至8*10¹⁸cm^-3。NBL 704進一步增加HV JFET 700的汲極-基底崩潰電壓。

在本揭露的一實施例中(例如上述的任何一個HV JFET)，D-S電流(I_DS)被限制在裝置的表面附近流動，並且被限制為橫向流動。結果是，D-S電流容易飽和，亦即，相比於傳統的HV JFET，本揭露實施例之HV JFET的D-S電流在低V_DS(汲極至源極電壓，例如N+區域106及104之間的電壓)即會飽和。因此，本揭露實施例之HV JFET的飽和區(saturation region)較傳統的HV JFET的飽和區更寬。第8圖繪示一示範性實施例的HV JEFT中，I_DS(汲極-源極電流)與V_DS(汲極-源極電壓)的關係圖。可以看出此HV JFET在VDS小於20V的時候飽和。一般而言，本揭露實施例之HV JFET具有約15V至600V的飽和區，因此在被用於電流源電路時可提供較大範圍的操作電壓(例如15V至600V)。

第9A及第9B圖繪示依照本揭露實施例之HV JFET 900的示意圖。HV JFET 900包括能夠保持電流與裝置表面分隔的設計特點，從而能減少表面缺陷對電流流動的影響，增進裝置的效能。舉例來說，HV JFET 900為HV JFET 200的變形例。HV JFET 900的透視圖與第2A圖之HV JFET 200的透視圖相同，此處不再重複。JFET HV 900的標號請參照第2A圖。第9A圖及第9B圖是沿著第2A圖之HV JFET 900的C-C'線與D-D'線的剖面圖。

HV JFET 900類似於HV JFET 200，不同之處在於HV JFET 900中，P型埋入層902包括兩個次埋入層：P型次埋入層902-1和P型次埋入層902-2。P型次埋入層902-1與P型次埋入層902-2以一間隔分開，此間隔位於P+次區域108-1與P+次區域108-2之間的間隔之下。由於P型次埋入層902-1與902-2之間的間隔，HV JFET的夾止電壓能更好控制。

第10A圖至第10C圖繪示HV JFET 1000的示意圖，其包括另一種設計特點，可使電流與裝置表面分隔。第10A圖是HV JFET 1000的透視圖。第10B圖及第10C圖是第10A圖之HV JFET 1000沿著C-C'線及D-D'線的剖面圖。HV JFET 1000類似於HV JFET 900，不同的是HV JFET 1000包括不具有次區域的P+區域1002，P+區域1002連續的延伸在P型次埋入層902-1及902-2之間的間隔上方。在HV JFET 1000中，D-S電流藉由P+區域1002自裝置表面隔開，因此進一步減少裝置表面缺陷的影響。

第9A圖至第10B圖的設計亦可用在本揭露的其他實施例，例如上述的HV JFET 100、300、400、500、600和700。因此，雖然第9A圖至第10B圖中未繪示P型井，其他實施例中的P型井(例如第4C圖及第4D圖)亦可加入這樣的設計。

飽和電流(例如第8圖中繪示的飽和區中的D-S電流)可藉由多重通道結構增加。第11圖繪示依照本揭露實施例之多重通道HV JFET 1100的平面圖。第11圖繪示12通道結構，其電流處理能力大約為只有一個通道之結構的12倍。舉例來說，如果一個通道中的飽和D-S電流為0.5mA，在多重通道JFET HV 1100中飽和D-S電流大約為6mA。在第11圖中，標有標號的區域與上述實施例中具有相同標號的區域對應。

HV JFET 1100包括12個N通道，每一個N通道對應上述實施例中的其中之一通道。如第11圖所示，每個N通道包括其中一個階梯狀區域(階梯狀區域亦為N型井204的一部分)的較窄部份，而各階梯狀區域的較寬部份對應源極區域的次區域(亦對應上述實施例之N+區域204)。HV JFET 1100還包括一汲極區域(亦即上述實施例之N+區域106)，汲極區域形成在HV JFET 1100的中心。另外，HV JFET 1100包括基底區域(對應於上述實施例之P+區域210)以及閘極區域G(對應於上述實施例之P+區域108或P+區域1002)。在HV JFET 1100中，P型場植入層PF對應於上述實施例之P型埋入層110或502。在第11圖的例子中，在P型場植入層PF形成為一連續的環形區域。此外，在第11圖的平面圖中，N型層304與P型頂部層302重疊。

如第11圖所示，在HV JFET 1100中，源極區域圍繞閘極區域G，依序圍繞汲極區域。在上述的所有實施例中(例如第1A、2A、3A、4A、5A、6A、7A及10A的透視圖)，N+區域104並不完全沿著Y方向延伸，而在絕緣隔離層112處被阻擋。因此，在HV JFET 1100中，N+區域104(亦即源極區域)可包括多個次區域，相鄰的次區域被絕緣隔離層分隔。在HV JFET 1100中，閘極區域G形成為一連續的環形區域。這對應於第10A至第10C圖所示的結構。或者，閘極區域G也可包括多個次區域，相鄰次區域間具有間隔，形成對應於N+區域104(源極區域)中其中一個次區域的一個通道。這對應於第1A圖至第9B圖所示的結構。

或者，HV JFET中的N+區域104(源極區域)可連續形成，而不被劃分為多個次區域。不論是連續形成或包括多個次區域，N+區域104(源極區域)可具有環的形狀，例如圓形、橢圓形或八邊形。

此外，類似於在第1A圖至第1E圖所示的結構，第11圖中的基底區域也可省略。

第12圖繪示依照本揭露實施例之HV JFET 1200的透視圖，其具有向Y軸方向連續延伸的N+區域104，而不被絕緣隔離層112阻擋。HV JFET 1200類似HF JFET 200，不同的是HV JFET 1200的N+區域104沿Y方向連續地延伸。連續的N+區域104可以用在上述的任何實施例。

本揭露實施例的HV JFET可的藉由改變P+次區域108-1和108-2之間的距離，和/或改變P型次埋入層902-1和902-2之間的距離(可應用時)調整夾止電壓。一般來說，增加P+次區域108-1和108-2之間的距離，或增加P型次埋入層902-1和902-2之間的距離，會提高夾止電壓。

本揭露實施例之HV JFET可與電源管理IC(Power management integrated circuit,PMIC)或開關電源(switch mode power supply,SMPS)合併。第13圖繪示依照本揭露實施例的開關電源1300的示意圖。開關電源1300包括一高壓啟動電路(HV start-up)1302、一個脈衝寬度調變(pulse width modulation,PWM)電路1304以及電容1306。高壓啟動電路1302包括一個與本揭露實施例相符的HV JFET，並在一大範圍高輸入電壓下運作(例如約40V至450V)。

如第13圖所示，高壓啟動電路1302的一輸出端子、PWM電路1304的一輸入端子以及電容1306的一個電極係互相耦接。符合本揭露實施例之HV JFET的汲極，例如N+區域106(汲極)，與高壓啟動電路1302的輸出端子相連接。高壓啟動電路1302輸出的電流用以對電容1306進行充電，以及用以啟動PWM電路 1304。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧高壓接面閘極場效電晶體(high-voltage junction-gate field-effect transistor,HV JFET)

102‧‧‧基板

104、106‧‧‧重摻雜N型區域、N+區域

108‧‧‧重摻雜P型區域、P+區域

108-1、108-2‧‧‧P+次區域

110‧‧‧P型埋入層

112‧‧‧絕緣隔離層

A-A’、B-B’、C-C’、D-D’‧‧‧線

G‧‧‧閘極

Claims

一種半導體裝置，包括：一基板，具有一第一導電型；一第一重摻雜區，形成在該基板內，該第一重摻雜區具有該第一導電型；一第二重摻雜區，形成在該基板內，該第二重摻雜區具有該第一導電型；一埋入層，形成在該基板內，該埋入層與該第一重摻雜區及該第二重摻雜區分開，該埋入層具有一第二導電型，該第二導電型與該第一導電型不同，一部分的該埋入層位於該第一重摻雜區之下；一第三重摻雜區，形成在該基板內，該第三重摻雜區位於該第一重摻雜區及該第二重摻雜區之間且接觸該埋入層，該第三重摻雜區具有該第二導電型；一第一絕緣隔離層，形成在該第一重摻雜區與該第三重摻雜區之間；以及一第二絕緣隔離層，形成在該第二重摻雜區與該第三重摻雜區之間。
如申請專利範圍第1項所述之半導體裝置，其中該埋入層為一第一埋入層，該半導體裝置更包括：一第二埋入層，形成在該基板中該第二重摻雜區與該第三重摻雜區之間的一區域，該第二埋入層具有該第二導電型且與該第一埋入層分離。
如申請專利範圍第1項所述之半導體裝置，其中該第一重摻雜區包括：一第一側面，面對該第三重摻雜區；一第二側面，位於該第三重摻雜區的相反側；及一底面；其中該埋入層完全覆蓋該第二側面和該底面。
如申請專利範圍第1項所述之半導體裝置，更包括：一井，形成在該基板內並具有該第二導電型；其中，至少一部分的該第三重摻雜區以及至少一部分的該埋入層形成在該井中，且該井的摻雜濃度低於該埋入層的摻雜濃度。
如申請專利範圍第1項所述之半導體裝置，其中該第一重摻雜區、該第三重摻雜區及該第二重摻雜區係沿一第一方向排列，並沿一第二方向延伸，且該埋入層係沿該第一方向延伸至該第二重摻雜區及該第三重摻雜區之間的一點。
如申請專利範圍第5項所述之半導體裝置，其中該第三重摻雜區包括第一次區域及一第二次區域，該第一次區域及該第二次區域沿該第二方向排列且互相分開。
如申請專利範圍第6項所述之半導體裝置，其中該埋入層沿著該第一次區域及該第二次區域之間的一空間之下的該第二方向連續延伸。
如申請專利範圍第6項所述之半導體裝置，其中該埋入層包括一第一次埋入層及該第二次埋入層，該第一次埋入層及該第二次埋入層沿該第二方向排列，且藉位於該第一次區域及該第二次區域之間的一空間底下的另一空間分隔。
如申請專利範圍第5項所述之半導體裝置，其中該埋入層包括一第一次埋入層及一第二次埋入層，該第一次埋入層及該第二次埋入層沿該第二方向排列且互相分開，該第三重摻雜區係沿著該第一次埋入層與該第二次埋入層之間的一空間上的該第二方向連續延伸。
如申請專利範圍第1項所述之半導體裝置，其中該第一重摻雜區為環形，圍繞該第二重摻雜區及該第三重摻雜區。
如申請專利範圍第1項所述之半導體裝置，其中該第一重摻雜區包括互相分開的複數個次區域，該第一重摻雜區的該些次區域圍繞該第二重摻雜區和該第三重摻雜區。
如申請專利範圍第11項所述之半導體裝置，其中該第三重摻雜區包括互相分開的複數個次區域，該第三重摻雜區的該些區域的圍繞該第二重摻雜區，且該第三重摻雜區中，每兩個相鄰的該些次區域之間的間隔形成一通道，各該通道對應該第一重摻雜區的該些次區域的其中之一。
如申請專利範圍第1項所述之半導體裝置，其中該第一導電型為N型，且該第二導電型為P型。
一種半導體裝置，包括：一基板，具有一第一導電型；一井，形成在該基板內且具有一第二導電型，該第二導電型與該第一導電型不同；一第一重摻雜區及一第二重摻雜區，形成在該井內並具有該第二導電型；一埋入層，形成在該井內並與該第一重摻雜區及該第二重摻雜區分開，該埋入層具有該第一導電型，一部分的該埋入層位於該第一重摻雜區之下；一第三重摻雜區，形成在該井內以及該第一重摻雜區與該第二重摻雜區之間，該第三重摻雜區與該埋入層接觸，該第三重摻雜區具有該第一導電型；一第一絕緣隔離層，形成在該第一重摻雜區與該第三重摻雜區之間；以及一第二絕緣隔離層，形成在該第二重摻雜區與該第三重摻雜區之間。
如申請專利範圍第14項所述之半導體裝置，更包括：一第四重摻雜區，形成在該基板內該井之外的一區域，該第四重摻雜區具有該第一導電型。
如申請專利範圍第14項所述之半導體裝置，更包括：一阻障層，形成在該井之下並具有該第二導電型，該阻障層的摻雜濃度比該井的摻雜濃度高1至2個數量級。
如申請專利範圍第14項所述之半導體裝置，更包括：一磊晶層，形成該基板內該井之外的一溝槽中，其中該磊晶層具有該第一導電型，且該第四重摻雜區形成在該磊晶層中。
如申請專利範圍第14項所述之半導體裝置，其中該第一導電型為P型，且該第二導電型為N型。
一種開關電源，包括：一高壓啟動電路，具有一高壓半導體裝置，該高壓半導體裝置包括：一基板，具有一第一導電型；一第一重摻雜區，形成在該基板內，該第一重摻雜區具有該第一導電型；一第二重摻雜區，形成在該基板內，該第二重摻雜區具有該第一導電型；一埋入層，形成在該基板內，該埋入層與該第一重摻雜區及該第二重摻雜區分開，該埋入層具有一第二導電型，該第二導電型與該第一導電型不同，一部分的該埋入層位於該第一重摻雜區之下；一第三重摻雜區，形成在該基板內，該第三重摻雜區位於該第一重摻雜區及該第二重摻雜區之間且接觸該埋入層，該第三重摻雜區具有該第二導電型；一第一絕緣隔離層，形成在該第一重摻雜區與該第三重摻雜區之間；及一第二絕緣隔離層，形成在該第二重摻雜區與該第三重摻雜區之間；及一脈衝寬度調變電路，該脈衝寬度調變電路的一輸入端子耦接該高壓啟動電路的輸出端子；以及一電容，該電容的一電極耦接該脈衝寬度調變電路的該輸入端子以及該高壓啟動電路的輸出端子。